JPS59174958A

JPS59174958A - メモリへのデ−タ書込み方法

Info

Publication number: JPS59174958A
Application number: JP58049329A
Authority: JP
Inventors: Yukio Sakano; 坂野　幸男
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1983-03-24
Filing date: 1983-03-24
Publication date: 1984-10-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野この発明は、Ｃ’ＲＴやプラズマ等のディスプレイ装置
、あるいはプリンタ等で使用されるスクリーンメモリ、
すなわち画素単位のデータが格納されるデータメモリへ
のデータ書込み方法に係り、特にワード単位でデータの
書込みが行われ、パターンデータがλつのアドレスにま
たがって書込まれる、いわゆるシフトライト動作を必要
とする場合でも、データの書込み速度を極めて高速化し
、しかもソフトウェアの負担も軽減させて、システムの
効率化を可能にしたメモリへのデータ書込み方法に関す
る。

従来技術オフィスコンピュータ、ワードプロセッサ、パーソナル
コンピュータその他のデータ処理装置では％ＣＲＴやプ
ラズマ等のディスプレイ装置が使用されており、また出
力装置として、ワイヤドツト式インパクトプリンタ、イ
ンクジェットプリンタ、レーザービーム等の電子写真式
プリンタ等の各種プリンタも設けられている。

これらのディスプレイ装置やプリンタには、入出力デー
タを処理するためにデータメモリが設けられている。

第１図は、従来のオフィスコンピュータのシステム構成
を示すブロック図である。図面において、／はＣＰＵ％
コは内部メモリ、３は外部メモリ、グはキーボード、５
はＣＲＴディスプレイ装置、６はプリンタ、りはキャラ
クタパターンメモリ、ｇはシステムバスを示す。

オフィスコンピュータ等のデータ処理システムでは、Ｃ
ＲＴディスプレイ装置５やキーポードグ、プリンタ６、
フロッピーディスク等の外部メモリ３等が、システムバ
スｇによってＣＰＵ　／に接続されている。

オペレータは、キーポードグから入力されるデータや外
部メモリ３に格納されているデータを処理する場合、Ｃ
ＲＴディスプレイ装置３の表示画面を見ながら、必要な
操作を行う。ＣＰＵ／は、これらの各部の制御を行う。

この場合に、文字や図形の表示やプリントの品質を向上
させるには、画素単位のデータで処理することが必要で
あり、従来の文字コード形式の処理方式に比較して桁違
いの大容量メモリが用いられる。

このような大容量のデータメモリに対するデータのリー
トシうイト動作は、ＣＰＵ等のソフトウェアで制御され
ている。

しかし、ソフトウェアにおける処理時間が長いので、書
込み速度が低下するという不都合がある。

その上、表示品質や印字品質を向上させるためには５文
字の間隔すなわちスペースを変化させて、７行に適当な
間隔で配置させる必要があり、データのシフト処理も要
求される。このシフト処理では、ワード単位で処理され
るデ１夕は、シフト後にコつのアドレスにまたがって書
込まれる場合が殆んどである。

この場合には、ソフトウェアの負担がさらに増加し、処
理速度が一段と低下する。

そこで、このようなシフト処理を伴うデータの書込み速
度を向上させるために、ソフトウェアとハードウェアと
に機能を分担させる方法が提案されている（昭牙ロ５７
年５月６日出願の［ビット・イメージ・メモリ処理方式
」の特許出願）。

この方法では、マスクレジスタやシフトレジスタをハー
ドウェアで構成し、その制御をソフトウェアに分担させ
ることにより、シフトデータをマスク処理してメモリへ
書込み、さらにシフトアウトされたデータについて同様
な処理を行うという、合計コ回のサイクルで２つのアド
レスへ書込むようにしている。

このように、コ回のサイクルを必要とする方法では、そ
の分だけソフトウェアの処理時間がかかる。

また、データのシフト動作をハードウェアで行い、マス
ク動作や隣りのデータとの関係の制御はソフトウェアで
行う方法もある。

しかし、この方法でも、ソフトウェアの負担は余り減少
されず、書込み速度の向上には限界がある。

目　　　　　的そこで、この発明のメモリへのデータ書込み方法では、
従来ソフトウェアでその多くの処理を行っていたシフト
動作を伴うデータの書込み動作を。

できる限りハードウェアに分担させることによって、ソ
フトウェアの負担を軽減させて処理時間の短縮を計ると
ともに、データの書込み速度を向上させて、システム全
体の効率化を実現することを目的とする。

構　　　成そのために、この発明のデータ書込み方法においては、
（１）第７エリアと第ツエリアとからなり、入力データ
がセットされるシフトレジスタと、（２）入力データの
シフト量を指示するマスクデータが入力されるマスクレ
ジスタと、（３）入力される第１ノアトレスｎに一定数
を加算して例えは（ｎ　＋／）のような第一のアドレス
を発生させるアドレス加算器とを設け、（２）のマスク
レジスタにセットされたマスクデータに応じて（１）の
シフトレジスタにセットされた入力データを第コニリア
の方向ヘシフトさせた後、第１のタイミングで（１）の
シフトレジスタの第１エリア部のデータをメモリの第１
のアドレスに書込み、第一のタイミングで（１）のシフ
トレジスタの第コニリア部のデータをメモリの第一のア
ドレスに書込むようにしている。

このようなシフトライト動作は、システムバス側からの
７回の書込み要求（ＭＷＴＣ）に対して、アドレスｎと
（ｎ＋／）のように２回の書込みを行い、システムバス
側へ終了信号（ＭＲＤＹ）を返送して終了する。すなわ
ち、一つのアドレスにまたがったメモリエリアへの入力
データの書込み動作は、７回の書込み命令だけで可能に
なる。−第２図は、この発明のデータ書込み方法を実施
するのに好適なＣＲＴディスプレイ装置の内部構成の一
例を示す機能ブロック図で、第１図のＣＲＴディスプレ
イ装置として使用されるものである。

図面において、ｇはシステムバスで、ｇＡはそのアドレ
スバス、ｇＢはデータバス、ｇｃはコントロールバス、
９はＣＲＴコントローラ、１０はＲ／Ｗ（読み書き）コ
ントローラ、／／はアドレスバッファ、／２は双方向性
のデータバッファ、／３はマスクレジスタ内蔵のｉ１０
コントローラ、／ダはアドレス加算器を含むアドレスコ
ントローラ。

１５はデータコントローラ、／乙はアドレスコントロー
ラ／ダからのアドレスとＣＲＴコントローラ９からのア
ドレスとのセレクトおよびローアドレスφカラムアドレ
スのセレクトを行いスクリー７　メモＩＪ　Ｊ　２ヘア
ドレスを与えるアドレスセレクタ％　／７はデータコン
トローラ／３からのデータとＣＲＴコントローラタから
のデータをセレクトしてスクリーンメモリ２コヘデータ
を与えるデータセレクタ、／ｉは出力セレクタ２３から
の出ヵ’ｅｃＲＴコントローラワヘ与える第１出力バツ
フア、／９は出力セレクタコ３からの出力をデータバッ
ファ７．２へ与える第１出力バツフア、２０は各ブロッ
クへ必要なりロック信号とタイミング信号とを供給する
タイミングコントローラ、コ／は基本クロック発振器、
２２はスクリーンメモリで、コ、２Ａはその第７ブレー
ン、２２Ｂは第１ブレーン１２Ａはｓづのメモリブレー
ン２２にと２．２Ｂの出力の中から７つをセレクトして
出力する出力セレクタ１．２グはスクリーンメモリ２ユ
からの表示読出しデータをＰ／ｓ（並夕糧列）変換する
Ｐ４変換器、λＳは表示ユニツＩ−、２４ヘビデオ信号
や同期信号を与えるビデオコントローラ、２乙は表示ユ
ニットを示す。

ＣＲＴコントローラワは、第１に、アドレスバッファ／
／とデータバッファ／　２　トＩ１５コントローラ／３
とから与えられる情報に基づいて、スクリーンメモリ２
２の各ブレーン２ＪＡと２．２Ｂへのデータのリードお
よびライト動作を行う。第一に、表示のために、同期信
号に同期してスクリーンメモリ２ツのブレーン２２Ａ％
−−Ｂからデータを読出すためのアドレスを順次発生す
る動作、いわゆる表示読出し動作を行う。第３に１表示
ユニット、２乙を走査するための水平同期信号、垂直同
期信号等の同期信号を発生する。

スクリーンメモリ２コは、タイナミツクＲＡＭで構成さ
れ、画素単位の表示データを格納するメモリで、７画面
分以上の記憶容量を有している。

そのため、キャラクタコードで処理する場合のデータメ
モリに比べて、１０−２０倍の大容量を有している。第
２図の場合には、第１ブレーン１２Ａと第一２ブレーン
２．２Ｂの２つのブレーンで構成されているか、このブ
レーン数は、さらに増加することも可能である。

第２図の回路の動作は、大別して、表示動作と。

ＣＲＴコントローラヲを介する”／ｗ動作、およびＣＲ
Ｔコントローラ９を介さないＲ／、動作、の３つに分け
られる。

〔／〕　表示動作／）　　ＣＲＴコントローラ９からアドレスセレクタ／
６へ表示読出しのためのアドレスが、同期信号に同期し
て、すなわちラスターに同期して与えられる。

２）　アドレスセレクタ／乙は、上記アドレスをＲ／、
コントローラ１０からのタイミング信号でラッチする。

３）　次に、アドレスセレクタ／６は、　”／ｙｙ　：
＋７トローラ１０からのアドレスセレクト信号（コよっ
て、上記アドレスをスクリーンメモリココへ与える。こ
の間に、ｂコントローラ／θからのタイミング信号で、
ローアドレス、カラムアドレスのセレクトも行われる。

＋）　　”／ｗコントローラ１０は５表示読出しに必要
なメモリ制御信号、この場合にはＲＡＳ、ＣＡＳをスク
リーンメモリ２ユへ与える。

Ｓ）　スクリーンメモリ２２は、指定されたアドレスに
格納されているデータを出力する。

６）　スクリーンメ、モリ２λからの出力データは、Ｐ
Ａ変換器２グ内で一旦ラッチされた後、並夕１４列変換
され、シリアル信号としてビデオコントローラ２５へ与
えられる。

り）　ビデオコントローラ、２りへは、ＣＲＴコントロ
ーラワから水平同期信号、垂直同期信号、ブランク信号
等が入力されており、これらの信号とＰ／ｓ変換器２グ
からの表示データとが、Ｉ１０コントローラ／３からの
制御情報およびタイミングコントローラ２０からのタイ
ミング信号により制御されて、ビデオ信号、水平同期信
号、垂直同期信号として表示ユニット２Ａへ送出され、
画面上に表示される。

［：２）ＣＲＴコントローラを介するリーイイト動作この第２図の回路では、通常の駒動作の他に、もつと複
雑なＩＪ　−１’／％デフアイ／ライト動作も可能であ
り、リード動作やライト動作も含まれている。そこで、
ここでは、この！Ｊ　−７％デフアイ／ライト動作につ
いて説明する。

ＩＪ　−ｔ’／％デフアイ／ライト動作とは、システム
バスからあるコマン１、例えばアドレスＡへ、現在のデ
ータＢと新しく指定するデータＣとをオア処理して書込
めという要求を受けて、そのコマンドに対応するデータ
を演算処理後に書込む動作である。

ナオ、このＣＲＴコントローラを介する駒動作は、表示
装置のブランク期間中にのみ行うようにしている。

／）　コマンドを受けると、ＣＲＴコントローラ９は、
まずアドレスを発生し、そのアドレスがアドレスセレク
タ／Ａヘラツチされる。

コ）　また、ＣＲＴコントローラタは、リー数テファイ
／ライト動作であることを指示する情報’ｋ　Ｒ／Ｗコ
ントローラ１０へ出力する。

３）　　アドレスセレクタ／６は、ルＷコントローラ１
０からのアドレスセレクト信号により、上記アドレスを
スクリーンメモリ、２２へ与える。この間に、ローアド
レス、カラムアドレスのセレクトも行われる。

ダ）Ｒ／ｗコントローラ１０は、読出しに必要な制御信
号ＲＡＳ、ＣＡＳをスクリーンメモリ２２へ与える。

り　スクリーンメモリ２２は、指定されたアドレスのデ
ータを出力セレクタ２３へ出力する。

６）　出力セレクタコ３は、スクリーンメモリココの出
力データのうち、Ｉ１０コントローラ／３からのブレー
ンセレクト信号に基づいて、いずれか一方のブレーンの
出力をセレクトして出力する。

７）　出力セレクタコ３からの出力データは、ＣＲＴコ
ントローラ９からのラッチタイミングで％第７出力バツ
ファ／ににラッチされる。

ｌｒ）　　ＣＲＴコントローラ９は、アドレス・データ
バス（Ａ　ＤＯ−ｒｙ　）の方向をＣＲＴコントローラ
ヲヘ入力するモードに切換え、第１出力バッファ７ｇの
データをＣＲＴコントローラ？内に取込む。

？）　　ＣＲＴコントローラ９は、コマンドに従って、
新規書換えやデータ反転等の修正を内部で行い、その結
果としての新しいデータを再びアドレス・データバス（
ＡＤｏ−１ｓ）へ出力する。なお、この時点では、アド
レス・データバスの方向は出力するモード？こ切換えら
れている。

／の　ＣＲＴコントローラ９からの出力データは、デー
タセレクタ／７へ与えられる。データセレクタ／７では
、１局コントローラ／３からのセレクト信号によって、
ＣＲＴコントローラ９からのデータがセレクトされ、ス
クリーンメモリ、２λへ与えられる。

／／）　　スクリーンメモリ２２へは、没Ｗコントロー
ラ１０から書込みに必要な制御信号Ｗ’Ｅが与えられ、
新しいデータが前記のアドレスへ書込まれる。

〔３〕　ＣＲＴコントローラを介さないり−１７５イト
動作（３−／）　　リード動作の場合／）　　システムバスカラＩ／ｇコントローラＺ３への
指令によって％　ＣＲＴコントローラ９を介さない読出
しモードが設定され、”／ｗコントローラ１０へも、そ
の情報が与えられる。

２）　　アドレスセレクタ／乙では、Ｉ１０コントロー
ラ／３とルヤコントローラ／θを介して与えられるアド
レスセレクト信号によす、アドレスバス＆Ａ→アドレス
バッファ／／→アドレスコントローラ／４’で与えられ
るアドレスをセレクトし、スクリーンメモリ２２へ与え
る。この場合にも、Ｒ／、コントローラ／θからのタイ
ミング信号で、ローアドレス、カラムアドレスのセレク
トも行われる。

３）Ｒ／ｗコントローラ１０から、読出しに必要な制御
信号ＲＡＳ、ＣＡＳかスクリーンメモリ２コへ与えられ
る。

り）スクリーンメモリ２スから、上記アドレスのデータ
が出力セレクタ２３へ出方される。

次に、このデータは、ル蓄コントローラ１０からのタイ
ミング信号で、８２出カバツフア／ｑにラッチされる。

り）　双方向性のデータバッフア／コは、Ｉ１０コント
ローラ／３からの信号によってシステムバス側へ出力す
るモードに設定されており、第二出力バッファ／９のデ
ータ、すなわちリードデータがシステムバスへ出力され
る。

（３−２）　　ライト動作の場合／）　　システムバスからＩ１０コントローラ／３への
指令によって、ＣＲＴコントローラｑ’ｆｒ介さない書
込みモードが設定され、Ｒ／Ｗコントローラ／θへも、
その情報が与えられる。

ユ）　書込みアドレスは、先の（３−／）の２）の読出
しアドレスの場合と同様の方法でスクリ−ンメモリ２２
へ与えられる。

３）　書込まれるデータは、システムバスのデータバス
ｇＢ→データバッファ／２→データコントローラ／３の
経路で、データセレクタ／７へ与えられる。この場合に
は、データバッファ７．２の方向は、Ｉ１０コントロー
ラ／３によって、データコントローラｌＳ側へ出力する
モードに切換えられている。

ｌＩ）　　データセレクタ／７では、１局コントローラ
／３からのセレクト信号により、データコントローラ１
５からのデータがセレクトされて、スクリーンメモリツ
ユへ与えられる。

、５−）Ｒ／ｗコントローラ１０からの書込みに必要な
制御信号Ｗ１がスクリーンメモリ２．２へ与えられ、前
記アドレスにデータが書込まれる。

（３−、？）　　シフトライト動作の場合この動作も、
ＣＲＴコントローラ９を介さないライト動作の１つであ
るが、前の（３−−２）との違いは、予め設定されたマ
スクレジスタの内容に基づいて、書込みのための入力デ
ータが、データコントローラ１５内のシフトレジスタに
より一定量だけシフトされた後に、このシフトされたデ
ータと、スクリーンメモリコλから読出したリードデー
タとにマスクレジスタの内容に応じたゲート条件を与え
て新しい合成データとし、どの新しい合成データをスク
リーンメモリ２．２へ書込む動作を行う点にある。

このシフトライト動作が、この発明のデータ書込み方法
で対象とする動作であり、この点については、後に詳し
く説明する。

以上の〔／〕〜〔３〕がスクリーンメモリ２２をアクセ
スする動作の種類であるが、第２図の装置では、スクリ
ーンメモリ２２としてダイナミックＲＡＭを使用してい
るので、その他に、リフレッシュのためのメモリアクセ
スも行われる。

この第２図の装置では、リフレッシュ動作を除いた他の
メモリアクセスは、次のような規制条件に基づいて行っ
ている。

／）　　ＣＲＴコントローラ９を介するｆｔＡＮ動作は
、ブランク期間中だけ行う。

、２）　　ＣＲＴコントローラ９を介さない”Ａｔ動作
は１表示期間中およびブランク期間中に行う。

３）　ブランク期間中における上記／）と勾の動作の優
先順位は、先にメモリアクセスをした方の動作が優先す
る。この場合に、システムバス側のソフトウェアで、こ
の／’）　ト２）の動作が同時に発生しないように管理
している。

グ）　表示読出しく表示動作のためのメモリアクセス）
とＣＲＴコントローラ９を介さないＲ／Ｗ動作は、時分
割的に行う。その割合は、表示読出し２回に対して、Ｃ
ＲＴコントローラ９を介さない駒動作／回である。

なお、当然のことであるが、ＣＲＴコントローラを介さ
ない棒動作は、常に連続的に発生するとは限らず、シス
テムバス側からリードまたはライト９求があった場合に
のみ行われ、この場合のＲ／、動作が、表示読出しに対
して時分割的に行われるものである。

第３図は、第２図の装置において１表示読出しとＣＲＴ
コントローラを介さないＩＪ−ｌライト動作とを時分割
方式で行う状態を示すタイムチャートである。

図面における信号波形について述べると、／）　　ＣＬ
Ｋ４１．ＣＲＴコントローラワヘタイミングコントロー
ラコθから与えられるクロック信号である。

２）９のＡＤ０〜８．は、第２図のアドレス・データバ
ス（ＡＤ０〜１１１）に対応しており、表示読出しのた
めのメモリアドレス、すなわちディスプレイアドレスＤ
ＡＤが２ｎ、　２ｎ＋７，２ｎ＋２．・・・・・・と順
次進んで行くことを示す。

７つのアドレス、例えばＤＡＤ２ｎは、表示画面上にお
けるｌラスター上に並んだ７６個のドツトに対応し、ク
ロック信号ＣＬＫ（７）２個毎に、アドレスＤＡＤが歩
進される。

すなわち、ツクロック信号ＣＬＫが／アドレスＤＡＤに
対応しており、／６ビント（＝／ワード）ずつ表示デー
タが出力される。

３）９のＲＡＳは、ＣＲＴコントローラ９力１ら、Ｒ／
ｗコントローラ１０およびタイミングコントローラ２０
へ与えられる信号で、スフ１ノーンメモＩＪ　、２　Ｊ
に対するＲ／ｗ制御の他に、ＡＤ。

−１，をラッチするタイミング信号としても用いられる
。

弘）／乙のＡＤＲＬＡＴＣＨは、アドレスセレクタｌ乙
の内部に設けられたラッチ回路の信号で、ＣＲＴコント
ローラクの出力Ａ　Ｄ　ｏ〜、、を３）のＲＡＳの立下
りのタイミングでう゛ンチした信号を示す。

Ｓ）／乙のＡＤＲ５ＥＬＥＣＴは、ＣＲＴコントローラ
９からのアドレスかアドレスコントローラ／ダからのア
ドレスかをセレクトするアドレスセレクト信号で、タイ
ミングコントローラ２０で発生され、アドレスセレクタ
／ＡとＩ１０コントローラ／３へ与えられる。

この第３図では、’Ｄｉｓｐ“で示される期間、スナワ
チレベル１Ｈ“カＣＲＴコントローラ９からのアドレス
の選択期間で％′νＶで示される期間、すなわちレベル
１Ｌ′がアドレスコントローラ／グからのアドレスの選
択期間を示している。

６）ＩＯのＲＡＳは、スクリーンメモリ２コへ与えられ
るＩＪ　−Ｖ１５イトのための制御信号で、タイミング
コントローラ２０からのタイミング信号に基づいて、Ｒ
／、コントローラ１０で発生される。

このＲＡＳで、Ｄ　ｉＳｐ　　−２ｎ　Ｔ　Ｄ　ｉＳｐ
　　Ｊ”　＋　／　＋・・・・・−は表示読出しのため
のメモリアクセス、ル曾はリードまたはライト動作のた
めのメモリアクセスである。

り）　　１０のＣＡＳも、前の６）１０のＲＡＳと同様
の”　　”１５イトのための制御信号である。

上の６）１０の「τ１およびそれと対をなす７）１０の
ＣＡＳは、メモリアクセスと考えることもできる。とい
うのは、ＲＡＳとでＡＳ、およびアドレス情報を与える
ことによって、メモリーコからデータを読出すことがで
き、さらにライトイネーブル信号ＷＥも与えれば、メモ
リ２．２へデータを書込むこともできるからである。

ｇ）　２２のＤ　ＯＵＴは、スクリーンメモリ２２の読
出しデータであり、アドレス％　ＲＡＳ、で口が与えら
れると、そのアドレスのデータが出力される。

この図で、コｎ、コｎ＋／、、２ｎ＋ユ、・・・・・・
と、ｍ、ｍ＋／、ｍ＋ｕ、・・・・・・は、それぞれの
アドレスのデータ出力期間を示す。なお、駒動作でのア
ドレスｍ’、ｍ＋／　、ｍ＋２はｓ先に説明したように
、必ずしもここに示すように７つずつ歩進されるアドレ
スである必要はないが１便宜上連続する場合を示す。

９）　　Ｄｉｓｐ　ＤＡＴＡ　ＬＡ、ＴＣＨは、スクリ
ーンメモリ、２２からの表示読出しデータが、Ｐ／、変
換器、２４’内のバッファにラッチされたデータを示す
。

このラッチタイミングは、　ＲＡｖコントローラ／θか
らＰ／ｓ変換器２１Ｉへ与えられる。

／の　Ｐ−＋８変換Ｄｉｓｐは、ｑ）のＤＡＴＡ　ＬＡ
ＴＣＨのデータがＰ／ｓ変換され、ビデオコントローラ
、２５を介して表示ユニットコロへ表示されるタイミン
グを示している。

この第３図に示されるように、Ｐ４変換器Ｊ４やビデオ
コントローラ２Ｓ等の内部における処理・制御のために
、上のコ）のＡＤ０〜１゜でＣＲＴコントローラタによ
りアドレスされたデータは％　コワード（＝３２ドツト
）分だけ時間的にシフトされて表示される。

／／）　　ＲＤＤＴＬＴは、ル短動作のうちのＲ動作、
すなわちリード動作の場合に、メモリ出力のラッチタイ
ミングを与えるタイミング信号である。

／−２）１０のＷＥは、ル〜ｌ動作中のライト動作時に
、このタイミング（Ｗ）でル曾コントローラ１０から発
生されるメモリ制御信号で、入力データの書込みタイミ
ングを示す。

／、？）　　ＱＡ〜／！ｒ）ＱＤは、クロック信号であ
る。

この第３図のタイムチャートでは、表示読出しコロに対
して、リー鳴イト動作が７回の割合の時分割でメモリア
クセスしている。

その理由は、スクリーンメモリの性能上、メモリアクセ
スまたはそのサイクルタイムに一定時間以上を必要とす
るからであり、もし、メモリが高速であれば、このよう
な表示読出し２回に対してリーイイトを７回としないで
、表示読出し７回に対してり−いイトを７回とすること
も可能で゛ある。

しかし、メモリのコストの観点からは、そのような高速
のメモリを使用することは望ましくないこと、およびＣ
ＲＴディスプレイの走査が高速のため、表示読出しのサ
イクルも速くなり、これに対応できる性能のメモリも現
段階では少ないので、第３図で説明したような２回の表
示読出しに対して％　７回のリーイイト動作を割当てる
方式が実用的である。この程度のメモリであれば、コス
ト的にも性能的にも好適なメモリを容易に選択すること
ができる。

なお、６）の／θのＲＡＳで、　Ｄｉｓｐ　　２ｎとＤ
ｉｓｐ、２ｎ＋／、すなわち偶数番目と奇数番目とでは
、／）のＣＬＫや２）のヲのＡＤＯ−１５に対する発生
タイミングが異なっている。これは、メモリの速度に好
適なタイミングでアクセスするためであり、そのタイミ
ングはタイミングコントローラ、２０によって管牙され
ている。

以上のような動作によって、表示読出しとＣＲＴコント
ローラを介さないリーイイト動作とが時分割方式で行わ
れる。

この場合に％　ＣＲＴコントローラを介さないＲ／Ｗ動
作は、表示期間中に限らず、ブランク期間中にも行える
。これに対して、、ＣＲＴコントローラを介する”／ｗ
動作は、ブランク期間中だけ行われる。

そこで、ブランク期間中には、ＣＲＴコントローラを介
するＲ／ｗ　動作とＣＲＴコントローラを介しないＲ／
Ｗ動作とがタイミング的に競合しない、すなわち殆んど
同時に発生することがないように、システム側でチェッ
クする。例えば、システム側でＣＲＴコントローラのス
テータスを監視し、ＣＲＴコントローラがＲ／、動作中
でなければ、ＣＲＴコントローラを介さないＲ／ｗ９求
を第２図のＣＲＴデイヌブレイ装置へ送出するようにし
ている。

しかし、このようなチェックを行わないときや、システ
ム側のエラー等によって、両者の競合が発生した場合に
は、時間的に先に動作に入った方を優先させる方式も可
能である。

すなわち、ＣＲＴコントローラを介するＲ／ｗ動作中に
、ＣＲＴコン１−ｏ−ラを介さない′Ｂ−Ａｖ　要求が
あったときは％　ＣＲＴコントローラを介する方の動作
が終了するまで待たせた後、ＣＲＴコントローラを介さ
ない”／ｗ動作を行う。逆に、ＣＲＴコントローラを介
さないＲ／ｗ動作中に、、ＣＲＴコントローラから”／
ｗ動作の要求があったときは、ＣＲＴコントローラを介
さないＲ／Ｗｆｆ１ｂ作をそのまま続行させ、ＣＲＴコ
ントローラからの要求１−１無効とする。ここで、無効
とは％　ＣＲＴコントローラ自体は、あたかもＲ／ｗ動
作を行ったかのように動作しても、メモリアクセス會し
ないようにして、駒要求を無効にすることである。これ
らの制御は　Ｉ局コントローラ／３とタイミングコント
ローラ２０とＲ／ｗコントローラ１０とで行われる。

なお、以上の説明では、動作原理を理解しやすいように
、常に表示読出しユ回に対して、ＣＲＴコントローラを
介さないリードまたはライト動作が７回の割合で発生す
る場合について示している。

しかし、実際には、リードまたはライト動作は、システ
ムバス側からリードまたはライトの要求があった場合に
のみ、それに対応して第３図に示したタイミングで行わ
れる。リードまたはライト動作の要求、およびそれに対
するディスプレイ装置側のレディー／レジイーの応答は
、コントロール／＜スｇＣとＩ／、コントローラ１０と
の信号授受によって行われる。

この場合に、システムバス側の動作サイクル、例えばマ
イクロプロセッサのマシンサイクルと、第２図に示した
回路の動作サイクル、例えば表示読出しサイクルとは、
全く独立に非同期での動作が可能である。

このように、第２図のＣＲＴディスプレイ装置では、表
示読出しのサイクルをシステム側のマシンサイクルと全
く独立に設定することが可能であり、それぞれ非同期で
動作させることができる。

そのたぬ、それぞれの装置は、最適の状態に設計するこ
とが可能となり、システム全体の効率も向上される。

そして、すでに説明したように、この発明のデータ書込
み方法は、この第２図の装置のＣＲＴコントローラを介
さないり−いイト動作を使用しても、なおコ回の書込み
命令を必要とする。シフトライト動作を７回の命令で実
行できるようにして、システムの効率をさらに向上させ
ることを目的とする。すなわち、ワード単位でデータが
書込まれ、画素胤位のデータが格納されるスクリーンメ
モリの２つのアドレスにまたがって、／文字分のデータ
を書込む動作、いわゆるシフトライト動作では、一般に
ツ回の書込みを行うことが必要であり、書込み命令も２
回与えるので、システム側の負担も、草にコ倍ではなく
著しく増加する。

この発明のデータ書込み方法では、このようなシフトラ
イト動作を７回の書込み命令で実行できるようにしてい
る。

次に、／文字分のデータをメモリのコつのアドレスにま
たがって書込む、シフトライト動作について説明する。

第７図は、文字データが／ワード（／Ｗ）を単位として
アドレスされたスクリーンメモリ上に書込まれた状態を
模型的に示すメモリ図である。図面において、ｎ、ｎ±
／、ｎ＋、２．・・・・・・はアドレスを示す。

第３図は、１文字邑りのドツトマトリックスを示し、／
６（列）×７６（行）で／文字を構成する場合である。

図面において、１１．−＝、０．／、Ｊ。

・−・・・・、１５はそれぞれ／６ビツトー／Ｗの行を
示す。

この第５図が／文字全構成し、例えば第弘図の１株′に
相当する。

この第５図のように、／文字が／Ｗ（＝／Ａビット）の
幅を有し、スクリーンメモリが７Ｗ−／アドレスの構成
のとき、文字間に例えばユビット分だけスペースとして
確保してデータを書込むと、第を図のように、７つの文
字がΩつの隣り合うアドレスにまたがってしまうという
場合が、極めて多い。

次の第６図は、同じく／文字当りのドツトマトリックス
を示し％ｇ（列）Ｘ／４（行）で／文字を構成する場合
である。

漢字等は、一般に第Ｓ図のように／４Ｘ／Ａのマトリッ
クスで構成されるのに対し、数字やアルファベット、記
号等は、第６図のように、ｇＸ／ｌのマトリックスで構
成される。この第６図のような場合が、いわゆる半角文
字と呼ばれる。

この第６図のような半角文字が混っている場合にも、第
３図の／文字が隣り合う２つのアドレスｔこすたがって
書込まれるというケースが生じる。

第ツシ図ハ、スクリーンメモリのアドレス境界列を表示
画面に対応させて模型的に示す概念的構成図である。

この第７図では、／行目のアドレスが、θ、／、２．・
・・・・・、Ｉ）−／、ｐのように与えられ、以下の各
行には、図示のようなアドレスが与えられることを概念
的に示すものである。

そして％　／っのアドレス内には、／乙ビ゛ント（／Ｗ
）すなわち１表示画面上に７６ドツトで表示される画素
データが格納される。

例えば、第５図の／行目１１＝０の／Ｗが、第７図のθ
番地に書込才れるとすれば、第５図の！行目（ノニθ、
／〜／、ｙ）の／Ｗは、第７図の（ｊｐ十／）十θ番地
（ただしｌ！＝０．　／〜／３）に書込まれることによ
って、／文字分のデータの書−込みが終了する。すなわ
ち、第３図の／文字のデータを書込むためには、メモリ
の／乙行分のエリアを使用し、それぞれのアドレスへの
書込み命令を与えることが必要となる。このような／６
回の書込み動作によって、第Ｓ図の／文字を第７図のス
クリーンメモリ上に書込むことができる。

ところが、第を図のように、２つのアドレスにまたがっ
て／文字分のデータを店：込む場合には、コ倍のメモリ
エリアとなるので、このような動作をコ回繰返えすこと
が必要となる。

すなわち、第７図の例で説明すれば、／Ｗ（＝７６ビツ
ト）構成のアドレスθ〜’（／ｇｐ　＋　／　）十〇′
と、隣りのアドレス／〜′″（／夕ｐ＋／）十／’のそ
れぞれ７６行分のエリアが使用され、３２（ビット）Ｘ
／４（行）のうちの７６（ビット）Ｘ／６（行）に／文
字分のデータが書込まれることになる。

このように、λつのアドレスにまたがって／文字分のデ
ータを書込む、いわゆるシフトライト動作は、その書込
み動作が多くなり、制御も複雑化する。例えば、７文字
が／６（ピッ））ｘ／、＜（行）構成の場合には、／６
ビツ）（＝／Ｗ）単位で書込んでも、／６（回）×２−
３２回の書込み動作を必要とする。

この発明のメモリへのデータ書込み方法では、このよう
な／Ｗ単位で入力される文字データの一つのアドレスに
またがるシフトライト動作音、７回の書込み命令で実行
し、／文字分のデータの書込みを７６回の動作で完了で
きるようにしている。

次に、この発明のデータ書込み方法によって。

入力された／ＷのデータＡをスクリーンメモリ上のアド
レス境界からｍビット分だけずれた位肯、すなわちアド
レスｎと（ｎ＋／）とにまたがって書込む場合の動作に
ついて説明する。

第５図は、スクリーンメモリ上の７つのアドレス（ｎ−
／）〜（ｎ−１−２）と書込まれるデータＡとの対応関
係を示す図である。図面において、ｍはシフトされるビ
ット量すなわちシフト量を示し、ｍ　＝＝　０〜１５で
ある。

次の第９図は、スクリーンメモリのアドレスｎと（ｎ＋
／　）の内容と、入力データＡの内容と全詳細に示す図
である。図面において、Ｂ〜Ｅはスクリーンメモリのア
ドレスｎと（ｎ＋／）のデータの内容を示し、Ａ、とＡ
２は入力データＡを構成するデータの内容を示す。

第１θ図は、入力データＡがスクリーンメモリ上に書込
まれた場合におけるアドレスｎと（ｎ十／）の内容を示
す図である。

第９図と第１Ｏ図とを対比すれば明らかなように、入力
データＡの書込みが終了すると、スクリーンメモリのア
ドレスｎでは、その内容がＣからＡ、に変わり、またア
ドレス（ｎ十／）では、内容がＤからＡ２に変化する。

なお、アドレスｎの内容Ｂと、アドレス（ｎ＋／　）の
内容Ｅは不変で、元のままである。

このような／Ｗ単位の書込みを７６回繰返えした場合、
例えば先の第７図で文字１社′の位置に、他の文字を書
込んだとすると、両隣りの文字１会“と１日″は、この
書替えによって何の影響も受けず、元のままの状態を保
つことができるということになる。

再び、第３図から第１Ｏ図に戻って説明する。

このようなデータの書替えを行う場合、先の第３図に示
したタイムチャートのように、アドレス。

ＲＡＳ、ＣＡＳ、およびＷＥを与えて、書込み動作を行
うことになる。しかし、書込みデータの入メモリ上の／
アドレス単位である。

そのため、第３図から第１０図で説明したような書込み
を行うｌこは、すでにｎ＝説明したように、アドレスｎ
への書込みと、アドレス（ｎ＋／）への書込みとが必要
で、メモリアクセスを２回行わなければならない。

すなわち、アドレスｎへの書込み動作として、アドレス
ｎの内容のうちｍ　（ｍ　＝　Ｑ〜／３）ビット分のデ
ータＢと、入力データＡのうち（／Ｓ−ｍ）ビット分の
データＡ１とで／Ｗのデータを作成し、アドレスｎへ書
込む。

次に、アドレス（ｎ十／）への書込み動作に移り、入力
データＡのうちＭＳＢ側のｍビット分のデータＡ２と、
アドレス（ｎ十／）の内容のうちＭＳＢ側の（／！ｒ−
ｍ）ビット分のデータＥとで／Ｗのデータを作成して、
アドレス（ｎ＋／）へ書込む。

次に、このようなシフトライト動作を行う場合に使用さ
れるマスクレジスタとシフトレジスタについて説明する
。

第１／図は、シフトライト動作に使用される一個のそれ
ぞれ／Ｗ構成のマスクレジスタＭＲＡ、　ＭＲ，と、そ
の内容の一例を示す図である。

このようなマスクレジスタＭＲＡとＭＲＢは、第一図の
■んコントローラ／３の中に設けられ５ている。

側からその内容が与えられ、マスクレジスタＭＲＡとＭ
ＲＢに設定されている。

第１２図は、同じくシフトライト動作に使用される直列
接続された２個のそれぞれ／Ｗ構成のシフトレジスタＤ
ＲＡ、　ＤＲＥを示す。

このシフトレジスタＤＲＡとＤＲＢは、データコントロ
ーラ１５の中に設けられ２る。このシフトレジスタは、
入力データを保持する機能を有するものであるから、従
来はデータレジスタと呼ばれているものである。この発
明のデータ書込み方法では、シフト動作を行わせるため
に、シフトレジスタを用いる。

システムバス側からスクリーンメモリ２０に書込みコマ
ンドがあった場合、一方のシフトレジスタＤＲＡへ、デ
ータバスｇＢからデータバッファノコを介して％　／Ｗ
の入力データがセットされる。

シフトレジスタＤＲＡにセットされた／Ｗのデータは、
マスクレジスタの内容に基づいて、他方のノシフトレジ
スタＤＲＢの方向ヘシフトされる。

禽／／図と第１コ図の場合には、ｍビットだけシフトさ
せるようにしている。

第１３図は、この発明のデータ書込み方法において、第
１／図のマスクレジスタと第７．２図のシフトレジスタ
とによって、第３図から第１０図に示したデータのシフ
トライト動作を行う場合のフロー例を示すフローチャー
トである。

この第７３図のフローでは、■と■のステップはシステ
ムバス側から行い、■〜■のステップは、第２図に示し
たＣＲＴディスプレイ装置側で行うようにしている。

このフローによってデータを書込む場合、■〜■を１回
繰返えすことにより、／文字分のデータの書込みが終了
する。例えば／４Ｘ／＆（ドツト）の文字の場合には、
■〜■の７６回の繰返えしで７６行分の書込へが行われ
、／文字分のデータが書込まれることになる。

そして、その後に、別の位置へ書込む場合には、■から
開始する。

この第１３図のフローの■〜■を、すべてハードウェア
で処理するようにしているので、処理スピードが速くな
り、かつスクリーンメモリ１２への書込みタイミングは
、第３図に示したように表示読出しと時分割的に行って
いるので、処理スピードがさらに向上される。

例えば、ステラフ゛■のアドレスｎを（ｎ＋／）に加算
する動作は、アドレスコントローラフグで行って、アド
レス（ｎ＋／）を生成する。

また、ステップ■と■では％　’ＪＦ／−Ｅデフアイ／
ライトサイクルでアドレス”ｈ　　（ｎ＋’　）をアク
セスしている。そのため、メモリアクセスは、それぞれ
７回でよい。

第１ダ図は、リーＶ−ｅデフアイ／ライトサイクルの動
作を説明するための一例を示すタイムチャートである。

［τｓ、　「す１に対して、一定のタイミングで７１を
発生させることにより、ＷＥよりも速いタイミングでそ
のアドレスの内容を読出し、その読出しデータそのもの
、あるいは読出しデータに所定の条件や制御による処理
を行ったデータを作成する。そして、読出しデータある
いは作成データをＷＥのタイミングで再びそのアドレス
に書込む動作である。

このリー〃デフアイ／ライト動作を行えば、第ｇ図から
第１θ図について説明した動作は、アドレスｎと（ｎ＋
／）のコ回のメモリアクセスで可能となる。しかし、こ
の第１１’図の動作は、処理スピードを一番速くしたい
ときに用いれば充分で、必すしもこのような動作を使用
することは必須要件ではない。

そして、第１３図のフローチャートで説明したように、
■のステップでアドレス（、ｎ＋／）を生成することが
できるから、システムバス側からは、アｙレスｎについ
ての７回だけ書込みコマンドを与えるだけでよい。

したがって、この発明のデータ書込み方法によれば、シ
ステム側の処理時間、およびシステム側とＣＲＴディス
プレイ装置側との間での信号の受は渡し回数が減少し、
処理スピードの向上の一因となる。

次に、第６図に示したようなｇ（列）Ｘ／４（行）ビッ
トで構成される文字、いわゆる半角文字が入力データの
場合について、シフトライト動作を説明する・この半角文字のシフトライトでは、シフト後の書込み位
置がアドレスｎ内に納まる場合と、２つのアドレスｎと
（ｎ＋／）とにまたがる場合とが生じる。

第１左図は、半角文字のシフト後の位置がすべてアドレ
スｎ内に納まる場合の、スクリーンメモリのアドレスｎ
と（ｎ＋／）、入カテ°−タＦ５およびマスクレジスタ
ＭＲＡとＭＲＢ、との関係を示す図である。

この第１５図は、入力データＦのＬＳＢが、スクリーン
メモリのアドレスｎの境界からｍ□ビット分だけシフト
された位置に書込まれる場合である。

このように、入力データＦのシフト結果が、アドレスｎ
の書替えのみでよく、アドレス（ｎ十／）は書替える必
要がない場合には、マスクレジスタＭＲ人だけに内容を
与えておけばよい。そのため、マスクレジスタＭＲＢの
内容は、無関係であるので、（１）で示している。

すなわち、この第１！ｒ図の場合には、少なくともマス
クレジスタＭＲＡのＭＳＢの／ビットが論理′／′とな
るので、このＭ　Ｓ　’Ｈの／ビットによってアドレス
ｎの書替えだけでよいことが判定できる。

次の第７６図は、半角文字のシフト後の位置がアドレス
ｎと（ｎ　＋　／　）とにまたがる場合のアドレスと入
力データＧとマスクレジスタＭＲＡ、　ＭＲＲとの関係
を示す図である。

このように、入力データＧをスクリーンメモリのアドレ
スｎの境界からｍ２ビット分だけシフトしたとき、その
シフト結果がΩつのアドレスｎと（ｎ十／）とにまたが
る場合には、先の第ｇ図から第１θ図に関連して説明し
たのと同様に５アドレス（ｎ＋／）についても書替える
ことになる。なお、この場合は、マスクレジスタＭＲＡ
のＭＳＨの／ビットが論理″ｉ　ＯＮとなることで判定
される。

第１７図は、アドレスコントローラの詳細な：横着　　
　成例を示す機能ブロック図である。図面において、／
グＡは加算器を示す。

アドレスコントローラ／グは、原理的に（ま加勢：器で
あり、この第７７図のように加算器／ゲＡで構成される
。

そして、入力側のアドレスＡＡ。−、、は、アドレスバ
ッファ／／から与えられ、出力側のアドレスＡＢ（１−
１１＋は、アドレスセレクタ／Ａへ与えられる。

また、制御信号ＡＤ＋／は、Ｉ／１０コントローラ／３
から与えられて、加算器／１ｌ−Ａ全制御する。

この加算器／弘人は、ＡＤ＋１−Ｏ（レベル′Ｌ′）の
とき、ＡＡ（＋−＋ｉ”　ＡＢｏ−１＋５ｋＡ　Ｄ　＋
／　＝　／　（レベル′Ｈ′）のとき、　　ＡＡＯ−１
３＋　／　＝　ＡＢｏ−１１４のように動作する。

なｚ１キャリーアウトＡＣＡＲＹは、ＲＡ７コントロー
ラ／θへ与えられる制御出力である。この加算器／ｌＩ
ＡのキャリーアウトＡＣＡＲＹＬｔ、ＡＡｏ−＋ｙ＝（
ＦＦＦＦ）Ｈ，ＡＤ　±／＝／の場合に、ＡＢＯ−、ｌ
１＝（ＦＦＦＦ）Ｈ，ＡＣＡＲＹ＝／となる。

この制御出力は、駒コントローラ１０において、ＡＣＡ
ＲＹ＝／の場合には、Ｗ下が発生しないように制御する
。その理由は、スクリーンメモリ２ツの容量・が（ＦＦ
ＦＦ）Ｈまでであり％　（ＦＦ’ＦＦ）Ｈ十／へ書込ま
れるべきデータが、（Ｆ　Ｆ　Ｆ　Ｆ　）Ｈに書込まれ
ることをプロテクトするためである。

なお、第１７図では、アドレスラインの数を／６本で示
しているが、スクリーンメモリの容量に応じて、鞠えば
ＡＡ、〜１．のように、２０本使用してもよいことはい
うまでもない。

第１ｇ図は、マスクレジスタとシフトコントローラの詳
細な構成例を示す展開図である。図面において、ＭＲＡ
とＭＲＢはそれぞれマスクレジスタ。

ＳＣはシフトコントローラを示す。

信号ＩＬＴ−ＡとＩＬＴ−Ｂは、マスクレジスタの設定
の際に、システムバス側からのマスクデータをラッチす
るデータラッチタイミング信号であり、Ｉ１０コントロ
ーラ／３内で発生される。

信号５ＦＴＬＤは、データコントローラ／左内のデータ
レジスタＤＲＡに入力データをロードする期間、および
ＤＲＢをクリアする期間だけ発生される信号で、このシ
フトコントローラＳＣにも入力される。

５ＦＴＣＬＫは、データコントローラ／左へ与えられる
シフトクロックであり、同時にシフトコントローラＳＣ
にも与えられる。

マスクレジスタＭＲＡには、タイミンク信号ＩＬＴ−Ａ
でマスクデータＤ。〜１．が設定され、マスクレジスタ
ＭＲＢには、信号ＩＬＴ−Ｂで同様にマスクデータＤＯ
−１１＋が設定される。

このマスクレジスタＭＲＡとＭＲＢの設定は、書込み要
求ＭＷＴＣに先立って予め行われる。この設定は、先の
第１３図のフローチャートで説明したように、必ずしも
書込み要求ＭＷＴＣ毎にやり直す必要はない。

例えば、第３図の／乙′）５／乙（ビット）構成の／文
字を、その！二０の／Ｗが第７図のスクリーンメモリの
アドレスコとアドレス３とにまたがって書込む場合につ
いて説明する。

この場合には、第ｇ図から第１／図に関連して説明した
ように、マスクレジスタＭＲＡとＭＲＢとを設定する。

そして、アドレスバスｇＡにはアドレスコ、データバス
ｇＢには第３図の！−θの／Ｗｉ与えて、コントロール
バスｇＣから書込み要求信号ＭＷＴＣをＣＲＴディスプ
レイ装置へ与える。このようにして、ｌ−θの／Ｗを第
１０図のようにｎ１ビット分だけシフトさせて、アドレ
スコとアドレス３にまたがった位置へ書込む。書込みが
終了すると、応答信号ＭＲＤＹが、システムバスを介し
てｃｐＵへ返送される。

次には、マスクレジスタの設定は行わず、前のままにし
ておいて、アドレスバスにはアドレス（ｐ＋／）＋、２
、データバスには第３図の１３＝／の／Ｗ、コントロー
ルバスには書込み要求ＭＷＴＣを与えればよい。

以下同様に、マスクレジスタの内容を変更することなし
に、アドレス（２ｐ＋２　）〜（／グｐ＋２）とｌ＝、
２〜／グの／Ｗとを順次送出する。

そして、最後に、アドレスバスにはアドレス（／　ｊ　
ｐ　＋／　）　＋２、データバスには第５図のｌ−／Ｓ
の／Ｗ、コントロールバスには書込み要求ＭＷＴＣを送
出する。

このように、書込み要求ＭＷＴＣの／６回の送出で、第
Ｓ図の／文字がスクリーンメモリの所望の位置、すなわ
ちアドレスユとアドレス３にまたがり、かつｍビット分
たけシフトされた位置へ書込まれることになる。

また、第１ｇ図のシフトコントローラＳＣは、マスクレ
ジスタの内容に基づいて、データコントローラ／３内の
シフトレジスタＤＲＡとＤＲＢのシフト量をコントロー
ルする回路である。

このシフトコントローラＳＣは、パラレル入力でシリア
ル出力のシフトレジスタで構成され、信号５ＦＴＬＤが
′Ｈ′のとき、クロック５ＦＴＣＬＫでマスクレジスタ
ＭＲＡからのマスク情報ＭＤＡ０〜ＭＤ　Ａ　１５がパ
ラレルにロードされる。

そして、クロック５ＦＴＣＬＫでシフトされ、その出力
Ｓ。ＵＴからマスク情報ＭＤＡｏ−ＭＤＡ１．をシリア
ルに出力する。

例工ば、マスクレジスタＭＲＡに、第１／図のようなマ
スクデータが設定されているとすれば、出力５ｏｔｒ’
ｒがソ′になるまでシフトさせることによって、′Ｏ１
′のビット数すなわち（／４−ｍ）をカウントし、シフ
ト量ｍを検出する。

ｉ／ｑ図は、Ｉ／、コントローラ／３の詳細な構成を示
す展開図の一例で、この発明のデータ書込み方法に関連
する部分について示している。図面／ダは０７９７１７
０７１回路、ＦＦ２．／〜ＦＦ、２７はＰＲ（プリセッ
ト）付き０７９７１７０７１回路、Ｕ／／〜Ｕ／グはア
ンドゲート回路、Ｕ２／〜Ｕ３０はナンドケート回路、
Ｕり／〜Ｕグ３はオアゲート回路、Ｕ５／とＵ３２はノ
アゲート回路％　Ｕ乙／〜Ｕ乙乙はインバータを示す。

第コθ−図（１）と（２）は、第７９図に示されたＩ／
１０コントローラ／３の動作を説明するタイムチャート
である。図面の各信号波形に付けられた符号は、第１９
図の符号位置に対応している。

第２０図（１）の信号波形の符号は、／、）　　ＱＢ　　は、第３図の／グ）に対応するクロ
ック信号で、タイミングコントローラ二〇から与えられ
る。

ｕ）　　ＣＬＫ−百〇は、第３図の／）に対応するクロ
ック信号である。

３）　　ＡＤＲ５ＥＬＥＣＴは、第３図の夕）に対応す
るアドレスセレクト信号で、タイミングコントローラ２
０から与えられる。

ｌＩ）　　ＭＷＴＣは、システムバスのうちのコントロ
ールバスｇＣかう工１０コントローラ／３へ与えられる
信号で、スクリーンメモリ２２への書込み要求信号（＠
込みコマンド）であり、時点ａで入力されて、時点すで
終了される。

なお、点線で示される時点ｂ′は、半角文字の場合に、
アドレス（ｎ十／）への書込み動作を省略するときの終
了時を示す。

、ｔ）　　ＡＢＵＳは、アドレスバスｇＡにアドレスｎ
が与えられていることを示している。

Ａ　）　　Ｄ　Ｂ　Ｕ　Ｓ　Ｅ　Ｎ　Ｍは、データバス
ｇＢのイネーブル信号、すなわちデータバッファ／コの
出力ｆ　”　処猟効にコントロールするゲート信号に使
用される。この信号は、第１ｑ図のＩ／、コントローラ
／３により、時点Ｃから時点ｄまで発生される。

７）　　５ＦＴＬＤは、データコントローラ１５へ与え
られるパルス信号で、シフトレジスタＤＲＡに入力デー
タをロードする期間、およびＤＲＢをクリアする期間を
示す。

ｇ）　　５ＦＴＧＴは、データコントローラ／Ｓへ与え
られる信号で、パルスｆは、シフトレジスタＤＲＡとＤ
ＲＢのロードおよびシフト動作の期間を示す。

？）　　ＲＡＳは、ＲＡがアドレスｎへのデータＤＡの
番込み動作、ＲＢがアドレス（ｎ十／）へのデータＤＢ
の書込み動作を示す。なお、ＲＡとＲＢ以外のＲＡＳは
、表示読出しのためのＲＡＳである。

／の　ＣＡＳも、同様に、ＣＡがアドレスｎへのデータ
ＤＡの％ＣＢがアドレス（ｎ＋／）へのデータＤＢの、
書込み動作を示す。なお、ＣＡとＣＢ以外のＣＡＳも、
表示読出しのためのＣＡＳである。

／／）　　ＷＥも、上の９）のＲＡＳと１０）のＣＡＳ
と同様である。

／Ｊ）　　ＷＴＡＤＲは、スクリーンメモリＪ、２へ与
えられるアドレスを示す。

／、？）　　Ｗ　Ｔ　Ｄ　Ａ　Ｔ　Ａは、期間ｇがシフ
ト動作期間であり、この期間ｇは、シフＦＲにより変化
される。またＤＡとＤＢは、書込みデータの書込みタイ
ミングを示す。

／ｌＩ）　　ＭＲＤＹは、ダ）の書込み要求ＭＷＴＣに
対する工んコントローラ／３からコントロールバスｇＣ
への応答信号で、ＭＷＴ　Ｃに対するＣＲＴディスプレ
イ装置側の動作完了を知らせる信号である。点線で示さ
れる時点ｈ′とｊ′は、アドレス（ｎ＋／）への書込み
を省略する場合の応答タイミングである。

／、ｔ）　　ＤＧ−Ａは、データコントローラ／左へ与
えられる信号で、アドレスｎへの書込みデータＤＡの書
込みのためのゲート信号である。

／Ａ）　　ＤＣ−Ｂは、同じくデータコントローラ／Ｓ
へ与えられる信号で、アドレス（ｎ＋／）へのデータＤ
Ｂの書込みのためのゲート信号である。

／７）　　ＡＤ＋／は、アドレスコントローラ／グへ与
えられる信号で、アドレスを（ｎ＋／）に歩進させるた
めに使用される。

次の第２０図（２）は、ＣＰＵから与えられる書込みコ
マンドＭＷＴＣ，およびこのコマンドＭＷＴＣに対する
応答信号ＭＲＤＹと、Ｄフリツブフｄツブ回路ＦＦ／／
〜ＦＦ／ネ、ＦＦツ／〜ＦＦニアの動作の対応関係を示
すタイムチャートであり、７回の書込みコマンド１こよ
って、アドレスｎと（ｎ＋／）への２回の書込み動作を
行う場合について示している。

この第２０図（２）の信号波形は％　／）　Ｑｎからグ
）ＭＷＴＣまでと、／乙）ｒｔｌＩＲＤＹは、第２０図
（１）と同じである。また、ＦＦ／／−Ｑ〜ＦＦ／コー
ＱとＦＦユ／−Ｑ〜ＦＦ２７−　Ｑは、各９７９７１７
０７１回路の出力端子Ｑの出力信号を示し、１１２２−
　ＯＵＴ　−Ｕ２’１−ＯＵＴは各ナントゲート回路Ｉ
Ｊ２，２〜Ｕコダの出力信号を示す。

第１ｑ図の各９７９７１７０７１回路の動作タイミング
は、この第、２０図（２）のような関係であり、第２０
図（１）の４）ＤＢＵＳＥＮＭ、７）ＳＦＴＬＤ、　ｇ
）ＳＦＴＧＴ、　　／＆）ＤＧ−Ａ１　／、）ＤＧ−Ｂ
、　　／７）ＡＤ十／等が発生される。

第２０図（２）の９）　Ｕ２グーＯＵＴの点綴は、第７
９図のシフトレジスタｓＣの出力Ｓ。ＵＴかない場合。

すなわちマスクレジスタＭＲＡのＬＳＢ−θで、シフト
量が′θ′のときのレベルを示す。この場合には、ナン
トゲート回路Ｕ、２３の出力がノアゲート回路Ｕ４／ｅ
介してＤフリッ回路ロラ１回路Ｆ、Ｆ２２のクロック入
力となるので、その出力ＦＦ２２−Ｑは、第２０図（２
）の１０）のｋ”のタイミングでＬレベルに変化する。

また、マスクレジスタＭＲＡ（１りＬＳＢ”ｔ＝０のぢ
ｈ合には、そのシフト量に応じて％　１（のタイミング
が移動する。

なお、第、２０図（２）のｌｌ）に示す書込みコマンド
ＭＷＴＣのタイミングａ、ｂは、ＣＲＴディスプレイ装
置のクロック、例えば／）　ＱＢ等とは非同期であり、
ＣＰＵのタイミングで発生される。特に、ｂのタイミン
グは、応答信号ＭＲＤＹの発生タイミングｈに対応して
おり、このｈの発生後に、ｃｐＵのタイミングｂでＭＷ
ＴＣがＨレベルに戻される。

したがって、ｈからｂまでの時間は一定値ではなく、所
定の時間幅の範囲内で不定の値となる。

ところで、シフトライト動作の場合、すでに説明したよ
うに、第Ω図のシステムバスｇのうちの、アドレスバス
＆Ａからアドレスバッファ／／を介−して、スクリーン
メモリλユのアドレスが、またデータバスｇＢからデー
タバッファ７２′（１１−介して、■１０コントローラ
／３に内蔵されたマスクレジスタＭＲのマスクデータＤ
。〜１５が、さらにコントロールバスざＣから同じ＜　
”１０コントローラ／３のＦＦ／／へ、書込み要求信号
ＭＷＴＣが与えられる。

そこで、第２０図（１）と（２）のタイムチャートを参
照しながら、第１９図のＩ１０コントローラ／３の関連
する回路の動作を説明する。

蓼込み要求信号ＭＷＴＣが、第２０図（１）と（２）の
時点ａで入力されると、ＦＦ／Ｉは次のクロック信号Ｑ
Ｂの入力で動作し、出力Ｑ’ｔ’″Ｌ’に反転する。

書込み要求ＭＷＴＣは、同時にインバータＵ＆／を介し
て、３ナントゲートＵ２６とナントゲートＵ、２りとへ
与えられている。

信４ｗ’ｒｃ’ｒ　−／は、マスクレジスタＭＲＡに設
定されたシフｌ−ｉ　ｍ　＝　０のとき、ｆｒ３よび第
７６図のように、半角文字を入力する場合で、かつアド
レ返送するための条件信号である。

そして、インバータＵ４５と、アンドゲート回路Ｕ／３
とＵ／ダ、およびオアゲート回路Ｕ’１３は、ア゛′ド
レスｎへの書込みだけで動作を終了する場合には、Ｄフ
リップフロップ回路ＦＦ２’ｌをＦＦ、２７へ接続する
ように機能する。また、アドレスｎと（ｎ＋／）へのコ
回の書込みで動作を終了する場合には、Ｄフリップフロ
ップ回路ＦＦ２／、　全ＦＦ２７へ接続するように機能
する。

まず、シフト量ｍ二０のときは、第１／図のＭＲＡ　の
ＬＳＢ＝０である。

そこで、ナントゲート回路ＵＪ／によって、このＭＲＡ
Ｑ）ＬＳＢがＯＩＴであることを検出する。シフトライ
トモードのときは、Ｌ　Ｓ　Ｂ＝ａで、イレースモード
信号ＥＳＭＤは′θ′（すなわち１Ｌ１）で与えられて
おり、ナントゲート回路Ｕ、２／のナンＩＪ条件は不成
立である。

シフト量ｍ　＝　０でＬＳ　Ｂ＝０のときは、ナンド条
件が成立し、ナントゲート回路Ｕ、２／が１Ｌ＃に反転
する。そのため、オアゲート回路ｔＪＩＩ！／から信号
ＷＴＧＴ−／が′／″で出力され、アンドゲート回路Ｕ
／、？、オアゲート回路Ｕグ３（Ｉ−介して、ＦＦ２７
の入力りへ与えられる。

したがって、ＦＦ２７は、クロックもの入力、すなわち
第３図のタイムチャートの１５）ＱＤに示されるように
、７６ビツトの書込み動作が終了した時点で、反転され
て、その出力頁が％　Ｈ１１になる。そのため、ナント
ゲート回路Ｕ、２９の出力である鳴・込み終了信号ＭＲ
ＤＹが％　Ｌ　＃に変化して、書込み終了の応答信号が
発生される。

次に、半角文字がアドレスｎに完全に含まれるときは、
第７６図のＭＲＡのＭＳＢ二ノに設定される。

この場合には、インバータＵ１２の出力が′θ″に反転
し、オアゲート回路Ｕ４’／の出力であるイＮ号ＷＴＧ
Ｔ−／が′／′で出力される。

したがって、先のシフ）　量Ｉｎ　＝＝＝　Ｑの場合と
同様に、アドレスｎへの書込みが終了した時点で、終了
信号ＭＲＤＹが返送される。

ＭＲＤＹのタイミングｊは、ＭＷ”ＴＣのタイミングｂ
に対応して、ＭＷＴＣが１Ｌ′から′Ｈ″に変化される
と、Ｍ　ＲＤ　Ｙもｗ″Ｌ′から′Ｈ′に変化する。

このＭＷＴＣとＭＲＤＹとの関係を詳しく説明すれば、 ■　ＭＲＤＹ＝Ｈのとき、ＭＷＴＣの受付けが可能であ
る。

■　ＭＷＴＣ’（ｉ受付けて、これに対するＣＲＴディ
スプレイｉ　を側の動作が終了し、または終了のための
準備が完了すると、ＭＲＤＹはＨレベルからＬレベルに
する。

■　ＭＲＤＹのレベルが％−ＨＩＩから′Ｌ′に変化し
たことを検出したら、ＣＰＵは、ＣＰＵのタイミングで
ＭＷＴＣ’＆ＬレベルからＨレベルに戻す。

■　ＭＷＴ　ＣのレベルがＬ＃から′Ｈ＃に変化したこ
とを検出すると、ＣＲＴディスプレイはＭＲＤＹ’Ｘ、
ｃＬレベルからＨレベルに戻す。

以上の■〜■のインタフェース条件で、ＣＰＵとＣＲＴ
ディスプレイ装置が動作するように構成されている。

第７９図のナントゲート回路Ｕ２．２は、１つの書込み
コマンドＭＷＴＣが終了したとき、すなわちＬレベルか
らＨレベルに変化したとき、次に発生するかも知れない
第λのコマンドＭＷＴＣに備えて、Ｄフリップフロップ
回路ＦＦ、！／〜ＦＦ、２’７をプリセットするための
回路である。

第２０図（２）の／７）Ｕス、２−ＯＵＴは、５）ＦＦ
／／−ＱとＡ）ＦＦ／２−Ｑとに基づいて発生され、Ｆ
Ｆユ／〜ＦＦ、２７をプリセットする。

このプリセットは、書込みコマンドＭＷＴＣがタイミン
グｂでＨレベルに戻った後、次に新しいコマンドＭＷＴ
Ｃを受付ける目的で、回路を初期化する意味を有してい
る。

また、ナントゲート回路Ｕ２／は、全画面丈たは一部の
画面を消去する場合に、このようなアドレス（ｎ＋／）
への書込み動作が省略されないように機能し、消去スピ
ードを向上させるために設けられている。

この消去動作の場合には、イレースモード化号ＥＳＭＤ
を’／”（レベル’Ｈ’　）で与えることにより、ＭＲ
ＡのＬＳ　Ｂ＝０のときでも、ナントゲート回路Ｕ、２
／のナンド条件を不成立にする。

そして、マスクレジスタＭＲＡとＭＲＢの全ビットを１
θ′に設定し、かつ入力データの全ビットを′θ″にす
ることによって、７回の書込みコマンドＭＷＴＣでアド
レスｎと（ｎ十／）の２Ｗのデータを消去することが可
能である。

なお、マスクレジスタＭＲＡとＭＲＢは全ビットを１θ
′にすることは、必すしも心安ではない。

その理由は、この発明のデータ書込み方法では、スクリ
ーンメモリ２．２のアドレスｎ（およびｎ＋／）からの
リードデータと入力データとを、マスクレジスタＭＲＡ
とＭＲＢに設定したマスクデータで選択して、合成デー
タを作成し、同じアドレスｎ（およびｎ十／）へ書込む
ことを目的としており、入力データをすべて０＃とじて
いるから、少なくともシフトレジスタＤＲＡとＤＲＢで
このデータがシフトされた結果データの存在するビット
は、ＭＲＡとＭＲＢのセット内容に関係なく１０′とさ
れる。そこで、このＤＲＡとＤＲＢの結果データの存在
するビット以外のビット、に対応するＭＲＡとＭＲＢの
ビットをθ′とすれば、アドレスｎと（ｎ＋／）のコＷ
を７回の書込みコマンドＭＷＴＣで、同様に消去するこ
とができる。

データコントローラ／Ｓには、第一図に示したように、
システムバスｇ側からデータパッファを介して与えられ
る入力データＤ。−Ｄやと、スクリーンメモリ、２２か
ら読出され、出力セレクタ、２３を介して入力されるリ
ードデータＲＤｏ−ＲＤ’、、　、および工１０コント
ローラー３内のマスクレジスタＭＲＡとＭＲＢとから与
えられるマスク情報１１ηＤＡｏ−・ＭＤＡｌ、、ＭＤ
　Ｂｏ−ＭＤ　Ｂ、５とが入力されている。

データコントローラ／Ｓでは、マスク情報Ｍ　ＤＡｏ−
八ｆｆＤＡ、、とＭＤ　Ｂｏ−ＭＤ　Ｂ＋６に対応して
入力データＤ。〜ＤＩ５をシフト景ｍだけシフトさせ、
リードデータＲＤｏ％　ＲＤ、、とシフトさね、た入力
データＤ。〜ＤＩ５とを合成してライトデーターｖｊ’
ｌ）。〜ＷＤ　１５　’ｊｒ作成する。このような動作
は、７回の書込み要求信号ＭＷ７ＴＣによって、スクリ
ーンメモリ２２のアドレスｎと（ｎ　十／　）へ連続し
て行う。

第２０図（１）のタイムナヤートでは、特にＷＴＡＤＲ
とＷＴＤＡＴＡ、およびＤＧ−ＡとＤＧ−Ｂとで示され
る動作が、このデータコントローラ／左で行われる。

そして、ＷＴＤＡＴＡの期間ｇに、シフト動作が行われ
、ＤＡで合成データのアドレスｎへの書込みが行われ、
次のＤＢで合成データのアドレス（ｎ＋／）への書込み
が行われる。

第、２／図は、データコントローラ／Ｓの詳細な構成例
を示す展開ブロック図である。図面において、ＤＲＡは
シリアル入出力の他に、パラレル入出力が可能なシフト
レジスタ、ＤＲｎはシリアル入力。

パラレル出力のシフトレジスタ、　ＵＤ１０θ〜ＵＤ／
／３はＤＲＡの入力Ｑｏ　””　Ｑ１６にそれぞれ接続
されたアンドゲート回路、ＵＤ２θ０〜ＵＤ、２／夕は
ＤＲＢの出力Ｑ０−・Ｑｕ＋にそれぞれ接続されたアン
ドゲート回路、ＵＮ１０θ〜ＵＮ／／、５−とＵＮ、２
００〜ＵＮコ／Ｓはノアゲート回路、ＵＩ／θ０〜ＵＩ
／／にとＵｌコθθ〜ＵＩＪ／、ｔはケーテッドΦイン
バータ％ＵＲ１００〜ＵＲ，／／、ｔはそれぞれメモリ
からのリードデータＲＤ　ｏ　＝　ＲＤ工６．が入力さ
れるアンドゲート回路、ＵＡ１０Ｏ〜ＵＡ／／！はそれ
ぞれマスクレジスタＭＲＡの出力データＭ　Ｄ　Ａ　ｏ
　”□　Ｍ　Ｄ　Ａ　＋５が入力さわ、るアンドゲート
回路、ＵＢ１００〜ＵＢ／／！ｆ；はそれぞわ、マスク
レジスタＭＲＢの出力データＭＤ　Ｂｏ−ＭＤ　Ｂ、。

が入力されるアンドゲート回路、ＵＧ１０θ〜ＵＧ／／
３はそわ、ぞれアンドゲート回路ＵＡ／θ０とＵＢ／θ
０〜ＵＡ／　１５とＵＢ／／３の出力が入力されるオア
ゲート回路、Ｕ１００〜Ｕ／／Ｓはそれぞれオアゲート
回路ＵＧ／θｏ　−ｕｃ／／１．を出力が与えられて、
アンドゲート回路ＵＤ／’００とＵＤ、２００〜ＵＤ／
／左とＵＤコ／Ｓのゲートを制御するインバータを示し
、またＵり／〜Ｕ９ｊ−はインバータである。

この第２７図では、データコントローラ／りの構成が明
確に理解できるように、図面を簡略化して示している。

すなわち、ＣＰＵから与えられる入力データＤ。

〜Ｄｌ１１のうちＤｏとＤ１５を明示し、同様に、マス
クレジスタＭＲＡから入力されるマスクデータΔ１ＤＡ
０〜ＭＤＡ１５のうちＭＤＡｏとＭＤＡ１６、マスクレ
ジスタＭＲＢから入力されるマスクデータＭＤ　Ｂ０〜
ＭＤＢｔ、５のうちＭＤ　ＢｏとＭＤＢ、、を、さらに
スクリーンメモリからのリードデータＲＤｏ−ＲＤ、、
のうちＲＤｏとＲＤ１６のみを明示している。

また、シフトレジスタＤＲＡとＤＲＢについては、それ
ぞれ入出力Ｑ。〜Ｑ１＋ｔのうちＱ。とＱ、５について
明示している。

そして、これらの省略された中間のビットについても、
その関係が明確になるように、ロジック回路を構成する
各素子に３桁の数字を与え、その下ツ桁をθ〜／Ｓで対
応させている。すなわち、インバータＵｑ／〜Ｕｑ左を
除く各構成素子は、図面では省略されていても、ビット
０または／３と同様のロジック回路が、ピッｌ−／〜／
４ｔのためにそれぞれ設けられることを示している。

この第２／図のデータコントローラ／Ｓの動作は、次の
とおりである。

シフトレジスタＤＲＡは、ロード信号５ＦＴＬＤが％Ｈ
′のとき、クロック５ＦＴＣＬＫによって、入力Ｑｏ”
”Ｑ＋ｓへそれぞれパラレルに、入力データＤ。〜Ｄ□
、がロードされる。この人・カデータＤ。−Ｄ４は、デ
ータバッファ／２から与えられる。

そして、５ＦＴＬＤが１１　Ｌ　ｔのとき、クロック５
ＦＴＣＬＫでシフト動作を行い、出力Ｓ　ＯＵＴを発生
する。

なお、制御信号ＤＴＧＴが′Ｌ′のときは、入力Ｑ。

〜Ｑｌｌ＋は出力モードに切換えられる。

シフトレジスタＤＲＢの入力ＳＩＮには、シフトレジス
タＤＲＡの出力Ｓ。ＵＴが接続されている。

このシフトレジスタＤＲＢは、ロード信号５ＦＴＬＤが
″Ｈ′のとき、インバータＵｑ／による反転出力がクリ
ア端子ＣＬＲへ与えられて、その出力Ｑ。〜Ｑ＋ｉがク
リアされる。

そして、５ＦＴＬＤが′Ｌ＃（すなわち端子ＣＬＲが′
Ｈ′）のとき、クロック５ＦＴＣＬＫによってシフト動
作を行う。

なお、ゲート信号ＤＴＧＴは、データバッファノコの方
向、すなわちシステムバス（！ｌ＋から入力する方向で
あるか、あるいはシステムバス倶］へ出力する方向であ
るかを制御するゲート信号であり、このゲート信号ＤＴ
ＧＴがシフトレジスタＤＲＡの端子石へ与えられている
。

また、ゲート制御信号ＤＧ−Ａは、アドレスｎへの合成
データＤＡの書込みのための信号、ＤＧ−Ｂは。

アドレス（ｎ＋／）への合成データＤＢの書込みのため
の信号である。

第２２図は％　Ｉ１０コントローラ／３内のシフトコン
トローラＳＣとデータコントローラｌＳ内のシフトレジ
スタＤＲゎ　ＤＲＢの動′作を示すタイムチャートであ
る。

この第Ｊｕ図では、シフｌ−量ｍ　＝　ｉｓの場合につ
いて示している。

すでに説明したように、信号５ＦＴＬＤが１Ｈ′になる
と、第、！／図のシフトレジスタＤＲＡの入出力Ｑｏ〜
Ｑ１５には、データバッファ／２からの入力データＤ。

〜Ｄ□、がそれぞれロードされて、第、２２図に示すよ
うに与えられる。同時に、シフトレジスタＤＲＢはクリ
アされて、その出力Ｑ。−Ｑ１１５は、第２２図のよう
に、すべて″Ｌルベルにされる。

この場合には、ｍ＝Ａであるから、シフトコントローラ
ＳＣからの出力５ＦＴＧＴは、６ビツト分のシフト動作
を行う期間だけ、′Ｈ″で入力される。

したがって、入力データＤｏ−Ｄ□６は、クロック５Ｆ
ＴＣＬＫによってシフトレジスタＤＲＡか（：）　ＤＲ
Ｅの方向へ６ビツトだけシフトされ、第２２図に示す状
態でシフト動作が終了する。

すな゛わち、ＤＲＡのＱ６〜Ｑ１５にり。−Ｄ、が、Ｄ
ＲＢのＱｏ”−Ｑｓにり、。〜Ｄ１５が、それぞれセッ
トされ、この状態がアドレスｎおよび（ｎ＋／）への書
込み終了韮で保持される。

先の第、２０図のＷＴＤＡＴＡの期間ｇが、このような
シフトＭ＋作の行われる期間であり、シフトｉｍに対応
して、その期間は増減される。

次に、スクリーンメモリへの書込みデータを作成する動
作について説明する。

スクリーンメモリコ２からのリードデータＲＤ。

〜ＲＤ、、は、出力セレクタ２３から与えられる。

アドレスｎへの書込み時には、アドレスｎからのリード
データＲＤｏ％ＲＤ、、が入力され、第１／図のＭＲＡ
にＮ″／′で設定さ、れ・たマスク情報Ｍ　Ｄ　Ａｏ−
ＭＤＡ、６に対応するｍビットのリードデータＲＤｏ〜
ＲＤｍが、アンドゲート回路・ＵＲ１００〜Ｕ’Ｂ、／
／！；で選択される。

ＭＲＡに′θ′で設定された残りの（／乙−ｍ）ビット
に対応するデータは、シフトレジスタＤＲＡの出力Ｑｏ
＝Ｑ１５から発生され、アンドゲート回路ＵＤ１０θ〜
ＵＤ／＃で選択される。

そして、アンドゲート回路ＵＲ／θθ〜ＵＲ／／＆から
のｍビット分のデータと、アンドゲート回路ＵＤ１００
−　ＵＤ／１５からの（／Ａ−ｍ）ビット分のデータと
によって、アドレスｎへのライトデータｗＤ。

〜ＷＤ１５が合成される。

このアドレスｎへの書込み時には、先の第、２θ図（１
）に示されるように、ゲート制御信号ＤＧ−Ａが１Ｌ’
に変化して、第２７図のインバータＵ９２とＵ９弘へ与
えられる。

インバータＵ７．２には、マスクレジスタＭＲＡからの
マスク情報Ｍ　Ｄ　Ａｏ　”−Ｍ　Ｄ　Ａ　、６が入力
されるアンドゲート回路ＵＡ１０θ〜ＵＡ／／夕が接続
されており、そのゲートが開かれる。

マスク情報ＭＤＡＯ〜ＭＤ’Ａ１５は、先の第１／図に
示したように、シフ１４ｍに対応するビットが％／′で
、入力データＤ０〜Ｉｈｓが書込昧れるビットは″ｏ″
で与えられている。

このようなマスク情報ＭＤＡ、〜ＭＤＡ１Ｂが、それぞ
れアンドゲート回路Ｕｋ１０θ〜ＵＡ／／左からオアゲ
ート回路ＵＧ１００〜ＵＧ／／夕を通って、アンドゲー
ト回路ＵＲ１００−ＵＲ／／ｊとインバータＵ／θ０〜
Ｕ／／左へ与えられる。

アンドゲート回路ＵＲ１００〜ＵＲ／／、ｔは、リード
データＲＤ、−ＲＤ、、を選択するゲート回路で、マス
ク情報ＭＤＡｏ〜ＭＤＡ、６が１７′に対応するリード
データＲＤｏ〜ＲＤ４だけを選択して、ノアゲート回路
ＵＮ１０θ〜ＵＮ／／３とＵＮコ００〜ＵＮコ１５へ与
える。

したがって、メモリのアドレスｎからのリードデータＲ
Ｄｏ−ＲＤヤのうち、＃替えられないｍビットのり一下
データだけが選択され、ノアゲート回路ＵＮ１０θ〜Ｕ
Ｎ／／３とＵＮ２００〜ＵＮユ／９を介して、ゲーテッ
ド・インバータＵＩ　１０θ〜ＵＩ／／夕とＵｌ、２θ
θ〜ＵＩ、２／、Ｓ−へ入力されることになる。

他方、インバータＵ１０θ〜Ｕ　／　／’　ｊでそれぞ
れ反転されたマスク情報ＭＤＡｏ−ＭＤＡ１．は、シフ
トレジスタＤＲＡの出力Ｑｏ”Ｑｔｓを選択するアンド
ゲート回路ＵＤ／θ０〜ＵＤ／／、！；と、シフトレジ
スタＤＲＢの出力Ｑ０〜Ｑｌｌｌを選択するアンドゲー
ト回路ＩＪＤ２００〜ＵＤ２／！；へ与えられる。

マスク情報ＭＤＡ０〜ＭＤＡ、、は、先の第１／図で書
込み位置に対応するビットがθ′、シフトｔ　ｍに対応
するビットが′／″であるから、インバータＵ１００〜
Ｕ／／３によって書込み位置に対応する′Ｏ′のビット
が′／″に反転される。

そのため、書込み位置に対応するアンドゲート回路ＵＤ
／θ０〜ＵＤ／／ｊとＵＤ、２θ０−　ＵＤ、２／夕が
選択されて、そのゲ゛−トが開かれる。

アドレスｎへの書込み時をとは、シフトレジスタＤＲＡ
にセットされている入力データＤ。−Ｄ１５が書込まれ
る。そして、先に第２２図のタイムチャートで説明した
ように、シフト量ｍ（例えはる）たけシフトされた状態
で保持されている。すなわち、マスク怪゛報Ｍ　Ｄ　Ａ
　６　＝　Ｍ　Ｄ　Ａ　１５のｆｆ５Ｂ側の′θ′に対
応する位置が、入力データＤ。のセット位置になってい
る。

したがって、シフトレジスタＤＲＡの出力Ｑ。−ＱＩＩ
Ｓのうち、入力デ−タＤ。−Ｄ１５のり。４ｆｉｌｌか
ら（／Ａ−ｍ）ビットがアンドゲート回路ＵＤ１００〜
ＵＤ／／！；によって選択され、ノアゲート回路ＵＮ１
００〜ＵＮＩ／夕へ出力される。

ゲート制御信号ＤＧ−Ａは、同時に、インバータＵ９’
＋を介してゲーテッド−インバータＵ■１００〜ＵＩ／
／！ｒ　へも与えられている。

そのため、インバータＵ９４によって反転されたＨ′の
信号ＤＧ−Ａにより、ゲーテッド・インバータＵＩ　／
ＤＯ〜ＵＩ　／１５が有効とされ、ノアゲート回路ＵＮ
１００−　ＵＮ／１５の出力が、ゲーテッド・インバー
タＵＩ／θθ〜ＵＩ／／、ｌｔを通って、ライトデータ
ＷＤｏ〜ＷＤ４　として出力される。

このような動作によって、第１／図のマスクレジスタＭ
ＲＡに′／′でセットされたｍビット分に対応して、リ
ードデータＲＤＯ”−ＲＤｘｉが、　ＭＲＡに１０′で
セットされた（／Ａ−ｍ）ビット分に対応して、入力デ
ータＤｏ　＝　Ｄ　ＩＩＩ　ｂ”それぞれ選択され、ア
ドレスｎへのライトデータＷＤ０〜ＷＤ□６が得られる
。

これに対して１次のアドレス（ｎ＋／）への書込み時に
は、アドレス（ｎ＋／）からのリードデータＲＤｏ−Ｒ
Ｄ、、が入力され、第１／図のＭＲＢに１７′で設定さ
れたマスク情報ＭＤ　Ｂｏ〜ＭＤＢ、、によって、同様
にアンドゲート回路で選択される。この場合には、（／
乙−ｍ）ビット分に対応するデータが得られる。

残りのｍビット分のデータは、シフトレジスタＤＲＢの
出力ＱＯ”−Ｑ１５からアンドゲート回路ＵＤ２００〜
ＵＤ２／！ｒによって選択される。この場合には、出力
Ｑ。−Ｑｍのデータが得られる。

このようにして、アンドゲート回路ＵＤ２０θ〜ＵＤλ
／３からのｍビット分のデータと、アンドゲート回路Ｕ
Ｒθ〜ＵＲ／！；からの（／乙−ｍ）ビット分のデータ
により、アドレス（ｎ＋／）へのライトデータＷＤ０〜
ＷＤ　１．が合成される。

すなわち、アドレスが歩進されて、アドレス（ｎ十／）
への書込み時になると、ゲート制御信号ＤＣ−Ａが再び
′Ｈ′に戻り、ＤＧ−Ｂが″Ｌ′に変化する。

この場合には、第２７図のインバータＵ９３とＵ’９．
５−の出力が有効となる。

そのため、インバータＵ９３の反転出力によって、マス
クレジスタＭＲＢからのマスク情報ＭＤＢ。

〜ＭＤＢ、、を選択するアンドゲート回路ＵＢ１００−
　ＵＢ／１５　のゲートが開かれる。そして、第１／図
に示したマスクレジスタＭＲ，からのマスク情報ＭＤＢ
０〜ＭＤＢ、、が、オアゲート回路ＵＧ１０θ〜ＵＧ／
／左からそれぞれ出力される。

そして、アドレス（ｎ＋／　）力）らのリードデータＲ
Ｄ６　”　ＲＤ　＋ｓは、マスク情報ＭＤＢ、　〜ＭＤ
Ｂ１＝、が％ＩＡ’で与えられるビットだけが、アンド
ゲート回路Ｕ’Ｅ１１０θ〜ＵＲ／１５で選択されて、
ノアゲート回路ＵＮコＯＯ〜ＵＮ２／！；を通り、ゲー
テッド・インバータＵＩコθ０〜Ｕ１．２／ｊへ入力さ
れる。

才た、インバータＵ１０θ〜Ｕｉｉｓで反転されたマス
ク情報ＭＤＢ６−ＭＤＪｉによって、第１／図のＭＲＢ
に１θ′で設定されたビットに対応するアンドゲート回
路ＵＤ／θ０−　ＵＤ／／３とＵＯ３，０θ〜ＵＤ、２
／、ｔが選択される。

アドレス（ｎ＋／）への書込み時には、シフト書込まれ
る。

シフトレジスタＤＲＢの出力Ｑ。−ＱＩＩＳては、第二
２図のタイムチャートに示されるよつに、シフトレジス
タＤＲＡからシフトされたｍビット分の入力データＤ。

−Ｄ１５（この場合には、Ｄ１５〜ＤｏのうちＤｔａ側
からのｍビット分）が保持されている。

そして、このシフトされたｍビット分に対応す−るマス
ク情報ＭＤＢｏ−ＭＤＢ□、が、第１／図のように１Ｏ
ｊ′である。したがって、インバータＵ１００〜ｕｉｉ
ｓで反転されたマスク情報の″／″は、このｍビット分
たけであり、アンドゲート回路ＵＤ２００〜ＵＤ２／！
；によって、シフトレジスタＤＲＢの出力Ｑ。〜ＱＩＦ
ｉのうち、ｍビット分の出力Ｑ。−喝が選択される。

アドレス（ｎ＋／）への書込み時には、インバータＵｑ
Ｓの出力によって、ゲーテッド・インバータＵ１．２０
０−　Ｕｌ、２／夕が有効とされる。その結果、第１／
図のＭＲＢに示されるようなマスク情報によって、ｍビ
ット分の′０″の位置に対応するデータされ、残りの（
／１．、−ｍ）ビット分の′／１の位置に対応するデー
タは、メモリコスからのリードデータＲＤ、、＋、〜Ｒ
Ｄ、６で発生されて、アドレス（ｎ十／）へのライトデ
ータＷＤ０〜ＷＤ、、が合成される。

以上の特に第７図から第２．２図までを参照しながら、
この発明のデータ書込み方法について、一実施例を詳細
に説明した。

なすわち、この発明のデータ書込み方法では、ワ△ −ド単位でデータが書込まれ、画素単位のデータが格納
されるメモリを有し、ＣＰＵの制御によって、入力デー
タとそのアドレスと書込６命令とを与えてデータの曹込
みを行うメモリ装置において、第１エリアと第ユニリア
とからなり、第１エリアに入力データがセットされるシ
フトレジスタと、入力されるマスクデータがセットされ
るマスクレジスタと、入力される第１のアドレスに一定
の数を加算して第一のアドレスを発生させるアドレス加
算器とを設け、マスクレジスタにセットされたデータに
応じてシフトレジスタにセットされたデータを第ユニリ
アの方向ヘシフトさせ、シフト動作後のシフトレジスタ
の第１エリア部のデータを第１のタイミングでメモリの
第７のアドレスに畜込み、第コニリア部のデータを第一
のタイミングでメモリの第一のアドレスに書込むように
している。

このように、この発明のデータ書込み方法は、システム
バス側からの７回の書込み要求ＭＷＴＣに対して、アド
レスｎと（ｎ＋／）へのように−回の書込みを行い、シ
ステムバス側へ終了信号ＭＲＤＹを返送するようにして
いる。そのため、システム側からみれば、あたかも７つ
のアドレスへ／っのデータを書込む動作と同じであり、
システム側での処理が簡単で、しかも書込みスピードは
向上される。

次に、他の実施例について説明する。

第、２３図は、先の第３図に対応する他の文字構成の一
例で、／文字の構成がＪ＋Ｘ、２＋　（ドツト）のマト
リックスで表現される場合を示す。

この第２３図のように、各ライン１Ｊ＝０．／〜：１３
が２’ｌビツトの場合には、先ずｂ＝ｏ〜ｂ＝／Ｓの７
６ビツト（＝／Ｗ）について、先に説明したのと同様の
方法でスクリーンメモリ２ユへ書込み、次にｂ＝／乙〜
ｂ−ユ３のｇビット（＝／バイト）について書込めばよ
い。

この場合には、マスクレジスタＭＲＡとＭＲＢに与えら
れるマスク情報も１．２グビット分が入力データの選択
を指示する′θ′で与えられることになるが、基本的に
は先の実施例と同様である。なお、シフト量ｍがｍ−１
０〜／Ｓの場合には、スクリーンメモリ、２２への書込
みアドレスは、ｎと（ｎ＋／）と（ｎ＋、２　）の３つ
になるので、アドレス（ｎ＋、２　）への書込みについ
ては、アドレスｎと（ｎ＋／）への２ダライン分の書込
みが終了してから、改めて行うことになる。

次に、文字間に罫線を引＜　（ｆ＜　’）場合について
説明する。

８２を図は、文字１名′と１鉛“との間に縦罫線が引か
れる状態を示すスクリーンメモリの概念的構成図である
。

この第ｕＦ図の場合には、スクリーンメモリ上のアドレ
ス境界からｍ３ビツト（ｍ、＝θ、／、、２゜・・・・
・・、／Ｓ）だけずれた位置に、幅／ビットの罫線が引
かれた状態を概念的に示している。

第、２ユ図は、第コグ図の罫線を引く場合のマスクレジ
スタＭＲＡの設定例である。

この第２Ｓ図のように、マスクレジスタＭＲＡのＬＳＢ
からｍ３ビツトだけずらした位置に、入力データの選択
を指示する１０′を／ビットたけセットする。そして、
このデータ１θ′のビットに対応するよ・うに、入力デ
ータについては、図示しないシフトレジスタＤＲＡのビ
ットを１７″で与えておけば、他の文字データに影響を
与えることなく、罫線を引くことができる。

才だ、反対？こ、第２弘図のように罫線かすでに設定さ
れでいる場合に、この罫線だけを消去したいときは、第
２３図と同様に、スクリーンメモリ上の罫線の位置に対
応するビットを′θ″にセットし、入力データの対応す
るビットも１θ′で与えればよい。このようにすれば、
他の文字データには影１ｔｉヲ与える−ことなく、罫線
のみの消去が可能である。

また、マスクレジスタＭＩ転とＭＲＢへのマス’７４７
？報の設定方法としては、先の実施例の他にＲＯＭを使
用することもてきる。

第Ω乙図は、Ｒ，ＯＭを使用してマスクレジスタＭＲＡ
とＭ　ＲＢヘマスク情報を設定する場合の回路例を示す
ブロック図である。図面に石ける符号は第１ｇ図と同様
であり、またＲＯＭは例え−ば／乙種類のシフト量θ〜
／Ｓが記憶されている固定記憶装餘、ＤＬ信書込みデー
タの大きさを示す情報で、７６ビツト（＝　／　Ｖ、Ｉ
　）かｇビット（＝／バイ１−）かを指示する。なお、
Ｍｏ−Ｍ３はシフト二′、ｉｆｏ〜／３をコード化した
データである。

この第２乙図の回路では、システムバス側カラ、θ〜／
ＳのｌＡ通りのシフトｆ４）６指示するシフト情報が、
グビットＭ。−Ｍｓのコード化データでＲＯＭへ与えら
れる。また、書込みデータの大きさを示す情報ＤＬも、
ＲＯＭへ与えられる。

そのため、マスクレジスタＭＲＡ　（！：　ＭＲＢへは
、ＲＯＭからシフト量に対応したマスク情報がセットこ
のようなシフトイ肯報Ｍ。〜Ｍ、と十＾゛卒１蛛Ｄ　Ｌ
は％豆ｊ込みデータ、アドレス情報、書込ミコマントに
先立って、システムバス側から工ロコントローラ／３へ
与えられ、マスクレジスタＭＲ，ＡとＭＲＢｉこ設定さ
れる。

さらに、スクリーンメモリ２．２へのシフトライト動作
は、先の第７３図と第１／１図に関連して説明したＩＪ
　−ト存デフアイ／ライトサイクルの代りに、スクリー
ンメモリのメモリ素子のチップセレクトを行うことによ
っても可能である。

第コア図は、チップセレクト回路の一例を示す要部ブロ
ック図である。図面において、　ＵＭ／θ０〜ＵＭ／／
！；はナントゲート回路、）、４ＤＡｏ％ＭＤＡ、、は
マスクレジスタＭＲＡからのマスク＋ｈ報、ＭＤＢｏ−
ＭＤＢ、、はマスクレジスタＭＲＢからのマスク情報、
ＷＥは書込み命令、ＷＥＯ−ＷＥ、はスクリーンメモリ
、２．２を構成するメモリ素子のチップセレクト（ｆｉ
号を示す。

このｉＪり図の回路を用いれば、マスクレジスタＭＲＡ
またはＭＲＢの条件によってＷｌにゲートをかけること
ができ、シフトレジスタＤＲＡトＤＲＢでシフトされた
データから、必要なビットのみを井。

込むことが可能となる。

この場合には、第２７図のようなチップセレクトｍ能を
付加しなければならないが、先の椰／ｌ１図のようなク
ー１シ宅デフアイ／ライトサイクルでメモリをアクセス
する必要はない。

次の第２ｇ図（１）と（２）は、シフトレジスタの他の
構成例である。図面において、ＤＲはシフトレジスタ、
　　ｂｏｂ１６は入力データ、ＸとＹはシフト動作後の
第１と第２のエリア部を示す。

シフトレジスタＤＲとして循環レジスタを使用し、第２
ｇ図（１）のように入力データをセットする。

（−Ｌ、て、マスクレジスタにセットされたシフト量に
応じて、第２ｇ図（２）のようにシフトさせる。

この第２ｇ図（２）は、先の第２７図のシフトレジスタ
ＤＲＡとＤＲＢとに相当するから、シフト動作後のＸ部
のデータ、すなわち入力データｂ。−ｂ、をアドレスｎ
へ書込み、Ｙ部のデータ、すなわちｂ□。

〜ｂ１６をアドレス（、ｎ　＋／　）へ書込めばよい。

このような循環シフトレジスタＩ）　Ｒを用いれば、シ
フトレジスタを７個だけで構成することが可能となる。

なお、第１図のような構成の装置へ、ＤＭＡコントロー
ラを付加すれは、ギャラクタパターンメモリからＣＲＴ
ディスプレイ装置へのＤＭＡ転送によってスクリーンメ
モリにデータを書込むことも可能になる。

以上の実施例では、この発明のデータ書込み方法か最も
効果を発揮するＣＲＴディスプレイ装置について説明し
た。しかし、ＣＲＴティスプレィ装置の構成や動作は、
第Ω図の回路に限らす種々の変形が可能である。例えば
、構成のブロック図、詳細な展開図、タイムチャート等
は、実施例に限らす、他の公知のものでよい。

サラに、ＣＲＴディスプレイ装置に限らす、画素単位で
イメージ情報が格納され、ワード単位で、リーレライト
されるメモリ装置をｌ１ｉｉえるプリンタ等にも、実施
することができる。

以上ｌこ詳細に説明したとおり、この発明のデータ書込
み方法では、ワード単位でデータが書込まれ、画素単位
のデータが格納されるメモリを有し、ＣＰＵの制御によ
って、入力データとそのアドレスと書込み命令とを与え
てデータの書込みを行うメモリ装置において、第１エリ
アと第コニリアとからなり、第１エリアに入力データが
セットされるシフトレジスタと、入力されるマスクデー
タがセットされるマスクレジスタと、入力される第１の
アドレスに一定の数を加算して第コのアドレスを発生さ
せるアドレス加算器とを設け、マスクレジスタにセット
されたデータに応じてシフトレジスタにセットされたデ
ータを第コニリアの方向ヘシフトさせ、シフト動作後の
シフトレジスタの第一／エリア部のデータを第１のタイ
ミングでメモリの第１のアドレスに書込み、第コニリア
部のデータを第２のタイミングでメモリの第コのアドレ
スに書込むようにしている。

効　　　果したがって、この発明の、メモリへのデータ書込み方法
によれば、７回の書込み命令ＭＷＴ　Ｃで、ワード単位
のコつのアドレスへのり−ｌライトが可能となるので、
システムの負担が軽減されるだけでなく、書込み速度も
著しく向上される。

特にＣＲＴディスプレイ装置のスクリーンメモリの場合
には、時分割方式で書込むときは、書込み命令が７回で
２つのアドレスへの書込みが可能になると、その書込み
の所要時間は、単に２分の／ではなく数分の／から士数
分の／に短縮できる。

等の多くの優れた効果が得られる。

【図面の簡単な説明】

第１図は従来のオフィスコンピュータのシステム構成を
示、すブロック図、第２図はこの発明のデータ書込み方
法を実施するのに好適なＣＲＴディスプレイ装置の内部
構成の一例を示す機能ブロック図、第３図は第２図の装
置において表示読出しとＣＲＴコントローラを介さない
リートン）イト動作とを時分割方式で行−う状態・を示
すタイムチャート、第４図は文字データがｌワード（／
Ｗ）を単位としてアドレスされたスクリーンメモリ上に
書込まれた状態を模型的に示すメモリ図、第Ｓ図は／文
字当りのドツトマトリックスを示す図、第６図は同じく
／文字当りのドツトマトリックスを示す図、第７図はス
クリーンメモリのアドレスの配列を表示画面に対応させ
て模型的に示す概念的構成図、第Ｓ図はスクリーンメモ
リ上のグつのアドレス（ｎ−／）〜（ｎ＋、２　）と書
込まれるデータＡとの対応関係を示す図、第９図はスク
リーンメモリのアドレスｎと（ｎ＋／）の内容と、入力
データＡの内容とを詳細に示す図、第７０図は入力デー
タＡがスクリーンメモリ上に書込まれた場合におけるア
ドレスｎと（ｎ＋／）の内容を示す図、第１／図はシフ
トライト動作に使用されるユ個のそれぞれ／Ｗ構成のマ
スクレジスタと、その内容の一例を示す図、第７２図は
同じくシフトライト動作に使用される直列接続された２
個のそれぞれ／Ｗ構成のシフトレジスタを示す図、第１
３図はこの発明のデータ書込み方法において、第１／図
のマスクレジスタと第１２図のシフトレジスタとによっ
て、第Ｓ図から第ｉｏ図に示したデータのシフトライト
動作を行う場合のフロー例を示すフローチャート、第１
グ図はり−［シ宅デフアイ／ライトサイクルの動作を説
明するための一例を示すタイムチャート、第１り図は半
角文字のシフト後の位置がすべてアドレスｎ内に納まる
場合の、スクリーンメモリのアドレスｎと（ｎ十／）、
入力データ、およびマスクレジスタとの関係を示す図。第７６図は半角文字のシフト後の位置がアドレスｎと（
ｎ十／）とにまたがる場合のアドレスと入力データとマ
スクレジスタとの関係を示す図、第１７図はアドレスコ
ントローラの詳細な構成例を示す機能ブロック図、第１
ｇ図はマスクレジスタとシフトコントローラの詳細な構
成例を示す展開図、第１り図は■んコントローラの詳細
な構成を示す展開図の一例、第２０図（１）と（２）は
第１９図に示されるＩ／、コントローラの説明するタイ
ムチャート、第２７図はデータコントローラの詐細な構
成例を示す展開ブロック図、第２２図は■２４コントロ
ーラ内のシフトコントローラとデータコントローラ内の
シフトレジスタの動作を示すタイムチヤード、第、２３
図は先の第３図に対応する他の文字構成の一例で、／文
字の構成が、２１１Ｘ、２４（ドツト）のマトリックス
で表現される場合、２ｇ　、Ｚ　ｘｉ図は文字１名′と
１鉛′との間に縦罫線が引か７′）、る状態を示すスク
リーンメモリの概念的構成図、第コ左図は第２ダ図の罫
線を引く場合のマスクレジスタの設定例、鵠２Ａ図はＲ
ＯＭを使用してマスクレジスタへマスク留軸を設定する
場合の回路例を示すブロック図、第ニア図はチップセレ
クト回路の一例を示す要部ブロック図、第、２ｇ図（１
）と（２）はシフトレジスタの他の構成例で、循環レジ
スタの場合を示す。図面において、ざはシステムバス、９はＣＲＴコントロ
ーラ、１０は騙コントローラ、／／はアドレスバッファ
％　／２はデータバッファ、／３はマスクレジスタ内蔵
のＩ７．コントローラ、／グはアドレス加算器を含むア
ドレスコントローラ、／Ｓはシフトレジスタ内蔵のデー
タコントローラ、／６はアドレスセレクタ、／７はデー
タセレクタ、７ｇは第１出カバソフア％　／９は第ユ出
力バツフア１．２０はタイミングコントローラ、２／は
基本クロック発振器、２２はスクリーンメモリ、２３は
出力セレクタ、２グはＰ／Ｓ変換器、ユ３はビデオコン
トローラ１．２乙は表示ユニットを示し、またＤＲＡと
ＤＲＢはシフトレジスタ％ＭＲＡ（！：　ＭＲｎ　ハマ
スクレジスタを示す。ブ゛ル一一一一）′ ご）ノ３を堕かオ　５　図　　　　オ　６＠才　８　図オ　９　図オ　１０　　図（ＩＷ）　　　　　　　　　　（＋實）稗　１１　　図身　　１２　　図才２３図オ　２４　　図才　２５　　図才２７図

Claims

【特許請求の範囲】１、　ワード単位でデータが書込まれ、画素単位ノデー
タが格納されるメモ’）ｋ有し、ＣＰＵの制御によって
、入力データとそのアドレスと書込み命令とを与えて前
記メモリへデータの書込みを行うメモリ装置において、
第１エリアと第コニリアとからなり、第１エリアに入力
データがセットされるシフトレジスタと、入力されるマ
スクデータがセットされるマスクレジスタと、入力され
る第１のアドレスに一定数を加算して第コのアドレスを
発生させるアドレス加算器とを具備し、前記マスクレジ
スタヘセットされたデータに応じて前記シフトレジスタ
薔こセットされたデータを第コのエリア方向ヘシフトさ
せ、前記第１エリア部のデータを第１のタイミングで前
記メモリの第１アドレスに薔込み、前記第２エリア部の
データを第コのタイミングで前記メモリの第コアドレス
に書込むことを特徴とするメモリへのデータ書込み方法
。２、特許請求の範囲第１項記載のメモリへのデータ書込
み方法において、マスクデータを予めマスクレジスタヘ
セットした後、第１のアドレスと入力データと書込み命
令とを与えることを特徴とするデータの書込み方法。