JPS59191663A - メモリへのデ−タ書込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は、ＣＲＴやプラズマ等のディスプレイ装置、
あるいはプリンタ等で使用されるスクリーンメモリ、す
なわち画素単位のデータが格納されるデータメモリへの
データ書込み方法に係り、特にワード単位でデータの書
込みが行われ、パターンデータがａつのアドレスにまた
がって書込まれる、いわゆるシフトライト動作の場合に
、入力データが半角文字でしかもシフトの結果が７つの
アドレスに納まってしまうときは、次のアドレスへの書
込み動作を省略することによって、データの書込みスピ
ードをさらに向上させるとともに、ソフトウェアの負担
も軽減させて、システムの効率化を可能にしたメモリへ
のデータ書込み方法に関する。

従来技術 オフィスコンピュータ、ワードプロセッサ、パーソナル
コンピュータその他のデータ処理装置では、ＣＲＴやプ
ラズマ等のディスプレイ装置が使用されており、また出
力装置として、ワイヤドツト式インパクトプリンタ、イ
ンクジェットプリンタ、レーザービーム等の電子写真式
プリンタ等の各種プリンタも設けられている。

これらのディスプレイ装置やプリンタには、入出力デー
タを処理するためにデータメモリが設けられている。

第１図は、従来のオフィスコンピュータのシステム構成
を示すブロック図である。図面において、／はＣＰＵ、
Ｊは内部メモリ、３は外部メモリ、グはキーボード、左
はＣＲＴディスプレイ装置、乙はプリンタ、りはキャラ
クタパターンメモリ、ｇはシステムバスを示す。

オフィスコンピュータ等のデータ処理システムでは％Ｃ
ＲＴディスプレイ装置Ｓ装置−ボード１１１プリンタ６
、フロッピーディスク等の外部メモリ３等が、システム
バスざによってＣＰＵ／に接続されている。そして、こ
のＣＰＵ／によって、これらの各部が制御される。

オペレータは、キーボードケから入力されるデータや、
外部メモリ３に格納されているデータを処理する場合、
ＣＲＴディスプレイ装置５の表示画面を見ながら、必要
な操作を行う。

この場合に、文字や図形の表示、あるいはプリントの品
質を向上させるためには、画素単位でデータを処理する
ことが必要であり、従来の文字コード形式の処理方式に
比較して、桁違いに大容量のメモリが使用されている。

このような大容量のデータメモリに対するデータのｌＪ
　−Ｆ１５イト動作は、ＣＰＵ等のソフトウェアで制御
されている。

しかし、ソフトウェアにおける処理時間が長いので、書
込み速度が低下するという不都合がある。

その上、表示品質や印字品質を向上させるためには、文
字の間隔すなわちスペースを変化させて、１行に適当な
間隔で配列させる必要があり、データのシフト処理も要
求される。このシフト処理では、ワード単位で処理され
るデータは、シフト後に一つのアドレスにまたがって書
込まれる場合が殆んどである。

このシフト処理を伴う場合には、ソフトウェアの負担が
さらに増加し、処理速度は一段と低下される。

そこで、このようなシフト処理を伴うデータの書込み速
度を向上させるために、ソフトウェアとハードウェアと
に機能を分担させる方法が提案されている（昭和Ｓり年
５月６日出願の［ビット・イメージ・メモリ処理方式」
の特許出願）。

この方法では、マスクレジスタやシフトレジスｊ３−一 タをハードウェアで構成し、その制御をソフトウェアに
分担させることにより、シフトデータをマスク処理して
メモリへ書込み、さらにシフトアウトされたデータにつ
いて同様な処理を行うという、合計コ回のサイクルで一
つのアドレスへ書込むようにしている。

このように、ユ回のサイクルを必要とする方法では、そ
の分だけソフトウェアの処理時間がかかつてしまう。

また、データのシフト動作をハードウェアで行い、マス
ク動作や隣りのデータとの関係の制御はソフトウェアで
行う方法も知られている。

しかし、この方法でも、ソフトウェアの負担は余り減少
されず、書込み速度の向上には限界がある、という不都
合がある。

目　　　　　的 そこで、この発明のメモリへのデータ書込み方法では、
従来ソフトウェアでその多くの処理を行っていたシフト
動作を伴うデータの書込み動作を。

できる限りハードウェアに分担させることによっ６− て、ソフトウェアの負担を軽減させて処理時間の短縮を
計るとともに、半角文字を入力する場合に、シフトの結
果が７つのアドレスに納まってしまうときは、次のアド
レスへの書込み動作を省略するように制御して、データ
の書込み速度をさらに向上させることにより、システム
全体の効率化を実現することを目的とする。

構　　　成 そのために、この発明のデータ書込み方法においては、
入力データとそのアドレスと書込み命令とを与えてデー
タの書込みを行うメモリ装置へ、（１）第１エリアと第
コニリアとからなり、第１エリアに入力データがセット
されるシフトレジスタと、（２）入力データのシフト量
を指示するマスクデータがセットされるマスクレジスタ
と、（３）入力される第１のアドレスｎに一定数を加算
して例えば（ｎ十／）のような第コのアドレスを発生さ
せるアドレス加算器と、（４）先の（２）のマスクレジ
スタにセットされたデータの値を判定するマスクデータ
判定手段とを設け、（２）のマスクレジスタにセットさ
れたマスクデータに応じて（１）のシフトレジスタにセ
ットされた内容を第２エリアの方向ヘシフトさせた後、
第１エリア部のデータを第１のタイミングでメモリの第
１のアドレスに書込み、（４）のマスクデータ判定手段
の出力に応じて、＋１）のシフトレジスタの第２エリア
部のデータを第コのタイミングでメモリの第コのアドレ
スに書込むか否かを決定するようにしている。

そして、このように構成することによって、／文字分の
データが２つのアドレスにまたがって書込まれる場合に
、７回の書込み命令を与えるだけでよく、しかも書込ま
れるデータが半角文字でそのシフト結果が７つのアドレ
スに納まってしまうときは、次のアドレスへの書込み動
作を省略することが可能となり、書込み速度がさらに向
上される。

第２図は、この発明のデータ書込み方法を実施するのに
好適なＣＲＴディスプレイ装置の内部構成の一例を示す
機能ブロック図で、第１図のＣＲＴディスプレイ装置と
して使用されるものである。

図面において、ざはシステムバスで、ｆＡはそのアドレ
スバス、ｇＢはデータバス、ｇＣはコントロールバス、
９はＣＲＴコントローラ％　１０ハＲ／Ｗ（読み書き）
コントローラ、／／はアドレスバッファ％　／コは双方
向性のデータバッファ、／３はマスクレジスタ内蔵のＩ
／、コントローラ％　／ダはアドレス加算器を含むアド
レスコントローラ、／Ｓはシフトレジスタ内蔵のデータ
コントローラ、／６はアドレスコントローラ／ｌＩから
のアドレスとＣＲＴコントローラ９からのアドレスとの
セレクトおよびローアドレス自刃ラムアドレスのセレク
トを行いスクリーンメモリニーヘアドレスを与えるアド
レスセレクタ、／りはデータコントローラ／Ｓからのデ
ータとＣＲＴコントローラ９からのデータをセレクトし
てスクリーンメモリ、２コへデータを与えるデータセレ
クタ、７ｇは出力セレクタ、２３からの出力をＣＲＴコ
ントローラ９へ与える第１出力バツフア、／９は出力セ
レクタコ３からの出力をデータバッファ／２へ与える第
１出力バツフア、２０は各ブロックへ必要なりロック＝
　デー 信号とタイミング信号とを供給するタイミングコントロ
ーラ、２１は基本クロック発振器１．２コはスクリーン
メモリで１．２．２Ａはその第１ブレーン、２２Ｂは第
コブレーン、２３は２つのメモリブレーン２ｕＡと２２
Ｂの出力の中から１つをセレクトして出力する出力セレ
クタ、コタはスクリーンメモリユニからの表示読出しデ
ータをＰ／ｓ（並列／直列）変換するＰ４変換器、コＳ
は表示ユニット２６へビデオ信号や同期信号を与えるビ
デオコントローラ、ツ６は表示ユニットを示す。

ＣＲＴコントローラ９は、第１に、アドレスバッファ／
／とデータバッフア／コとＩ／、コントローラ／３とか
ら与えられる情報に基づいて、スクリーンメモリユニの
各ブレーンコｕＡとココＢへのデータのリードおよびラ
イト動作を行う。第コに、表示のために、同期信号に同
期してスクリーンメモリ２１のブレーン２２Ａ％２２Ｂ
からデータを読出すためのアドレスを順次発生する動作
、いわゆる表示読出し動作を行う。第３に、表示ユニッ
ト、２乙を走査するための水平同期信号、垂直　１０− 同期信号等の同期信号を発生する。

スクリーンメモリ２２は、ダイナミックＲＡＭで構成さ
れ１画素単位の表示データを格納するメモリで、７画面
分以上の記憶容量を有している。

そのため、キャラクタコードで処理する場合のデータメ
モリに比べて、１０−２０倍の大容量を有している。第
２図の場合には、第１ブレーンココＡと第コブレーン、
２２Ｂの２つのブレーンで構成されているが、このブレ
ーン数は、さらに増加することも可能である。

第２図の回路の動作は、大別して、表示動作と、ＣＲＴ
コントローラ９を介するＲ／、動作、およびＣＲＴコン
トローラ９を介さないＲ／ｗ動作、の３つに分けられる
。

（１）　　表示動作 ／）　　ＣＲＴコントローラ９からアドレスセレクタ／
Ａへ表示読出しのためのアドレスが、同期信号に同期し
て、すなわちラスターに同期して与えられる。

２）　アドレスセレクタ／６は、上記アドレスをＲ／ｗ
コントローラ１０からのタイミング信号でラッチする。

３）　次に、アドレスセレクタ／６は、駒コントローラ
１０からのアドレスセレクト信号によって、上記アドレ
スをスクリーンメモリ＝−へ与える。この間に、複重ｌ
コントローラ１０からのタイミング信号で、ローアドレ
ス、カラムアドレスのセレクトも行われる。

＋）　　Ｒ／ｗコントローラ１０は、表示読出しに必要
−なメモリ制御信号、この場合にはＲＡＳ。

ＣＡＳをスクリーンメモリ２−へ与える。

幻　スクリーンメモリ２２は、指定されたアドレスに格
納されているデータを出力する。

６）　スクリーンメモリＪ、２からの出力データは、Ｐ
４変換器２’ｌ内で一旦ラッチされた後、並夕１指列変
換され、シリアル信号としてビデオコントローラ２左へ
与えられる。

７）ビデオコントローラ、２Ｓへは、ＣＲＴコントロー
ラ９から水平同期信号、垂直同期信号、ブランク信号等
が入力されており、これらの信号とＰ／Ｓ変換器、２＋
からの表示データとが、Ｉ７．コントローラ／３からの
制御情報およびタイミングコントローラ、２．０からの
タイミング信号により制御されて、ビデオ信号、水平同
期信号、垂直同期信号として表示ユニット２４へ送出さ
れ、画面上に表示される。

（２）ＣＲＴコントローラを介するＩＪ　−）’／、、
イト動作 この第一図の回路では、通常のＲ７，動作の他に、もつ
と複雑な’Ｊ　　Ｆ／％デフアイ／ライト動作も可能で
あり、リード動作やライト動作も含まれている。そこで
、ここでは、このＩＪ　−１’／％デフアイ／ライト動
作について説明する。

ＩＪ　−１’に一デフアイ／ライト動作とは、システム
バスからあるコマンド、例えばアドレスＡへ。

現在のデータＢと新しく指定するデータＣとをオア処理
して書込めという要求を受けて、そのコマンドに対応す
るデータを演算処理した後に書込む動作である。

なお、このＣＲＴコントローラを介するＲ／。

７３− 動作は、表示装置のブランク期間中にのみ行うようにし
ている。

／）　コマンドを受けると、ＣＲＴコントローラ９は、
まずアドレスを発生し、そのアドレスがアドレスセレク
タ／６ヘラツチされる。

コ）　また、ＣＲＴコントローラ９は、ソー１デフアイ
／ライト動作であることを指示する情報ヲーコントロー
ラ１０へ出力する。

３）　　アドレスセレクタ／Ａは、ルＷコントローラ１
０からのアドレスセレクト信号により、上記アドレスを
スクリーンメモリ２２へ与える。この間に、ローアドレ
ス、カラムアドレスのセレクトも行われる。

’Ｉ＞　　Ｒ／Ｗコントローラ／θは、読出しに必要な
制御信号ＲＡＳ、ＣＡＳをスクリーンメモリコツへ与え
る。

り　スクリーンメモリ２コは、指定されたアドレスのデ
ータを出力セレクタ、２３へ出力する。

６）　出力セレクタ、２３は、スクリーンメモリコ＝の
出力データのうち、　　Ｉ１０コントローラ／−／グ　
− ３からのブレーンセレクト信号に基づいて、いずれか一
方のブレーンの出力をセレクトシて出力する。

７）　出力セレクタ２３からの出力データは、ＣＲＴコ
ントローラタからのラッチタイミングで、第１出力パツ
フア／ｇにラッチされる。

ｇ）　　ＣＲＴコントローラデは、アドレス・データバ
ス（ＡＤｏ〜、、）の方向をＣＲＴコントローラ？へ入
力するモードに切替え、第１出力バツフア／ｇのデータ
をＣＲＴコントローラタ内に取込む。

ｑ）　　ＣＲＴコントローラ９は、コマンドに従って、
新規書替えやデータ反転等の修正を内部で行い、その結
果としての新しいデータを再びアドレス・データバス（
ＡＤｏ〜１．）へ出力する。なお、この時点では、アド
レス拳データバスの方向は、出力するモードに切替えら
れている。

／の　ＣＲＴコントローラ９からの出力データは、デー
タセレクタ／７へ与えられる。データセレクタ／７では
、Ｉ／、コントローラ／３からのセレクト信号によって
、ＣＲＴコントローラタからのデータがセレクトされ、
スクリーンメモリココへ与えられる。

／／）　　スクリーンメモリ２コへは％　Ｒ／、コント
ローラ１０から書込みに必要な制御信号ＷＥが与えられ
、新しいデータが前記のアドレスへ書込まれる。

（３）ＣＲＴコントローラを介さないリート乃イト動作 （３−１）　　リード動作の場合 ／）　　システムバスからＩ７．コントローラ／３への
指令によって、ＣＲＴコントローラ９を介サナい読出し
モードが設定されｈ　　”／Ｗ　：’　ントローラ１０
へも、その情報が与えられる。

コ）　　アドレスセレクタ／６では、Ｉ／１０コントロ
ーラ／３と髪短コントローラ１０を介して与えられるア
ドレスセレクト信号により、アドレスバスｇｋ→アドレ
スバッファ／／→アドレスコントローラ／ダで与えられ
るアドレスをセレクトし、スクリーンメモリ２２へ与え
る。この場合にも、Ｒ／ｗコントローラ１０からのタイ
ミング信号で、ローアドレス、カラムアドレスのセレク
トが行われる。

３）Ｒ／ｗコントローラ１０から、読出しに必要な制御
信号ＲＡＳ、ＣＡＳがスクリーンメモリココへ与えられ
る。

ｌｌ）　　スクリーンメモリ１２から、上記アドレスの
データが出力セレクタ２３へ出力される。

次に、このデータは、Ｒ／ｗコントローラ１０からのタ
イミング信号で、第二出力バッファ／９にラッチされる
。

Ｓ）　双方向性のデータバッファノコは、Ｉ／′Ｏコン
トローラ／３からの信号ζこよってシステムバス側へ出
力するモードに設定されており、第二出力バッファ／９
のデータ、すなわちリードデータがシステムバスへ出力
される。

（３−２）　　ライト動作の場合 ／）　　システムバスカラＩ１０コントローラ／３への
指令によって、ＣＲＴコントローラ９を介−／り− さない書込みモードが設定され、駒コントローラ１０へ
も、その情報が与えられる。

、２）　　書込みアドレスは、先の（３−１’ｌの、２
）の読出しアドレスの場合と同様の方法で、スクリーン
メモリ２．２へ与えられる。

３）書込まれるデータは、システムバスのデータハスｇ
Ｂ→データバッファ／、２→テータコントローラ／Ｓの
経路で、データセレクタ／７へ与えられる。この場合に
は、データバッファノコの方向は　Ｉ１０コントローラ
／３によって、データコントローラｌＳ側へ出力するモ
ードに切換えられている。

ｌＩ）　　データセレクタ／りでは、Ｉ１０コントロー
ラ／３からのセレクト信号により、データコントローラ
／Ｓからのデータがセレクトされて、スクリーンメモリ
、２２へ与えられる。

５）　　Ｒ／ｗコントローラ１０からの書込みに必要な
制御信号ＷＥがスクリーンメモリココへ与えられ、前記
アドレスにデータが書込まれる（３−３）　　シフトラ
イト動作の場合−７ｇ− この動作も、ＣＲＴコントローラ９を介さないライト動
作の７つであるが、前の（３−２）との違いは、予め設
定されたマスクレジスタの内容に基づいて、書込みのた
めの入力データが、データコントローラ／左内のシフト
レジスタにより一定量だけシフトされた後に、このシフ
トされたデータと、スクリーンメモリココから読出した
リードデータとにマスクレジスタの内容に応じたゲート
条件を与えて新しい合成データとし、この新しい合成デ
ータをスクリーンメモリ、２２へ書込む動作を行う点に
ある。

このシフトライト動作が、この発明のデータ書込み方法
で対象とする動作であり、この点については、後に詳し
く説明する。

以上の〔１〕〜〔３〕がスクリーンメモリココをアクセ
スする動作の種類であるが、第２図の装置では、スクリ
ーンメモリ２コとしてダイナミックＲＡＭを使用してい
るので、その他に、リフレッシュのためのメモリアクセ
スも行われる。

この第２図の装置では、リフレッシュ動作を除いた他の
メモリアクセスは、次のような規制条件に基づいて行っ
ている。

／）　　ＣＲＴコントローラ９を介するＲ／、動作は、
ブランク期間中たけ行う。

ユ）　　ｃＲＴコントローラ９を介さない駒動作は、表
示期間中およびブランク期間中に行う。

３）　ブランク期間中における上記／）と２）の動作の
優先順位は、先にメモリアクセスをした方の動作が優先
する。この場合に、システムバス側のソフトウェアで、
この／）とコ）の動作が同時に発生しないように管理し
ている。

ｑ）　表示読出しく表示動作のためのメモリアクセス）
とＣＲＴコントローラ９を介さないＲ／Ｗ動作は、時分
割的に行う。その割合は、表示読出し２回に対して、Ｃ
ＲＴコントローラ９を介さないＲ／、動作７回である。

なお、当然のことであるが、ＣＲＴコントローラを介さ
ない駒動作は、常に連続的に発生するとは限らず、シス
テムバス側からリードまたはライト要求があった場合に
のみ行われ、この場合の”／ｗ動作が、表示読出しに対
して時分割的に行われるものである。

第３図は、第２図の装置−こおいて１表示読出しく！：
ＣＲＴコントローラを介さないＩＪ−）７．イト動作と
を時分割方式で行う状態を示すタイムチャートである。

図面における信号波形について述べると、／）　　ＣＬ
Ｋは、ＣＲＴコントローラデヘタイミングコントローラ
コθから与えられるクロック信号である。

コ）　９のＡＤＯ−Ｉｌ＋は、第２図のアドレス・デー
タバス（ＡＤｏ〜１．）に対応しており、表示読出しの
ためのメモリアドレス、すなわちディスプレイアドレス
ＤＡＤが、Ｉｎ、２ｎ＋／、ｓ２ｎ十コ、・・・・・・
と順次進んで行くことを示す。

７つのアドレス、例えばＤＡＤＪｎは、表示画面上にお
ける／ラスター上に並んだ７６個のドツトに対応し、ク
ロック信号ＣＬＫのコ個毎に、アドレスＤＡＤが歩進さ
れる。

すなわち、コクロック信号ＣＬＫが／アトー　、２／　
− レスＤＡＤに対応しており、／６ビツト（＝／ワード）
ずつ表示データが出力される。

３）９のＲＡＳは、ＣＲＴコントローラ９から、Ｒ／ｗ
コントローラ１０およびタイミングコントローラ２０へ
与えられる信号で、スクリ−ンメモリ２コに対するル蓄
制御の他に、ＡＤ。

〜１．をラッチするタイミング信号としても用いられる
。

り／ＡのＡＤＲＬＡＴＣＨは、アドレスセレクタ／乙の
内部に設けられたラッチ回路の信号で、ＣＲＴコントロ
ーラ９の出力ＡＤ、〜、５を３）のＲＡＳの立下りのタ
イミングでラッチした信号を示す。

５）／６のＡＤＲ５ＥＬＥＣＴは、ＣＲＴコントローラ
ワからのアドレスかアドレスコントローラ／ｌｌからの
アドレスかをセレクトするアドレスセレクト信号で、タ
イミングコントローラ２０で発生され、アドレスセレク
タ／６とＩ１０コントローラ／３へ与えられる。

この第３図では、’Ｄｉｓｐ’で示される期間、−二一 すなわちレベル″Ｈ′がＣＲＴコントローラワからのア
ドレスの選択期間で、’　Ｒ／ｗ’で示される期間、す
なわちレベル１Ｌ′がアドレスコントローラ／ダからの
アドレスの選択期間を示している。

６）／θのＲＡＳは、スクリーンメモリ２２へ与えられ
るリートンタイトのための制御信号で、タイミングコン
トローラコθからのタイミング信号に基づいて、現今ｌ
コントローラ１０で発生される。

このＲＡＳで、Ｄｉｓｐ　２ｎ　、　Ｄｉｓｐ　ｕｎ　
＋　／、・・・・・・は表示読出しのためのメモリアク
セス、ル蓄はリードまたはライト動作のためのメモリア
クセスである。

７）／θのＣＡＳも、前の６）１０のＲＡＳと同様のり
−トンタイトのための制御信号である。

上のｂ）１０のＲＡＳおよびそれと対をなす７）１０の
ＣＡＳは、メモリアクセスと考えることもできる。とい
うのは、［τ１とて１１、およびアドレス情報を与える
ことによって、メモＩＪ　：１．２からデータを読出す
ことができ、さらにライトイネーブル信号ＷＥも与えれ
ば、メモリココヘデータを書込むこともできるからであ
る。

ｇ）１２のり。ＵＴは、スクリーンメモリココの読出し
データであり、アドレス％　ＲＡＳ、ＣＡ百が与えられ
ると、そのアドレスのデータが出力される。

この図で１．２ｎ、Ｊｎ＋／、２ｎ＋コ、・・・・・・
と、ｍ、ｍ＋／、ｍ＋ｕ、・・・・・・は、それぞれの
アドレスのデータ出力期間を示す。なお、騒動作でのア
ドレスｍ、ｍ＋　／　、ｍ＋：ｌは、先に説明したよう
に、必ずしもここに示すように１つずつ歩進されるアド
レスである必要はないが、便宜上連続する場合を示す。

？）　　Ｄｉｓｐ　ＤＡＴＡ　ＬＡＴＣＨは、スクリー
ンメモリ２コからの表示読出しデータが、Ｐ／ｓ変換器
２グ内のバッファにラッチされたデータを示す。

このラッチタイミングは、Ｒ々コントローラ／θからＰ
／ｓ変換変換器ヘタえられる。

１０）　　Ｐ−＋Ｅ３変換Ｄｉ　ｓｐは、９）のＤＡＴ
Ａ　ＬＡＴＣＨのデータがＰ／ｓ変換され、ビデオコン
トローラ、２Ｓを介して表示ユニットｕＡへ表示される
タイミングを示している。

この第３図に示されるように、Ｐ４変換器２’４やビデ
オコントローラ２５等の内部における処理・制御のため
に、上の　コ）のＡＤｏ〜平σでＣＲＴコントローラ９
によりアドレスされたデータは、コワード（＝３ツドッ
ト）分だけ時間的にシフトされて表示される。

／／）　　ＲＤＤＴＬＴは、馬／ｗ動作のうちのＲ動作
、すなわちリード動作の場合に、メモリ出力のラッチタ
イミングを与えるタイミング信号である。

／２）／θのＷｌは、Ｒ４動作中のライト動作時に、こ
のタイミング（Ｗ）でル短コントローラ／θから発生さ
れるメモリ制御信号で、入力データの書込みタイミング
を示す。

／３）ＱＡ〜　１５）　　ＱＤ　　は、クロック信号で
ある。

−Ｓ− この第３図のタイムチャートでは、表示読出し２回に対
して、リーイイト動作が１回の割合の時分割でメモリア
クセスしている。

その理由は、スクリーンメモリの性能上、メモリアクセ
スオたはそのサイクルタイムに一定時間以上を必要とす
るからであり、もし、メモリが高速であれば、このよう
な表示読出しコ回に対してＩＪ　−１’１５イトを７回
としないで、表示読出し７回に対して’Ｊｌ’１５イト
を７回とすることも可能である。

しかし、メモリのコストの観点からは、そのような高速
のメモリを使用することは望才しくないこと、およびＣ
ＲＴディスプレイの走査が高速のため、表示読出しのサ
イクルも速くなり、これに対応できる性能のメモリも現
段階では少ないので、第３図で説明したような２回の表
示読出しに対して、７回のリートン多イト動作を割当て
る方式が実用的である。この程度のメモリであれば、コ
スト的にも性能的にも好適なメモリを容易に選択するこ
とができる。

−６− なお％　乙）の７０のＲＡＳで、Ｄｉｓｐ　ｕｎとＤｉ
ｓｐ２ｎ＋／、すなわち偶数番目と奇数番目とでは、／
）のＣＬＫや、２）のワのＡＤ、〜１６に対する発生タ
イミングが異なっている。これは、メモリの速度に好適
なタイミングでアクセスするためであり、そのタイミン
グはタイミングコントローラ２０によって管理されてい
る。

以上のような動作によって、表示読出しとＣＲＴコント
ローラを介さないリート乃イト動作とが時分割方式で行
われる。

この場合に、ＣＲＴコントローラを介さないＲ／Ｗ動作
は１表示期間中に限らず、ブランク期間中にも行える。

これに対して、ＣＲＴコントローラを介する駒動作は、
ブランク期間中だけ行われる。

そこで、ブランク期間中には、ＣＲＴコントローラを介
する”／Ｗ動作とＣＲＴコントローラを介さない”／ｗ
動作とがタイミング的に競合しない、すなわち殆んど同
時に発生することがないように、システム側でチェック
する。例えば、システム側でＣＲＴコントローラのステ
ータスを監視し、ＣＲＴコントローラが駒動作中でなけ
れば、ＣＲＴコントローラを介さない”／ｗ要求を第２
図のＣＲＴディスプレイ装置へ送出するようにしている
、しかし、このようなチェックを行わないときや。

システム側のエラー等によって、両者の競合が発生した
場合には、時間的に先に動作ζこ入った方を優先させる
方式も可能である。

すなわち、ＣＲＴコントローラを介する一動作中に、Ｃ
ＲＴコントローラを介さないＲ／、要求があったときは
、ＣＲＴコントローラを介する方の動作が終了するまで
待たせた後、ＣＲＴコントローラを介さない馬〜ｌ動作
を行う。逆に、ＣＲＴコントローラを介さないＲ／ｗ動
作中に、ＣＲＴコントローラからへ〜ｌ動作の要求があ
ったときは、ＣＲＴコントローラを介さない駒動作をそ
のまま続行させ、ＣＲＴコントローラからの要求は無効
とする。ここで、無効とは％ＣＲＴコントローラ自体は
、あたかも駒動作を行ったかのように動作しても、メモ
リアクセスをしないようにして、駒要求を無効にするこ
とである。これらの制御は　Ｉ／、コントローラ／３と
タイミングコントローラ２０とＲ／、コントローラ１０
とで行われる。

なお、以上の説明では、動作原理を理解しやすいように
、常に表示読出し一回に対して、ＣＲＴコントローラを
介さないリードまたはライト動作が７回の割合で発生す
る場合について示している。

しかし、実際には、リードまたはライト動作は、システ
ムバス側からリードまたはライトの要求があった場合に
のみ、それに対応して第３図に示したタイミングで行わ
れる。リードまたはライト動作の要求、およびそれに対
するディスプレイ装置側のレティー７’、、シイ−の応
答は、コントロールバスｇＣと■んコントローラ／３と
の信号授受によって行われる。

この場合に、システムバス側の動作サイクル、例えばマ
イクロプロセッサのマシンサイクルと、第２図に示した
回路の動作サイクル、例えば表示読出しサイクルとは、
全く独立に非同期での動作が可能である。

２９− このように、第２図のＣＲＴディスプレイ装置では、表
示読出しのサイクルをシステム側のマシンサイクルと全
く独立に設定することが可能であり、それぞれ非同期で
動作させることができる。

そのため、それぞれの装置は、最適の状態に設計するこ
とが可能となり、システム全体の効率も向上される。

そして、すでに説明したように、この発明のデータ書込
み方法は、この第２図の装置のＣＲＴコントローラを介
さないリートンうイト動作を使用しても、なお２回の書
込み命令を必要とする、シフトライト動作を７回の合金
で実行できるようにして、システムの効率をさらに向上
させることを目的とする。すなわち、ワード単位でデー
タが書込まれ、画素単位のデータが格納されるスクリー
ンメモリのコつのアドレスにまたがって、／文字分のデ
ータを書込む動作、いわゆるシフトライト動作では、一
般に一回の書込みを行うこきが必要であり、書込み命令
も一回与えるので、システム側の負担も、単ｌこコ倍で
はなく著しく増加する。

−３θ− この発明のデータ書込み方法では、このようなシフトラ
イト動作を７回の書込み命令で実行できるようにすると
ともに、書替えを必要としないデータについては、読出
しと書込みとによって、元どおりの位置にそのまま保持
されるように制御している。

説明の順序として、まず、／文字分のデータをメモリの
一つのアドレスにまたがって書込む、シフトライト動作
について説明する。

第７図は、文字データが／ワード（／Ｗ）を単位として
アドレスされるスクリーンメモリ上に書込まれた状態を
模型的に示すメモリ図である。図面において％　ｎ、ｎ
＋／、ｎ−ｆ−Ｊ、・・・・・・はアドレスを示す。

第Ｓ図は、／文字当りのドツトマトリックスを示し、／
６（列）Ｘ／４（行）で／文字を構成する場合である。

図面において、ｌ＝０．／、、２゜・・・・・・、／Ｓ
はそれぞれ／乙ピッｌ−＝／Ｗの行を示す。

この第Ｓ図が／文字を構成し、例えば第弘図の１株１に
相当する。

この第３図のように、７文字が／Ｗ（二／６ビツト）の
幅を有し、スクリーンメモリが／Ｗ−／アドレス構成の
とき、文字間に例えば−ビット分だけスペースを確保し
てデータを書込むと、第９図のように、７つの文字が隣
り合うａつのアドレスにまたがってしまう、という場合
が極めて多くなる。

次の第６図は、同じく／文字当りのドツトマトリックス
を示し、ｇ（列）Ｘ／Ａ（行）で／文字を構成する場合
である。

漢字等は、一般に第Ｓ図のように／ＡＸ／Ａのマトリッ
クスで構成されるのに対して、数字やアルファベット、
記号等は、この第６図のように、ｇ×７６のマトリック
スで構成される。この第６図のような場合が、いわゆる
半角文字と呼ばれる。

この第６図のような半角文字が混っている場合にも、第
左図の／文字が隣り合う２つのアドレスにまたがって書
込まれる、というケースが生じる。

第７図は、スクリーンメモリのアドレスの配列を表示画
面に対応させて模型的に示す概念的構成図である。

この第７図では、／行目のアドレスが、０．／、２．・
・・・・・、Ｐ−／、Ｐのように与えられ、以下の各行
には、図示のようなアドレスが与えられることを概念的
に示すものである。

そして、７つのアドレス内には、／乙ビット（／Ｗ）す
なわち、表示画面上に／６ドツトで表示される画素デー
タが格納される。

例えば、第３図の／行目１＝０の／Ｗが、第７図のθ番
地に書込まれるとすれば、第Ｓ図の！行目（ｌ＝θ〜／
ｊ）の／Ｗは、第７図の（ＩＰ十／）＋θ番地（ただし
ｌ＝０〜／、！−）に書込まれることによって、１文字
分のデータの書込みが終了する。すなわち、第３図の／
文字のデータを書込むためには、メモリの１６行分のエ
リアを使用し、それぞれのアドレスへの書込み命令を与
えることが必要となる。このような７６回の書込み動作
によって、第５図の／文字を第７図のスクリーンメモリ
上に書込むことができる。

＝３３− ところが、第７図のように、・２つのアドレスにまたが
って１文字分のデータを書込む場合には。

２倍のメモリエリアとなるので、このような動作を２回
繰返えすことが必要となる。

すなわち、第７図の例で説明すれば、／Ｗ（＝７６ビツ
ト）構成のアドレスθ〜’（／！ｒＰ＋／）＋θ′と、
隣りのアドレス／〜％（／りＰ＋／）±ｌ′のそれぞれ
７６行分のエリアが使用され、３２（ビット）ｘｌ＆（
行）のうちの７６（ピット）Ｘ／６（行）に／文字分の
データが書込まれることになる□ このように、２つのアドレスにまたがって／文字分のデ
ータを書込む、いわゆるシフトライト動作は、その書込
み動作が多くなり、制御も複雑化する。例えば、／文字
が／６（ピッ））Ｘ／Ａ（行）構成の場合には、／６ビ
ツ）（＝／Ｗ）単位で書込んでも、／６（回）Ｘ２＝、
７．２回の書込み動作を必要とする。

この発明のメモリへのデータ書込み方法では、このよう
な／Ｗ単位で入力される文字データのコ−３１１− つのアドレスにまたがるシフトライト動作を、７回の書
込み命令で実行し、／文字分のデータの書込みが７６回
の動作で完了できるようにするとともに、入力データが
半角文字でシフトの結果が１つのアドレスに納まってし
まうときは、次のアドレスへの書込み動作を省略するよ
うに制御して、シフトライトを伴うデータの書込み速度
をさらに向上させている。

次に、この発明のデータ書込み方法によって。

入力された／ＷのデータＡをスクリーンメモリ上のアド
レス境界からｍビット分だけずれた位置、すなわちアド
レスｎと（ｎ十／）とにまたがって書込む場合の動作に
ついて説明する。

第３図は、スクリーンメモリ上のダつのアドレス（ｎ−
／）〜（ｎ＋、２　）と書込まれるデータＡとの対応関
係を示す図である。図面において、ｍはシフトされるビ
ット量すなわちシフト量を示し、ｍ　＝　０〜／！ｒで
ある。

次の第９図は、スクリーンメモリのアドレスｎと（ｎ＋
／）の内容と、入力データＡの内容とを詳細に示す図で
ある。図面において、Ｂ−Ｅはスクリーンメモリのアド
レスｎと（ｎ＋／）のデータの内容を示し、Ａ１とＡ２
は入力データＡを構成するデータの内容を示す。

第７０図は、入力データＡがスクリーンメモリ上に書込
まれた場合におけるアドレスｎと（ｎ十／）の内容を示
す図である。

第９図と第１Ｏ図とを対比すれば明らかなように、入力
データＡの書込みが終了すると、スクリーンメモリのア
ドレスｎでは、その内容がＣからＡＩに変わり１才だア
ドレス（ｎ＋／）では、内容がＤからＡ、に変化する。

なお、アドレスｎの内容Ｂと、アドレス（ｎ　−１−／
　）の内容Ｅは不変で、元のままである。

このような／Ｗ単位の書込みを７６回繰返えした場合、
例えば先の第９図で文字１社″の位置に、他の文字を書
込んだとすると、両隣りの文字１会′と１日′は、この
書替えによって何の影響も受けず、元のままの状態を保
つことができるということになる。

再び、第３図から第１Ｏ図に戻って説明する。

このようなデータの書替えを行う場合、先の第３図に示
したタイムチャートのように、アドレスＲＡＳ、ＣＡＳ
、およびＷＥを与えて、書込み動作を行うことになる。

しかし、書込みデータの入力は／Ｗ単位であり、またア
クセスはスクリーンメモリ上の７アドレス単位である。

そのため、第３図から第１Ｏ図で説明したような書込み
を行う番こは、すでに再三説明したように、アドレスｎ
への書込みと、アドレス（ｎ＋／）への書込みとが必要
で、メモリアクセスをコ回行わなければならない。

すなわち、アドレスｎへの書込み動作として、アドレス
ｎの内容のうちｍ　（ｍ　＝θ〜／３）ビット分のデー
タＢと、入力データＡのうち（／６−ｍ）ビット分のデ
ータＡ１とで／Ｗのデータを作成し、アドレスｎへ書込
む。

゛　　次に、アドレス（ｎ＋／）への書込み動作に移り
、入力データＡのうちＭＳＢ側のｍビット分のデータＡ
、と、アドレス（ｎ十／）の内容のうちＭ　３７− ８Ｂ側の（／Ａ−ｍ）ビット分のデータＥとで／Ｗのデ
ータを作成して、アドレス（ｎ＋／）へ書込む。

次に、このようなシフトライト動作を行う場合に使用さ
れるマスクレジスタとシフトレジスタについて説明する
。

まず、第１１図は、シフトライト動作に使用される一個
のそれぞれ／Ｗ構成のマスクレジスタＭＲＡ、ＭＲＢと
、その内容の一例を示す図である。

このようなマスクレジスタＭＲＡとＭＲＢは、第２図の
Ｉ１０コントローラ／３の中ζこ設けられている。

そして、スクリーンメモリ２コへデータを書込む場合に
は、システムバス側から与えられる書込みコマンドに先
立って、予め同じくシステムバス側からその内容が与え
られ、マスクレジスタＭＲＡとＭＲ，に設定されている
。

第１コ図は、同じくシフトライト動作に使用される直列
接続された２個のそれぞれ／Ｗ構成のシフトレジスタＤ
ＲＡ％ＤＲＢを示す。

このシフトレジスタＤＲＡとＤＲＢは、データコン−３
ざ　− トローラ／Ｓの中に設けられる。このシフトレジスタは
、入力データを保持する機能を有するものであるから、
従来はデータレジスタと呼ばれているものである。この
発明のデータ書込み方法では、シフト動作を行わせるた
めに、シフトレジスタを用いる。

システムバス側からスクリーンメモリ２２に書込みコマ
ンドがあった場合、一方のシフトレジスタＤＲＡへ、デ
ータバスｇＢからデータバッファ／ユを介して、／Ｗの
入力データがセットされる。

シフトレジスタＤＲＡにセットされた／Ｗのデータは、
マスクレジスタの内容に基づいて、他方のシフトレジス
タＤＲＢの方向ヘシフトされる。

第１／図と第１コ図の場合には、ｍビットだけシフトさ
せるようにしている。

第７３図は、この発明のデータ書込み方法において、第
１／図のマスクレジスタと第１コ図のシフトレジスタと
によって、第ｇ図から第１Ｏ図に示したデータのシフト
ライト動作を行う場合のフロー例を示すフローチャート
である。

この第７３図のフローでは、■と■のステップはシステ
ムバス側から行い、■〜■のステップは、第２図に示し
たＣＲＴディスプレイ装置側で行うようにしている。

このフローによってデータを書込む場合、■〜■を１回
繰返えすことにより、／文字分のデータの書込みが終了
する。例えば／ＡＸ／Ａ（ドツト）の文字の場合には、
■〜■の７６回の繰返えして／Ａ行分の書込みが行われ
、／文字分のデータが書込まれることになる。

そして、その後に、別の位置へ書込む場合には、■から
開始する。

この第７３図のフローの■〜■を、すべてハードウェア
で処理するようにしているので、処理スピードが速くな
り、かつスクリーンメモリｊＪへの書込みタイミングは
、第３図に示したように表示読出しと時分割的に行って
いるので、処理スピードはさらに向上される。

例えば、ステップ■のアドレスｎを（ｎ＋７）に加算す
る動作は、アドレスコントローラ／ｌＩテ行って、アド
レス（ｎ＋／）を生成する。

また、ステップ■と■では、り一隣デフアイ／ライトサ
イクルでアドレスｎ、（ｎ＋／）をアクセスしている。

そのため、メモリアクセスは、そわ、ぞわ５／回でよい
。

第１１Ｉ図は、リーＦ、４デフアイ／ライトサイクルの
動作を説明するための一例を示すタイムチャートである
。

ＲＡＳ、ＣＡＳに対して、一定のタイミングでＷｌを発
生させることにより、Ｗｌよりも速いタイミングでその
アドレスの内容を読出し、その読出しデータそのもの、
あるいは読出しデータに所定の条件や制御による処理を
行ったデータを作成する。そして、読出しデータあるい
は作成データをＷｌのタイミングで再びそのアドレスに
書込む動作である。

この’Ｊ　−Ｆｚ４デフアイ／ライト動作を行えば、第
ｇ図から第１Ｏ図について説明した動作は、アドレスｎ
と（ｎ＋／）の２回のメモリアクセスで可能となる。し
かし、この第１４’図の動作は、処理−ダ／　− スピードを一番速くしたいときに用いれば充分で。

必ずしもこのような動作を使用することは必須要件では
ない。

そして、第１３図のフローチャートで説明したように、
■のステップでアドレス（ｎ＋／）を生成することがで
きるから、システムバス側からは、アドレスｎについて
の１回だけ書込みコマンドを与えればよい。

したがって、この発明のデータ書込み方法によれば、シ
ステム側の処理時間、およびシステム側とＣＲＴディス
プレイ装置側との間での信号の受は渡し回数が減少し、
処理スピードの向上の一因となる。

次に、第６図に示したようなｇ（列）Ｘ／Ａ（行）ビッ
トで構成される文字、いわゆる半角文字が入力データの
場合について、シフトライト動作を説明する。

この半角文字のシフトライトでは、シフト後の書込み位
置がアドレスｎ内に納まる場合と、ａつのアドレスｎと
（ｎ＋／　）とにまたがる場合とが−ｌｌコ− 生じる。

第１Ｓ図は、半角文字のシフト後の位置がすべてアドレ
スｎ内に納まる場合の、スクリーンメモリのアドレスｎ
と（ｎ十／　）、入力データＦ、およびマスクレジスタ
ＭＲＡとＭＲＢ、との関係を示す図である。

この第１５図は、入力データＦのＬＳＢが、スクリーン
メモリのアドレスｎの境界からｍ、ビット分だけシフト
された位置に書込波れる場合である。

このように、入力データＦのシフト結果が、アドレスｎ
の書替えのみでよく、アドレス（ｎ十／）は書替える必
要がない場合には、マスクレジスタＭＲＡだけに内容を
与えておけばよい。そのため、マスクレジスタＭＲＢの
内容は、無関係であるので、（１）で示している。

すなわち、この第１左図の場合には、少なくともマスク
レジスタＭＲＡのＭＳＨの／ビットが論理′／′となる
ので、このＭＳＢの／ビットによってアドレスｎの書替
えたけでよいことが判定できる。

次の第１６図は、半角文字のシフト後の位置がアドレス
ｎと（ｎ＋／）とにまたがる場合のアドレスと入力デー
タＧとマスクレジスタＭＲＡ、　ＭＲＢとの関係を示す
図である。

このように、入力データＧをスクリーンメモリのアドレ
スｎの境界からｍ２ビット分だけシフトしたとき、その
シフト結果が一つのアドレスｎと（ｎ十／）とにまたが
る場合には、先の第ｇ図から第１Ｏ図に関連して説明し
たのと同様に、アドレス（ｎ＋／）ｌこついても書替え
ることになる。なお、この場合は、マスクレジスタＭＲ
ＡのＭＳＢの／ビットが論理１０′となることで判定さ
れる。

第７７図は、アドレスコントローラの詳細な構成例を示
す機能ブロック図である。図面において、／４Ａは加算
器を示す。

アドレスコントローラ／りは、原理的には加算器であり
、この第７７図のように加算器／１ｌ−Ａで構成される
。

そして、入力側のアドレスＡＡｏ−，，は、アドレスバ
ッファ／／から与えられ、出力側のアドレスＡＢＯ−１
１１は、アドレスセレクタ／６へ与えられる。

また、制御信号ＡＤ十／は、Ｉ１０コントローラ／３か
ら与えられて、加算器／ｌＩＡを制御する。

この加算器／ｌＩＡは、ＡＤ＋／＝０（レベル１Ｌ′）
のときｂ　ＡＡｏ−１５＝　ＡＢｏ−＋ｓ、ＡＤ＋／＝
／（レベル′Ｈ′）のとき、ＡＡ６−１１　＋／　＝　
ＡＢａ−ｔｓのように動作する。

なお、キャリーアウトＡＣＡＲＹは％　鴨コントローラ
１０へ与えられる制御出力である。この加算器／＋Ａの
キャリーアウトＡＣＡＲＹは、ＡＡｏ−１ｓ＝（ＦＦＦ
Ｆ）Ｈ，ＡＤ　十／＝／の場合に、ＡＢ６−＋５＝（Ｆ
ＦＦＦ）Ｈ，ＡＣＡＲＹ＝／となる。

この制御出力は、駒コントローラ１０において、ＡＣＡ
ＲＹ、−／の場合には、ＷＥが発生しないように制御す
る。その理由は、スクリーンメモリー−の容量が（ＦＦ
ＦＦ）Ｈまでであり、（ＦＦＦＦ）Ｈ＋７へ書込まれる
べきデータが、（ＦＦＦＦ）■に書込まれることをプロ
テクトするためである。

なお、第７７図では、アドレスラインの数を７６本で示
しているが、スクリーンメモリの容量に応じて、例えば
ＡＡｏ−１゜のように２０本使用しても−ｌｌｓ　− よいことはいうまでもない。

第７ｇ図は、マスクレジスタとシフトコントローラの詳
細な構成例を示す展開図である。図面において、ＭＲＡ
とＭＲＢはそれぞれマスクレジスタ、ＳＣはシフトコン
トローラを示す。

信号ＩＬＴ−ＡとＩＬＴ−Ｂは、マスクレジスタの設定
の際に、システムバス側からのマスクデータをラッチす
るデータラッチタイミング信号であり、Ｉ／１０コント
ローラ／３内で発生される。

信号５ＦＴＬＤは、データコントローラ／左内のデータ
レジスタＤＲＡに入力データをロードする期間、および
ＤＲＢをクリアする期間だけ発生される信号で、このシ
フトコントローラＳＣにも入力される。

８ＦＴＣＬＫは、データコントローラ／りへ与えられる
シフトクロックであり、同時にシフトコントローラＳＣ
にも与えられる。

マスクレジスタＭＲＡには、タイミング信号ＩＬＴ−Ａ
でマスクデータＤ０〜１．が設定され、マスクレジスタ
ＭＲＢには、信号ＩＬＴ−Ｂで同様にマスクｌＩＡ　− データＤ。−１，が設定される。

このマスクレジスタＭＲＡとＭＲＢの設定は、書込み要
求ＭＷＴＣに先立って予め行われる。この設定は、先の
第７３図のフローチャートで説明したように、必ずしも
書込み要求ＭＷＴ　Ｃ毎にやり直す必要はない。

例えば、第Ｓ図の／ＡＸ／６（ビット）構成の／文字を
、そのｌ−θの／Ｗが第７図のスクリーンメモリのアド
レスコとアドレス３とにまたがって書込む場合について
説明する。

この場合には、第Ｓ図から第１／図に関連して説明した
ように、マスクレジスタＭＲＡとＭＲＢとを設定する。

そして、アドレスバスｆｆＡにはアドレスコ、データバ
スｆｆＢには第３図のｌ＝０の／Ｗを与えて、コントロ
ールバスｇＣから書込み要求信号ＭＷＴ　ＣをＣＲＴデ
ィスプレイ装置へ与える。このようにして、ｌ＝０の／
Ｗを第１０図のようにｍヒフ８分だけシフトさせて、ア
ドレスコとアドレス３にまたがった位置へ書込む。書込
みが終了すると、応答信号ＭＲＤＹが、システムバスを
介してＣＰＵへ返送される。

次には、マスクレジスタの設定は行わず、前のままにし
ておいて、アドレスバスにはアドレス（Ｐ十／）十コ、
データバスには第Ｓ図のｌｌ＝／の／Ｗ、　コントロー
ルバスには書込み要求ＭＷＴ　Ｃを与えればよい。

以下同様に、マスクレジスタの内容を変更することなし
に、アドレス（！Ｐ＋、２）〜（／４Ｐ十コ）とｌ−ａ
〜／ダの／Ｗとを順次送出する。

そして、最後に、アドレスバスにはア下レス（１５Ｐ＋
／）十コ、データバスには第３図の４−／Ｓの／Ｗ、コ
ントロールバスには書込み要求ＭＷＴＣを送出する。

このように、書込み要求ＭＷＴＣの７６回の送出で、第
３図の／文字がスクリーンメモリの所望の位置、すなわ
ちアドレスユとアドレス３にまたがり、かつｍヒフ８分
だけシフトされた位置へ書込まれることになる。

また、第１ｇ図のシフトコントローラＳＣは、マスクレ
ジスタの内容に基づいて、データコントローラｌＳ内の
シフトレジスタＤＲムとＤＲＢのシフト量をコントロー
ルする回路である。

このシフトコントローラＳＣは、パラレル入力でシリア
ル出力のシフトレジスタで構成され、信号５ＦＴＬＤが
１Ｈ′のとき、クロック５ＦＴＣＬＫでマスクレジスタ
ＭＲムからのマスク情報Ｍ　Ｄ　Ａ　ｏ〜ＭＤＡ１６　
　がパラレルにロードされる。

そして、クロック５ＦＴＣＬＫでシフトされ、その出力
Ｓ。ｔｒｒからマスク情報ＭＤＡＯ〜ＭＤＡ、ｌＩをシ
リアルに出力する。

例えば、マスクレジスタＭＲＡに、第１１図のようなマ
スクデータが設定されているとすれば、出力Ｓ。ｔｒｒ
が′″／１になるまでシフトさせることによって、′θ
′のビット数すなわち（／Ａ−ｍ）をカウントし、シフ
ト量ｍを検出する。

第１ｑ図は、Ｉ１０コントローラ／３の詳細な構成を示
す展開図の一例で、この発明のデータ書込み方法に関連
する部分について示している。図面において、ＭＲは一
個のマスクレジスタＭＲＡおよ−グワ　− びＭＲＢからなるマスクレジスタ％ＳＣはシフトレジス
タからなるシフトコントローラ、ＦＦ’／／〜ＦＦ／４
’は０７９７１７０７１回路、ＦＦｕ／〜ＦＦ、２７は
ＰＲ（プリセット）付き０７９７１７０７１回路、Ｕ／
／〜Ｕ／４はアンドゲート回路％Ｕ２／〜Ｕ３０はナン
トゲート回路、Ｕダ／−ＵＩＩ３はオアゲート回路、Ｕ
５／とＵ＆、２はノアゲート回路、ＵＡ／〜ＵＡＡはイ
ンバータを示す。

第２０図（１）と（２）は、第１ワ図に示されたＩ１０
コントローラ／３の動作を説明するタイムチャートであ
る。図面の各信号波形に付けられた符号は、第１ｑ図の
符号位置に対応している。

第２０図（１）の信号波形の符号は、 ／）　　ＱＢは、第３図の／り）に対応するクロック信
号で、タイミングコントローラ２０から与えられる。

、２）　　ＣＬＫ＝Ｑｃは、第３図の／）に対応するク
ロック信号である。

３）　　ＡＤＲ５ＥＬＥＣＴ　　は、第３図の３）に対
応するアドレスセレクト信号で、タイミングコータ０− ントローラ２０から与えられる。

ｌＩ）　　ＭＷＴＣは、システムバスのうちのコントロ
ールバスｇＣかうＩ１０コントローラ／３へ与えられる
信号で、スクリーンメモリユニへの書込み要求信号（書
込みコマンド）であり。

時点ａで入力されて１時点すで終了する。なお、点線で
示される時点ｂ′は、半角文字の場合に、アドレス（ｎ
＋／）への書込み動作を省略するときの終了時を示す。

、ｔ）　　ＡＢＵ８は、アドレスバスＫＡにアドレスｎ
が与えられていることを示している。

Ａ）　　ＤＢＵＳＥＮＭ　は、データバスざＢのイネー
ブル信号、すなわちデータバッファ／、２の出力を有糎
無効にコントロールするゲート信号に使用される。この
信号は、第１９図のＩ１０コントローラ／３により、時
点Ｃから時点ｄまで発生される。

り）　　５ＦＴＬＤは、データコントローラ／３へ与え
られるパルス信号で、シフトレジスタＤＲＡに入力デー
タをロードする期間、およびＤＲＢをクリアする期間を
示す。

ｇ）　　５ＦＴＧＴは、データコントローラ／Ｓへ与え
られる信号で、パルスｆは、シフトレジスタＤＲＡとＤ
ＲＢのロードおよびシフト動作の期間を示す。

ｑ）　　ＲＡＳは、ＲＡがアドレスｎへのデータＤＡの
書込み動作、ＲＢがアドレス（ｎ＋／）へのデータＤＢ
の書込み動作を示す。なお、ＲＡとＲＢ以外のＲＡＳは
、表示読出しのためのＲＡＳである。

１０）　ＣＡＳも、同様に％ＣＡがアドレスｎへのデー
タＤＡの％ＣＢがアドレス（ｎ＋／）へのデータＤＢの
、書込み動作を示す。なお、ＣＡとＣＢ以外のＣＡＳも
、表示読出しのためのＣＡＳである。

／／）　　ＷＥも、上の９）のＲＡＳと／ののＣＴ４と
同様である。

／、２）　　ＷＴ　Ａ　Ｄ　Ｒは、スクリーンメモリ２
．２へ与えられるアドレスを示す。

／、？）　　ＷＴ　Ｄ　Ａ　Ｔ　Ａは、期間ｇがシフト
動作期間であり、この期間ｇは、シフト量により変化さ
れる。またＤＡとＤＢは、書込みデータの書込みタイミ
ングを示す。

／弘）　　ＭＲＤＹは、ダ）の書込み要求ＭＷＴ　Ｃに
対する１局コントローラ／３からコントロールバスざＣ
への応答信号で、　ＭＷＴＣに対するＣＲＴディスプレ
イ装置側の動作完了を知らせる信号である。点線で示さ
れる時点ｈ′とｊ′は。

アドレス（ｎ＋／）への書込みを省略する場合の応答タ
イミングである。

／、ｔ）　　ＤＧ−Ａは、データコントローラ／Ｓへ与
えられる信号で、アドレスｎへの書込ミデータＤＡの書
込みのためのゲート信号である。

／Ａ）　　ＤＧ−Ｂは、同じくデータコントローラ／３
へ与えられる信号で、アドレス（ｎ＋／）へのデータＤ
Ｂの書込みのためのゲート信号である。

／’７）　　Ａ　Ｄ　十／は、アドレスコントロー５　
／　ｌへ与えられる信号で、アドレスを（ｎ＋／）に歩
進させるために使用される。

５３− 次の第、２０図（２）は、ＣＰＵから与えられる書込み
コマンドＭＷＴ　Ｃ％およびこのコマンドＭＷＴＣに対
する応答信号ＭＲＤＹと、Ｄフリップフロップ回路ＦＦ
／／〜ＦＦ／コ、ＦＦ、２／〜ＦＦコクの動作の対応関
係を示すタイムチャートであり、７回の書込みコマンド
によって、アドレスｎと（ｎ＋／）への２回の書込み動
作を行う場合について示している。

この第２０図（２）の信号波形は、／）　ＱＢからりＭ
ＷＴＣまでと、／＆）ＭＲＤＹは、第２０図（１）と同
じである。また、ＦＦ／／−Ｑ−ＦＦ／コーＱとＦＦコ
／−Ｑ−ＦＦ、２クーＱは、各０７９７１７０７１回路
の出力端子Ｑの出力信号を示し、Ｕ、２．２−ＯＵＴ〜
Ｕｕ４−ＯＵＴは各ナントゲート回路Ｕ２１〜Ｕ、１の
出力信号を示す。

第１９図の各０７９７１７０７１回路の動作タイミング
は、この第、２０図（２）のような関係であり。

第、２０図（１１（７）Ａ）ＤＢＵＳＥＮＭ、７）ＳＦ
ＴＬＤ、Ａ’）ＳＦＴＧＴ％　／ｊ）　ＤＧ−Ａ、　／
４）　ＤＧ−Ｂ、　　／’７）　Ａ　Ｄ　十／等が発生
される。

第、２０図（２）ノｑ）　Ｕ、２４−　ＯＵＴの点線は
、第１５１Ｉ− ９図のシフトレジスタＳＣの出力５ｏｔｒ’ｒがない場
合、すなわちマスクレジスタＭＲＡのＬＳＢ＝０で、シ
フト量が１０′のときのレベルを示す。この場合には、
ナントゲート回路Ｕ２３の出力がノアゲート回路Ｕ５／
を介してＤフリップフロップ回路ＦＦ２．２のクロック
入力となるので、その出力ＦＦ１２−Ｑは、第、２０図
（２）の／ののに′のタイミングでＬレベルに変化する
。

また、マスクレジスタＭＲＡのＬＳＢ←Ｏの場合には、
そのシフト量に応じて、ｋのタイミングが移動する。

なお、第一０図（２）のｌＩ）に示す書込みコマンドＭ
ＷＴ　Ｃのタイミングａ、ｂは、ＣＲＴディスプレイ装
置のクロック、例えば／）ＱＢ等とは非同期であり、Ｃ
ＰＵのタイミングで発生される。特に。

ｂのタイミングは、応答信号ＭＲＤＹの発生タイミング
ｈに対応しており、このｈの発生後に、ＣＰＵのタイミ
ングｂでＭＷＴＣがＨレベルに戻される。

したがって、ｈからｂまでの時間は一定値ではなく、所
定の時間幅の範囲内で不定の値となる。

ところで、シフトライト動作の場合、すでに説明したよ
うに、第２図のシステムバスｔのうちの、アドレスバス
ｇＡからアドレスバッファ／／を介して、スクリーンメ
モリココのアドレスが、またデータバスｇＢからデータ
バッファ／コを介シて、Ｉ１０コントローラ／３に内蔵
されたマスクレジスタＭＲのマスクデータＤ。〜１．が
、さらにコントロールハスｇＣから同ｅ　＜　Ｉ１０コ
ントローラ／３のＦＦ／／へ、書込み要求信号ＭＷＴ　
Ｃが与えられる。

そこで、第２０図（１）と（２）のタイムチャートを参
照しながら、第７９図のＩ１０コントローラ／３の関連
する回路の動作を説明する。

書込み要求信号ＭＷＴ　Ｃが、第、２０図（１１と（２
）の時点ａで入力されると、ＦＦ／／は次のクロック信
号ＱＢの入力で動作し、出力Ｑを′Ｌ′に反転する。。

書込み要求ＭＷＴ　Ｃは、同時にインバータＵＡ／を介
して、３ナントゲートＵｕ４とナントゲートＵ２９とへ
与えられている。

信号ＷＴＧＴ−／は、マスクレジスタＭＲＡに設定され
たシフト量ｍ　＝　０のとき、および第７６図のように
、半角文字を入力する場合で、かつアドレスｎだけで書
込みが完了するときに、アドレス（ｎ＋／）への書込み
動作を省略し、アドレスｎへの書込み終了時点で終了信
号ＭＲＤＹを返送するための条件信号である。

そして、インバータＵ６Ｓと、アンドゲート回路Ｕ／３
とＵ／＋、およびオアゲート回路ＵＩＩ３は、アドレス
ｎへの書込みだけで動作を終了する場合には、Ｄフリッ
プフロップ回路ＦＦＩをＦＦコアへ接続するように機能
する。また、アドレスｎと（ｎ＋／）への２回の書込み
で動作を終了する場合には、Ｄフリップフロップ回路Ｆ
ＦＪ４をＦＦ、２７へ接続するように機能する。

まず、シフト量ｍ　＝　Ｑのときは、第１／図のＭＲＡ
　のＬＳＢ＝Ｏである。

そこで、ナントゲート回路Ｕ２／によって、このＭＲＡ
のＬＳＢが１０１であることを検出する。シフトライト
モードのときは、ＬＳＢ〜０で、イレースモード信号Ｅ
ＳＭＤは１０′（すなわち１Ｌ“）で与えられており、
ナントゲート回路ＩＪＩ／のナンー　Ｓり　− ド条件は不成立である。

シフト量ｍ　＝　ＱでＬＳ　Ｂ＝０のときは、ナンド条
件が成立し、ナントゲート回路ＵＪ／が１Ｌ′に反転す
る。そのため、オアゲート回路Ｕｌ／から信号ＷＴＧＴ
−／が１／′で出力され、アンドゲート回路Ｕ／３、オ
アゲート回路ＵＱ３を介して、ＦＦ、２７の入力りへ与
えられる。

したがって、ＦＦ２７は、タロツク互。の入力、すなわ
ち第３図のタイムチャートの／ｊ）　ＱＤに示されるよ
うに、／Ａビットの書込み動作が終了した時点で１反転
されて、その出力可が１Ｈ′になる。

そのため、ナントゲート回路Ｕ、２ｑの出力である書込
み終了信号ＭＲＤＹが１Ｌ′に変化して、書込み終了の
応答信号が発生される。

次に、半角文字がアドレスｎに完全に含まれるときは、
第１６図のＭＲＡのＭＳＢ＝／に設定される。

この場合には、インバータＵＡ、２の出力が′θ′に反
転し、オアゲート回路Ｕ４’／の出力である信号ＷＴＧ
Ｔ−／が％／“で出力される。

ｓｇ　− したがって、先のシフト−Ｈｍ＝ｏの場合と同様に、ア
ドレスｎへの書込みが終了した時点で、終了信号ＭＲＤ
Ｙが返送される。

ＭＲＤＹのタイミング」は、ＭＷＴＣのタイミングｂに
対応して、ＭＷＴ　Ｃが１Ｌ′から％　ＨＩＴに変化さ
れると％ＭＲＤＹも′Ｌ′から１Ｈ′に変化する。

このＭＷＴ　ＣとＭＲＤＹとの関係を詳しく説明すれば
、 ■　ＭＲＤＹ二″Ｈ′のとき、ＭＷＴＣの受付けが可能
である。

■　ＭＷＴ　Ｃを受付けて、これに対するＣＲＴディス
プレイ装置側の動作が終了し、または終了のための準備
が完了すると、ＭＲＤＹはＨレベルからＬレベルにする
。

■　ＭＲＤＹのレベルが′Ｈ１からＬ１に変化したこと
を検出したら、ＣＰＵは、ＣＰＵのタイミングでＭＷＴ
ＣをＬレベルからＨレベルに戻す。

■　ＭＷＴ　Ｃのレベルが１Ｌ′から′Ｈ＃に変化した
ことを検出すると、ＣＲＴディスプレイはＭＲＤＹをＬ
レベルからＨレベルに戻す。

以上の■〜■のインタフェース条件で、ＣＰＵとＣＲＴ
ディスプレイ装置が動作するように構成されている。

第１を図のナントゲート回路Ｕ２２は、７つの書込みコ
マンドＭＷＴＣが終了したとき、すなわちＬレベルから
Ｈレベルに変化したとき、次に発生するかも知れない第
２のコマンドＭＷＴ　Ｃに備えて、Ｄフリップフロップ
回路ＦＦ２／〜ＦＦ２７をプリセットするための回路で
ある。

第２０図（２）の７７）Ｕユ、２−ＯＵＴは、左）ＦＦ
／／−ＱとＡ）ＦＦ／ｕ−Ｑとに基づいて発生され、Ｆ
ＦＪ／〜ＹＦ２７をプリセットする。

このプリセットは、書込みコマンドＭＷＴＣがタイミン
グｂでＨレベルに戻った後、次に新しいコマンドＭＷＴ
　Ｃを受付ける目的で、回路を初期化する意味を有して
いる。

また、ナントゲート回路Ｕ、２／は、全画面または一部
の画面を消去する場合に、このようなアドレス（ｎ＋／
）への書込み動作が省略されないように機能し、消去ス
ピードを向上させるために設けられている。

この消去動作の場合には、イレースモード信号ＥＳＭＤ
を１７′（レベル１Ｈ′）で与えることにより、ＭＲＡ
のＬＳＢ−１７のときでも、ナントゲート回路Ｕ、２／
のナンド条件を不成立にする。

そして、マスクレジスタＭＲＡとＭＲ，の全ビットを′
１０′に設定し、かつ入力データの全ビットを１０′に
することによって、１回の書込みコマンドＭＷＴＣでア
ドレスｎと（ｎ＋／）の２Ｗのデータを消去することが
可能である。

なお、マスクレジスタＭＲＡとＭＲＢは全ビットを％Ｏ
＃にすることは、必ずしも必要ではない。

その理由は、この発明のデータ書込み方法では、スクリ
ーンメモリＪｊのアドレスｎ（およびｎ十ｌ）からのリ
ードデータと入力データとを、マスクレジスタＭＲＡと
ＭＲＢに設定したマスクデータで選択して、合成データ
を作成し、同じアドレスｎ（およびｎ＋／）へ書込むこ
とを目的としており、入力データをすべて′″０′とし
ているから、少なく６７− ともシフトレジスタＤＲＡとＤＲＢでこのデータがシフ
トされた結果データの存在するビットは、　ＭＲＡとＭ
ＲＢのセット内容に関係なく′θ′とされる。そこで、
このＤＲＡとＤＲＢの結果データの存在するビット以外
のビット、に対応するＭＲＡとＭＲＢのビットを％θ′
とすれば、アドレスｎと（ｎ＋／）の２Ｗを７回の書込
みコマンドＭＷＴＣで、同様に消去することができる。

データコントローラ／！ｒには、第２図に示したように
、システムバスざ側からデータバッファノコを介して与
えられる入力データＤ。−ＤＩ！＋と、スクリーンメモ
リ２２から読出され、出力セレクタコ３を介して入力さ
れるリードデータＲＤ０〜ＲＤ１６、およびＩ７．コン
トローラ１３内のマスクレジスタＭＲＡとＭＲＢとから
与えられるマスク情報ＭＤＡｏ〜ＭＤ　Ａ　、、、ＭＤ
Ｂｏ−ＭＤＢＩＩ＋とが入力されている。

データコントローラ１５では、マスク情報ＭＤＡｏ％Ｍ
ＤＡ、、とＭＤ　Ｂｏ〜ＭＤＢｌｌｌに対応して入力デ
ータＤ。−ＤＩｌ＋をシフト量ｍだけシフトさせ、リー
ドデータＲＤｏ”ＲＩ）やとシフトされた入力データＤ
。〜Ａ６２− ＤＩ５とを合成してライトデータＷＤｏ−ＷＤ工を作成
する。このような動作は、７回の書込み要求信号ＭＷＴ
Ｃによって、スクリーンメモリ、１２のアドレスｎと（
ｎ＋、／　）へ連続して行う。

第２０図（１）のタイムチャートでは、特にＷＴＡＤＲ
とＷＴＤＡＴＡ、およびＤＣ−ＡとＤＧ−Ｂとで示され
る動作が、このデータコントローラ１５で行われる。

そして、ＷＴＤＡＴＡの期間ｇに、シフト動作が行われ
、ＤＡで合成データのアドレスｎへの書込みが行われ、
次のＤＢで合成データのアドレス（ｎ十／）への書込み
が行われる。

第２７図は、データコントローラ／Ｓの詳細な構成例を
示す展開ブロック図である。図面において、ＤＲＡはシ
リアル入出力の他に、パラレル入出力が可能なシフトレ
ジスタ、ＤＲＢはシリアル入力、パラレル出力のシフト
レジスタ％ＵＤ１００〜ＵＤ／／３はＤＲＡの入力Ｑ。

−Ｑｌｌ＋にそれぞれ接続されたアンドゲート回路、Ｕ
Ｄ、２θ０〜ＵＤコ／ＳはＤＲＢの出力Ｑ。〜Ｑ、ｌＩ
にそれぞれ接続されたアンドゲート回路ＵＮ／θ０−Ｕ
Ｎ／／左とＵＮＮＯ２−ＵＮコ／３はノアゲート回路、
Ｕｌ１００−ＵＩ／／＆とＵｌ、２θ０〜ＵＩ２１５は
ゲーテッド・インバータ、ＵＲｌｏｏ−ＵＲ／／左はそ
れぞれメモリからのリードデータＲＤｏ−ＲＤ、６が入
力されるアンドゲート回路、ＵＡ１００〜ＴＪＡ／／Ａ
；はそれぞれマスクレジスタＭＲ。

の出力データＭＤ　Ａ０〜ＭＤＡ□が入力されるアンド
ゲート回路、ＵＢ１００〜ＵＢ／／ｊはそれぞれマスク
レジスタＭＲＢの出力データＭＤＢｏ−ＭＤＢ１．が入
力されるアンドゲート回路、ＵＧ１００〜ＵＧ／１５は
それぞれアンドゲート回路Ｕｋ１００とＵＢ１００〜Ｕ
ｋ／／３とＵＢ／／Ａ；の出力が入力されるオアゲート
回路、Ｕｌｏｏ−Ｕ／／Ａ；はそれぞれオアゲート回路
ＵＧ１００〜ＵＧ／／ｊの出力が与えられて、アンドゲ
ート回路ＵＤ１００とＵＤ２００〜ＵＤ／／、ｔとＵＤ
２／Ｓのゲートを制御するインバータを示し、また、Ｕ
９／〜Ｕｑ、３−はインバータである。

この第、２７図では、データコントローラ／Ｓの構成が
明確に理解できるように１図面を簡略化して示している
。

すなわち、ＣＰＵから与えられる入力データＤ。

〜ＤＩ６のうち、ＤｏとＤＩ！＋を明示し、同様に、マ
スクレジスタＭＲＡから入力されるマスクデータＭＤＡ
。

〜ＭＤＡ、、のうちＭＤＡｏとＭＤＡｕｍ　　マスクレ
ジスタＭＲＢから入力されるマスクデータＭＤＢｏ〜Ｍ
Ｄ　Ｂ　、、のうちＭＤ　ＢｏとＭＤＢ、ｉを、さらに
スクリーンメモリからのリードデータＲＤｏ〜ＲＩ）＋
ｉのうちＲＤｏとＲＤ■のみを明示している。

また、シフトレジスタＤＲＡとＤＲＢについては。

それぞれ入出力Ｑ０〜Ｑ１ｗのうちＱｏとＱｔｓについ
て明示している。

そして、これらの省略された中間のビットについても、
その関係が明確になるように、ロジック回路を構成する
各素子に３桁の数字を与え、その下コ桁をＯＯ〜／３で
対応させている。すなわち、インバータＵｑ／〜Ｕ９．
Ｓ−を除く各構成集子は、図面では省略されていても、
ビットθまたは／３と同様のロジック回路が、ビット／
〜／ｌＩのためにそれぞれ設けられていることを示して
いる。

この第２７図のデータコントローラ／Ｓの動作６３− は、次のとおりである。　　　゛ シフトレジスタＤＲＡは、ロード信号５ＦＴＬＤが１Ｈ
′のとき、クロック８ＦＴＣＬＫによって、入力Ｑ　ｏ
　”　Ｑ　＊ｙへそれぞれパラレルに、入力データＤ。

〜Ｄ工がロードされる。この入力データＤ。−ＤＩｌ＋
は、データバッファ／、２．から与えられる。

そして、５ＦＴＬＤが′Ｌ′のとき、クロック５ＦＴＣ
ＬＫでシフト動作を行い、出力Ｓ。ｔｒｒを発生する。

なお、制御信号ＤＴＧＴが１Ｌ′のときは、入力Ｑ。

〜ＱＩ１５は出力モードに切替えられる。

シフトレジスタＤＲＢの入力ＳＩＮには、シフトレジス
タＤＲＡの出力ｓ、ｏｔｒ’ｒが接続されている。

このシフトレジスタＤＲＢは、ロード信号５ＦＴＬＤが
１Ｈ′のとき、インバータＵ９／による反転出力がクリ
ア端子ＣＬＲへ与えられて、その出力Ｑ。

〜ＱＩＴ１がクリアされる。

そして％　５ＦＴＬＤが′Ｌ′（すなわち端子ＣＬＲが
１Ｈ′）のとき、クロック５ＦＴＣＬＫによってシフト
動作を行う。

なお、ゲート信号ＤＴＧＴは、データバッファ／６６一 コの方向、すなわちシステムバス側から入力する方向で
あるか、あるいはシステムバス側へ出力する方向である
かを制御するゲート信号であり、このゲート信号ＤＴＧ
ＴがシフトレジスタＤＲＡの端子Ｇへ与えられている。

また、ゲート制御信号ＤＧ−Ａは、アドレスｎへの合成
データＤＡの書込みのための信号、ＤＧ−Ｂは、アドレ
ス（ｎ＋／）への合成データＤＢの書込みのための信号
である。

第ココ図は、Ｉ１０コントローラ／３内のシフトコント
ローラＳＣとデータコントローラ７．５−内のシフトレ
ジスタＤＲＡ、　ＤＲＢの動作を示すタイムチャートで
ある。

この第ココ図では、シフト量ｍ　＝　１．の場合につい
て示している。

すでに説明したように、信号５ＦＴＬＤが″Ｈ′になる
と、第２７図のシフトレジスタＤＲＡの入出力Ｑｏ＝Ｑ
＋ｓには、データバッファ／、２からの入力データＤ　
Ｏ”　Ｄ　Ｉｌｌがそれぞれロードされて、第２−図に
示すように与えられる。同時に、シフトレジスタＤＲＢ
はクリアされて、その出力Ｑ。−Ｑｔｗは、第一コ図の
ように、すべて１Ｌルベルにされる。

この場合には、ｍ＝６であるから、シフトコントローラ
ＳＣからの出力５ＦＴＧＴは、６ビツト分のシフト動作
を行う期間だけ、″Ｈ′で入力される。

したがって、入力データＤ。−ＤＩｌｌは、クロック５
ＦＴＣＬＫによってシフトレジスタＤＲＡからＤＲＢの
方向へｔビットたけシフトされ、第１２図に示す状態で
シフト動作が終了する。

すなわち、ＤＲＡのＱ６〜Ｑ１１．にり。−Ｄ、が、Ｄ
ＲＢのＱｏ＝Ｑｉに０１０−ＤＩｌｌが、それぞれセッ
トされ、この状態がアドレスｎおよび（ｎ＋／）への書
込み終了まで保持される。

先の第２０図（１）のＷＴＤＡＴＡの期間ｇが、このよ
うなシフト動作の行われる期間であり、シフト量ｍに対
応して増減される。

次に、スクリーンメモリへの書込みデータを作成する動
作について説明する。

スクリーンメモリ２２からのリードデータＲＤ。

〜ＲＤ、、は、出力セレクタ２３から与えられる。

アドレスｎへの書込み時には、アドレスｎからのリード
データＲＤＯ〜ＲＤｉｌ、が入力され、第１／図のＭＲ
Ａに１／′で設定されたマスク情報ＭＤＡ０〜ＭＤＡ１
６に対応するｍビットのリードデータＲＤｏ−ＲＤｍ　
が、アンドゲート回路ＵＲ１０θ〜ＵＲ／／にで選択さ
れる。

ＭＲＡに１θ′で設定された残りの（／４−ｍ）ビット
に対応するデータは、シフトレジスタＤＲＡの出力Ｑｏ
＝Ｑｔ＋ｔから発生され、アンドゲート回路ＵＤ１００
〜ＵＤ／／！；で選択される。

そして、アンドゲート回路ＵＲ１００〜ＵＲ／／ｊから
のｍビット・分のデータと、アンドゲート回路ＵＤ１０
０−ＵＤ／／３からの（ｌＡ−ｍ）ビット分のデータと
によって、アドレスｎへのライトデータＷＤ、〜ＷＤ、
、が合成される。

このアドレスｎへの書込み時には、先の第２０図１１）
に示されるように、ゲート制御信号ＤＧ−Ａが１Ｌ′に
変化して、第一／図のインバータＵ９２とＵ９４’へ与
えられる。

インバータＵ９，２には、マスクレジスタＭＲＡか　６
９− らのマスク情報ＭＤＡｏ−ＭＤＡいが入力されるアンド
ゲート回路ＩＪｋ１００−ＵＡ／／＆が接続されており
、そのゲートが開かれる。

マスク情報ＭＤＡ０〜Ｍ　Ｄ　Ａ　Ｉｌｌは、先の第１
／図に示したように、シフト量ｍに対応するビットが亀
／１で、入力データＤ。−ＤＩＩＩが書込まれるビット
は１０′で与えられている。

このようなマスク情報ＭＤＡｏ％ＭＤＡ１．が、それぞ
れアンドゲート回路ＵＡ／θ０−ＵＡ／／！；からオア
ゲート回路ＵＧ１００−ＵＧ／／ｊを通って、アンドゲ
ート回路ＵＲ１０θ〜ＵＲ／／！；とインバータＵ／θ
０〜Ｕ／／ｌへ与えられる。

アンドゲート回路ＵＲ１００−ＵＲ／／！；は、リード
データＲＤｏ−ＲＩ）１．を選択するゲート回路で、マ
スク情報Ｍ　Ｄ　Ａ　ｏ　”　Ｍ　Ｄ　Ａ　＊６が′／
′に対応するリードデータＲＤ０〜ＲＤ４だけを選択し
て、ノアゲート回路ＵＮ１００−ＵＮ／／ｇとＵＮユ０
０〜ＵＮコ／Ｓへ与える。

したがって、メモリのアドレスｎからのリードデータＲ
Ｄ０〜ＲＤ、、のうち、書替えられないｍピッ−りＯ− トのリードデータだけが選択され、ノアゲート回路ＵＮ
１０θ〜ＵＮＩ／！；とＵＮ２００’−ＵＮコ／左を介
して、ゲーテッド・インバータＵＩ／θ０〜Ｕ■／／Ｓ
とＵＩ２０θ〜Ｕ１．２／、５−へ入力されることにな
る。

他方、インバータＴＪ１００．Ｕ／／３でそれぞれ反転
されたマスク情報ＭＤＡｏ〜ＭＤＡ＋、Ｉは、シフトレ
ジスタＤＲＡの出力Ｑ。〜Ｑｌ１１を選択するアンドゲ
ート回路ＵＤ１００〜ＵＤ／／、ｔと、シフトレジスタ
ＤＲＢ　　の出力Ｑｏ−Ｑ１ｅを選択するアンドゲート
回路ＵＤＩＯθ〜ＵＩＩ／Ｊへ与えられる。

マスク情報ＭＤＡｏ”ＭＤｊＪｉは、先の第１／図で書
込み位置に対応するビットが％　Ｏｊ＋、シフト量ｍに
対応するビットが′／′であるから、インバータＵ／θ
０〜Ｕ／／３によって書込み位置に対応する１０＃のビ
ットが１７′に反転される。

そのため、書込み位置に対応するアンドゲート回路ＵＤ
１００−ＵＤ／／りとＵＤ２００−ＵＤコ／りが選択さ
れて、そのゲートが開かれる。

アドレスｎへの書込み時には、シフトレジスタＤＲＡに
セットされている入力データＤ。−ＤＩｌ＋が書込まれ
る。そして、先に第、２２図のタイムチャートで説明し
たように、シフト量ｍ（例えば６）だけシフトされた状
態で保持されている。すなわち、マスク情報ＭＤＡｏ％
　ＭＤＡｌ、のＬＳＢ側の１０′に対応する位置が、入
力データＤｏのセット位置になっている。

したがって、シフトレジスタＤＲＡの出力Ｑ０〜Ｑやの
うち、入力データＤ。−Ｄ□、のＱ。側から（／６−ｍ
）ビットがアンドゲート回路ＵＤ／θ０〜ＵＤ／／Ｓに
よって選択され、ノアゲート回路ＵＮ１００〜ＵＮ／／
！ｆ；へ出力される。

ゲート制御信号ＤＧ−Ａは、同時に、インバータＵ９１
Ｉを介してゲーテッド拳インバータＵＩ１０θ〜ＵＩ　
／　／りへも与えられている。

そのため、インバータＵ９１’によって反転された１Ｈ
″の信号ＤＧ−Ａにより、ゲーテッド・インバータＵＩ
１００−ＵＩ／／！ｊ；が有効とされ、ノアゲート回路
ＵＮ１００〜ＵＮＩ／！；の出力が、ゲーテッド拳イン
バータＵＩ１００−ＵＩ／／３を通って、ライトデータ
ＷＤ（１％　ＷＤＩ！＋として出力される。

このような動作により、第１／図のマスクレジスタＭＲ
Ａに１７′でセットされたｍビット分に対応して、リー
ドデータＲＤ０〜ＲＤＩＩＩが％ＭＲＡに１０１でセッ
トされた（／Ａ−ｍ）ビット分に対応して、入力データ
Ｄ０〜ＤＩｌ＋がそれぞれ選択され、アドレスｎへのラ
イトデータＷＤｏ−ＷＤ、Ｉ、が得られる。

これに対して、次のアドレス（ｎ＋／）への書込み時に
は、アドレス（ｎ＋／）からのリードデータＲＤＩ）−
ＲＤ、、が入力され、第１／図のＭＲＢに′／“で設定
されたマスク情報ＭＤＢ０〜ＭＤＢ１．によって、同様
にアンドゲート回路で選択される。この場合には％　（
、／Ａ−ｍ）ビット分に対応するデータが得られる。

残りのｍビット分のデータは、シフトレジスタＤＲＢの
出力Ｑｏ−Ｑｔａからアンドゲート回路ＵＤ、２０θ〜
ＵＤ、２／、！ｔによって選択される。この場合には、
出力Ｑｏ−ＱＴｎのデータが得られる。

このようにして、アンドゲート回路ＵＤ、２θＯ〜ＵＤ
、２／ｊからのｍビット分のデータと、アンドゲート回
路ＵＲ１０θ〜ＵＲ／／、Ｓ−からの（／Ａ−ｍ）７３
− ビット分のデータにより、アドレス（ｎ＋／）へのライ
トデータＷＤ。−’−ＷＤ８．が合成される。

すなわち、アドレスが歩進されて、アドレス（ｎ＋／）
への書込み時になると、ゲート制御信号ＤＧ−Ａが再び
１Ｈ′に戻り、　ＤＧ−Ｂが１Ｌ′に変化する。

この場合には、第２７図のインバータＵ９３とＵ９左の
出力が有効となる。

そのため、インバータＵワ３の反転出力によって、マス
クレジスタＭＲＢからのマスク情報ＭＤ　Ｂ。

〜ＭＤＪｉを選択するアンドゲート回路ＵＢ１００〜Ｕ
Ｂ／／、３”のゲートが開かれる。そして、第１／図ニ
示ｊ、たマスクレジスタＭＲＢからのマスク情報ＭＤ　
Ｂｏ−ＭＤ　Ｂ、、が、オアゲート回路ＵＧ１００〜Ｕ
Ｇ／／りからそれぞ−れ出力される。

アドレス（ｎ＋／）からのリードデータＲＤ０〜ＲＤ、
、は、マスク情報ＭＤ　Ｂ０〜ＭＤＢｔ１１が１７″で
与えられるビットだけが、アンドゲート回路ＵＲ１００
〜ＵＲ／／、５−で選択されて、ノアゲート回路ＵＮ１
００〜ＵＮ、２１５を通り、ゲーテッド・インバータＵ
Ｉ　７１− −〇〇−Ｕ１．２／ｌへ入力される。

また、インバータＵ１００〜Ｕ／１５で反転されたマス
ク情報ＭＤＢ、、−ＭＤＢ、１１によって、第１／図の
ＭＲＢに１０１で設定されたビットに対応するアンドゲ
ート回路ＵＤ／θθ〜ＵＤ／／＆とＵＤλ００〜ＵＤコ
／Ｓが選択される。

アドレス（ｎ＋／）への書込み時には、シフトレジスタ
ＤＴｔ、に・保持された入力データＤ。−ＤＩｌｌが書
込まれる。

シフトレジスタＤＲｎの出力Ｑ。−Ｑｎｔでは、第２２
図のタイムチャートに示されるように、シフトレジスタ
ＤＲＡからシフトされたｍ１７１分の入力データＤｏ”
Ｄ＋＋　（この場合には、ＤＩｌｌ　＝　ＤｏのうちＤ
Ｉｌｌ側からのｍ１７１分）が保持されている。

そして、このシフトされたｍ１７１分に対応するマスク
情報ＭＤＢｏ〜ＭＤＢ、、が、第１／図のように０′で
ある。したがって、インバータＵ／θ０〜Ｕ／／！ｒで
反転されたマスク情報の′／１は、このｍ１７１分だけ
であり、アンドゲート回路ＵＤ２０θ〜ＵＤ、２／Ｓに
よって、シフトレジスタＤＲＢの出力Ｑｏ　＝　Ｑ＋ｇ
のうち、Ｉｎｎピットの出力Ｑ。−Ｑｍ−ｒが選択され
る。

アドレス（ｎ　＋　／　）への書込み時には、インバー
タＵｑ５の出力によって、ゲーテッド・インバータＵＩ
２００〜Ｕ１．２１５が有効とされる。その結果、第１
／図のＭＲＢに示されるようなマスク情報によって、ｎ
〕ビット分の１θ″の位置に対応するデータは、シフト
レジスタＤＲ８の出力Ｑ。〜Ｑｍ−、カラ発生され、残
りの（／乙−ｍ）ビット分の１７″の位置に対応するデ
ータは、メモリ、２２からのリードデータＲＤｍ−ＲＤ
、、で発生されて、アドレス（ｎ十／）へのライトデー
タＷＤｏ−ＷＤ、、が合成される。

以上の特に第グ図から第２２図までを参照しながら、こ
の発明のデータ書込み方法について、一実施例を詳細に
説明した。

すなわち、この発明のデータ書込み方法では、ワード単
位でデータが書込まれ、画素単位のデータが格納される
メモリを有し、ＣＰＵの制御によって、入力デ〜りとそ
のアドレスと書込み命令とを与えてデータの書込みを行
うメモリ装愼へ、（１）第７エリアと第コニリアとから
なり、第１エリアに入力データがセットされるシフトレ
ジスタと、（２）入力データのシフト量を指示するマス
クデータがセットされるマスクレジスタと、（３）入力
される第１のアドレスｎに一定数を加算して例えば（ｎ
＋／）のような第一のアドレスを発生させるアドレス加
算器と、（４）先の（２）のマスクレジスタにセットさ
れたデータの値を判定するマスクデータ判定手段とを設
け、（２）のマスクレジスタにセットされたマスクデー
タに応じて（１）のシフトレジスタにセットされた内容
を第コニリアの方向ヘシフトさせた後、第１エリア部の
データを第１のタイミングでメモリの第１のアドレスに
書込み、（４）のマスクデータ判定手段の出力に応じて
、（１）のシフトレジスタの第コニリア部のデータを第
一のタイミングでメモリの第一のアドレスに書込むか否
かを決定するようにしている。

そして、このように構成することによって、すでに説明
したように、１文字分のデータが２つのアドレスにまた
がって書込まれる、いわゆるシフ７フー トライト動作が７回の書込み命令を与えるだけで可能と
なり、しかも書込まれるデータが半角文字でそのシフト
結果が７つのアドレスに納まってしまうときは、次のア
ドレスへの書込み動作を省略することができるので、書
込み速度を著しく向上することが可能になる。

次に、他の実施例について説明する。

第２３図は、先の第３図に対応する他の文字構成の一例
で、／文字の構成が、２４！Ｘ、２弘（ドツト）のマト
リックスで表現される場合を示す。

この第２３図のように、各ラインｌ−θ〜、２３がコグ
ビットの場合には、先ずｂ−θ〜ｂ＝／、！！−の／６
ビツト（＝／Ｗ）について、先に説明したのと同様の方
法でスクリーンメモリ、２コへ書込み、次にｂ＝／６〜
ｂ＝、２３のｇビット（＝／バイト）について書込めば
よい。

次に１文字間に罫線を引く（書く）場合について説明す
る。

第、２を図は、文字１名１と１鉛′との間に縦罫線が引
かれる状態を示すスクリーンメモリの概念的構７ｇ− 成因である。

この第２を図の場合には、スクリーンメモリ上のアドレ
ス境界からｍ、ビット（ｍ＝０．／、２＋・・・・・・
、１５）だけずれた位置に１幅／ビットの罫線が引かれ
た状態を概念的に示している。

第２ｓ図は、第、２１１図の罫線を引く場合のマスクレ
ジスタＭＲＡの設定例である。

この第、２ｓ図のように、マスクレジスタＭＲＡのＬＳ
Ｂからｍ３ビツトだけすらした位置に、入力データの選
択を指示する′０“を／ビットだけセットする。そして
、このデータ′″０′のビットに対応するように、入力
データについては、図示しないシフトレジスタＤＲＡの
ビットを／＃で与えておけば、他の文字データに影響を
与えることなく、罫線を引くことができる。

また、反対に、第２１Ｉ図のように罫線がすでに設定さ
れている場合に、この罫線だけを消去したいときは、第
２ｓ図と同様に、スクリーンメモリ上の罫線の位置に対
応するビットを′″０′にセットし、入力データの対応
するビットも′０′で与えればよい。このようにすれば
、他の文字データには影響を与えることなく、罫線のみ
の消去が可能である。

なお、マスクレジスタＭＲＡとＭＲＢへのマスク情報の
設定方法としては、先の実施例の他にＲＯＭを使用する
こともできる。

第コ乙図は、ＲＯＭを使用してマスクレジスタＭＲＡと
ＭＲＢヘマスク情報を設定する場合の回路例を示すブロ
ック図である。図面における符号は第１ｇ図と同様であ
り、またＲＯＭは例えば／乙種類のシフト量θ〜／３が
記憶されている固定記憶装置、ＤＬは書込みデータの大
きさを示す情報で、／乙ビット（＝／Ｗ）かｇビット（
＝／バイト）かを指示する。なお、Ｍ、−Ｍ、はシフト
量θ〜／りをコード化したデータである。

この第２Ａ図の回路では、システムバス側から、０〜／
Ｓのｌ６通りのシフト量を指示するシフト情報が％　グ
ビットＭ。−Ｍ３のコード化データでＲＯＭへ与えられ
る。また、書込みデータの大きさを示す情報ＤＬも、Ｒ
ＯＭへ与えられる。

そのため、マスクレジスタＭＲＡとＭＲＢへは、ＲＯＭ
からシフト量に対応したマスク情報がセットされる。

このようなシフト情報Ｍ。〜Ｍ３と情報ＤＬは、書込み
データ、アドレス情報、書込みコマンドに先立って、シ
ステムバス側からＩ／、コントローラ／３へ与えられ、
マスクレジスタＭＲＡとＭＲＢに設定される。

さらに、スクリーンメモリＪ、２へのシフトライト動作
は、先の第１３図と第７４’図に関連して説明したり−
［シキデファイ／ライトサイクルの代りに、スクリーン
メモリのメモリ素子のチップセレクトを行うことによっ
ても可能である。

第コア図は、チップセレクト回路の一例を示す要部ブロ
ック図である。図面において、ＵＮ１００〜ＵＭ／／ｊ
ｔはナントゲート回路、ＭＤ　Ａ０〜ＭＤＡＩ１１はマ
スクレジスタＭＲＡからのマスク情報、ＭＤＢ。

〜ＭＤＪｗはマスクレジスタＭＲＢからのマスク情報、
ＷＥは書込み命令％ＷＥ。〜ＷＥ、、はスクリーンメモ
リ２．２を構成するメモリ素子のチップセレクト化−ｇ
／　− 号を示す。

この第コク図の回路を用いれば、マスクレジスタＭＲＡ
またはＭＲＢの条件によってＷｌにゲートをかけること
ができ、シフトレジスタＤＲＡとＤＲＢでシフトされた
データから、必要なビットのみを書込むことが可能とな
る。

この場合には、第２７図のようなチップセレクト機能を
付加しなければならないが、先の第１グ図のようなり一
１シ宅デフアイ／ライトサイクルでメモリをアクセスす
る必要はない。

次の第２ｇ図（１）と（２）は、シフトレジスタの他の
構成例である。図面において、ＤＲはシフトレジスタ、
ｂｅ”ｂ１５は入力データ、ＸとＹはシフト動作後の第
１と第コのエリア部を示す。

シフトレジスタＤＲとして循環レジスタを使用し、第２
ｇ図（１）のように入力データをセットする。

そして、マスクレジスタにセットされたシフト量に応じ
て、第２３図（２）のようにシフトさせる。

この第、２ｇ図（２）は、先の第２７図のシフトレジス
タＤＲＡとＤＲＢとに相当するから、シフト動作後−ざ
コ− のＸ部のデータ、すなわち入力データｂ。−ｂ、をアド
レスｎへ書込み、Ｙ部のデータ、すなわちｂ１０〜ｂ０
をアドレス（ｎ＋／）へ書込めばよい。

このような循環シフトレジスタＤＲを用いれば、シフト
レジスタを７個だけで構成することが可能となる。

なお、第１図のような構成の装置へ％ＤＭＡコントロー
ラを付加すれば、キャラクタパターンメモリからＣＲＴ
ディスプレイ装置へのＤＭＡ転送によってスクリーンメ
モリにデータを書込むことも可能になる。

以上の実施例では、この発明のデータ書込み方法が最も
効果を発揮するＣＲＴディスプレイ装置について説明し
た。しかし％　ＣＲＴディスプレイ装置の構成や動作は
、第２図の回路に限らす種々の変形が可能である。例え
ば、構成のブロック図、詳細な展開図、タイムチャート
等は、実施例に限らず、他の公知のものでよい。

さらに％　ＣＲＴディスプレイ装置に限らず、画素単位
でイメージ情報が格納され、ワード単位でリート乃イト
されるメモリ装置を備えるプリンタ等にも、実施するこ
とができる。

以上に詳細に説明したとおり、この発明のデータ書込み
方法では、ワード単位でデータが書込まれ、画素単位の
データが格納されるメモリを有し、ＣＰＵの制御によっ
て、入力データとそのアドレスと書込み命令とを与えて
データの書込みを行うメモリ装置へ、（１）第１エリア
と第コニリアとからなり、第１エリアに入力データがセ
ットされるシフトレジスタと、（２）入力データのシフ
ト量を指示するマスクデータがセットされるマスクレジ
スタと、（３）入力される第１のアドレスｎに一定数を
加算して例えば（ｎ＋／）のような第２のアドレスを発
生させるアドレス加算器と、（４）先の（２）のマスク
レジスタにセットされたデータの値を判定するマスクデ
ータ判定手段とを設け、（２）のマスクレジスタにセッ
トされたマスクデータに応じて（１）のシフトレジスタ
にセットされた内容を第コニリアの方向ヘシフトさせた
後、第１エリア部のデータを第１のタイミングでメモリ
の第１のアドレスに書込み、（４）のマスクデータ判定
手段の出力に応じて。

（１）のシフトレジスタの第コニリア部のデータを第コ
のタイミングでメモリの第コのアドレスに書込むか否か
を決定するようにしている。

効　　　果 したがって、この発明のメモリへのデータ書込み方法に
よれば、／文字分のデータが２つのアドレスにまたがっ
て書込まれる。いわゆるシフトライト動作を７回の書込
み命令を与えるだけで実行することが可能となり、しか
も書込まれるデータ、が半角文字でシフト結果が１つの
アドレスに納まってしまうときは、次のアドレスへの書
込み動作を省略することができる。

すなわち、シフトライト動作は、システムバス側からの
７回の書込みコマンドに対して、アドレスｎと（ｎ＋／
）のように−回の書込み動作が行われて、システムバス
側へ終了信号が返送されることになる。そのため、シス
テム側かラミれば、あたかも７つのアドレスへ７つのデ
ータを書込む動作と同じであり、システム側での処理が
簡単で、−ざよ− 書込みスピードが向上される上に、書込まれるデータが
半角文字で、そのシフト結果が７つのアドレスに納まっ
てしまうと判定されたときは、次のアドレスへの書込み
動作を省略して終了信号を返送するので、書込みスピー
ドがさらに速くなる。

特に％　ＣＲＴディスプレイ装置のスクリーンメモリの
場合５時分側方式で書込むとすれば、書込み命令が７回
で２つのアドレスへの書込みが可能になると、書込みの
所要時間は、単にコ分の／ではなくて数分の／から士数
分の／に短縮され、しかも次のアドレスへの書込みが不
要と判定されると、その書込みも省略されるから、書込
みスピードが著しく向上される、等の多くの優れた効果
が得られる。

【図面の簡単な説明】

第１図は従来のオフィスコンピュータのシステム構成を
示すブロック図、第２図はこの発明のデータ書込み方法
を実施するのに好適なＣＲＴディスプレイ装置の内部構
成の一例を示す機能ブロック図、第３図は第２図の装置
において表示読出しｇ６− とＣＲＴコントローラを介さないリーイイト動作とを時
分割方式で行う状態を示すタイムチャート、第弘図は文
字データが／ワード（／Ｗ）を本位としてアドレスされ
るスクリーンメモリ上に書込まれた状態を模型的に示す
メモリ図、第５図は７文字当りのドツトマトリックスを
示す図、第６図は同じく／文字当りのドツトマトリック
スを示す図、第７図はスクリーンメモリのアドレスの配
列を表示画面に対応させて模型的に示す概念的構成図、
第８図はスクリーンメモリ上のダつのアドレス（ｎ−／
）〜（ｎ＋２）と書込まれるデータＡとの対応関係を示
す図、第９図はスクリーンメモリのアドレスｎと（ｎ＋
／）の内容と、入力データＡの内容とを詳細に示す図、
第１Ｏ図は入力データＡがスクリーンメモリ上に書込ま
れた場合におけるアドレスｎと（ｎ＋／）の内容を示す
図。 第１／図はシフトライト動作に使用される２個のそれぞ
れ／Ｗ構成のマスクレジスタと、その内容の一例を示す
図、第７２図は同じくシフトライト動作に使用される直
列接続されたコ個のそれぞれ／Ｗ構成のシフトレジスタ
を示す図、第７３図はこの発明のデータ書込み方法にお
いて、第１／図のマスクレジスタと第１コ図のシフトレ
ジスタとによって、第８図から第１Ｏ図に示したデータ
のシフトライト動作を行う場合のフロー例を示すフロー
チャート、第１１’図はり一１シ主デフアイ／ライトサ
イクルの動作を説明するための一例を示すタイムチャー
ト、第１Ｓ図は半角文字のシフト後の位置がすべてアド
レスｎ内に納まる場合の、スクリーンメモリのアドレス
ｎと（ｎ’＋／）、入力データ、およびマスクレジスタ
との関係を示す図、第１乙図は半角文字のシフト後の位
置がアドレスｎと（ｎ十／）とにまたがる場合のアドレ
スと入力データとマスクレジスタとの関係を示す図、第
７７図はアドレスコントローラの詳細な構成例を示す機
能ブロック図、第１ｇ図はマスクレジスタとシフトコン
トローラの詳細な構成例を示す展開図、第１９図はＩ１
０コントローラの詳細な構成を示す展開図の一例、第２
０図（１）と（２）は第７９図に示されるＩ／、コント
ローラの動作を説明するタイムチャート、第２７図はデ
ータコントローラの詳細な構成例を示す展開ブロック図
、第２２図は１局コントローラ内のシフトコントローラ
とデータコントローラ内のシフトレジスタの動作を示す
タイムチャート、第２３図は先の第Ｓ図に対応する他の
文字構成の一例で、／文字の構成が２弘×コＩＩ（ドツ
ト）のマトリックスで表現される場合、第２ＩＩ図は文
字１名″と１鉛１との間に縦罫線が引かれる状態を示す
スクリーンメモリの概念的構成図。 第一２Ｓ図は第２を図の罫線を引く場合のマスクレジス
タの設定例、第２６図はＲＯＭを使用してマスクレジス
タへマスクデータを設定する場合の回路例を示すブロッ
ク図、第コア図はチップセレクト回路の一例を示す要部
ブロック図、第、２ｇ図（１）ト（２）はシフトレジス
タの他の構成例で、循環レジスタの場合を示す。 図面において、ｔはシステムバス、りはＣＲＴコントロ
ーラ、１０はＲ／ｗコントローラ、／／はアドレスバッ
ファ、／コはデータバッファ、／３はマスクレジスタ内
蔵のＩ／、コントローラ、／り　ｇｑ　− はアドレス加算器を含むアドレスコントローラ、／３は
シフトレジスタ内蔵のデータコントローラ、／６はアド
レスセレクタ、／りはデータセレクタ、７ｇは第１出力
バツフア、／りは第２出カバソフア、二〇はタイミング
コントローラ、−／は基本クロック発振器、２２はスク
リーンメモリ、コ３は出力セレクタ１．２グはＰ／ｓ変
換器１．２．５−はビデオコントローラ、コロは表示ユ
ニットを示し、またＤＲＡとＤＲＢはシフトレジスタ、
ＭＲムトＭＲＢはマスクレジスタを示す。 ９０− オ　８　図 オ　９　図 第１０図 才　１２　　図 神１６図 ｏ　、−Ｎ　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　ｍＣ ！　　ツ １　０　　ＣＩ　　Ｑ−−−−−−００ノ α ○ −〇　Ｎ　−。 ＯΣΣΣΣ

Claims (1)

1. 【特許請求の範囲】 １、　ワード単位でデータが書込まれ、画素単位のデー
   タが格納されるメモリを有し、ＣＰＵの制御によって、
   入力データとそのアドレスと書込み命令とを与えて前記
   メモリへデータの書込みを行うメモリ装置において、第
   １エリアと第コニリアとからなり、第１エリアに入力デ
   ータがセットさね、るシフトレジスタと、入力されるマ
   スクデータがセットされるマスクレジスタと、入力され
   る第１のアドレスに一定数を加算して第コのアドレスを
   発生させるアドレス加算器と、前記マスクレジスタにセ
   ットされたデータの値を判定するマスクデータ判定手段
   とを具備し、前記マスクレジスタヘセットされたデータ
   に応じて前記シフトレジスタの内容を第２エリアの方向
   ヘシフトさせ、前記第１エリア部のデータを第１のタイ
   ミングで前記メモリの第１のアドレスに書込み、前記マ
   スクデータ判定手段の出力に応じて、前記第コニリア部
   のデータを第２のタイミングで前記メモリの第コのアド
   レスに曹込むか否かを決定することを特徴とするメモリ
   へのデータ書込み方法。 ２、特許請求の範囲第１項記載のメモリへのデータ書込
   み方法において、マスクデータを予めマスクレジスタヘ
   セットした後、第１のアドレスと入力データと書込み命
   令とを与えることを特徴とするデータ書込み方法。