JPS59188763A

JPS59188763A - メモリへのデ−タ書込み方法

Info

Publication number: JPS59188763A
Application number: JP58061989A
Authority: JP
Inventors: Yukio Sakano; 坂野　幸男
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1983-04-08
Filing date: 1983-04-08
Publication date: 1984-10-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野この発明は、ＣＲＴやプラズマ等のディスプレイ装置、
あるいはプリンタ等で使用されるスクリーンメモリ、す
なわち画素単位のデータが格納されるデータメモリへの
データ書込み方法に係り、特にワード単位でデータの書
込みが行われ、パターンデータが２つのアドレスにまた
がって書込まれる、いわゆる、シフトライト動作を必要
とする場合でも、データの書込み速度を極めて高速化し
。

シカモソフトウエアの負担も軽減させて、システムの効
率化を可能にしたメモリへのデータ書込み方法に関する
。

従来技術オフィスコンピュータ、ワードプロセッサ、パーソナル
コンピュータその他のデータ処理装置では、ＣＲＴやプ
ラズマ等のディスプレイ装置が使用されており、また出
力装置として、ワイヤドツト式インパクトプリンタ、イ
ンクジェットプリンタ、レーザービーム等の電子写真式
プリンタ等の各ｉブｌＪンタも設けられている。

これらのディスプレイ装置やプリンタには、入出力デー
タを処理するためにデータメモリが設けられている。

第１図は、従来のオフィスコンピュータのシステム構成
を示すブロック図である。図面において。

／はＣＰＵ、Ｊは内部メモリ、３は外部メモリ、ダはキ
ーボード、左はＣＲＴディスプレイ装置、乙はプリンタ
、りはキャラクタパターンメモリ、ｇはシステムバスを
示す。

オフィスコンピュータ等のデータ処理システムでは、Ｃ
ＲＴディスプレイ装置Ｓやキーポードグ。

プリンタ６、フロッピーディスク等の外部メモリ３等が
、システムバスｇによってＣＰＵ／に接続されている。

そして、このＣＰＵ／によって、これらの各部が制御さ
れる。

オペレータは、キーポードグから入力されるデータや、
外部メモリ３に格納されているデータを処理する場合、
ＣＲＴディスプレイ装置９の表示画面を見ながら、必要
な操作を行う。

この場合に１文字や図形の表示、あるいはプリントの品
質を向上させるためには、画素単位でデータを処理する
ことが必要であり、従来の文字コード形式の処理方式に
比較して、桁違いに大容量のメモリが使用される。

このような大容量のデータメモリに対するデータのリー
的イト動作は、ＣＰＵ等のソフトウェアで制御されてい
る。

しかし、ソノトウエアにおける処理時間が長いので、書
込み速度が低下するという不都合がある。

その上１表示品質や印字品質を向上させるためには、文
字の間隔すなわちスペースを変化させて、７行に適当な
間隔で配置させる必要があり、データのシフト処理も要
求される。このシフト処理では、ワード単位で処理され
るデータは、シフト後に２つのアドレスにまたがって書
込まれる場合が殆んどである。

この場合には、ソフトウェアの負担がさらに増加し、処
理速度が一段と低下する。

そこで、このようなシフト処理を伴うデータの書込み速
度を向上させるために、ソフトウェアとハードウェアと
に機能を分担させる方法が提案されている（昭和！ｒ７
年Ｓ月６日出願の「ビット・イメージ・メモリ処理方式
」の特許出願）。

この方法では、マスクレジスタやシフトレジスタをハー
ドウェアで構成し、その制御をソフトウェアに分担させ
ることにより、シフトデータをマスク処理してメモリへ
書込み、さらにシフトアウトされたデータについて同様
な処理を行うという。

合計２回のサイクルで２つのアドレスへ書込ムようにし
ている。

このように、１回のサイクルを必要とする方法では、そ
の分だけソフトウェアの処理時間がかかる。

また、データのシフト動作をハードウェアで行い、マス
ク動作や隣りのデータとの関係の制御はソフトウェアで
行う方法もある。

しかし、この方法でも、ソフトウェアの負担は余り減少
されず、書込み速度の向トには限界がある。

目　　　　　的そこで、この発明のメモリへのデータ書込み方法では、
従来ソフトウェアでその多くの処理を行っていたシフト
動作を伴うデータの書込み動作を、できる限りハードウ
ェアに分担させることによって、ソフトウェアの負担を
軽減させて処理時間の短縮を計るとともに、データの書
込み速度を向上させて、システム全体の効率化を実現す
ることを目的とする。

構成そのために、この発明のデータ書込み方法においては、
入力データとそのアドレスと書込み命令とを与えてメモ
リへ書込み、アドレスと読出し命令とを与えて格納され
たデータの読出しを行うメモリ装置へ、（１）第１エリ
アと第ユニリアとからなり、入力データがセットされる
シフトレジスタと、（２）入力データのシフト量を指示
するマスクデータが入力されるマスクレジスタと、（３
）入力される第１のアドレスｎに一定数を加算して例え
ば（ｎ十／）のような第一のアドレスを発生させるアド
レス加算器とを設け、（２）のマスクレジスタにセット
されたマスクデータに応じて（１）のシフトレジスタに
セットされた入力データを第コニリアの方向ヘシフトさ
せた後、メモ、りの第１のアドレスに格納されているデ
ータを読出して、この読出されたデータと（１）のシフ
トレジスタの第１エリア部のデータとから（２）のマス
クレジスタにセットされたシフト量に対応する第１の書
込みデータを作成し、このようにして作成された第１の
書込みデータを第１のタイミングでメモリの第１のアド
レスへ書込み、メモリの第一のアドレスに格納されてい
るデータを読出して、この読出されたデータと（１）の
シフトレジスタの第コニリア部のデータとから（２）の
マスクレジスタにセットされたシフト量に対応する第一
の書込みデータを作成し、このようにして作成された第
一の書込みデータを第二のタイミングでメモリの第二の
アドレスへ書込むようにしている。

そのため、Ωつのアドレスにまたがった／文字分のデー
タの新たな書込みあるいは書替え時にも、それぞれのア
ドレスのメモリエリアの書替えを要しないデータについ
ては、読出しと再書込みとが行われて、元どおりのエリ
アに再び格納されることになり、データの新たな書込み
あるいは書替えによって、何の影響も受けない。

その上、このようなシフトライト動作は、システムバス
側からの７回の書込み要求（ＭＷＴＣ）に対して、アド
レスｎと（ｎ＋／）のように−回の書込みを行い、シス
テムバス側へ終了信号（ＭＲＤＹ　）を返送して終了す
る。すなわち、ａつのアドレスにまたがったメモリエリ
アへの入力データの書込み動作は、７回の書込み命令だ
けで可能になる。

第２図は、この発明のデータ書込み方法を実施するのに
好適なＣＲＴディスプレイ装置の内部構成の一例を示す
機能ブロック図で、第１図のＣＲＴディスプレイ装置と
して使用されるものである。

図面において、ｇはシステムバスで、ｇＡはそのアドレ
スバス、ｇＢはデータバス、ｇＣはコントロールバス、
ワハＣＲＴコントローラ、／（ＮｉＲ／Ｗ（読み書き）
コントローラ、／／はアドレスバッファ、／コは双方向
性のデータバッファ、／３はマスクレジスタ内蔵のＩ／
、コントローラ、／ダはアドレス加算器を含むアドレス
コントローラ、１５はシフトレジスタ内蔵のデータコン
トローラ、／６はアドレスコントローラ／グからのアド
レスとＣＲＴコントローラワからのアドレスとのセレク
トおよびローアドレス・カラムアドレスのセレクトを行
いスクリーンメモリュコヘアドレスを与えるアドレスセ
レクタ、／７はデータコントローラ／左からのデータと
ＣＲＴコントローラヮからのデータをセレクトしてスク
リーンメモリュッへデータを与えるデータセレクタ、７
ｇは出力セレクタ、２３からの出力をＣＲＴコントロー
ラ９へ与える第１出力バツフア、／ｑは出力セレクタ２
３からの出力をデータバッファ／ユヘ与える第コ出カバ
ツファ１．２０は各ブロックへ必要なりロック信号とタ
イミング信号とを供給するタイミングコントローラ、コ
／は基本クロック発振器１．２コはスクリーンメモリで
、Ｊ、２Ａはその第１ブレーン、２２Ｂは第二ブレー２
％２３は一つのメモリブレ−ンＪｕＡと２．２Ｂの出力
の中から１つをセレクトして出力する出力セレクタ、２
りはスクリーンメモリ２．２からの表示読出しデータを
Ｐ／ｓ（並列／直列）変換するＰ／ｓ変換器１．２９は
表示ユニット２乙へビデオ信号や同期信号を与えるビデ
オコントローラ、λ乙は表示ユニットを示す。

ＣＲＴコントローラ９は、第１に、アドレスバッファ／
／とデ、−タバツファ／２とＩ局コントローラ／３とか
ら与えられる情報に基づいて、スクリーンメモリ２．２
の各ブレーン２２にと、２２Ｂへのデータのリードおよ
びライト動作を行う。第スに、表示のために、同期信号
に同期してスクリーンメモリ、２ユのプレー″／２２に
、、２２Ｂからデータを読出すためのアドレスを順次発
生する動作、いわゆる表示読出し動作を行う。第３に、
表示ユニット、２．４を走査するための水平同期信号、
垂直同期信号等の同期信号を発生する。

スクリーンメモリ２．２は、ダイナミックＲＡＭで構成
され、画素単位の表示データを格納するメモリで、７画
面分以上の記憶容量を有している。

そのため、キャラクタコードで処理する場合のデータメ
モリに比べて、７０〜２０倍の大容量を有している。第
２図の場合には、第１ブレーンーーＡと第ツブレーン２
２’Ｂの一つのブレーンで構成されているが、このブレ
ーン数は、さらに増加することも可能である。

第２図の回路の動作は、大別して、表示動作と、ＣＲＴ
コントローラヲを介するＲ／、動作、およびＣＲＴコン
トローラ９を介さない髪短動作、の３つに分けられる。

〔１〕　表示動作／）　　ＣＲＴコントローラヲからアドレスセレクタ／
乙へ表示読出しのためのアドレスが、同期信号に同期し
て、すなわちラスターに同期して与えられる。

ユ）　　アドレスセレクタ／乙は、上記アドレスをル短
コントローラ１０からのタイミング信号でラッチする。

３）　　次ｌこ、アドレスセレクタ／乙は、ル鵠コント
ローラ／θからのアドレスセレクト信号によって、上記
アドレスをスクリーンメモＩＪ　２ユへ与える。この間
に、駒コントローラ１０からのタイミング信号で、ロー
アドレス、カラムアドレスのセレクトも行われる。

＋）　　Ｒ／ｗコントローラ１０は、表示読出しに必要
なメモリ制御信号、この場合にはＲＡＳ。

ＣＡＳをスクリーンメモリ２２へ与える。

５）　スクリーンメモリ、２ユは、指定されたアドレス
に格納されているデータを出力する。

６）　スクリーンメモリ２ユからの出力データは、−変
換器２ダ内で一旦ラッチされた後、並夕糧列変換され、
シリアル信号としてビデオコントローラＪ＆へ与えられ
る。

７）　　ビデオコントローラｕ５へは、ＣＲＴコントロ
ーラクから水平同期信号、垂直同期信号、ブランク信号
等が入力されており、これらの信号とＰ／Ｓ変換器、２
ダからの表示データとが。

工ろコントローラ／３からの制御情報およびタイミング
コントローラ二〇からのタイミング信号により制御され
て、ビデオ信号、水平同期信号、垂直同期信号として表
示ユニットコ乙へ送出され、画面上に表示される。

（２）ＣＲＴコントローラを介するＩＪ−−イト動作この第２図の回路では１通常のＲ／ｗ動作の他に、もつ
と複雑なリー誓デフアイ／ライト動作も可能であり、リ
ード動作やライト動作も含まれている。そこで、ここで
は、このリー誓デフアイ／ライト動作について説明する
。

ＩＪ　−Ｙ７％デフアイ／ライト動作とは、システムバ
スカラあるコマンド、例えばアドレスＡへ、現在のデー
タＢと新しく指定するデータＣとをオア処理して書込め
という要求を受けて、そのコマンドに対応するデータを
演算処理後に書込む動作である。

なお、このＣＲＴコントローラを介するＲ／。

動作は、表示装置のブランク期間中にのみ行うようにし
ている。

／）　コマンドを受けると、ＣＲＴコントローラヲは、
まずアドレスを発生し、そのアドレスがアドレスセレク
タ／６ヘラツチされる。

コ）　まそ、ＣＲＴコントローラヲは、リーＦシ宅テフ
ァイ／ライト動作であることを指示する情報をルＷコン
トローラ１０へ出力する。

３）　　アドレスセレクタ／乙は、Ｒ廁コントローラ１
０からのアドレスセレクト信号により、上記アドレスを
スクリーンメモリ２コへ与よる。この間に、ローアドレ
ス、カラムアドレスのセレクトも行われる。

り）Ｒ／ｗコントローラ１０は、読出しに必要な制御信
号ＲＡＳ％　ＣＡＳをスクリーンメモリ２ユへ与える。

５）　スクリーンメモリ２ユは、指定されたアドレスの
データを出力セレクタ、２３へ出力する。

６）　出力セレクタユ３は、スクリーンメモリコλの出
力データのうち、Ｉ／、コントローラ／３からのブレー
ンセレクト信号に基づいて、いずれか一方のブレーンの
出力をセレクトして出力する。

ワ）　出力セレクタコ３からの出力データは、ＣＲＴコ
ントローラ９からのラッチタイミングで、第１出力バツ
フア／ｇにラッチされる。

ｇ）ＣＲＴコントローラ９は、アドレス・データバス（
ＡＩ）、、〜、５）の方向をＣＲＴコントローラワへ入
力するモードに切換え、第１出力バツフア／ｇのデータ
をＣＲＴコントローラワ内に取込む。

？）　　ＣＲＴコントローラワは、コマンドに従って、
新規書換えやデータ反転等の修正を内部で行い、その結
果としての新しいデータを再びアドレス・データバス（
ＡＤｏ〜１．）へ出力する。なお、この時点では、アド
レス・データバスの方向は、出力するモードに切換えら
れている。

／の　ＣＲＴコントローラワからの出力データは、デー
タセレクタ／クヘ与えられる。データセレクタ／７では
、Ｉ１０コントローラ／３からのセレクト信号によって
、ＣＲＴコントローチ９からのデータがセレクトされ、
スクリーンメモリ２２へ与えられる。

／／）　　スクリーンメモリ２２へＧｔ、　”／ｗコン
トローラ／θから書込みに必要な制御信号ＷＥが与△ えられ、新しいデータが前記のアドレスへ書込まれる。

（３：ｌ　　ＣＲＴコントローラを介さない’ＪＦ／、
；イト動作（３−１）　　リード動作の場合／）　　システムバスからＩ７．コントロー・う／３へ
の指令によって、ＣＲＴコントローラ９を介さない読出
しモードが設定され、彫贅コントローラ１０へも、その
情報が与えられる。

、２）　　アドレスセレクタ／乙では　Ｉｑコントロー
ラ／３と％コントローラ１０を介して与えられるアドレ
スセレクト信号により、アドレス７　Ｎ＋スｇＡ→アド
レスノマツファ／／→アドレスコントローラ／ｌで与え
られるアドレスをセレクトし、スクリーンメモリ、２ユ
へ与える。この場合（こも、髪贅コントローラ１０から
のタイミング信号で、ローアドレス、カラムアドレスの
セレクトが行われる。

３）Ｒ／ｗコントローラ１０から、読出しに必要な制御
信号ＲＡＳ％　ＣＡＳがスクリーンメモリ２．２へ与え
られる。

”）　　ス’ｙ’）−ンメモリＪ、２から、上記アドレ
スのデータが出力セレクタコ３へ出力される。

次に、このデータは、Ｒ／Ｗコントローラ／θからのタ
イミング信号で、第１出力バツフア／９にランチされる
。

り）　双方向性のデータバッファ／２は、Ｉ１０コント
ローラ／３からの信号によってシステムバス側へ出力す
るモードに設定されており、第１出力バツフア／９のデ
ータ、すなわちリードデータがシステムバスへ出力され
る。

（３−２）　　ライト動作の場合／）　　システムバスから■面コントローラ／３への指
令によって、ＣＲＴコントローラデを介さない書込みモ
ードが設定され、騒コントローラ１０へも、その情報が
与えられる。

２）　書込みアドレスは、先の（３−１）の２）の読出
しアドレスの場合と同様の方法で、スクリーンメモリ２
コへ与えられる。

３）　書込まれるデータは、システムバスの７’−タバ
スｇＢ→データバッファ／２→データコントローラ／！
ｒの経路で、データセレクタ／７へ与えられる。この場
合には、データバッファ／ユの方向は、工、４コントロ
ーラ／３によって、データコントローラ／左側へ出力す
るモードに切換えられている。

り）　　データセレクタ／７では、Ｉ１０コントローラ
／３からのセレクト信号により、データコントローラ／
りからのデータがセレクトされて、スクリーンメモリ２
コへ与えられる。

汐）ル蓄コントローラ１０からの書込みに必要な制御信
号Ｗ１がスクリーンメモＩＪ　２λへ与えられ、前記ア
ドレスにデータが書込まれる。

（３−３）　　シフトライト動作の場合この動作も、Ｃ
ＲＴコントローラヲを介さないライト動作の１つである
が、前の（３−２）との違いは、予ぬ設定されたマスク
レジスタの内容に基づいて、書込みのための入力データ
が、データコントローラｌＳ内のシフトレジスタにより
一定量だけシフトされた後に、このシフトされたデータ
と、スクリーンメモリ、２２から読出したリードデータ
とにマスクレジスタの内容に応じたゲート条件を与えて
新しい合成データとし、この新しい合成データをスクリ
ーンメモリ２ユへ書込む動作を行う点にある。

このシフトライト動作が、この発明のデータ書込み方法
で対象とする動作であり、この点については、後に詳し
く説明する。

以上の〔１〕〜〔３〕がスクリーンメモリ２コをアクセ
スする動作の種類であるが、第１図の装置では、スクリ
ーンメモリ２２としてダイナミックＲＡＭを使用してい
るので、その他に、リフレッシュのためのメモリアクセ
スも行われる。

この第２図の装置では、リフレッシュ動作を除いた他の
メモリアクセスは、次のような規制条件に基づいて行っ
ている。

／）　　ＣＲＴコントローラタを介する駒動作は、ブラ
ンク期間中だけ行う。

２）ＣＲＴコントローラデを介さない〜蓄動作は、表示
期間中およびブランク期間中に行う。

３）　ブランク期間中における上記／）と２）の動作の
優先順位は、先にメモリアクセスをした方の動作が優先
する。この場合に、システムバス側のソフトウェアで、
この／）とツ）の動作が同時に発生しないように管理し
ている。

弘）　表示読出しく表示動作のためのメモリアクセス）
とＣＲＴコントローラ９を介さないＲ／Ｗ動作は１時分
割的に行う。その割合は、表示読出しコ回に対して、Ｃ
ＲＴコントローラタを介さない駒動作／回である。

なお、当然のことであるが、ＣＲＴコントローラを介さ
ないＲ／ｗ動作は、常に連続的に発生するとは限らず、
システムバス側からリードまたはライト要求があった場
合にのみ行われ、この場合のＲ／ｗ動作が、表示読出し
に対して時分割的に行われるものである。

第３図は、第二図の装置において、表示読出しとＣＲＴ
コントローラを介さないリーイイト動作とを時分割方式
で行う状態を示すタイムチャートである。

図面における信号波形について述べると、／）　　ＣＬ
Ｋは、ＣＲＴコントローラ９ヘタイミングコントローラ
２０から与えられるクロック信号である。

２）９　（７）　ＡＤｏ〜１６は、第一図のアドレス・
データバス（ＡＤｏ−ｓｉ）に対応して２す１表示読出
しのためのメモリアドレス、すなわちディスプレイアド
レスＤＡＤがコｎ、コｎ十／、コｎ十コ、・・・−・・
と順次進んで行くことを示す。

７つのアドレス、例えばＤ　Ａ　Ｄ　２　ｎは１表示画
面上における／ラスター上に並んだ／乙“個のドツトに
対応し、クロック信号ＣＬＫのコ個毎に、アドレスＤＡ
Ｄが歩進される。

すなわち、ユクロック信号ＣＬＫが／アドレスＤＡＤに
対応しており、／６ビツト（＝／ワード）ずつ表示デー
タが出力される。

３）９のＲＡＳは、ＣＲＴコントローラヮから、駒コン
トローラ１０およびタイミングコントローラ２０へ与え
られる信号で、スクリーンメモリ、２２に対する駒制御
の他に、ＡＤ０〜．、をラッチするタイミング信号とし
ても用いられる。

ｌＩ）／６のＡＤＲＬＡＴＣＨは、アドレスセレクク／
ｌの内部に設けられたラッチ回路の信号で、ＣＲＴコン
トローラワの出力ＡＤＯ〜１．を３）ノＲＡＳの立下り
のタイミングでランチした信号を示す。

左）　／乙のＡＤＲ５ＥＬＥＣＴは、ＣＲＴコントロー
ラ９からのアドレスかアドレスコントローラ／ダからの
アドレスかをセレクトするアドレスセレクト信号で、タ
イミングコントローラ２０で発生され、アドレスセレク
タ／乙とＩ１０コントローラ／３へ与えられる。

この第３図では、′Ｄ！Ｓｐ″で示される期間、すなわ
ちレベル１Ｈ′がＣＲＴコントローラワからのアドレス
の選択期間で、”’／ｗ’で示される期間、すなわちレ
ベル１Ｌ″がアドレスコントローラ／グからのアドレス
の選択期間を示している。

ｔ’）ｉｏのＲＡＳは、スクリーンメモリ２２へ与えら
れるリーイイトのための制御信号で、タイミングコント
ローラ、２０からのタイミング信号に基づいて、を蓄コ
ントローラ１０で発生される。

このＲＡＳで、Ｄｉｓｐ　　、２ｎ　、　Ｄｉｓｐ　　
、２ｎ　＋／、・・・・・・は表示読出しのためのメモ
リアクセス、Ｒ／、はリードまたはライト動作のための
メモリアクセスである。

７）１０のＣＡＳも、前の６）１０のＲＡＳと同様のＩ
Ｊ−Ｇイトのための制御信号である。

上の６）１０のＲＡＳおよびそれと対をなす７）／θの
ＣＡＳは、メモリアクセスと考えることもできる。とい
うのは、ＲＡＳとＣＸ１、およびアドレス情報を与える
ことによって、メモリ２−２からデータを読出すことが
でき、さらにライトイネーブル信号ＷＥも与えれば、メ
モリ２コヘデータを書込むこともできるからである。

ｇ）　、１２のＤＯＵＴは、スクリーンメモリココの読
出しデータであり、アドレス、ＲＡＳ、ＣＡｓが与えら
れると、そのアドレスのデータが出力される。

この図で、ユｎ、、２ｎ＋／、ツｎ＋２．・・−・・・
と、ｍ、ｍ−１−／、ｍ＋Ｊ、・・・・−・は、それぞ
れのアドレスのデータ出力期間を示す。なお、”／ｗ動
作でのアドレスｍ、ｍ＋／、−ｍ＋２は、先に説明した
ように、必すしもここに示すように７つずつ歩進される
アドレスである必要はないが、便宜上連続する場合を示
す。

９）　　Ｄｉ　ｓｐ　　ＤＡＴＡ　　ＬＡＴＣＨは、ス
クリーンメモＩＪ　ｕ　２からの表示読出しデータが、
Ｐ４変換器、２４を内のバッファにラッチされたデータ
を示す。

このラッチタイミングは、駒コントローラ１０からＰ／
ｓ変換器、２グへ与えられる。

１０）　Ｐ−＋Ｓ変換Ｄｉｓｐは、９）のＤＡＴＡ　Ｉ
、ＡＴＣＨのデータがＰ／ｓ変換され、ビデオコントロ
ーラ、２汐を介して表示ユニット、２乙へ表示されるタ
イミングを示している。

この第３図に示されるように、Ｐ４変換器Ｊ＋やビデオ
コントローラ、２＆等の内部に才ける処理−制御のため
に、上のコ）のＡＤｏ〜１５でＣＲＴコントローラ９に
よりアドレスされたデータは、コワード（＝３２ドツト
）分だけ時間的にシフトされて表示される。

／／）　　ＲＤＤＴＬＴは％　駒動作のうちのＲ動作、
すなわちリード動作の場合に５メモリ出力のラッチタイ
ミングを与えるタイミング信号である。

／ユ）／θのＷ「は、Ｒ／、動作中のライト動作時に、
このタイミング（Ｗ）でＲ／ｗコントローラ１０から発
生されるメモリ制御信号で、入力データの書込みタイミ
ングを示す。

／３）ＱＡ〜／ｊｒ）　　ＱＤは、クロック信号である
。

この第３図のタイムチャートでは、表示読出し２回に対
して；リーシライト動作が７回の割合の時分割でメモリ
アクセスしている。

その理由は、スクリーンメモリの性能上、メモリアクセ
スまたはそのサイクルタイムに一定時間以上を必要とす
るからであり、もし、メモリが高速であれば、このよう
な表示読出し一回に対してＩＪ　−Ｖ１５イトを７回と
しないで、表示読出し７回に対してり−いイトを７回と
することも可能である。

しかし、メモリのコストの観点からは、そのような高速
のメモリを使用することは望ましくないこと、およびＣ
ＲＴディスプレイの走査が高速のため、表示読出しのサ
イクルも速くなり、これに対応できる性能のメモリも現
段階では少ないので、第３図で説明したような２回の表
示読出しに対して、７回のリーメイト動作を割描てる方
式が実用的である。この程度のメモリであれば、コスト
的にも性能的にも好適なメモリを容易に選択することが
できる。

なお、乙）の７０のＲＡＳで、Ｄｉｓｐ　２ｎとＤｉｓ
ｐ、ｉｎ＋／、すなわち偶数番目と奇数番目とでは、／
）のＣＩ、にや２）の９のＡＤｏ□、に対する発生タイ
ミングが異なっている。これは、メモリの速度に好適な
タイミングでアクセスするためであり、そのタイミング
はタイミングコントローラ２０によって管理されている
。

以上のような動作によって、表示読出しとＣＲＴコント
ローラを介さないり−いイト動作とが時分割方式で行わ
れる。

この場合に、ＣＲＴコントローラを介さないＲ／Ｗ動作
は、表示期間中に限らず、ブランク期間中にも行える。

これに対して、ＣＲＴコントローラを介する駒動作は、
ブランク期間中たけ行われる。

そこで、ブランク期間中には、ＣＲＴコントローラを介
するル蓄動作とＣＲＴコントローラを介さない”／ｗ動
作とがタイミング的に競合しない、すなわち殆んど同時
に発生することがないように、システム側でチェックす
る。例えば、システム側でＣＲＴコントローラのステー
タスを監視し、ＣＲＴコントローラが”／ｗ動作中でな
ければ、ＣＲＴコントローラを介さないも今ｌ要求を第
２図のＣＲＴディスプレイ装置へ送出するようにしてい
る。

しかし、このようなチェックを行わないときや、システ
ム側のエラー等によって、両者の競合が発生した場合に
は、時間的に先に動作に入った方を優先させる方式も可
能である。

すなわち、ＣＲＴコントローラを介する”／ｗ動作中に
、ＣＲＴコントローラを介さないＲ／ｗ要求があったと
ぎｑ％　ＣＲＴコントローラを介する方の動作が終了す
るまで待たせた後、ＣＲＴコントローラを介さない駒動
作を行う。逆に、ＣＲＴコントローラを介さないＲ／ｗ
動作中に、ＣＲＴコントローラからＲ／、動作の要求が
あったときは、ＣＲＴコントローラを介さないＲ／ｗ動
作をそのまま続行させ、ＣＲＴコントローラからの要求
は無効とする。ここで、無効とは、ＣＲＴコントローラ
自体は、あたかもＲ脂動作を行ったかのように動作して
も、メモリアクセスをしないようにして、駒要求を無効
にすることである。これらの制御は、工んコントローラ
／３とタイミングコントローラユ０とＲ／ｗコントロー
ラ１０とで行われる。

なお、以上の説明では、動作原理を理解しやすいように
、常に表示読出し一回に対して、ＣＲＴコントローラを
介さないリードまたはライト動作が７回の割合で発生す
る場合について示している。

しかし、実際には、リードまたはライト動作は、システ
ムバス側からリードまたはライトの要求があった場合に
のみ、それに対応して第３図に示したタイミングで行わ
れる。リードまたはライト動作の要求、およびそれに対
するディスプレイ装置側のＬ’　ティー／［シイ−の応
答は、コントロールバスｇＣとＩ／１０コントローラ／
３との信号授受によって行われる。

この場合に、システムバス側の動作サイクル、例えばマ
イクロプロセッサのマシンサイクルと、第２図に示した
回路の動作サイクル、例えば表示読出しサイクルとは、
全く独立に非同期での動作が可能である。

このように、第２図のＣＲＴディスプレイ装置では、表
示読出しのサイクルをシステム側のマシンサイクルと全
く独立に設定することが可能であリ、それぞれ非同期で
動作させることができる。

そのため、それぞれの装置は、最適の状態に設計するこ
とが可能となり、システム全体の効率も向上される。

そして５すでに説明したように、この発明のデータ書込
み方法は、この第Ω図の装置のＣＲＴコントローラを介
さないリーイイト動作を使用しても、なおユ回、の書込
み命令を必要とする、シフトライト動作を７回の命令で
実行できるようにして、システムの効率をさらに向上さ
せることを目的とする。すなわち、ワード単位でデータ
か書込まれ１画素単位のデータが格納されるスクリーン
メモリのλつのアドレスにまたがって、／文字分のデー
タを書込む動作、いわゆるシフトライト動作では、一般
ζこコ回の書込みを行うことか必要であり、書込み命令
も２回与えるので、システム側の負和も、単にユ倍では
なく著しく増加する。

この発明のデータ書込み方法では、このようなシフトラ
イト動作を７回の書込み命令で実行できるようにすると
ともに、書替えを必要としないデータについては、読出
しと書込みとによって、元どおりの位置にそのまま保持
されるように制御している。

説明の順序として、まず、／文字分のデータをメモリの
コつのアドレスに才たがって書込む、シフトライト動作
について説明する。

第り図は、文字データが／ワード（／Ｗ）を単位として
アドレスされたスクリーンメモリ上に書込まれた状態を
模型的に示すメモリ図である。図面において、ｎ　、ｎ
＋　／、ｎ＋、２．・−・・・・はアドレスを示す。

第５図は、／文字画りのドツトマトリックスを示し、／
乙（列）Ｘ／Ａ　（行）で／文字を構成する場合である
。図面において、ｌ−０，／、２゜・・・−・、／３は
それぞれ／乙ビットー／Ｗの行を示す。

この第左図が／文字を構成し、例えば第７図の１株′に
相当する。

この第３図のように、／文字が／Ｗ（＝／４ビット）の
幅を有し、スクリーンメモリが／Ｗ−／アドレス構成の
とき、文字間に例えばユビット分だけスペースを確保し
てデータを書込むと、第７図のように、７つの文字が隣
り合うΩつのアドレスにまたがってしまう、という場合
が極めて多くなる。

次の第６図は、同じく／文字画りのドツトマトリックス
を示し、ｇ（列）ｘ／６（行）で／文字を構成する場合
である。

漢字等は、一般に第５図のように／４Ｘ／Ａのマトリッ
クスで構成されるのに対して、数字やアルファベット、
記号等は、この第６図のように、ｇ×／乙のマトリック
スで構成される。この第６図のような場合が、いわゆる
半角文字と呼ばれる。

この第６図のような半角文字が混っている場合にも、第
り図の／文字が隣り合うａつのアドレスにまたがって書
込才れるというケースが生じる。

第７図は、スクリーンメモリのアドレスの配列を表示画
面に対応させて模型的屹示す概念的構成図である。

この第７図では、／行目のアドレスが、０．／、２．・
・・・・・、Ｐ−／、Ｐのように与えられ、以下の各行
には、図示のようなアドレスが与えられることを概念的
に示すものである。

そして、７つのアドレス内には、／乙ビ゛ント（／Ｗ）
すなわち、表示画面上に７４ドツトで表示される画素デ
ータが格納される。

例えば、第３図の／行目１＝０の／Ｗが、第７図のθ番
地に書込まれるとすれば、第Ｓ図の１行目（ｌ二θ〜／
Ｓ）の／Ｗは、第７図の（ｌＰ＋／）十θ番地（ただし
１ｌ＝０〜１５）に書込まれることによって、／文字分
のデータの書込みが終了する。すなわち、力左図の／文
字のデータを書込むためには、メモリの７Ａ行分のエリ
アを使用し、それぞれのアドレスへの書込み命令を与え
ることが必要となる。このような７６回の書込み動作に
よって、第５図の／文字を第７図のスクリーンメモリ上
に書込むことができる。

ところが、第７図のように、λつのアドレスにまたがっ
て／文字分のデータを書込む場合には。

コ倍のメモリエリアとなるので、このような動作をコ回
繰返えすことが必要となる。

すなわち、第７図の例で説明すれば、／Ｗ（＝７６ビツ
ト）構成のアドレスθ〜’（１５Ｐ＋／）十θ′と、隣
りのアドレス／〜’（／、５−Ｐ＋／　）　＋　／’の
それぞれ／乙行分のエリアが使用され、３２（ビット）
×／乙（行）のうちの／乙（ビット）×７６（行）に／
文字分のデータが書込まれることになる。

このように、２つのアドレスにまたがって／文字分のデ
ータを書込む、いわゆるシフトライト動作は、その書込
み動作が多くなり、制御も複雑化する。例えば、／文字
が／６（ピッ））Ｘ／Ａ（行）構成の場合には、／乙ビ
ット（−７ｗ）単位で書込んでも、／６（回）　ｘ　２
＝３．２回の書込み動作を必要とする。

この発明のメモリへのデータ書込み方法では、このよう
な／Ｗ単位で入力される文字データの２つのアドレスに
才たがるシフトライト動作を、７回の書込み命令で実行
し、／文字分のデータの書込みを／６回の動作で完了で
きるようにしている。

次に、この発明のデータ書込み方法によって。

入力された／ＷのデータＡをスクリーンメモリ上のアド
レス境界からｍビット分だけずれた位置、すなわちアド
レスｎと（ｎ＋／）とにまたカッチ書込む場合の動作に
ついて説明する。

第を図は、スクリーンメモリ上のグつのアドレス（ｎ−
／）〜（ｎ＋コ）と書込まれるデータＡとの対応関係を
示す図である。図面において５ｍはシフトされるビット
量すなわちシフト量を示し、ｍ　＝　Ｑ〜１５である。

次の第７図は、スクリーンメモリのアドレスｎと（ｎ十
／）の内容と、入力データＡの内容とを詳細に示す図で
ある。図面において、Ｂ−Ｅはスクリーンメモリのアド
レスｎと（ｎ＋／）のデータの内容を示し、Ａ１とＡ２
は入力データＡを構成するデータの内容を示す。

第１θ図は、入力データＡがスクリーンメモリ上に書込
まれた場合におけるアドレスｎと（ｎ＋／）の内容を示
す図である。

第９図と第１θ図とを対比すれば明らかなように、入力
データＡの書込みが終了すると、スクリーンメモリのア
ドレスｎでは、その内容がＣからＡ、に変わり、またア
ドレス（ｎ＋／）では、内容がＤからＡ２に変化する。

なお、アドレスｎの内容Ｂと、アドレス（ｎ＋／）の内
容Ｅは不変で、元のままである。

このような／Ｗ単位の書込みを／６回繰返えし−た場合
、例えば先の第７図で文字１社′の位置に。

他の文字を書込んだとすると、両隣りの文字１会“と１
日′は、この書替えによって何の影響も受けず、元のま
まの状態を保つことができるということになる。

再び、第３図から第１θ図に戻って説明する。

このようなデータの書替えを行う場合、先の第３図に示
したタイムチャートのように、アドレス、ＲＡＳ、ＣＡ
Ｓ、およびＷＥを与えて、書込み動作を行うことになる
。しかし、書込みデータの入力は／Ｗ単位であり、また
アクセスはスクリーンメモリ上の／アドレス単位である
。

そのため、第３図から第１０図で説明したような書込み
を行うには、すでに再三説明したように。

アドレスｎへの書込みと、アドレス（ｎ＋／）への書込
みとが必要で、メモリアクセスをコ回行わなければなら
ない。

すなわち、アドレスｎへの書込み動作として、アドレス
ｎの内容のうちｍ　（ｍ　＝　Ｑ〜／！ｒ）ビット分の
データＢと、入力データＡのうち（１５−ｍ）ビット分
のデータＡ１とで／Ｗのデータを作成し、アドレスｎへ
書込む。

次に、アドレス（ｎ十／）への書込み動作に移り、入力
データＡのうちｌＶ／ＩＳＢ側のｍビット分のデータＡ
２と、アドレス（ｎ　＋　／　）の内容のうちＭＳＢ側
の（／！ｒ−ｍ）ビット分のデータＥとで／Ｗのデータ
を作成して、アドレス（ｎ＋／）へ書込む。

次に、このようなシフトライト動作を行う場合に使用さ
れるマスクレジスタとシフトレジスタについて説明する
。

まず第１／図は、シフトライト動作に使用されるコ個の
それぞれ／Ｗ構成のマスクレジスタＭＲ，。

ＭＲＢと、その内容の一例を示す図である。

このようなマスクレジスタＭＲＡとＭＲＢは、第２図の
Ｉ４コントローラ／３の中に設けられている。

そして、スクリーンメモリココへデータを書込む場合に
は、システムバス側から与えられる書込みコマンドに先
立って、予め同じくシステムバス側からその内容が与え
られ、マスクレジスタＭＲＡとＭＲＢに設定されている
。

第７．２図は、同じくシフトライト動作に使用される直
列接続されたコ個のそれぞれ／Ｗ構成のシフトレジスタ
ＤＲＡ％ＤＲＢを示す。

このシフトレジスタＤＲＡとＤＲＢは、データコントロ
ーラ／りの中に設けられ、る。このシフトレジスタは、
入力データを保持する機能を有するものであるから、従
来はデータレジスフと呼ばれているものである。この発
明のデータ書込み方法では、シフト動作を行わせるため
に、シフトレジスタヲ用いる。

システムバス側からスクリーンメモリ２．２に書込ミコ
マントがあった場合、一方のシフトレジスタＤＲＡへ、
データバスｇＢからデータバンファ／コを介して、／Ｗ
の入力データがセットされる。

シフトレジスタＤＲＡにセットされた／Ｗのデータは、
マスクレジスタの内容に基づいて、他方のシフトレジス
タＤＲアの方向へシフトされる。

第１／図と第７．２図の場合には、ｍビットだけシフト
させるようにしている。

第７３図は、この発明のデータ書込み方法において、第
１／図のマスクレジスタと第１コ図のシフトレジスタと
によって、第ｇ図から第７０図に示したデータのシフト
ライト動作を行う場合のフロー例を示すフローチャート
である。

この第７３図のフローでは、■と■のステップはシステ
ムバス側から行い、■〜■のステップは、第二図に示し
たＣＲＴディスプレイ装置側で行うようにしている。

このフローによってデータを書込む場合、■〜■を１回
繰返えすことにより、／文字分のデータの書込みが終了
する。例えば／６Ｘ／乙（ドツト）の文字の場合には、
■〜■の／６回の繰返えしで／乙行分の書込みが行われ
、／文字分のデータが書込まれることになる。

そして、その後に、別の位置へ書込む場合には、■から
開始する。

この第７３図のフローの■〜■を、すべてハードウェア
で処理するようにしているので、処理スピードが速くな
り、かつスクリーンメモリココへの書込みタイミ、ンー
グは、第３図に示したように表示読出しと時分割的に行
っているので、処理スピードはさらに向上される。

例えば、ステップ■のアドレスｎを（ｎ＋／）に加算す
る動作は、アドレスコントローラ／グで行って、アドレ
ス（ｎ　＋　／　）を生成する。

また、ステップ■と■では、リー〃デフアイ／ライトサ
イクルでアドレスｎ、（ｎ＋／）をアクセスしている。

そのため、メモリアクセスは、それぞれ７回でよい。

第１グ図は、リートシ宅デフアイ／ライトサイクルの動
作を説明するための一例を示すタイムチャートである。

ＲＡＳ、ＣＡＳに対して、一定のタイミングでＷＥを発
生させることにより、Ｗｌよりも速いタイミングでその
アドレスの内容を読出し、その読出しデータそのもの、
あるいは読出しデータに所定の条件や制御による処理を
行ったデータを作成する。そして、読出しデータあるい
は作成データをＷＥのタイミングで再びそのアドレスに
書込む動作である。

このり−にデフアイ／ライト動作を行えば、第ｇ図から
第１Ｏ図について説明した動作は、アドレスｎと（ｎ＋
／）の２回のメモリアクセスで可能となる。しかし、こ
の第１ダ図の動作は、処理スピードを一番速くしたいと
きに用Ｇ９れば充分で、必ずしもこのような動作を使用
することは必須要件ではない。

そして、第７３図のフローチャートで説明したように、
■のステップでアドレス（ｎ＋／）を生成することがで
きるから、システムバス側からは、アドレスｎについて
の７回だけ書込みコマンドを与えればよい。

したがって、この発明のデータ書込み方法によれば、シ
ステム側の処理時間、およびシステム側とＣＲＴディス
プレイ装置側との間での信号の受は渡し回数が減少し、
処理スピードの向上の一因となる。

次に、第６図に示したようなｇ（列）Ｘ／４（行）ビッ
トで構成される文字、いわゆる半角文字が入力データの
場合について、シフトライト動作を説明する。

この半角文字のシフトライトでは、シフト後の書込み位
置がアドレスｎ内に納まる場合と、ユっのアドレスｎと
（ｎ＋／）とにまたがる場合とが生じる。

第１左図は、半角文字のシフト後の位置がすべてアドレ
スｎ内に納まる場合の、スクリーンメモリのアドレスｎ
と（ｎ＋／）％入カデータＦ％およびマスクレジスタＭ
ＲＡとＭＲＢ　ｓ　との関係を示す図である。

この第７３図は、入力データＦのＬＳＢが、スクリーン
メモリのアドレスｎの境界からｍ１ビット分だけシフト
された位置に書込まれる場合である。

このように、入力データＦのシフト結果が、アドレスｎ
の書替えのみでよく、アドレス（ｎ＋／）は書替える必
要がない場合には、マスクレジスタＭＲＡだけに内容を
与えておけばよい。そのため、マスクレジスタＭＲＢの
内容は、無関係であるので、（１）で示している。

すなわち、この第１左図の場合には、少なくともマスク
レジスタＭＲＡのＭＳＢの／ビットが論理″／′となる
ので、このＭＳＢの／ビットによってアドレスｎの書替
えたけでよいことが判定できる。

次の第７乙図は、半角文字のシフト後の位置がアドレス
ｎと（ｎ＋／）とにまたがる場合のアドレスと入力デー
タＧとマスクレジスタＭＲＡ％ＭＲＢとの関係を示す図
である。

このように、入力データＧをスクリーンメモリのアドレ
スｎの境界からｍ２ビット分だけシフトしたとき、その
シフト結果がΩつのアドレスｎと（ｎ十））とにまたが
る場合には、先の第に図から第７０図に関連して説明し
たのと同様ｌこ、アドレス（ｎ＋／）についても書替え
ることになる。なお、この場合は、マスクレジスタＭＲ
ＡのＭＳＢの／ビットが論理′θ″となることで判定さ
れる。

第１り図は、アドレスコントローラの詳細な構成例を示
す機能ブロック図である。図面において、／４’Ａは加
算器を示す。

アドレスコントローラ／４ｔは、原理的には加算器であ
り、この、第７７図のように加算器／ダＡで構成される
。

そして、入力側のアドレスＡＡＯ〜、６は、アドレスバ
ッファ／／から与えられ、出力側のアドレスＡＢｏ〜、
６は、アドレスセレクタ／６へ与えられる。

また、制御信号ＡＤ＋／は、Ｉ／、コントローラ／３か
ら与えられて、加算器／４Ａを制御する。

この加算器／ｌ’Ａは、ＡＤ＋／二〇（レベルゞＬ″′
）のとき、ＡＡｏ−、、＝Ａ１３ｏ−、、ｌ、　　Ａ　
Ｄ　±／　＝　／　（レベル′Ｈ″′）のとき、ＡＡ（
１−ＩＨ＋／　＝　ＡＢｏ−１６のように動作する。

なお、キャリーアウトＡＣＡＲＹは、Ｒ／ｗコントロー
ラ１０へ与えられる制御出力である。この加算器／ｌＩ
ＡのキャリーアウトＡＣＡＲＹは、Ａ　Ａｏ−＋ｙ＝（
ＦＦＦＦ）Ｈ％ＡＤ＋／＝／の場合に、ＡＢＯ−ＩＮ”
（ＦＦＦＦ）Ｈ％　ＡＣＡＲＹ＝　／となる。

この制御出力は、Ｒ，４コントローラ１０において、Ａ
ＣＡＲＹ＝／の場合には、ＷＥが発生しないように制御
する。その理由は、スクリーンメモリ２２の容量が（Ｆ
ＦＦＦ）Ｈまでであり、（ＦＦＦ’Ｆ）Ｈ＋／へ書込ま
れるべきデータが、（ＦＦＦＦ）Ｈに書込まれることを
プロテクトするためである。

なお、第７７図では、アドレスラインの数を／６本で示
しているが、スクリーンメモリの容量に応じて、例えば
ＡＡ、〜□、のように２０本使用してもよいことはいう
までもない。

第１ｇ図は、マスクレジスタとシフトコントローラの詳
細な構成例を示す展開図である。図面において、ＭＲＡ
とＭＲＢはそれぞれマスクレジスタ、ＳＣはシフトコン
トローラを示す。

信号ＩＬＴ−ＡとＩＬＴ−Ｂは、マスクレジスタの設定
の際に、システムバス側からのマスクデータをラッチす
るデータラッチタイミング信号であり、Ｉ／、コントロ
ーラ／３内で発生される。

信号５ＦＴＬＤは、データコントローラ／り内のデータ
レジスタＤＲＡに入力データをロードする期間、および
ＤＲＢをクリアする期間だけ発生される信号で、このシ
フトコントローラＳＣにも入力される。

Ｓ　Ｆ　Ｔ　ＣＴ、　Ｋは、データコントローラ／汐へ
与えられるシフトクロックであり、同時にシフトコント
ローラＳＣにも与えられる。

マスクレジスタＭＲＡには、タイミング信号ＩＩ。

Ｔ−ＡでマスクデータＤ。〜１．が設定され、マスクレ
ジスタＭＲＢには、信号ＩＬＴ−Ｂで同様にマスクデー
タＤ。−８，が設定される。

このマスクレジスタＭＲＡとＭＲＢの設定は、書込み要
求ＭＷＴＣに先立って予め行われる。この設定は、先の
第７３図のフローチャートで説明したように、必すしも
書込み要求ＭＷＴ　Ｃ毎にやり直す必要はない。

例えば、第Ｓ図の／、４Ｘ／４（ビット）構成の／文字
を、そのｌ−θの／Ｗが第７図のスクリーンメモリのア
ドレスコとアドレス３とにまたがって書込む場合につい
て説明する。

この場合には、第Ｓ図から第１／図に関連して説明した
ように、マスクレジスタＭＲＡとＭＲＢとを設定する。

そして、アドレスバスｇＡにはアドレスコ、データバス
ｇＢには第９図のｌ＝０の／Ｗを与えて、コントロール
バスｇｃから書込み要求信号Ｍ　Ｗ、　ＴＣをＣＲＴデ
ィスプレイ装置へ与える。このようにして、ｌ＝０の／
Ｗを第１０図のようにｍビワ８分だけシフトさせて、ア
ドレスコとアドレス３にまたがった位置へ書込む。書込
みが終了すると、応答信号ＭＲＤＴが、システムパスを
介してｃｐＵへ返送される。

次には、マスクレジスタの設定は行わず、前のままにし
ておいて、アドレスバスにはアドレス（Ｐ十／）十コ、
データバスには第Ｓ図の１＝／の／Ｗ、コントロールバ
スには書込み要求Ｍ　Ｗ　Ｔ　Ｃを与えればよい。

以下同様に、マスクレジスタの内容を変更することなし
に、アドレス（，２Ｐ＋２　）〜（／りＰ＋２）と１ｌ
−２〜／りの／Ｗとを順次送出する。

そして、最後に、アドレスバスにはアドレス（／夕Ｐ＋
／）＋２、データバスには第Ｓ図のｌ−／左の／Ｗ、コ
ントロールバスには書込み要求ＭＷＴＣを送出する。

このように、書込み要求ＭＷＴＣの７６回の送出で、第
５図の７文字がスクリーンメモリの所望の位置、すなわ
ちアドレスコとアドレス３にまたがり、かつｍビワ８分
だけシフトされた位置へ書込まれることになる。

また、第１ｇ図のシフトコントローラＳＣは、マスクレ
ジスタの内容に基づいて、データコントローラ／り内の
シフトレジスタＤ′Ｂ、ＡとＤＲＢのシフトｉをコント
ロールする回路である。

このシフトコントローラＳＣは、パラレル、入力でシリ
アル出力のシフトレジスタで構成され、信号５ＦＴＬＤ
が′Ｈ′のとき、クロック５ＦＴＣＬＫでマスクレジス
タＭＲＡからのマスク情報Ｍ　Ｄ　Ａ　ｏ〜ＭＤＡ、５
がパラレルにロードされる。

そして、クロック５ＦＴＣＬＫでシフトされ、その出力
Ｓ。ＵＴからマスク情報ＭＤ　Ａｏ−ＭＤ　Ａ、、をシ
リアルに出力する。

例えば、マスクレジスタＭＲＡに、第１／図のようなマ
スクデータが設定されているとすれば、出力５ＯＵＴが
″に／ｌになるまでシフトさせることによって、′θ′
のビ゛ント数すなわち（／乙−ｍ）をカウントし、シフ
ト量ｍを検出する。

第１ｑ図は、Ｉ／、コントローラ／３の詳細な構成を示
す展開図の一例で、この発明のデータ書込み方法に関連
する部分について示している。図面において、ＭＲは２
個のマスクレジスタＭＲＡおよびＭＲＢからなるマスク
レジスタ、ＳＣはシフトレジスタからなるシフトコント
ローラ、ＦＦ／／〜ＦＦ／１１ｔは０７９７１７０７１
回路、ＦＦ２／〜ＦＦ、２７はＰＲ（プリセット）付き
０７９７１７０７１回路、Ｕ／／〜Ｕ／４はアンドゲー
ト回路、Ｕ、２７〜Ｕ３０はナントゲート回路、Ｕ４／
〜Ｕ’１３はオアゲート回路、Ｕ、ｔ／とＵ左コはノア
ゲート回路、ＵＡ／〜ＵＡ４はインバータを示す。

第２０図（１）と（２）は、第１り図に示された■ろコ
ントローラ／３の動作を説明するタイムチャートである
。図面の各信号波形に付けられた符号は、第７９図の符
号位置に対応している。

第２０図（１）の信号波形の符号は、／）　　Ｑｎは、第３図の／ｌ／ｌ）に対応するクロッ
ク信号で、タイミングコントローラ２０かう耳元られる
。

Ｊ）　　ＣＬＫ＝ＱＣは、第３図の　／）に対応するク
ロック信号である。

３）　　ＡＤＲ５ＥＬＥＣＴは、第３図の夕）に対応す
るアドレスセレクト信号で、タイミングコントローラ二
〇から与えられる。

＋）　　ＭＷＴＣは、システムバスのうちのコントロー
ルバスｇＣからＩ１０コントローラ／３へ与エラれる信
号で、スクリーンメモリ、２−への書込み要求信号（書
込みコマンド）であり、時点ａで入力されて、時点すで
終了する。なお、点線で示される時点ｂ′は、半角文字
の場合に、アドレス（ｎ＋／）への書込み動作を、１−
）　　、ＡＢＵＳは、アドレスバスｇＡにアドレスｎが
与えられていることを示している。

Ａ）　　ＤＢＵＳＥＮＭは、データバスｇＢのイネーブ
ル信号、すなわちデータバッファノコの出方を有効Ｗ効
ＥＣ：］ソトロールするゲート信号に使用される。この
信号は、第１ｑ図のＩ／、コントローラ／３により、時
点Ｃから時点ｄまで発生される。

７）　　５ＦＴＬＤは、データコントローラ／左へ与エ
ラれるパルス信号で、シフトレジスタＤＲＡに入力デー
タをロードする期間、およびＤＲＢをクリアする期間を
示す。

、ｒ）　　５ＦＴＧＴは、データコントローラ１５へ与
えられる信号で、パルスｆは、シフトレジスタＤＲＡと
ＤＲＢのロードおよびシフト動作の期間を示す。

９）　　ＲＡＳは、ＲＡがアドレスｎへのデータＤＡの
書込み動作、ＲＢがアドレス（ｎ＋／）へのデータＤＢ
の書込み動作を示す。なお、ＲＡとＲＢ以外のＲＡＳは
、表示読出しのためのＲＡＳである。

／Ｑ）　　ＣＡＳも、同様に、ＣＡがアドレスｎへのデ
ータＤＡの、ＣＢがアドレス（ｎ＋／　）へのデータＤ
Ｂの、書込み動作を示す。なお、ＣＡとＣＢ以外のＣＡ
Ｓも、表示読出しのためのＣＡＳである。

／／）　　ＷＥも、上の９）のＲＡＳと／ののＣＡＳと
同様である。

Ｄ、）　　ＷＴＡＤＲは、スクリーンメモリ、２ユへ与
えられるアドレスを示す。

／３）　　ＷＴＤＡＴＡは、期間ｇがシフト動作期間で
あり、この期間ｇは、シフト量により変化される。また
ＤＡとＤＢは、曹込みデータの賽込みタイミングを示す
。

／グ）　　ＭＲＤＹは、りの書込み要求ＭＷＴＣに対す
ルＩ１０コントローラ／３からコントロールバスｇＣへ
の応答信号で、ＭＷＴＣに対するＣＲＴディスプレイ装
誼側の動作完了を知らせる信号である。点線で示される
時点ｈ′とｊ′は、アドレス（ｎ＋／）への書込みを省
略する場合の応答タイミングである。

／、！ｔ）　　Ｄ　Ｃ−Ａは、データコントローラ／Ｓ
へ与えられる信号で、アドレスｎへの書込みデータＤＡ
の書込みのためのゲート信号である。

／Ａ）　　ＤＣ−Ｂは、同じくデータコントローラ１５
へ与えられる信号で、アドレス（ｎ＋／）へのデータＤ
Ｂの書込みのためのゲート信号である。

／’７）　　ＡＤ＋／は、アドレスコントローラ／ｌＩ
へ与えられる信号で、アドレスを（ｎ十／　）に歩進さ
せるために使用される。

次の第２０図（２）は、ＣＰＵから与えられる書込みコ
マンドＭＷＴＣ，およびこのコマンドＭＷＴＣに対する
応答信号ＭＲＤＹと、Ｄフリップフロップ回路ＦＦ／／
−ＦＦ／コ、ＦＦユｌ〜ＦＦコアの動作の対応関係を示
すタイムチャートであり、７回の書込みコマンドによっ
て、アドレスｎと（ｎ十／）へのコ回の書込み動作を行
う場合について示している。

この第２０図（２）の信号波形は、／）　ＱＢから４ｔ
）ＭＷＴＣまでと、＃、）ＭＲＤＹは、第２０図（１）
と同じである。また％　ＦＦ／／−Ｑ〜ＦＦ／、２−Ｑ
とＦＦ２／−Ｑ−ＦＦ、２７−Ｑは、各０７９７１７０
７１回路の出力端子Ｑの出力信号を示し、Ｕ２２−　Ｏ
ＵＴ〜Ｕ２’１−ＯＵＴは各ナントゲート回路Ｕ、２，
２〜Ｕコ弘の出力信号を示す。

第１ｑ図の各０７９７１７０７１回路の動作タイミング
は、この第２θ図（２）のような関係であり、第２０図
（１）の６）ＤＢＵＳＥＮＭ、’７）ＳＦＴＬＤ％ｇ）
ＳＦＴＧＴ、　　／Ｊ）ＤＧ−Ａ％　／Ａ）ＤＧ−Ｂ、
　　／り）ＡＤ＋／等が発生される。

第一θ図（２）の？）　Ｕ、２１Ｉ−ＯＵＴの点線は、
第１９図のシフトレジスタＳＣの出力Ｓ　ＯＵＴがない
場合、すなわちマスフレジス、りＭＲＡのＬＳＢ−θで
、シフト量が１０′のときのレベルを示す。この場合に
は、ナントゲート回路Ｕ７！３の出力がノアゲート回路
Ｕ５／を介してＤフリップフロップ回路ＦＦ２２のクロ
ック入力となるので、その出力ＦＦ２２−Ｑは、第一０
図（２）の／ののに′のタイミングでＬレベルに変化す
る。

また、マスクレジスタＭＲＡのＬＳＢ〜Ｏの場合には、
そのシフト量に応じて、ｋのタイミングが移動する。

なお、第２０図（２）のｌＩ）に示す書込みコマンドＭ
ＷＴＣのタイミングａ、ｂは、ＣＲＴディスプレイ装置
のクロック、例えば／）　ＱＢ等とは非同期であり％　
ＣＰＵのタイミングで発生される。特に、ｂのタイミン
グは、応答信号ＭＲＤＹの発生タイミングｈに対応して
おり、このｈの発生後に、ＣＰＵのタイミングｂでＭＷ
Ｔ　ＣがＨレベルに戻される。

したがって、ｈからｂまでの時間は一定値ではな（、所
定の時間幅の範囲内で不定の値となる。

ところで、シフトライト動作の場合、すでに説明したよ
うに、第２図のシステムバスｇのうちの、アドレスバス
ざＡからアドレスバッファ／／を介して、スクリーンメ
モリ２．２のアドレスが、またデータバスｇＢからデー
タバッファノコを介して、Ｉ／、コントローラ／３に内
蔵されたマスクレジスタＭＲのマスクデータＤ０〜■が
、さらにコントロールハスｇＣから同じ＜　ＶＯコント
ローラ／３のＦＦ／／へ、書込み要求信号ＭＷＴＣが与
えられる。

そこで、第２０図（１）と（２）のタイムチャートラ参
照しながら、第１ｑ図のＩ／、コントローラ１３の関連
する回路の動作を説明する。

書込み要求信号ＭＷＴＣが、第、２０図（１）と（２）
の時点ａで入力されると、ＦＦ／／は次のクロック信号
ＱＢの入力で動作し、出力Ｑを１Ｌ′に反転する。

書込み要求ＭＷＴ　Ｃは、同時にインバータＵ乙／を介
して、３ナントゲートＵ２ｔとナントゲートＵ２９とへ
与えられている。

信号ＷＴＧＴ−／は、マスクレジスタＭＲＡに設定され
たシフト量ｍ　＝　０のとき、および第１６図のように
、半角文字を入力する場合で、かつアドレスｎだけで書
込みが完了するときに、アドレス（ｎ十／）への書込み
動作を省略し、アドレスｎへの書込み終了時点で終了信
号ＭＲＤＹを返送するための条件信号である。

そして、インバータＵＡ３と、アンドゲート回路Ｕ／３
とＵ／Ｉ１．、およびオアゲート回路Ｕ４’、？は、ア
ドレスｎへの書込みだけで動作を終了する場合には、Ｄ
フリップフロップ回路ＦＦｕ弘をＦＦニアへ接続するよ
うに機能する。また、アドレスｎと（ｎ＋／）への２回
の書込みで動作を終了する場合には、Ｄフリップフロッ
プ回路ＦＦ、２ＡをＦＦ２７へ接続するように機能する
。

まず、シフト量ｍ　＝　Ｑのときは、第１／図のＭＲＡ
のＬＳＢ＝０である。

そこで、ナントゲート回路ＵＪ／によって、このＭＲＡ
のＬＳＢが′θ′であることを検出する。シフトライト
モードのときは、ＬＳＢ〜Ｏで、イレースモード信号Ｅ
ＳＭＤは′Ｏ′（すなわち’Ｌ’）で与えられており、
ナントゲート回路Ｕ２／のナンド条件は不成立である。

シフト量ｍ　＝　ＱでＬＳＢ＝θのときは、ナンド条件
が成立し、ナントゲート回路ＵＪ／が１Ｌ′に反転する
。そのため、オアゲート回路Ｕ４／から信号ＷＴＧＴ−
／が′７′で出力され、アンドゲート回路Ｕ／３、オア
ゲート回路Ｕ’１３を介して、ＦＦ、２７の入力りへ与
えられる。

したがって、ＦＦ２７は、クロック４ゎの入力、すなわ
ち第３図のタイムチャートの／＆）　ＱＤに示されるよ
うに、／乙ビットの書込み動作が終了した時点で、反転
されて、その出力Ｑが′Ｈ″になる。そのため、ナント
ゲート回路Ｕユワの出力である書込み終了信号ＭＲＤＹ
が１Ｌ′に変化して、書込み終了の応答信号が発生され
る。

次に、半角文字がアドレスｎに完全に含まれるときは、
第１Ａ図のＭＲＡのＭＳＢ＝／に設定される。

この場合には、インバータＵ乙ユの出力が′０″に反転
し、オアゲート回路Ｕ４／の出力である信号ＷＴＧＴ−
／が″／′で出力される。

したがって、先のシフト量ｍ＝θの場合と同様に、アド
レスｎへの書込みが終了した時点で、終了信号ＭＲＤＹ
が返送される。

ＭＲＤＹのタイミングｊは、ＭＷＴＣのタイミングｂに
対応して、ＭＷＴ　Ｃが′Ｌ′から′Ｈ′に変化される
と、ＭＲＤＹも′Ｌｌから１Ｈ′に変化する。

このＭＷＴ　ＣとＭＲＤＹとの関係を詳しく説明すれば
、 ■　ＭＲＤＹ　＝　’Ｈ’のとき、ＭＷＴ　Ｃの受付け
が可能である。

■　ＭＷＴ　Ｃを受付けて、これに対するＣＲＴディス
プレイ装置側の動作が終了し、または終了のための準備
が完了すると、ＭＲＤＹはＨレベルからＬレベルにスル
。

■　ＭＲＤＹのレベルが′Ｈ′から′Ｌ′に変化したこ
とを検出したら、ＣＰＵは、ＣＰＵのタイミングでＭＷ
ＴＣ−ｐＬレベルからＨレベルに戻す。

■　ＭＷＴＣのレベルが′Ｌ′から′Ｈ″′に変化した
ことを検出すると、ＣＲＴディスプレイはＭＲＤＹ　を
ＬレベルからＨレベルに戻す。

以上の■〜■のインタフェース条件で、ＣＰＵとＣＲＴ
ディスプレイ装宜が動作するように構成されている。

第１ｑ図のナントゲート回路Ｕ２２は、７つの書込みコ
マンドＭＷＴ　Ｃが終了したとき、すなわちＬレベルか
らＨレベルに変化したとき、次に発生するかも知れない
第ユのコマンドＭＷＴＣに備えて、Ｄフリップフロン１
回路ＦＦｕ／〜ＦＦ２７をプリセットするための回路で
ある。

第２０図（２）の／７）　Ｕ、２．２−ＯＵＴは、左）
ＦＦ／／−ＱとＡ）　ＦＦ／２−Ｑとに基づいて発生さ
れ、ＦＦ２／〜ＦＦコアをプリセットする。

このプリセットは、書込みコマンドＭＷＴ　Ｃがタイミ
ングｂでＨレベルに戻った後、次に新しいコマンドＭＷ
ＴＣｆ、受付ける目的で、回路を初期化する意味を有し
ていや。

また、ナントゲート回路Ｕ２／は、全画面または一部の
画面を消去する場合に、このようなアドレス（ｎ十／）
への書込み動作が省略されないように機能し、消去スピ
ードを向上させるために設けられている。

この消去動作の場合には、イレースモード信号ＥＳＭＤ
７ｉ−″″／′（レベル′Ｈ′）で与えることにより。

ＭＲＡのＬＳＢ−θのときでも、ナントゲート回路Ｕ、
２／のナンド条件を不成立にする。

そして、マスクレジスタＭＲＡとＭＲＢの全ビットを′
０′に設定し、かつ入力データの全ビットをす′にする
ことによって、７回の書込みコマンドＭＷＴＣでアドレ
スｎと（ｎ＋／）のユｗのデータを消去することが可能
である。

なお、マスクレジスタＭＲＡとＭＲＢは全ビットをり′
にすることは、必ずしも必要ではない。

その理由は、この発りコのデータ書込み方法では、スク
リーンメモリ２２のアドレスｎ（およびｎ＋７）からの
リードデータと入力データとを、マスクレジスタＭＲＡ
とＭＲＢに設定したマスクデータで選択して、合成デー
タを作成し、同じアドレスｎ（およびｎ＋／）へ書込む
ことを目的としており、入力データをすべてθ′として
いるから、少なくともシフトレジスタＤＲＡとＤＲＢで
このデータがシフトされた結果データの存在するビット
は、ＭＲＡとＭＲＢのセット内容に関係なく１θ′とさ
れる。そこで、このＤＲＡとＤＲＢの結果データの存在
するビット以外のビット、に対応するＭＲＡとＭＲＢの
ビットをす′とすれば、アドレスハト（ｎ＋／）（７）
２Ｗを７回の書込みコマンドＭＷＴＣで、同様に消去す
ることができる。

データコントローラ／３には、第２図に示したように、
システムバスｇ側からデータバッファノコを介して与え
られる入力データＤ。−ＤＩと、スクリーンメモリ２２
から読出され、出力セレクタ２３を介して入力されるリ
ードデータＲＤｏ”−ＲＤ、、、およびＩ１０コントロ
ーラ／３内のマスクレジスタＭＲＡとＭＲＢとから与え
られるマスク情報ＭＤＡＯ〜ＭＤ　Ａ　ｒｓ、ＭＤ　Ｂ
　ｏ　、〜ＭＤ　Ｂ　＋＋ｔとが入力されている。

データコントローラ／りでは、マスク情報ＭＤＡｏ〜Ｍ
ＤＡｔとＭＤＢｏ−ＭＤＢ、！＋に対応して入力データ
Ｄｏ−ＤＩ１５をシフト量ｍだけシフトさせ、リードデ
ータＲＤｏ〜ＲＤ　、、とシフトされた入力データＤ。

〜Ｄｉｇとを合成してライトデータＷＤ、−ＷＤ　、、
を作成する。このような動作は、７回の書込み要求信号
ＭＷＴＣによって、スクリーンメモリ２２のアドレスｎ
と（ｎ＋／）へ連続して行う。

第１０図（１）のタイムチャートでは、特にＷＴＡＤＲ
とＷＴＤＡＴＡ、　　およびＤＧ−ＡとＤＣ−Ｂとで示
される動作が、このデータコントローラ１５で行われる
。

そして、ＷＴ　Ｄ　Ａ　Ｔ　Ａの期間ｇに、シフト動作
が行われ、゛、０人で合成データのアドレスｎへの書込
みが行われ、次のＤＢで合成データのアドレス（ｎ十／
）への書込みが行われる。

第２７図は、データコントローラ／３の詳細な構成例を
示す展開ブロック図である。図面において、　ＤＲＡは
シリアル入出力の他に、パラレル入出力が可能なシフト
レジスタ、ＤＲＢはシリアル入力、パラレル出力のシフ
トレジスタ、　ＵＤ１００〜ＵＤ／１５はＤＲＡの入力
Ｑ。−Ｑ１５にそれぞれ接続されたアンドゲート回路、
ＵＤ、２００〜ＵＤ、２　／　５はＤＲＢの出力Ｑ。〜
Ｑｕ＋にそれぞれ接続されたアンドゲート回路、開ｉｏ
ｏ　−ＵＮ／／左とＵＮ２００〜Ｕ’Ｎ２／左はノアゲ
ート回路、ＵＩ　１００〜ＵＩ／１５とＵＩコＯＯ〜Ｕ
Ｉコ／左はゲーテッド・インバータ、ＵＲ１００〜ＵＲ
／／！；はそれぞれメモリからのリードデータＲＤｏ−
ＲＤＩＩｌが入力されるアンドゲート回路、ＵＡ１００
〜ＵＡ／／、５−はそれぞれマスクレジスタＭＲＡの出
力データＭＤ　Ａ　６−ＭＤ　Ａ　１６が入力されるア
ンドゲート回路％ＵＢ１０θ〜ＵＢ／／、ｔはそれぞれ
マスクレジスタＭＲＢの出力データＭＤＢｏ〜ＭＤＢ、
。

が入力されるアンドゲート回路、ＵＧ１００〜ＵＧ／／
夕はそれぞれアンドゲート回路ＵＡ／θＯとＵＢ１００
〜Ｕ）、／／！；とＵＢ／／Ａ−の出力が入力されるオ
アゲート回路、Ｕ／θ０〜Ｕ／／左はそれぞれオアゲー
ト回路Ｕａｉｏｏ〜ＵＧ／／、Ｓｌ’の出力が与えられ
て、アンドゲート回路ＵＤ１００とＵＤ、２００−　Ｕ
Ｄ／／ＳとＵＤコ／３のゲートを制御するインバータを
示し、また、Ｕ９／〜Ｕｑ３はインバータである。

この第２７図では、データコントローラ／！ｒの構成が
明確に理解できるように、図面を簡略化して示している
。

すなわち、ＣＰＵから与えられる入力データＤ。

〜ＤＩ１５のうちり。とＤ□６を明示し、同様に、マス
クレジスタＭＲＡから入力されるマスクデータＭＤ　Ａ
　。

〜ＭＤＡ、、のうちＭＤ　Ａ　ｏとＭＤＡ１３　、マス
クレジスタＭＲＢから入力されるマスクデータＭＤＢ０
〜ＭＤＢ、。

のうちＭＤＢＯとＭＤＢｌ、を、さらにスクリーンメモ
リからのリードデータＲＤｏ〜ＲＤＩＩ＋のうちＲＤＯ
とＲＤＩ５のみを明示している。

また、シフトレジスタＤＲＡとＤＲＢにつ（ロロま、そ
れぞれ入出力Ｑ６〜ＱＩＩＩのうちＱ。とＱ１５につい
て明示している。

そして、これらの省略された中間のビットについても、
その関係が明確になるように、ロジック回路を構成する
各素子に３桁の数字を与え、その下２桁をθＯ〜／左で
対応させている。すなわち、インバータＵｑ／〜Ｕｑ、
５−を除く各構成素子は、図面では省略されていても、
ビット０または／Ｓと同様のロジック回路が、ビット／
〜／ｌ’のためにそれぞれ設けられていることを示して
いる。

この第２７図のデータコントローラ／Ｓの動作は、次の
とおりである。

シフトレジスタＤＲＡは、ロード信号５ＦＴＩ、Ｄが蟻
Ｈ′のとき、クロック５ＦＴＣＬＫによって、入力Ｑ。

〜Ｑ□、へそれぞれパラレルに、入力データＤ０〜ＤＩ
Ｗがロードされる。この入力データＤＯ−ＤＩ＋５は、
データバッファノコから与えられる。

そして、５ＦＴＬＤが１Ｌ′のとき、クロック５ＦＴＣ
ＬＫでシフト動作を行い、出力Ｓ。ＵＴを発生する。

なお、制御信号ＤＴＧＴが″Ｌ′のときは、入力Ｑ。

〜Ｑｌ１１は出力モードに切替えられる。

シフトレジスタＤＲＢの入力ＳＩＮには、シフトレジス
タＤＲＡの出力Ｓ。ＵＴが接続されている。

このシフトレジスタＤＲＢは、ロード信号５ＦＴＬＤが
′Ｈ′のとき、インバータＵ９／による反転出力がクリ
ア端子ＣＬＲへ与えられて、その出力Ｑ０〜Ｑ１５がク
リアされる。

そして、Ｓ　ＦＴ　Ｌ　Ｄが’Ｌ’　（すなわち端子Ｃ
ＬＲが１Ｈ＃）のとき、クロック５ＦＴＣＬＫによって
シフト動作を行う。

なお、ゲート信号ＤＴＧＴは、データバッフア／コの方
向、すなわちシステムバス側から入力する方向であるか
Ｚｌあるいはシステムバス側へ出力する方向であるかを
制御するゲート信号であり、このケート信号ＤＴＧＴが
シフトレジスタＤＲＡの端子Ｇへ与えられている。

また、ゲート制御信号ＤＧ−Ａは、アドレスｎへの合成
データＤＡの書込みのための信号％ＤＧ−Ｂは、アドレ
ス（ｎ＋／）への合成データＤＢの書込みのための信号
である。

第２２図は、　　Ｉ１０コントローラ／３内のシフトコ
ントローラＳＣとデータコントローラｌＳ内のシフトレ
ジスタＤＲＡ％ＤＲＢの動作を示すタイムチャートであ
る。

この第、２θ図では、シフト量ｍ＝乙の場合について示
している。

すでに説明したように、信号５ＦＴＬＤが１Ｈ′になる
と、第、１．７図のシフトレジスタＤＲＡの入出力Ｑｏ
”Ｑ！ｗには、データバッファ７．２からの入力データ
Ｄ。〜Ｄ１５がそれぞれロードされて、第、２θ図に示
すように与えられる。同時に、シフトレジスタＤＲＢは
クリアされて、その出力Ｑ。−Ｑ１１５は、第２．２図
のように、すべて′Ｌルベルにされる。

この場合にはｌｍ＝６であるから、シフトコントローラ
ＳＣからの出力５ＦＴＧＴは％　６ビツト分のシフト動
作を行う期間だけ、″（Ｈｌで入力される。

したがって、入力データＤ。−ＤＩ６は、クロック５Ｆ
ＴＣＬＫによってシフトレジスタＤＲＡからＤＲＢの方
向へ乙ビットだけシフトされ、第２２図に示す状態でシ
フト動作が終了する。

すなわち、ＤＩ人のＱ６〜Ｑｌｌｌにり。〜Ｄ、が、Ｄ
ＲＢのＱ　ｏ　＝　ＱＢにＤＩ。〜Ｄ□、が、それぞれ
セットされ、この状態がアドレスｎおよび（ｎ＋／）へ
の書込み終了まで保持される。

先の第２θ図（１）のＷＴＤＡＴＡの期間ｇが、このよ
うなシフト動作の行われる期間であり、シフト量ｍに対
応して、その期間は増減される。

次に、スクリーンメモリへの書込みデータを作成する動
作について説明する。

スクリーンメモリ１２からのリードデータＲＤＯ〜ＲＤ
、、は、出力セレクタ２３から与えられる。

アドレスｎへの書込み時には、アドレスｎからのリード
データＲＤａ−ＲＤ１５が入力され、第１／図のＭＲＡ
に′／′で設定されたマスク情報ＭＤＡｏ−ＭＤＡｓｓ
に対応するｍビットのリードデータＲＤｏ−ＲＤゆが、
アンドゲート回路ＵＲ１０θ〜ＵＲ／１５で選択される
。

ＭＲＡに１０′で設定された残りの（／Ａ−ｍ’）ビッ
トに対応するデータは、シフトレジスタＤＲ人の出力Ｑ
０〜Ｑ１６から発生され、アンドゲート回路ＵＤ１００
−　ＵＤ／／！ｒで選択される。

そして、アンドゲート回路ＵＲ１００〜ＵＲ／／Ａ；が
らのｍビット分のデータと、アンドゲート回路ＵＤ１０
０〜ＵＤ／１５からの（Ｚｌ、−ｍ）ビット分のデータ
とによって、アドレスｎへのライトデータｗＤ。

〜ＷＤ、、が合成される。

このアドレスｎへの書込み時には、先の第、２０図（１
）に示されるように、ゲート制御信号ＤＧ−Ａが１Ｌ′
に変化して、第２ノ図のインバータＵ９２とＵｑ弘へ与
えられる。

インバータＵ９２には、マスクレジスタＭＲＡからのマ
スク情報ＭＤＡｏ−ＭＤＡ、、が入力されるアンドゲー
ト回路ＵＡ１０θ〜Ｕｋ／／！；が接続されており。

そのゲートが開かれる。

マスク情報ＭＤＡ０〜ＭＤＡ、、は、先の第１／図に示
したように、シフト量ｍに対応するビットが′／′で、
入力データＤ。−Ｄｌｌｌが書込まれるビットはθ′で
与えられている。

このようなマスク情報Ｍ　Ｄ　Ａ　ｏ−Ｍ　Ｄ　Ａ　１
５が、それぞれアンドゲート回路ＵＡ１００〜ＵＡ／１
５からオアゲ−ト回路ＵＧ／θ０−　ＵＧ／／、５−を
通って、アンドゲート回路ＵＦｔ１００〜ＵＲ／１５と
インバータＵ１００〜Ｕ／／りへ与えられる。

アンドゲート回路ＵＲ１００−ＵＲ／／夕は、リードデ
ータＲＤ、　−ＲＤ、、、を選択するゲート回路で、マ
スク情報ＭＤＡ、−ＭＤＡ、、が％／ｌに対応するり一
ドデータＲＤ　６−ＲＤ　ｔｉだけを選択して、ノアゲ
ート回路ＵＮ１００−ＵＮＩ／！とＵＮ２００−　ＵＮ
２／！；　ヘ与える。

したがって、メモリのアドレスｎからのリードデータＲ
Ｄｏ”−ＲＤ□のうち、書替えられないｍビットのリー
ドデータだけが選択され、ノアゲート回路ＵＮ１０θ〜
ＵＮ／／！ｒとＵＮ２００〜ＵＮ２１５を介して、ゲー
テッド・インバータＵＩ１００−　ＵＩ／／、！ｌ−と
ＵＩ２０θ〜ＵＩ２／、！；へ入力されることになる。

他方、インバータＵ１０θ〜Ｕ／／３でそれぞれ反転さ
れたマスク情報ＭＤＡ０〜ＭＤＡｔ５は、シフトレジス
タＤＲＡの出力Ｑ。〜Ｑｘｓを選択するアンドゲート回
路ＵＤ　／　００〜ＵＤ／／！と、シフトレジスタＤＲ
Ｈの出力Ｑ０〜Ｑｌｆｆを選択するアンドゲート回路Ｕ
Ｄ２０θ〜ＵＤ２１５へ与えられる。

マスク情報ＭＤＡ、〜ＭＤＡｓａは、先の第１／図で書
込み位置に対応するビットが″０′、シフト量ｍに対応
するビットが１７′であるから、インバータＵ１０θ〜
ＴＪ／／ｊによって書込み位置に対応する１０′のビッ
トが１／′に反転される。

そのため、書込み位置に対応するアンドゲート回路ＵＤ
１００−　ＵＤ／／ｊとＵＤ２００〜ＵＤユ／Ｓが選択
されて、そのゲートが開かれる。

アドレスｎへの書込み時には、シフトレジスタＤＲＡに
セットされている入力データＤｏ〜Ｄ４が書込まれる。

そして、先に第２２図のタイムチャートで説明したよう
に、シフト量ｍ（例えば６）だけシフトされた状態で保
持されている。すなわち、マスク情報ＭＤＡ０〜ＭＤＡ
、６のＬＳＢ側の１０′に対応する位置が、入力データ
Ｄ。のセット位置になっている。

したがって、シフトレジスタＤＲＡの出力Ｑｏ＝Ｑｔｓ
のうち、入力データＤ０〜Ｄ□、のり。側から（／６−
ｍ）ビットがアンドゲート回路ＵＤ／θθ〜ＵＤ／／Ａ
−にとって選択され、ノアゲート回路ＵＮ　１０θ〜Ｕ
Ｎ　／　／、５−へ出力される。

ゲート制御信号ＤＧ−Ａは、同時に、インバータＵ９１
／−を介してゲーテッド・インバータＵＩ１０Ｏ〜ＵＩ
／／左へも与えられている。

そのため、インバータＵｑ’ｌによって反転された１Ｈ
“の信号ＤＣ−Ａにより、ゲーテッド・インバータＵＩ
／θθ〜ＵＩ／／、ｌｔが有効とされ、ノアゲート回路
ＵＮＤＯθ〜ＵＮ／１５の出力が、ゲーテッド・インバ
ータＵ工１００〜ＵＩ／１５を通って、ライトデータＷ
Ｄ０〜ＷＤ４として出力される。

このような動作により、第１／図のマスクレジスタＭＲ
Ａに／′でセットされたｍビット分に対応して、リード
データＲＤｏ−ＲＤ、、が、ＭＲＡに１０′でセットさ
れた（１４〜ｍ）ビット分に対応して、入力データＤ。

−ＤＩ！ｌがそれぞれ選択され、アドレスｎへのライト
データＷＤ　ｏ　”□　ＷＤ　Ｉｌｌが得られる。

これに対して、次のアドレス（ｎ＋／）への書込み時に
は、アドレス（ｎ十／　）からのリードデータＲＤ　ｏ
−ＲＤ　ｔｙが入力され、第１／図のＭＲＢに′／′で
設定されたマスク情報ＭＤ　Ｂ０〜Ｍ　Ｄ　Ｂ　１１５
　ｆこよって。

同様にアンドゲート回路で選択される。この場合には、
（／Ａ−ｍ）ビット分に対応するデータが得られる。

残りのｍビット分のデータは、シフトレジスタＤＲＢの
出力Ｑｏ”Ｑｔｆｆからアンドゲート回路ＵＤコ００〜
ＵＤ２／ｊによって選択される。この場合には、出力Ｑ
ｏ＝Ｑ−のデータが得られる。

このようにして、アンドゲート回路ＵＤ２００〜ＵＤ２
／！；からのｍビット分のデータと、アンドゲート回路
ＵＲ１００〜ＵＲ／／、ｔからの（／４−ｍ）ビット分
のデータにより、アドレス（ｎ＋／）へのライトデータ
ＷＤ。−’−ＷＤ１．が合成される。

すなわち、アドレスが歩進されて、アドレス（ｎ＋／）
への書込み時になると、ゲート制御信号ＤＧ−Ａが再び
１Ｈ″に戻り％ＤＧ−Ｂが′Ｌ′に変化する。

この場合には、第２７図のインバータＵ９３とＵ？＆の
出力が有効となる。

そのため、インバータＵ９３の反転出力によって、マス
クレジスタＭＲＢからのマスク情報Ｍ　Ｄ　Ｂ　。

〜ＭＤ　Ｂ　、、を選択するアンドゲート回路ＵＢ１０
０−　ＵＢ／／！；のゲートが開かれる。そして、第１
／図に示したマスクレジスタＭＲＢからのマスク情報Ｍ
ＤＢｏ〜ＭＤＢ、、が、オアゲート回路’ＴＪＧ１００
〜ＵＧ／１５からそれぞれ出力される。

そして、アドレス（ｎ＋／）からのリードデータＲＤｏ
−”　ＲＤ、、は、マスク情報Ｍ　Ｄ　Ｂ　ｇ−Ｍ　Ｄ
　Ｂ　＋ｗがｌ／″で与えられるビットだけが、アンド
ゲート回路ＵＲ／θ０〜ＵＲ／／、ｔで選択されて、ノ
アゲート回路ＵＮ２００〜ＵＮ２／左を通り、ゲーテッ
ド・インバータＵＩ２００〜Ｕ１．２／左へ入力される
。

また、インバータＵ１０θ〜Ｕ／１５で反転されたマス
ク情報Ｍ　Ｄ　Ｂ　（１□　Ｍ　Ｄ　Ｂ　１５によって
、第１／図のＭＲＢニ’θ″で設定されたビットに対応
するアンドゲート回路ＵＤ１０θ〜ＵＤ／／左とＵＩ）
２θ０〜ＵＤ２／！ｒが選択される。

アドレス（ｎ＋／）への書込み時には、シフトレジスタ
ＤＲＨに保持された入力データＤ。〜Ｄｌｌ＋が書込ま
れる。

シフトレジスタＤＲＢの出力Ｑ。−Ｑｌｌ＋では、第２
２図のタイムチャートに示されるように、シフトレジス
タＤＲＡからシフトされたｍビット分の入力データＤ。

〜Ｄｌ＋５（この場合には、ＤＩ！５〜ＤｏのうちＩｒ
１ｓ側からのｍビット分）が保持されている。

そして、このシフトされたｍビット分に対応するマスク
情報ＭＤＢｏ−ＭｂＢやか、第１／図のように１θ“で
ある。したがって、インバータＵ／θ０〜Ｕ／１５で反
転されたマスク情報の′″／′は、このｍビット分だけ
であり、アンドゲート回路ＵＤＪ、００〜ＵＤ２／！に
よって、シフトレジスタＤＲＢの出力Ｑ。〜ＱＩＫのう
ち、ｍビット分の出力Ｑ０〜Ｑｒｎが選択される。

アドレス（ｎ十／）への書込み時には、インバータＵ９
ｇの出力によって、ゲーテッド・インバータＵＩ２００
〜ＵＩ　、２／ｊが有効とされる。その結果。

第１／図のＭＲＢに示されるようなマスク情報によって
、ｍビット分の′ＯＩＴの位置に対応するデータは、シ
フトレジスタＤＲｇの出力Ｑ０〜Ｑｍから発生され、残
りの（／乙−ｍ）ビット分のゝ／″の位、置に対応する
データは、メモリ２．２からのリードデータＲＤ、ＴＩ
＋、〜ＲＤ、、で発生されて、アドレス（ｎ十／）への
ライトデータＷＤ６　”　ＷＤ　１ｔ５が合成される。

以上の特に第ｙ図から第２２図までを参照しながら、こ
の発明のデータ書込み方法について、一実施例を詳細に
説明した。

すなわち、この発明のデータ書込み方法では、ワード単
位でデータが書込まれ、画素単位のデータが格納される
メモリを有し、ＣＰＵの制御によって、夫人カデータと
そのアドレスと書込み命令とを与えてメモリへ書込み、
アドレスと読出し命令とを与えて格納されたデータの読
出しを行うメモリ装置へ、（１）第１エリアと第２エリ
アとからなり、入力データがセットされるシフトレジス
タと、（２）入力データのシフトｆｌを指示するマスク
データが入力されるマスクレジスタと、（３）入力され
る第１のアドレスｎに一定数を加算して例えば（ｎ十／
）のような第ユのアドレスを発生させるアドレス加算器
とを設け、（２）のマスクレジスタにセットされたマス
クデータに応じて（１）のシフトレジスタにセットされ
た入力データを第ユニリアの方向ヘシフトさせた後、メ
モリの第１のアドレスに格納されているデータを読出し
て、この読出されたデータと（１）のシフトレジスタの
第１エリア部のデータとから（２）のマスクレジスタに
セットされたシフト量に対応する第１の書込みデータを
作成し、このようにして作成された第１の書込みデータ
を第１のタイミングでメモリの第１のアドレスへ書込み
。

メモリの第２のアドレスに格納されているデータを読出
して、この読出されたデータと（１）のシフトレジスタ
の第コニリア部のデータとから（２）のマスクレジスタ
にセットされたシフト量に対応する第コの書込みデータ
を作成し、このようにして作成された第コの書込みデー
タを第スのタイミングでメモリの第コのアドレスへ書込
むようにしている。

そして、このように構成することによって、２つのアド
レスにまたがった／文字分のデータの新たな書込みある
いは書替え時にも、それぞれのアドレスのメモリエリア
の書替えを要しないデータについては、読出しと再書込
みとが行われて、元どおりのエリアに再び格納されるこ
とになり、デ−タの新たな書込みあるいは書替えによっ
て、何の影響も受けないシフトライト動作が可能になる
。

その上、このようなシフトライト動作は、システムバス
側からの７回の書込み要求（ＭＷＴＣ）に対して、アド
レスｎと（ｎ＋／）のように−回の書込みを行い、シス
テムバス側へ終了信号（ＭＲＤＹ）を返送して終了する
。すなわち％　Ωつのアドレスにまたがったメモリエリ
アへの入力データの書込み動作は、７回の書込み命令だ
けで可能になる。そのため、システム側からみれば、あ
たかも７つのアドレスへ７つのデータを書込む動作と同
じであり、システム側での処理が簡単で、しかも書込み
スピードは向上される。

次に、他の実施例について説明する。

第、２３図は、先の第Ｓ図に対応する他の文字構成の一
例で％　／文字の構成が２４Ｘ、２＝　（ドツト）のマ
ｌ−ＩＪラックス表現される場合を示す。

この第２３図のように、各ラインｌ１＝０〜２３がＪ＋
ビットの場合には、先すｂ−θ〜ｂ＝１５の／乙ピッ１
−（＝／Ｗ）について、先に説明したのと同様の方法で
スクリーンメモＩＪ　Ｊ　Ｊへ書込み。

次に１）＝＝／乙〜ｂ＝２３のｇビット（＝／バイト）
について書込めばよい。

次に、文字間に罫線を引く（書く）場合について説明す
る。

第２グ図は、文字１名′と１鉛″との間に縦罫線が引か
れる状態を示すスクリーンメモリの概念的構成図である
。

この第２グ図の場合には、スクリーンメモリ上のアドレ
ス境界からｍ３ビツト（ｍ＝０．／、２゜・・・・・・
、／左）だけすれた位置に、幅／ビットの罫線が引かれ
た状態を概念的に示している。

第２左図は、第、２４を図の罫線を引く場合のマスクレ
ジスタＭＲ大の設定例である。

この第Ｊ＆図のように、マスクレジスタＭＲＡのＬＳＢ
からｍ、ビットだけずらした位置に、入力データの選択
を指示する１ｏ′を／ビットだけセットする。そして、
このデータ′θ′のビットに対応するように、入力デー
タについては１図示しないシフトレジスタＤＲＡのビッ
トを１７′で与えておけば、他の文字データに影響を与
えることなく、罫線を引くことができる。

また１反対に、第２’１図のように罫線がすでに設定さ
れている場合に、この罫線だけを消去したいときは、第
２５図と同様に、スクリーンメモリ上の罫線の位置に対
応するビットを′０１にセットし、入力データの対応す
るビットも１０″で与えればよい。このようにすれば、
他の文字データには影響を与えることなく、罫線のみの
消去が可能である。

なお、マスクレジスタＭＲＡとＭＲＢへのマスク情報の
設定方法としては、先の実施例の他にＲＯＭを使用する
こともできる。

第２乙図は、ＲＯＭを使用してマスクレジスタＭＲＡと
ＭＲＢヘマスク情報を設定する場合の回路例を示すブロ
ック図である。図面における符号は第１ざ図と同様であ
り、またＲＯＭは例えば７６種類のシフト量θ〜／左が
記憶されている固定記憶装置、Ｄ　ｕ、は書込みデータ
の大きさを示す情報で、ｌ乙ビット（＝／Ｗ）かｇビッ
ト（＝／）くイ　ト）かを指示する。なお、Ｍｏ−Ｍ、
ｌはシフト量θ〜／！をコード化したデータである。

この第、２４図の回路では、システムバス側から、θ〜
／３の７６通りのシフト量を指示するシフト情報が％　
グビットＭ。−Ｍ３のコード化データでＲＯＭへ与えら
れる。また、書込みデータの大きさを示す情報Ｉ）Ｌも
、ＲＯＭへ与えられる。

そのため、マスクレジスタＭＲＡとＭＲＢへは、ＲＯＭ
からシフト量に対応したマスク情報がセットされる。

このようなシフト情報Ｍ。〜Ｍ３と情報ＤＬは、書込み
データ、アドレス情報、書込みコマンドに先立って、シ
ステムバス側からＩ／、コントローラ１３へ与えられ、
マスクレジスタＭＲＡとＭＲＢに設定される。

さらに、スクリーンメモリ２２へのシフトライト動作は
、先の第７３図と第１１’図に関連して説明したリーシ
宅デフアイ／ライトサイクルの代りに、スクリーンメモ
リのメモリ素子のチップセレクトを行うことによっても
可能である。

次の第２７図（１）と（２）は、シフトレジスタの他の
構成例である。図面において％ＤＲはシフトレジスタ％
　ｂｏ〜ｂＩｌ＋は入力データ、ＸとＹはシフト動作後
の第１と第一のエリア部を示す。

シフトレジスタＤＲとして循環レジスタを使用し、第２
７図（１）のように入力データをセットする。

そして、マスクレジスタにセットされたシフト量に応じ
て第２７図（２）のようにシフトさせる。

この第２７図（２）は、先の第２７図のシフトレジスタ
ＤＲＡとＤＲＢとに相当するから、シフト動作後のＸ部
のデータ、すなわち入力データｂ。〜ｂ、をアドレスｎ
へ書込み、Ｙ部のデータ、すなわちｂｌＯ〜ｂ１６をア
ドレス（ｎ＋／）へ書込めばよい。

このような循環シフトレジスタＤＲを用いれば、シフト
レジスタを７個だけで構成することが可能となる。

なお、第１図のような構成の装置へ、ＤＭＡコントロー
ラを付加すれば、キャラクタパターンメモリからＣＲＴ
ディスプレイ装置へのＤＭＡ転送によってスクリーンメ
モリにデータを書込むことも可能になる。

以上の実施例では、この発明のデータ書込み方法が最も
効果を発揮するＣＲＴディスプレイ装置について説明し
た。しかし、ＣＲＴディスプレイ装置の構成や動作は、
第二回の回路に限らず種々の変形が可能である。例えば
、構成のブロック図、詳細な展開図、タイムチャート等
は、実施例に限らす、他の公知のものでよい。

さらに、ＣＲＴディスプレイ装置に限らす、画素単位で
イメージ情報が格納され、ワード単位でリーＧイトされ
るメモリ装置を備えるプリンタ等にも、実施することが
できる。

以上に詳細に説明したとおり、この発明のデータ書込み
方法では、ワード単位でデータが書込まれ、画素単位の
データが格納されるメモリを有し。

ＣＰＨの制御によって、入力データとそのアドレスと書
込み命令とを与えてメモリへ書込み、アドレスと読出し
命令とを与えて格納されたデータの読出しを行うメモリ
装置へ、（１）第１エリアと第コニリアとからなり、入
力データがセットされるシフトレジスタと、（２）入力
データのシフト量を指示するマスクデータが入力される
マスクレジスタと、（３）入力される第１のアドレスｎ
に一定数を加算して例えば（ｎ＋／）のような第２のア
ドレスを発生させるアドレス加算器とを設け、（２）の
マスクレジスタにセットされたマスクデータに応じて（
１）のシフトレジスタにセットされた入力データを第コ
ニリアの方向ヘシフトさせた後、メモリの第１のアドレ
スに格納されているデータを読出して、この読出された
データと（１）のシフトレジスタの第７エリア部のデー
タとから（２）のマスクレジスタにセットされたシフト
量に対応する第１の書込みデータを作成し、このように
して作成された第１の書込みデータを第１の書込みタイ
ミングでメモリの第１のアドレスへ書込み、メモリの第
一のアドレスに格納されているデータを読出して、この
読出されたデータと（１）のシフトレジスタの第コニリ
ア部のデータとから（２）のマスクレジスタにセットさ
れたシフト量に対応する第一の書込みデータを作成し、
このようにして作成された第２の書込みデータを第一の
タイミングでメモリの第一のアドレスへ書込むようにし
ている。

効　　　果したがって、この発明のメモリへのデータ書込み方法に
よれば、２つのアドレスにまたがった／文字分のデータ
の新たな書込みあるいは書替え時にも、それぞれのアド
レスのメモリエリアの書替えを要しないデータについて
は、読出しと再書込みとが行われるので、元どおりのエ
リアに再び格納されることになり、データの新たな書込
みや書替えによって、何の影響も受けないシフトライト
動作が可能になる。

その上、このようなシフトライト動作は、システムバス
側からの７回の書込みコマンドに対して、アドレスｎと
（ｎ＋／）のように２回の書込みを行い、システムバス
側へ終了信号を返送して、その動作を終了する。すなわ
ち、２つのアドレスにまたがったメモリエリアへの入力
データの書込み動作が、７回の書込みコマンドだけで可
能になる。

そのため、システム側からみれば、あたかも１つのアド
レスへ１つのデータを書込む動作と同じであり、システ
ム側での処理が簡単で、しかも書込みスピードは向上さ
れる。

特に、ＣＲＴディスプレイ装置のスクリーンメモリの場
合には、時分割で書込むとすれば、書込み命令が７回で
２つのアドレスへの書込みが可能になると、その書込み
の所要時間は、単にコ分の／ではなくて数分の／から士
数分の／に短縮できる、等の多くの優れた効果が得られ
る。

【図面の簡単な説明】

第１図は従来のオフィスコンピュータのシステム構成を
示すブロック図、第２図はこの発明のデータ書込み方法
を実施するのに好適なＣＲＴディスプレイ装置の内部構
成の一例を示す機能ブロック図、第３図は第２図の装置
において表示読出しく！：ＣＲＴコントローラを介さな
いリーレライト動作とを時分割方式で行う状態を示すタ
イムチャート、第を図は文字データが／ワード（／Ｗ）
を単位としてアドレスされるスクリーンメモリ上に書込
まれた状態を模型的に示すメモリ図、第Ｓ図は／文字当
りのドツトマトリックスを示す図、第６図は同じく／文
字当りのドツトマトリックスを示す図、第７図はスクリ
ーンメモリのアドレスの配列を表示画面に対応させて模
型的に示す概念的構成図、第を図はスクリーンメモリ上
のｔつのアドレス（ｎ−／）〜（ｎ＋、２　）と書込ま
れるデータＡとの対応関係を示す図、第９図はスクリー
ンメモリのアドレスｎと（ｎ＋／）の内容と、入力デー
タＡの内容とを詳細に示す図、第１Ｏ図は入力データＡ
がスクリーンメモリ上に書込まれた場合におけるアドレ
スｎと（ｎ＋／）の内容を示す図、第１／図はシフトラ
イト動作に使用されるコ個のそれぞれ／Ｗ構成のマスク
レジスタと、その内容の一例を示す図、第７２図は同じ
くシフトライト動作に使用される直列接続された２個の
それぞれ／Ｗ構成のシフトレジスタを示す図、第１３図
はこの発明のデータ書込み方法において、第１／図のマ
スクレジスタと第１コ図のシフトレジスタとによって、
第３図から第７０図に示したデータのシフトライト動作
を行う場合のフロー例を示すフローチャート、第１４’
図はり一１シキデファイ／ライトサイクルの動作を説明
するための一例を示すタイムチャート、第７５図は半角
文字のシフト後の位置がすべてアドレスｎ内に納まる場
合の、スクリーンメモリのアドレスｎと（ｎ＋／）、入
力データ、およびマスクレジスタとの関係を示す図。第７６図は半角文字のシフト後の位置がアドレスｎと（
ｎ＋／）とにまたがる場合のアドレスと入力データとマ
スクレジスタとの関係を示す図、第７７図はアドレスコ
ントローラの詳細な構成例を示す機能ブロック図、第１
ｇ図はマスクレジスタとシフトコントローラの詳細な構
成例を示す展開図、第１ｑ図はＩ１０コントローラの詳
細な構成を示す展開図の一例、第２０図（１）と（２）
は第１ｑ図に示されるＩ１０コントローラの動作を説明
するためのタイムチャート、第、２７図はデータコント
ローラの詳細な構成例を示す展開ブロック図、第２２図
はＩ／、コントローラ内のシフトコントローラとデータ
コントローラ内のシフトレジスタの動作を示すタイムチ
ャート、第２３図は先の第５図に対応する他の文字構成
の一例で、１文字の構成がツ＜ｉ：ｘ、ｚｐ　（ドツト
）のマトリックスで表現される場合、第２ｑ図は文字１
名′と１鉛′との間に縦罫線が引かれる状態を示すスク
リーンメモリの概念的構成図、第２５図は第ｕ４図の罫
線を引く場合のマスクレジスタの設定例、第２６図はＲ
ＯＭを使用してマスクレジスタへマスク情報を設定する
場合の回路例を示すブロック図、第２７図（１）と（２
）はシフトレジスタの他の構成例で、循環レジスタの場
合を示す。図面において、ｇはシステムバス、ヲはＣＲＴコントロ
ーラ、ｌＯはＲ／−コントローラ％　／／はアドレスバ
ッファ％　／コはデータバッファ、／３はマスクレジス
タ内蔵のＩ１０コントローラ、／４はアドレス加算器を
含むアドレスコントローラ、／Ｓはシフトレジスタ内蔵
のデータコントローラ、／Ａはアドレスセレクタ、／７
はデータセレクタ、７ｇは第１出力バツフア、／りは第
１出力バツフア、２０はタイミングコントローラ、ツ／
は基本クロック発振器、２２はスクリーンメモリ％コ３
は出力セレクタ、２’ＡはＰ／ｓ変換器１．２３はビデ
オコントローラ、コ乙は表示ユニットを示し、またＤＲ
ＡとＤＲＢはシフトレジスタ％ＭＲＡ　（！：　ＭＲＢ
ハマスクレジスタを示す。オ　　　５　　図　　　　　　升　　６　図第１０図オ　１２　　図神　１５　　閃第１６図じＬＴ−Ｂ− −＋　　１８　　図オ　２４　　図第２５図オ　２６　　図

Claims

【特許請求の範囲】１、　ワード単位でデータが書込まれ、画素単位のデー
タが格納されるメモリを有し、ＣＰＨの制御によって、
入力データとそのアドレスと書込み命令とを与えて前記
メモリへデータを書込み、アドレスと読取り命令とを与
えて格納データの読取りを行うメモリ装置において、第
１エリアと第コニリアとからなり、第１エリアに入力デ
ータがセットされるシフトレジスタと、入力されるマス
クデータがセットされるマスクレジスタと、入力される
第１のアドレスに一定数を加算して第２のアドレスを発
生させるアドレス加算器とを具備し、前記マスクレジス
タヘセットされたデータに応じて前記シフトレジスタに
セットされたデータを前記第ユニリアの方向ヘシフトさ
せ、前記メモリの第１のアドレスに格納されてい　２る
データを読出し、このデータと前記第１のエリア部のデ
ータとから前記マスクレジスタヘセットされたデータの
値に応じて第１の書込みデータを作成して、この作成し
た第１の書込みデータを第１のタイミングで前記メモリ
の第１のアドレスに書込み、前記メモリの第コのアドレ
スに格納されているデータを読出し、この読出しデータ
と前記第スのエリア部のデータとから前記マスクレジス
タヘセットされたデータの値に応じて第２の書込みデー
タを作成して、この作成した第コの書込みデータを第２
のタイミングで前記メモリの第コのアドレスに書込むこ
とを特徴とするメモリへのデータ書込み方法。２、特許請求の範囲第１項記載のメモリへのデータ書込
み方法において、マスクデータを予めマスクレジスタヘ
セットした後、第１のアドレスと入力データと書込み命
令とを与えることを特徴とするデータの書込み方法。