JPH04199238A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータのメモリのアドレス境界にまた
がる内容を書き換える処理に好適なメモリのアクセス方
式に関する。

〔従来の技術〕

コンピュータのメモリの読み書きは、一般に、読み書き
したいメモリのアドレスをアドレスバスを介してメモリ
に与え、データバスを介してＣＰＵ内のレジスタの内容
をメモリに書き、また、メモリの内容をＣＰＵ内レジス
タに読むという手段をとる。データバスはＣＰＵに固有
の幅を持ち、通常８．１６．３２ビツト等で構成されて
いる。このデータバス幅のビット数を持つデータはワー
ドと呼ばれ、メモリのアクセスはワード単位、または、
バイト（８ビツト）単位で行われる。メモリもワードま
たはバイト単位でアドレス付けされ、メモリの読み書き
は、従来アドレス付けされたワードまたはバイト単位で
行われていた。従って、相隣りあうアドレスの境界にま
たがるワード、または、バイト単位の読み書きを行うに
は、隣接するアドレスの各アドレスごとに内容を読み書
きし、二つのアドレスの内容をビット処理によりワード
、または、バイトにまとめるソフト処理を必要とした。

このソフト処理を不要とするため、従来、第２図に示す
方法が提案されている。第２図中、１はＣＰＵ、２は第
一のメモリ、３は第二のメモリ、１１はアドレスバス、
１２はデータバス、４はデータラッチ、５はデータを任
意のビットシフトさせるシフタ、７はアドレスラッチ、
８はアドレス加算器、９はアドレス選択回路、６はシフ
タ５に与えるシフト量や、□第二のメモリ３への書き込
みを一ビツト単位で制御する情報などを与える制御部で
ある。

以下、第一のメモリ２から読み出したデータを第二のメ
モリ３に書き込む処理を簡単に説明する。

読み出したデータは、第二のメモリ３のアドレス境界（
例えばアドレスｎとｎ＋１）にまたがって書き込まれる
とする。まず、ＣＰＵＩは第一のメモリから−ワードの
データをリードする。次にこのデータを第二のメモリの
ｎ番地に書き込む。この際データはデータラッチ４でラ
ッチされ、シフタ５で任意ビットシフトされ、さらに制
御信号１７により不必要なビットをマスクされて第二の
メモリに書き込まれる。この時、第二のメモリへのアド
レスは、アドレス選択回路９により、ｎ番地に対応する
アドレス１５が与えられる。次にＣＰＵは次のデータを
第一のメモリからリードする。これと同時に、第二のメ
モリには前回のデータの残りの部分が書き込まれる。こ
の際、アドレスは、アドレス選択回路９により、ｎ＋１
番地に対応するアドレス１６が与えられる。次にＣＰＵ
は第二のメモリのｎ＋１番地への書き込み命令を実行す
る。

以下、データの数だけこの処理を繰り返すことにより、
アドレス境界にまたがる領域へのデータ転送を終了する
。このように、データ転送時に、ＣＰＵのリードとライ
トが連続して行われることに着目し、第二のメモリのｎ
番地とｎ＋１番地への書き込みを、実質−回のメモリサ
イクルで行うことができた。

〔発明が解決しようとする課題〕

上記従来技術は、アドレス境界にまたがる位置へのデー
タ転送を行う用途、例えば、デイスプレィ装置において
、ビットマツプメモリの任意の位置に文字データを展開
する場合や、画面のある領域から別の領域へのコピーを
行う場合には、データの転送は連続して行われるため、
冗長なメモリ書き込みサイクルを増やすことなく、高速
にデータ転送が行える。

この方法では、ＣＰＵによるデータのリードを並行して
、第二のメモリへのライトを行うため、ＣＰＵのリード
／ライトサイクルから見れば、実質−回のサイクルでデ
ータ転送が終了する。しかし、メモリのアクセスという
観点から見れば、第二のメモリのｎ番地とｎ＋１番地へ
の書き込みは二回に分けて行われる。データ転送の際の
実行時間は、このメモリのアクセスに左右されるため、
メモリのアクセス回数をいかに少なくするかが、高速化
のためのポイントとなる。

一方、従来技術は、あるメモリから別のメモリへの転送
や、一つのメモリ内である領域から別の領域へのコピー
などのように、リードとライトが連続しておこる場合に
は有効であるが、領域の塗りつぶしなどのように、ライ
トだけが連続する用途については考慮されていなかった
。

本発明の目的は、メモリのアクセス回数をより少なくす
ることにより、上に述べたような用途、すなわち、アド
レス境界にまたがる位置へのデータ転送を高速に行うメ
モリアクセス方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明によるメモリアクセ
ス回路は、第一のメモリと、前記第一のメモリから読み
出したデータを書き込む第二のメモリと、前記第二のメ
モリに書き込むデータを一時保持するデータラッチと、
前記データラッチから出力されたデータを任意ビットシ
フトするシフタとを備えたメモリアクセス回路において
、前記第二のメモリを一つに分割し、その一方をアドレ
スの偶数番地に対応させ、他方を奇数番地に対応させる
。さらに、前記第二のメモリに与えるアドレスを一時保
持するアドレスラッチと、前記アドレスラッチから出力
されるアドレス情報を単位アドレスだけ変更するアドレ
ス変更手段と、前記アドレスラッチまたは前記アドレス
変更手段のいずれかから出力されるアドレス情報を選択
するアドレス選択手段を、前記第一のメモリに対応して
二組持ち、前記シフタのシフト量や、前記アドレス選択
手段の選択動作および、前記第二のメモリのビット単位
の書き込みマスクを制御する制御手段とを具備したもの
である。

〔作用〕

第一のメモリから読み出したデータを、第二のメモリの
アドレス境界にまたがる位置に書き込む処理を考える。

前記第一のメモリから読み出されたデータは、データラ
ッチでラッチされた後、シフタにより、書き込むべき位
置に対応する量だけシフトされて、第二のメモリに与え
られる。

一方、アドレスは、アドレスラッチでラッチされたアド
レスと、アドレス選択手段により、前記アドレスラッチ
から出力されるアドレスを単位アドレスだけ変更された
アドレスが、アドレス選択手段で選択されて第二のメモ
リに与えられる。この際、偶数番地から始まる位置のア
ドレス境界に書き込みを行う場合には、偶数番地に対応
するメモリには、アドレスラッチから出力したアドレス
が与えられ、奇数番地に対応するメモリには、アドレス
変更手段から出力したアドレスが与えられるように、ア
ト１ノス選択手段は動作する。そして、シフタでシフト
された書き込みデータは、制御部から出力される書き込
みマスク信号により不必要なビットはマスクされて第二
のメモリに書き込まれる。この時、偶数番地に対応する
メモリと奇数番地に対応するメモリへの書き込みマスク
信号は、逆になるように与えられる。これより、アドレ
ス境界にまたがる位置への書き込み動作を、−回のメモ
リアクセスで行うことができる。なお、本方式によるメ
モリアクセスは、メモリへの物理的な書き込み処理を一
回のアドレスで行えるため、リードとライトが連続しな
い場合、例えば、領域の塗りつぶしなどの用途にも同様
の効果が得られる。

〔実施例〕

以下、本発明の実施例を図を用いて説明する。

第１図は本発明の一実施例を表す図である。１はＣＰＵ
、２はデータ転送時にソースとなるメモリ、３はディス
ティネーションとなるメモリ、４はデータラッチ、５は
書き込みデータの任意ビットのシフトを行うシフタ、７
はアドレスラッチ、８はアドレスラッチにラッチされた
アドレス情報に１を加えるアドレス加算器、９１および
９２はアドレス選択回路、６はシフタ５に与えるシフト
量や、アドレス選択回路９１．９２に与える制御信号、
メモリ３への書き込みを１ビット単位で制御する書き込
みマスク信号などを与える制御部である。メモリ３は、
アドレスの偶数番地に対応するメモリ３１と、奇数番地
に対応するメモリ３２に分割されており、これらのメモ
リに対して、それぞれアドレス選択回路９１．９２から
のアドレス情報が入力する。

第３図ないし第５図を用いて第１図の実施例の動作を説
明する。ここではデータバス１２のデータ幅はへビット
とし、メモリのアクセスはへビット単位で行われるもの
として説明する、第３図は、メモリ２として、文字のパ
ターンデータが格納されたフォトメモリ、メモリ３とし
てデイスプレィ装置のグラフィック表示メモリ（ビット
マツプメモリ）とした例を示す。同図（ａ）がフォント
メモリであり、文字フォントのデータは、アドレスが増
える方向（Ｓ、Ｓ＋Ｉ、Ｓ−４−２−・・）に、順次、
格納されているものとする。同図（ｂ）はグラフィック
表示メモリであり、アドレスは向かって左から水平方向
に一番地ずつ増えてゆき（０，１゜２・・・）、図示し
ていない右端まで到達すると一列下に下がり、再び、左
端から右方向にアドレスが増加するものとする。縦線α
はワード（この例ではへビット）境界を示している。な
お、グラフィック表示メモリは、偶数番地（０，２・・
・）がメモリ３１に対応し、奇数番地（１，３−・・）
がメモリ３２に対応するようにアドレス付けされている
。図に示すように、フォントメモリのデータは、グラフ
ィック表示メモリのワード境界にまたがって（右側に三
ビットあるいは五ビットシフトして）転送されるものと
する、１ 第４図は、−ワードのデータの転送について説明したも
のである。フォントメモリ（以下ＣＧと記す）から読み
出したデータを、グラフィック表示メモリ（以下Ｖ’Ｒ
ＡＭと記す）のＤ番地とＤ＋１番地にまたがる位置に書
き込むものとする。ここでＤは偶数であり、データは偶
数番地から始まる位置に書き込まれる。　Ｃ，、Ｐ　ｔ
Ｊは、ＣＧからデータＳを読み出した後、Ｖ　ＲＡ、　
ＭのＤ番地への書き込み命令を行う。ここでデータＳは
、左側がＭＳＢ１右側がＬＳＢを表し、Ｄ７〜Ｄｏはデ
ータビットを表している。、ＣＰＵによる書き込み命令
が発せられると、データＳはシフタ５により三ビット右
にシフトされてＳ′となりＶ　ＲＡ、　Ｍに入力する。

制御部６は、ＶＲＡＭに対する書き込みマスク信号１７
を出力する。このマスク信号は、メモリ３１に対しては
そのままのマスク情報Ｍ１が与えられるが、メモリ３２
に対しては、反転回路６１により反転されたマスク情報
Ｍ２が与えられる。ここで、マスク情報は、０に対応す
るビットは書き込みが行われず、１に対応するビットの
みが書き込まれることを表わしている。シフト後のデー
タＳ′は、このマスク情報によりマスクされて、書き込
みデータＷＯ，ＷｌとしてＶＲＡＭに書き込まれる。

ＷＯはメモリ３１に対する書き込みデータ、Ｗｌはメモ
リ３２に対する書き込みデータであることはいうまでも
ない。一方、ＶＲＡＭのＤ番地への書き込み命令が発せ
られると、アドレスバス１１上のアドレスはアドレスラ
ッチ７およびアドレスラッチから出力したアドレス情報
に１を加えるアドレス加算器８を経由して、アドレス選
択回路９１．９２に入力する。データは偶数番地から始
まる位置に書き込まれるため、アドレス選択回路９１は
、アドレスラッチ７の出力１５を選択し、アドレス選択
回路９２は、アドレス加算器８の出力１６を選択して、
それぞれメモリ３１、メモリ３２に与えるように動作す
る。これにより、メモリ３１にはＤ番地、メモリ３２に
はＤ＋１番地のアドレス情報が与えられ、前述した書き
込みデータＷｌ、Ｗ２が書き込まれることになる。その
結果がＤ′である。ここで、空白の部分は、書き込みが
行われなかったことを表わしている。このように、アド
レス境界にまたがる位置への書き込み動作を一回のメモ
リアクセスで行うことができる。なお、シフタでのシフ
ト量は、制御部６からの開側信号１９で与えられる。こ
れらのシフト量や、書き込みマスク信号等の情報は、あ
らかじめＣＰＵにより設定しておく。

第３図の転送動作を時間を追って説明したのが第５図で
ある。第３図のｂｌは、ＣＧから読み出したデータをＶ
ＲＡＭの偶数番地から始まる位置に三ビット右側にシフ
トして書き込む場合の動作を説明したものである。この
場合、アドレス選択回路９１は、アドレスラッチ７の出
力１５を選択し、アドレス選択回路９２は、アドレス加
算器８の出力１６を選択して、それぞれメモリ３１．メ
モリ３２に与えるように動作する。まず、ＣＰＵが最初
のデータＲＯをＣＧのＳ番地から読み出し、このデータ
をＶＲＡＭのＤ番地に書き込む命令を発する。これによ
り、データＲ１は、シフタ５で三ビットシフトされ、デ
ータＷ００としてＶＲＡＭのＤ番地に書き込まれる、と
同時にデータＷＯ１がＶＲＡＭのＤ−→−１番地に書き
込まれる。ここで、データＷＯＯの下位五ビット、およ
び、データＷＯＩの下位五ビットは実際の書き込みは行
われない、これは前述したように、制御部６からの書き
込みマスク信号１７によるものである。次に、ＣＰＵが
次のデータＲ１をＣＧのＳ」−１番地から読み出し、そ
のデータをＶ　ＲＡ、　ＭのＤ　＋　ｎ番地に書き込む
命令を実行すると、データＲ１の下位五ビットが、Ｄ＋
ｎ番地のｒ位置ビットに書き込まれ、Ｒ１の下位五ビッ
トが、Ｄ＋ｎ＋１番地の下位五ビットに書き込まれる。

以下はこの操作の繰り返しで必要なデータ転送を実行で
きる。

第３図の１）２は、ＣＧから読み出したデータをＶ　Ｒ
Ａ、　Ｍの奇数番地から始まる位置に、五ビット右側に
シフトして書き込む場合の動作を説明したものである。

この場合、アドレス選択回路９１は、アドレス加算器８
の出力１６を選択し、アドレス選択回路９２は、アドレ
スラッチ７の出力１５を選択して、それぞれメモリ３１
．メモリ３２に与えるように動作する。これは、上で述
べた偶数番地から始まる位置に書き込む場合とは逆の関
係にな−）でいる。

ＣＧからＶＲＡＭへの転送動作は前述したのと同様に行
える。すなわち、ＣＰＵがＣＧのＳ番地からデータＲＯ
を読み出し、これをＶＲＡＭの■）−・ｍ　−ｎ　４−
１番地に書き込む命令を実行すると、データＲＯの下位
五ビットが、Ｇ４−ｍ−ｎ−１−１番地の下位五ビット
に書き込まれ、データＲＯの下位五ビットが、Ｄ＋ｍ−
ｎ→２番地のＬ位置ビットに書き込まれる。これを必要
なデータ数だけ繰り返すことにより、データ転送を終了
する。

本実施によれば、アドレス境界にまたがる位置へのデー
タ転送を一回のメモリアクセスで行えるため、不必要な
書き込みサイクルを削減でき、高速なデータ転送が行え
る。なお、第３図では、第１図のメモリ２とメモリ３と
が異なる場合を例に説明したが、この二つのメモリは同
一のものであってもよい。

次に、第６図により、本発明の第二の実施例を説明する
。これは、領域の塗りつぶしなどのように、同一のデー
タを、アドレス境界にまたがって、順次、転送するもの
である。ソースとなるデータＳＤはＣＰＵ内のレジスタ
にあり、このデータをＶ　ＲＡ、　Ｍのワード境界から
三ビットシフトして転送する様子を示している。この際
、ＣＰＵは、■ＲＡ、ＭのＤ番地、Ｄ→−ｎ番地、Ｄ＋
２ｎ番地・・・への書き込み命令を順次発行する。前述
したのと同様に、データＳＤはシフタ５によりシフトさ
れ、不必要なビットはマスクされて、ＶＲＡＭのＤおよ
びＤ＋１番地、Ｄ＋ｎおよびＤ＋ｎ＋１番地・・・に、
順次、書き込まれる。これを必要な回数繰り返すことに
より、データ転送を終了する。このように、ＣＰＵによ
るリードとライトが連続しない場合にも高速なデータ転
送が行える。

以上の説明では、−ワードをへビットとしてきたが、こ
れは何ビット（例えば１６ビツトや３２ビツト）であっ
ても構才）ない。

（発明の効果〕 本発明によれば、アドレスの境界にまたがる位置へのデ
ータ転送を行う際に、転送先のメモリを偶数番地に対応
する部分と奇数番地に対応する部分に分け、それぞれに
与えるアドレス情報を、ＣＰ　Ｕからのアドレスと、こ
れを単位アドレスだけ変更したアドレスとを選択して与
えることにより、メモリアクセスを効率よく行え、高速
なデータ転送を実行することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るメモリアクセス回路を
使用したメモリシステムのブロック図、第２図は従来の
メモリシステムのブロック図、第３図、第４図および第
５図は第１図のメモリシステムの動作の説明図、第６図
は本発明の第二の実施例の説明図である。 ｌ・・・ＣＰＵ　　　　　　　　２・・・メモリ３・・
・メモリ　　　　　　５・・・シフタ６・・・制御部　
　　　　　８・・・アドレス加算器９１、９２・・・ア
ドレス選択回路 １１・・・アドレスバス　　　］２・・・データパス５
２　図 罵４回 ０輻ト・工ｔジ　　　　　　）ト′】喪％　　　　　　
０＋Ｉ＊までジ軍　５　回 （ｂ２） 駕　ち　側

Claims (1)

1. 【特許請求の範囲】 １、第一の記憶領域から複数ワードのデータを、順次、
   読み出し、前記複数ワードのデータをアドレスの境界に
   またがる第二の記憶領域に、順次、書き込むメモリアク
   セス方式であって、第一のメモリと、前記第一のメモリ
   から読み出したデータを書き込む第二のメモリと、前記
   第二のメモリに書き込むデータを一時保持するデータラ
   ッチと、前記データラッチから出力されたデータを任意
   ビットシフトするシフタとを備えたメモリアクセス回路
   において、 前記第二のメモリを二つに分割し、一方をアドレスの偶
   数番地に対応させ、他方を奇数番地に対応させ、前記第
   二のメモリに与えるアドレス情報を一時保持するアドレ
   スラッチと、前記アドレスラッチから出力されるアドレ
   ス情報を単位アドレスだけ変更するアドレス変更手段と
   、前記アドレスラッチまたは前記アドレス変更手段から
   出力されるアドレス情報を選択するアドレス選択手段を
   前記第二のメモリに対応して二組持ち、前記シフタのシ
   フト量や、前記アドレス選択手段の選択動作、および、
   前記第二のメモリのビット単位の書き込みマスクを制御
   する制御手段とを具備し、 前記第一のメモリから読み出したデータを、前記アドレ
   スの境界に応じてシフトし、シフトされた前記データの
   一部を前記アドレス境界の一方のアドレスに書き込み、
   同時に、前記シフトされたデータの他の部分を前記アド
   レス境界の他方のアドレスに書き込むことを特徴とする
   メモリアクセス方式。 ２、請求項１において、同一データをアドレスの境界に
   またがる記憶領域に、順次、書き込む場合も、前記メモ
   リアクセス回路を用いて、高速にデータ転送を行うメモ
   リアクセス方式。