JPH0350297B2 - - Google Patents
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- Publication number
- JPH0350297B2 JPH0350297B2 JP60039142A JP3914285A JPH0350297B2 JP H0350297 B2 JPH0350297 B2 JP H0350297B2 JP 60039142 A JP60039142 A JP 60039142A JP 3914285 A JP3914285 A JP 3914285A JP H0350297 B2 JPH0350297 B2 JP H0350297B2
- Authority
- JP
- Japan
- Prior art keywords
- word
- data
- write
- timing
- write data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 17
- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000010365 information processing Effects 0.000 claims description 4
- 238000003491 array Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置等における記憶装置のブ
ロツクデータ書込方式に関する。
ロツクデータ書込方式に関する。
従来の情報処理装置では演算処理部に高速の記
憶部を設け、主記憶部の内容の一部を記憶してお
き、演算処理部からみた主記憶部に対するアクセ
スタイムを改善するバツフアメモリ方式をとるの
が一般的である。通常演算処理部におかれた高速
記憶部をキヤツシユメモリと呼んでいる。また、
大型の情報処理装置では複数個の演算処理部と周
辺制御部をもつことが多く、主記憶部に対して要
求される総データ転送量は大きくなつてきてい
る。総データ転送量を向上するためには一回当り
のデータ幅を大きくするか、インターリーブ数を
ふやす等の方法がとられる。総データ転送量がシ
ステムの要求性能を満足させることができないと
バツフアメモリ方式を採用していても記憶部への
アクセスが待たされることで実効的なアクセスタ
イムが悪くなつてしまう。その結果複数台ある演
算処理部が各々が持つている最高性能を発揮でき
ないことになる。
憶部を設け、主記憶部の内容の一部を記憶してお
き、演算処理部からみた主記憶部に対するアクセ
スタイムを改善するバツフアメモリ方式をとるの
が一般的である。通常演算処理部におかれた高速
記憶部をキヤツシユメモリと呼んでいる。また、
大型の情報処理装置では複数個の演算処理部と周
辺制御部をもつことが多く、主記憶部に対して要
求される総データ転送量は大きくなつてきてい
る。総データ転送量を向上するためには一回当り
のデータ幅を大きくするか、インターリーブ数を
ふやす等の方法がとられる。総データ転送量がシ
ステムの要求性能を満足させることができないと
バツフアメモリ方式を採用していても記憶部への
アクセスが待たされることで実効的なアクセスタ
イムが悪くなつてしまう。その結果複数台ある演
算処理部が各々が持つている最高性能を発揮でき
ないことになる。
以上のような状況が生じるのは一般に主記憶部
に使用している記憶素子がダイナミツク型RAM
（Ｄ−RAM：Dynamic Random Access
Memory）といわれるもので演算処理部のクロツ
ク周期に比べ大幅に遅いためである。Ｄ−RAM
の集積度すなわち記憶容量は４倍で向上している
がアクセス、サイクルについては現状のままで変
つていない。一方、演算処理部は集積度向上とと
もに遅延時間が小さくなつているのでクロツク周
期はますます小さくなり主記憶部とのギヤツプが
拡大する一方である。
に使用している記憶素子がダイナミツク型RAM
（Ｄ−RAM：Dynamic Random Access
Memory）といわれるもので演算処理部のクロツ
ク周期に比べ大幅に遅いためである。Ｄ−RAM
の集積度すなわち記憶容量は４倍で向上している
がアクセス、サイクルについては現状のままで変
つていない。一方、演算処理部は集積度向上とと
もに遅延時間が小さくなつているのでクロツク周
期はますます小さくなり主記憶部とのギヤツプが
拡大する一方である。
最近大型システムにおいては以上の問題を解決
する方法として演算処理部と主記憶部の間に高速
または中速の比較的大容量のシステムキヤツシユ
（またはセカンドキヤツシユ）を持つ方法が一般
的になつてきている。
する方法として演算処理部と主記憶部の間に高速
または中速の比較的大容量のシステムキヤツシユ
（またはセカンドキヤツシユ）を持つ方法が一般
的になつてきている。
実際の使用例としては文献日経エレクトロニク
ス1981.10.26号３階層メモリ方式や高密度化技術
により性能向上を図つた大型コンピユータＭ−
380／382に詳しくでている。
ス1981.10.26号３階層メモリ方式や高密度化技術
により性能向上を図つた大型コンピユータＭ−
380／382に詳しくでている。
システムキヤツシユ付のシステムにおいては主
記憶部とシステムキヤツシユの間のデータ転送は
システムキヤツシユのブロツク単位で行う。さら
に主記憶へのアクセスはブロツク単位の読出動
作、または書込動作しかない。また、ブロツクは
一般には64BYTEのデータ幅を持つている。し
たがつて、主記憶部は64BYTEの読み出し、書
き込みを行う必要がある。システムキヤツシユと
主記憶部間のインタフエースデータ幅はHW量等
の制約から8BYTE幅若しくは16BYTE幅が一般
的であり、64BYTEのデータを転送するために
は４回または８回の転送回数を必要とする。
記憶部とシステムキヤツシユの間のデータ転送は
システムキヤツシユのブロツク単位で行う。さら
に主記憶へのアクセスはブロツク単位の読出動
作、または書込動作しかない。また、ブロツクは
一般には64BYTEのデータ幅を持つている。し
たがつて、主記憶部は64BYTEの読み出し、書
き込みを行う必要がある。システムキヤツシユと
主記憶部間のインタフエースデータ幅はHW量等
の制約から8BYTE幅若しくは16BYTE幅が一般
的であり、64BYTEのデータを転送するために
は４回または８回の転送回数を必要とする。
第３図は従来のブロツクデータ書込方式の一例
を示すブロツク図である。第３図に示す従来例で
は簡単化するためにブロツク32BYTEインタフ
エース8BYTEで４回転送を行う場合を示してい
る。
を示すブロツク図である。第３図に示す従来例で
は簡単化するためにブロツク32BYTEインタフ
エース8BYTEで４回転送を行う場合を示してい
る。
第３図に示すブロツクデータ書込方式は、各々
4BYTEからなる書込データレジスタ１，２と、
書込データワードレジスタ３〜６，７〜１０と、
転送毎に分割されているＤ−RAMアレイ１１〜
１４，１５〜１８と、転送毎に切り換る読出デー
タ選択回路１９，２０と、番地方向に分割されて
いるメモリカード２１〜２４，２５〜２８と、番
地方向に分割されたメモリカード２１〜２８の１
つを選択する。読出データ選択回路２９，３０と
を含んでいる。第４図は書き込みの場合のタイミ
ングチヤートを示している。
4BYTEからなる書込データレジスタ１，２と、
書込データワードレジスタ３〜６，７〜１０と、
転送毎に分割されているＤ−RAMアレイ１１〜
１４，１５〜１８と、転送毎に切り換る読出デー
タ選択回路１９，２０と、番地方向に分割されて
いるメモリカード２１〜２４，２５〜２８と、番
地方向に分割されたメモリカード２１〜２８の１
つを選択する。読出データ選択回路２９，３０と
を含んでいる。第４図は書き込みの場合のタイミ
ングチヤートを示している。
システムキヤツシユ側から主記憶部への書込要
求が発生した場合、リクエストと書き込みを行な
うアドレスと書込指示を示すコマンドおよび４回
に時分割された書込データが送られてくる。書込
データは書込データレジスタ１，２にセツトさ
れ、続いて書込ワードレジスタ３〜６，７〜１０
にセツトされる。データをレジスタにセツトする
間にＤ−RAMを動作させるタイミングと
CASタイミングをＤ−RAM素子に与え書き込み
の準備を行う。Ｄ−RAM素子はデータを書き込
む場合２つの方法がある。１つは書込タイミング
であるタイミングをタイミングより早く
与えることによりタイミングの立下りで書
き込む方法（Early Writeと呼称している）と
WEタイミングをタイミングより遅く与える
ことによりタイミングの立下りで書き込む方
法（Delayed Write）とがある。これらは当該業
者間では周知のことであり特に説明は要しない。
第３図に示す従来例では書込データの確定が遅い
ためDelayed Writeとなつている。このような構
成では転送ワード毎にレジスタを有し、メモリカ
ード２１〜２８の入力ピンが４回転送分必要にな
ること（本例では１メモリロード当り4BYTE×
４回分のデータビツトに当る入力ピンが必要）、
またＤ−RAM素子への信号パターンも転送間で
独立であるためパターン数が増大する等の問題が
ある。
求が発生した場合、リクエストと書き込みを行な
うアドレスと書込指示を示すコマンドおよび４回
に時分割された書込データが送られてくる。書込
データは書込データレジスタ１，２にセツトさ
れ、続いて書込ワードレジスタ３〜６，７〜１０
にセツトされる。データをレジスタにセツトする
間にＤ−RAMを動作させるタイミングと
CASタイミングをＤ−RAM素子に与え書き込み
の準備を行う。Ｄ−RAM素子はデータを書き込
む場合２つの方法がある。１つは書込タイミング
であるタイミングをタイミングより早く
与えることによりタイミングの立下りで書
き込む方法（Early Writeと呼称している）と
WEタイミングをタイミングより遅く与える
ことによりタイミングの立下りで書き込む方
法（Delayed Write）とがある。これらは当該業
者間では周知のことであり特に説明は要しない。
第３図に示す従来例では書込データの確定が遅い
ためDelayed Writeとなつている。このような構
成では転送ワード毎にレジスタを有し、メモリカ
ード２１〜２８の入力ピンが４回転送分必要にな
ること（本例では１メモリロード当り4BYTE×
４回分のデータビツトに当る入力ピンが必要）、
またＤ−RAM素子への信号パターンも転送間で
独立であるためパターン数が増大する等の問題が
ある。
本発明のブロツクデータ書込方式は、キヤツシ
ユメモリから主記憶部へのブロツクデータ書込に
おけるブロツクデータについてキヤツシユメモリ
と主記憶部間インタフエース信号幅ワードにて複
数ワードに分割して転送する手段と、転送ワード
毎にデータを保持するための書込データワードレ
ジスタと、複数ワードに分割されたデータ群の前
半のワード群と後半のワード群の書込データワー
ドレジスタを選択するための選択回路と、前半の
ワード群または後半のワード群のみに対し書き込
みを行うための、書込タイミング発生回路とを含
んで構成される。
ユメモリから主記憶部へのブロツクデータ書込に
おけるブロツクデータについてキヤツシユメモリ
と主記憶部間インタフエース信号幅ワードにて複
数ワードに分割して転送する手段と、転送ワード
毎にデータを保持するための書込データワードレ
ジスタと、複数ワードに分割されたデータ群の前
半のワード群と後半のワード群の書込データワー
ドレジスタを選択するための選択回路と、前半の
ワード群または後半のワード群のみに対し書き込
みを行うための、書込タイミング発生回路とを含
んで構成される。
次に、本発明の実施例について、図面を参照し
て説明する。
て説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。
ある。
第１図に示すブロツクデータ書込方式は、同一
の構成をなす二つの記憶モジユール部１２０，１
２１で構成されている。
の構成をなす二つの記憶モジユール部１２０，１
２１で構成されている。
記憶モジユール部１２０は書込データレジスタ
１００と、書込データワードレジスタ１０２〜１
０５と、書込データワード選択回路１０６，１０
７と、転送毎に分割されているＤ−RAMマレイ
１０８〜１１１と、読出データワード選択回路１
１２と、読出データカード選択回路１１３と、番
地方向の分割がされているメモリカード１１４〜
１１７と、０、１ワード用と２、３ワード用と独
立にある。書込タイミング発生回路１１８，１１
９とを含んでいる。
１００と、書込データワードレジスタ１０２〜１
０５と、書込データワード選択回路１０６，１０
７と、転送毎に分割されているＤ−RAMマレイ
１０８〜１１１と、読出データワード選択回路１
１２と、読出データカード選択回路１１３と、番
地方向の分割がされているメモリカード１１４〜
１１７と、０、１ワード用と２、３ワード用と独
立にある。書込タイミング発生回路１１８，１１
９とを含んでいる。
記憶モジユール部１２０，１２１は4BYTE単
位に分割されていることを示している。システム
キヤツシユとは8BYTEのデータ幅にてインタフ
エースされており、32BYTEを４回に分割転送
してデータの読み出し、書き込みを行なう。Ｄ−
RAMアレイ１０８〜１１１にはタイミン
グ、タイミング、とタイミングが与えら
れており、タイミングとタイミングは
４ワード共通に、また、タイミングは０ワー
ドと１ワードに１本、0タイミングが、２ワ
ードと３ワードに１本、1タイミングが分割
されて与えられている。
位に分割されていることを示している。システム
キヤツシユとは8BYTEのデータ幅にてインタフ
エースされており、32BYTEを４回に分割転送
してデータの読み出し、書き込みを行なう。Ｄ−
RAMアレイ１０８〜１１１にはタイミン
グ、タイミング、とタイミングが与えら
れており、タイミングとタイミングは
４ワード共通に、また、タイミングは０ワー
ドと１ワードに１本、0タイミングが、２ワ
ードと３ワードに１本、1タイミングが分割
されて与えられている。
第２図は第１図に示す実施例のタイミングを示
すタイミングチヤートである。リクエスト、アド
レス／コマンド、書込データはシステムキヤツシ
ユと主記憶部との間のインタフエース信号を示し
ている。主記憶部はシステムキヤツシユ部から送
られてきたリクエストとアドレス／コマンドを解
読して書込動作を開始する。システムキヤツシユ
部から送られてきた書込データは書込データレジ
スタ１０１にセツトされる。32BYTEのデータ
は8BYTE4回に分割されて送られてくる。した
がつて、書込データレジスタ１０１にセツトされ
た情報はクロツク印加毎に次段の書込データワー
ドレジスタ１０２〜１０５に順次とり込まれる。
第１番目の8BYTEは０ワード目の書込データワ
ードレジスタ１０２にセツトされる。第２番目の
8BYTEは１ワード目の書込データワードレジス
タ１０４に、第３番目の8BYTEは２ワード目の
書込データワードレジスタ１０３に、第４番目の
8BYTEは３ワード目の書込データワードレジス
タ１０５にそれぞれセツトされる。各々セツトさ
れた書込データは書込データワード選択回路１０
６，１０７に送られる。０ワード目と２ワード目
は書込データワード選択回路１０６に１ワード目
と３ワード目は書込データワード選択回路１０７
に送られる。書込データワード選択回路１０６，
１０７は最初は０ワード目と１ワード目のデータ
を選択する。パス１３０，１３１にはそれぞれ０
ワード目のデータと１ワード目のデータを出力し
メモリカード１１４〜１１７に印加する。メモリ
カード１１４〜１１７はアドレス情報によつて選
択された１枚のメモリカードのみが動作し、他の
３枚は動作しない。メモリロード１１７が選択さ
れているとする。メモリカード内では書込データ
は０ワード目のＤ−RAMアレイ１０８と２ワー
ド目のＤ−RAMアレイ１１０の同一ビツトに分
配されている。同様に１ワード目のＤ−RAMア
レイ１０９と３ワード目のＤ−RAMアレイ１１
１の同一ビツトに分配されている。メモリカード
１１７に送られた０ワード目のデータは０ワード
目と２ワード目のＤ−RAMアレイ１０８，１１
０に印加される。同様にして１ワード目のデータ
は１ワード目と３ワード目のＤ−RAMアレイ１
０９，１１１に印加される。このとき書込タイミ
ング信号は書込タイミング発生回路１１８，１１
９により０ワード目、１ワード目と２ワード目、
３ワード目と独立して制御可能になつており、書
込データワード選択回路１０６，１０７により０
ワードと１ワードが選択されているときには
WE0タイミングのみを出力する。このとき、０
ワード目、１ワード目は時間的に早く送られてく
るので、Ｄ−RAMの書き込み方法はEarly
Write方式となる。もちろん記憶部の性能、クロ
ツク周期によつてはDelayed Write方式になるケ
ースもあるが早く書き込みを終了するためには
Early Write方式で書き込むことが望ましい。０
ワード目と１ワード目についてＤ−RAMアレイ
１０８，１０９への書き込みが終了したなら、次
に書込データワード選択回路１０６，１０７で２
ワード目、３ワード目を選択しパス１３０，１３
１に２ワード目、３ワード目を出力する。第２図
に示すタイミングチヤートでは０、１ワード目を
出力してから２クロツク目に切り換ることになつ
ている。書込データがＤ−RAMアレイ１０８〜
１１１に印加されたら書込タイミング1タイ
ミングを出力し２ワード目、３ワード目のＤ−
RAMアレイ１１０，１１１のみにデータの書き
込みが行なわれる。この場合にはデータの送られ
てくれる時間が遅いのでＤ−RAMアレイへの書
き込みとしてはDelayed Writeになる。
すタイミングチヤートである。リクエスト、アド
レス／コマンド、書込データはシステムキヤツシ
ユと主記憶部との間のインタフエース信号を示し
ている。主記憶部はシステムキヤツシユ部から送
られてきたリクエストとアドレス／コマンドを解
読して書込動作を開始する。システムキヤツシユ
部から送られてきた書込データは書込データレジ
スタ１０１にセツトされる。32BYTEのデータ
は8BYTE4回に分割されて送られてくる。した
がつて、書込データレジスタ１０１にセツトされ
た情報はクロツク印加毎に次段の書込データワー
ドレジスタ１０２〜１０５に順次とり込まれる。
第１番目の8BYTEは０ワード目の書込データワ
ードレジスタ１０２にセツトされる。第２番目の
8BYTEは１ワード目の書込データワードレジス
タ１０４に、第３番目の8BYTEは２ワード目の
書込データワードレジスタ１０３に、第４番目の
8BYTEは３ワード目の書込データワードレジス
タ１０５にそれぞれセツトされる。各々セツトさ
れた書込データは書込データワード選択回路１０
６，１０７に送られる。０ワード目と２ワード目
は書込データワード選択回路１０６に１ワード目
と３ワード目は書込データワード選択回路１０７
に送られる。書込データワード選択回路１０６，
１０７は最初は０ワード目と１ワード目のデータ
を選択する。パス１３０，１３１にはそれぞれ０
ワード目のデータと１ワード目のデータを出力し
メモリカード１１４〜１１７に印加する。メモリ
カード１１４〜１１７はアドレス情報によつて選
択された１枚のメモリカードのみが動作し、他の
３枚は動作しない。メモリロード１１７が選択さ
れているとする。メモリカード内では書込データ
は０ワード目のＤ−RAMアレイ１０８と２ワー
ド目のＤ−RAMアレイ１１０の同一ビツトに分
配されている。同様に１ワード目のＤ−RAMア
レイ１０９と３ワード目のＤ−RAMアレイ１１
１の同一ビツトに分配されている。メモリカード
１１７に送られた０ワード目のデータは０ワード
目と２ワード目のＤ−RAMアレイ１０８，１１
０に印加される。同様にして１ワード目のデータ
は１ワード目と３ワード目のＤ−RAMアレイ１
０９，１１１に印加される。このとき書込タイミ
ング信号は書込タイミング発生回路１１８，１１
９により０ワード目、１ワード目と２ワード目、
３ワード目と独立して制御可能になつており、書
込データワード選択回路１０６，１０７により０
ワードと１ワードが選択されているときには
WE0タイミングのみを出力する。このとき、０
ワード目、１ワード目は時間的に早く送られてく
るので、Ｄ−RAMの書き込み方法はEarly
Write方式となる。もちろん記憶部の性能、クロ
ツク周期によつてはDelayed Write方式になるケ
ースもあるが早く書き込みを終了するためには
Early Write方式で書き込むことが望ましい。０
ワード目と１ワード目についてＤ−RAMアレイ
１０８，１０９への書き込みが終了したなら、次
に書込データワード選択回路１０６，１０７で２
ワード目、３ワード目を選択しパス１３０，１３
１に２ワード目、３ワード目を出力する。第２図
に示すタイミングチヤートでは０、１ワード目を
出力してから２クロツク目に切り換ることになつ
ている。書込データがＤ−RAMアレイ１０８〜
１１１に印加されたら書込タイミング1タイ
ミングを出力し２ワード目、３ワード目のＤ−
RAMアレイ１１０，１１１のみにデータの書き
込みが行なわれる。この場合にはデータの送られ
てくれる時間が遅いのでＤ−RAMアレイへの書
き込みとしてはDelayed Writeになる。
尚、上述の実施例ではキヤツシユブロツクデー
タ幅32BYTEとして示したが64BYTE、
128BYTEでも可能である。また、転送回路につ
いても４回に限らず同様に考えることができる。
タ幅32BYTEとして示したが64BYTE、
128BYTEでも可能である。また、転送回路につ
いても４回に限らず同様に考えることができる。
本発明のブロツクデータ書込方式は、書込デー
タを時分割でＤ−RAM素子に印加し、Ｄ−
RAM素子の書込タイミングを制御してやること
でメモリカードに送る信号本数の削減と、メモリ
カード上のパターン信号数を削減できるという効
果がある。
タを時分割でＤ−RAM素子に印加し、Ｄ−
RAM素子の書込タイミングを制御してやること
でメモリカードに送る信号本数の削減と、メモリ
カード上のパターン信号数を削減できるという効
果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図に示す実施例の動作タイミングを
示すタイミングチヤート、第３図は従来の一例を
示すブロツク図、第４図は第３図に示す従来例の
動作タイミングを示すタイミングチヤートであ
る。 １０１……書込データレジスタ、１０２〜１０
５……書込データワードレジスタ、１０６，１０
７……書込データワード選択回路、１０８〜１１
１……Ｄ−RAMアレイ、１１２……読出データ
ワード選択回路、１１３……読出データカード選
択回路、１１４〜１１７……メモリカード、１１
８，１１９……書込タイミング発生回路、１２
０，１２１……記憶モジユール部、１，２……書
込データレジスタ、３〜１０……書込データワー
ドレジスタ、１１〜１８……Ｄ−RAMアレイ、
１９，２０……読出データワード選択回路、２１
〜２８……メモリカード、２９，３０……読出デ
ータカード選択回路。
第２図は第１図に示す実施例の動作タイミングを
示すタイミングチヤート、第３図は従来の一例を
示すブロツク図、第４図は第３図に示す従来例の
動作タイミングを示すタイミングチヤートであ
る。 １０１……書込データレジスタ、１０２〜１０
５……書込データワードレジスタ、１０６，１０
７……書込データワード選択回路、１０８〜１１
１……Ｄ−RAMアレイ、１１２……読出データ
ワード選択回路、１１３……読出データカード選
択回路、１１４〜１１７……メモリカード、１１
８，１１９……書込タイミング発生回路、１２
０，１２１……記憶モジユール部、１，２……書
込データレジスタ、３〜１０……書込データワー
ドレジスタ、１１〜１８……Ｄ−RAMアレイ、
１９，２０……読出データワード選択回路、２１
〜２８……メモリカード、２９，３０……読出デ
ータカード選択回路。
Claims (1)
- １ キヤツシユメモリ付の情報処理装置におい
て、キヤツシユメモリから主記憶装置に対するブ
ロツク書込時に、ブロツクデータをキヤツシユメ
モリと主記憶装置間インタフエースデータ信号幅
ワードにて分割し、複数ワードで送信されてくる
各ワード毎に対応して書込データを保持するため
の書込データワードレジスタと、複数ワードに分
割されたデータの前半のワード群と後半のワード
群の書込データワードレジスタを選択するための
選択回路と、前半のワード群または後半のワード
群に対してのみ書込タイミングを与えるための書
込タイミング発生回路とを有し、前半のワード群
に対してはダイナミツクRAMのEarly Writeモ
ードで、後半のワード群に対してはDelayed
Writeモードで書き込むことを特徴とするブロツ
クデータ書込方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039142A JPS61198344A (ja) | 1985-02-28 | 1985-02-28 | ブロツクデ−タ書込方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039142A JPS61198344A (ja) | 1985-02-28 | 1985-02-28 | ブロツクデ−タ書込方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198344A JPS61198344A (ja) | 1986-09-02 |
| JPH0350297B2 true JPH0350297B2 (ja) | 1991-08-01 |
Family
ID=12544854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039142A Granted JPS61198344A (ja) | 1985-02-28 | 1985-02-28 | ブロツクデ−タ書込方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198344A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172379A (en) * | 1989-02-24 | 1992-12-15 | Data General Corporation | High performance memory system |
| JPH0749804B2 (ja) * | 1991-07-15 | 1995-05-31 | ヤマザキマザック株式会社 | 直線運動機構の密封装置 |
-
1985
- 1985-02-28 JP JP60039142A patent/JPS61198344A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198344A (ja) | 1986-09-02 |
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