JPS618785A - 記憶装置アクセス制御方式 - Google Patents

記憶装置アクセス制御方式

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JPS618785A
JPS618785A JP59127805A JP12780584A JPS618785A JP S618785 A JPS618785 A JP S618785A JP 59127805 A JP59127805 A JP 59127805A JP 12780584 A JP12780584 A JP 12780584A JP S618785 A JPS618785 A JP S618785A
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    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機システムの記憶装置に係り、特に複数の
記憶バンクで構成される記憶装置のアクセス制御方式に
関する。
記憶装置を、並行して動作できる複数の記憶バンクに分
割して構成することにより、記憶装置の実効的なデータ
入出力速度を高める方式は、当分野で広く行われている
。
記憶装置に記憶データを入力し、記憶装置で読み出した
データを出力するバスは、制御の容易性や処理の効率性
等から、データ転送方向別に、即ち入力と出力に別個の
バスを設けることが多い。
ところが１アクセス要求は入力と出力の何れか一方を使
用することになるので、バスの使用率は通常それほど高
くはならない。
〔従来の技術〕
第３図は上記のような記憶バンク構成の記憶装置を使用
するような比較的大型の計算機システムの構成図である
。
システムには一般に複数の中央処理装置ｌ、複数チャネ
ル処理装置２、及び保守、運用用の諸装置３等があり、
それらは記憶制御装置４を介して主記憶である記憶装置
５にアクセスする。
記憶制御装置４は各装置からの記憶装置アクセス要求を
受は付けて待ち行列を作り、要求を順番に記憶装置５に
転送し、記憶装置５から読み出されたデータを要求元の
中央処理装置１等へ転送する等の制御を行う。
第４図は記憶装置５の構成を示すブロック図である。記
憶装置５はアレイ部１０と制御部１１で構成され、アレ
イ部１０はデータを記憶する部分で、複数の記憶バンク
１２に分割されて、各記憶バンク１２は互いに独立にデ
ータの書込み及び読出し動作を行うことができる。
なお、各記憶バンク１２への記憶アドレスの割当は、図
の左の記憶バンクの次のアドレスを右隣の記憶バンクに
置き、例えば１語８バイトの構成として、バイトアドレ
スが左から右へＯ１８，１６，２４，３２、−と進む方
式、いわゆるインタリーブ方式がとられることが多いの
で、記憶装置５もそのような構成をとるものとして説明
する。
記憶制御語Ｗ４は中央処理装置１等から受は取るアクセ
ス要求情報に基づいて、記憶装置５のアドレスレジスタ
１３にアクセスすべき記憶アドレスを、指令レジスタ１
４に読出し／書込み等の指令を設定し、又書込みの場合
には同時に書込みデータレジスタ１５にデータを設定す
る。
記憶装置５はアドレスレジスタ１３の内容の一部をデコ
ード回路１９でデコードした出力によって記憶バンク１
２の１を選択し、残部のアドレス及び必要な指令、及び
書込み時はデータレジスタ１５のデータを、それぞれ該
記憶バンク１２のアドレスレジスタ、データレジスタ等
に転送することにより、記憶バンクの動作が行われる。
１アクセス要求が起動する記憶バンクは、常にデコード
回路１９の出力で指定される１記憶バンクのみである。
読出し動作の場合は、その後読み出したデータが記憶バ
ンク１２から読出しデータレジスタ１６に設定され、該
レジスタから記憶制御装置４へ転送される。
記憶アドレス等を、アドレスレジスタ１３等から記憶バ
ンク１２のレジスタに設定する動作は１サイクルで終わ
るが、各記憶バンク１２におけるアクセス動作は通常数
サイクルを要する。この時間、動作中の記憶バンク１２
はその動作に占有されるが、他の記憶バンク１２は次々
に起動することが可能である。
記憶バンク構成の記憶装置においては、このようにして
、最も高度に利用されたときは、毎サイクルごとに１語
の読出しデータ又は書込みデータが記憶装置に入出力さ
れ得る。
〔発明が解決しようとする問題点〕
しかし、第４図に示すような従来の構成においては、前
記のデータ入出力速度が最高限度であって、そのために
バス１７及び１８は高々何れか一方が使用されるに過ぎ
ず、両バスの平均使用率が５０％を越えることはない。
即ち、従来システムではハスの性能を十分に利用できず
、システムの価格対性能比の観点からその有効な利用が
望まれていた。
〔問題点を解決するための手段〕
本発明は少量の制御回路の追加によって、ハス１７．１
８の平均使用率が最高１００％近くなるまでデータ入出
力速度を改善することができるアクセス制御方式を提供
することを目的とする。
この目的は、並行して動作することのできる複数の記憶
バンクに分割されてなり、記憶データの入力又は出力を
行う各１組のバスを有する記憶装置において、該複数の
記憶バンクを２群に分割し、核部のうちの一部に属する
記憶バンクのアクセスと、他の群に属する記憶バンクの
アクセスとを同時に起動する手段を有する本発明の記憶
装置アクセス制御方式により達成される。
（作用〕 即ち、複数の記憶バンクを２群に分けて、群の異なる記
憶バンクは同時にアクセス動作を起動できるようにする
ことによって、１アクセス要求で連続して２語のデータ
の転送が起こるようにするので、入出力両パスを使用す
るアクセス要求を、交互に発生させることによって、両
ハスの利用率を改善することができる。
〔実施例〕
第１図は本発明の一実施例記憶装置のブロック図である
。この記憶装置は第３図のシステムで記憶装置５に置き
代わるものとし、第１図において第４図の従来装置と同
一の部分には同じ番号を付しである。
第１図の記憶装置において、記憶バンクには前記と同様
にインクリープ方式でアドレスが付与されているものと
し、その語アドレスの偶数、奇数によって記憶バンクを
２群に分ける。即ち、図示のように１つ置きの記憶バン
クを同郡とする群分けを行い、又記憶装置４から記憶装
置５に転送される命令に、連続するアドレスの２語にア
クセスすることを指定する命令（２語命令と呼ぶ）を新
設する。
記憶制御装置４から転送される、記憶アドレス及び指令
等は、前記と同様にアドレスレジスタ１３及びレジスタ
１４に受信された後、以下に説明するようにしてデコー
ド回路３０を経由して指定の記憶バンクを起動する。
レジスタ１４に受信された命令が２語命令でない場合、
１記憶パンクのみが起動され、本記憶装置は従来と同様
に動作する。
記憶制御装置４から記憶装置５に転送される命令が２語
命令である場合、レジスタ１４からの信号線３１の信号
に応じて、デコード回路３０は偶数アドレスと奇数アド
レスの記憶パンク群の中から、連続するアドレスの記憶
バンクを１記憶バンクづつ（合計２個の記憶バンク）選
択する。２語指定の場合の記憶アドレスの指定は、いわ
ゆる２語境界（又は１６バイト境界）の先頭記憶アドレ
ス、即ち偶数アドレスを指定するものとする。
以下、第１図と共に第２図を参照して記憶装置の動作を
説明する。第２図は記憶装置の各レジスタの設定状態を
示す動作タイミングを説明する図である。
記憶装置制御部１１では、アドレスレジスタ１３に記憶
アドレスを受信すると（例えば第２図の時刻４０とする
）、それが２語命令である場合には、上記のようにデコ
ード回路３０を介して、対応する２個の記１．ａバンク
（例えば記憶バンク１２ａ。、１２ｂｏ　）を起動し、
同時にアドレスレジスタ１３及びレジスタ１４の内容を
、選択した記憶バンク１２ａ。、１２ｂ０に送る。
レジスタ１４の命令で指定されたアクセス種別が“”Ｒ
ｅａｄ″であると、それぞれの記憶バンクはアドレスを
保持して、読出し動作を開始する。
但し、２語命令の場合、奇数アドレス群の記憶バンク（
記憶バンク１２ｂＯ）は自身の中で、読出し動作の開始
を１サイクル遅延し、偶数アドレスの記憶バンク１２ａ
ｏより１サイクル後に読出しデータを得るように構成す
る。
従って、記憶バンク１２ａ、から、例えば６サイクル後
の時刻４４に読出しデータが読出しデータレジスタ１６
に転送されると、記憶バンク１２ｂｏからの読出しデー
タは次のサイクル（時刻４５）で読出しデータレジスタ
１６に転送される。
記憶制御装置４は記憶装Ｗ５に対して、上記の“’Ｒｅ
ａｄ”を指令した次のサイクル（時刻４１）では、”Ｗ
ｒｉ　ｔｅ″のみが指令できるものとする。
記憶装置５は、時刻４１で°’Ｗｒｉｔｅ″の２語命令
を受信すると、前記“Ｒｅａｄ”の場合と同様にして、
２個の記憶バンク（例えば記憶バンク１２ａい１２ｂ＋
）を起動する。
記憶制御装Ｗ４からは、指令転送と並行して書込みデー
タレジスタ１５に、時刻４１．４２の２サイクルで２語
の書込みデータが転送される。
この場合も奇数アドレスの記憶バンク１２ｂ１はアクセ
ス動作の開始を起動後１サイクル遅延するものとし、偶
数アドレスの記憶バンク１２ａ１は時刻４２で書込みデ
ータレジスタ１５のデータを受信して書込み動作を開始
するが、記憶バンク１２ｂ、は次サイクルの時刻４３で
第２語の書込みデータを受信して書込み動作を開始する
。
記憶制御装置４は時刻４２では“Ｒｅａｄ”のみ指令す
るものとし、このようにして、２語命令のアクセスは、
”Ｒｅａｄ″と”Ｗｒｉｔｅ”を交互に指令することが
できる。第２図はそのようにして連続アクセスする場合
の例を示している。
その結果、時刻４１からは、毎サイクルに２個の記１，
９バンクが起動されることができる。
時刻４４に第１語の読出しデータが記憶バンク１２ａＱ
からレジスタ１６に設定されたとすると、そのデータが
レジスタ１６から記憶制御袋Ｗ４に転送される時（時刻
４５）に、第２語の読出しデータが記憶バンク１２ｂｏ
からレジスタ１６に設定されるタイミングとなる。
以上説明した動作により、記憶制御装置４から２語アク
セスの読出し要求と書込み要求が、交互に連続して発行
されると、その間は第２図で時刻４４以後に示されるよ
うに書込みデータレジスタ１５と読出しデータレジスタ
１６が同時にデータを保持している状態が続く。即ち、
データ人出カッ＼スは１００％使用されることになる。
〔発明の効果〕
以上の説明から明らかなように本発明によれば、記憶装
置のデータ人出力バスの性能限界まで、経済的に実効ア
クセス速度を向上することが可能であり、記憶装置の性
能／価格比を改善するという著しい工業的効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例記憶装置ブロック図、第２図
は実施例記憶装置の動作タイミング図、第３図は計算機
システムの構成図、 第４図は従来の記憶装置ブロック図である。 図において、 ■は中央処理装置、　　２はチャネル処理装置、４は記
憶制御装置、　　５は記憶装置、１０はアレイ部、　　
　　　１１は制御部、１２．１２ａｏ−１２ａｎｓ　１
２ｂｏ〜１２ｂｎは記憶バンク、１３はアドレスレジス
タ、 １５は書込みデータレジスタ、 １６は読出しデータレジスタ、 １７は入力データパス、　１８は出力データハス、４０
〜４５は時刻 を示す。 茅　１　目

Claims (2)

    【特許請求の範囲】
  1. （１）並行して動作することのできる複数の記憶バンク
    に分割されてなり、記憶データの入力又は出力を行う各
    １組のバスを有する記憶装置において、該複数の記憶バ
    ンクを２群に分割し、該群のうちの一群に属する記憶バ
    ンクのアクセスと、他の群に属する記憶バンクのアクセ
    スとを同時に起動する手段を有することを特徴とする記
    憶装置アクセス制御方式。
  2. （２）上記の２記憶バンク群の一群に属する記憶バンク
    は他群に属する記憶バンクより長いアクセス時間を有す
    るように構成されてなることを特徴とする特許請求の範
    囲第（１）項記載の記憶装置アクセス制御方式。
JP59127805A 1984-06-21 1984-06-21 記憶装置アクセス制御方式 Granted JPS618785A (ja)

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