KR100313503B1 - 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치 - Google Patents

멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치에 관한 것이다. 다수의 메모리 뱅크를 한꺼번에 로우 엑세스 시키고; 전체뱅크 선택신호의 논리레벨에 따라 다수의 쓰기 인에이블신호를 출력하여 버퍼부를 인에이블 시키고, 인에이블된 버퍼부를 통하여 외부로 부터의 데이터가 상기 다수의 메모리 뱅크 각각에 쓰여지도록 한다. 또한, 전체뱅크 선택신호의 논리레벨에 따라, 다수의 읽기 인에이블신호를 출력하여 버퍼부를 인에이블 시키고, 상기 다수의 메모리 뱅크에서 출력되는 각각의 데이터를 조합하여 외부로 출력함으로써, 다수의 메모리 뱅크가 동시에 엑세스 되고, 다수의 메모리 뱅크의 동일한 위치에 동일한 값을 갖는 데이터가 동시에 쓰여지고, 쓰여진 데이터가 조합되어 출력 됨으로써, 테스트에 소요되는 시간이 현저히 줄어드는 효과가 있다.

Description

멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING A MULTI-BANK MEMORY ARRAY}
본 발명은 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 디바이스에 관한 것으로, 특히 다수의 메모리 뱅크를 테스트할 때 다수의 메모리 뱅크에 대한 쓰기 및 읽기를 일괄적으로 수행할 수 있는 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치에 관한 것이다.
하나의 반도체 메모리 칩 내에 다수의 메모리 어레이를 병렬로 연결함으로써, 메모리에 많은 정보를 저정할 수 있게 되어 그 메모리를 효율적으로 사용할 수 있으며, 이러한 메모리 어레이 각각을 메모리 뱅크 라고 한다. 본 명세서에서는 설명의 편의상 메모리 뱅크가 두 개인 것으로 가정한다.
도 1은 종래 기술에 따른 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 디바이스의 구성을 보인 도로서, 이에 도시한 바와같이, 명령 디코더(1)는 다수의 제어신호(/CS,/RAS,/CAS,/WE)를 입력받아 시스템이 다양한 동작을 수행하도록 한다. 제어부(2)는 명령 디코더(1)로 부터의 명령에 따라 각 부를 제어한다. 모드 레지스터(3)는 외부로 부터 어드레스신호(A0-A11)를 입력받아 셋업될 때, 시스템의 레이턴시(latency), 버스트 길이(burst length) 등의 동작 특성값을 저장한다.
외부 어드레스신호(A0-A11) 중에서 어드레스신호(A0-A10)는 로우 어드레스 버퍼(4) 및 칼럼 어드레스 버퍼(5)로 입력되고, 로우 어드레스 버퍼(4)는 로우 어드레스신호를 두개의 메모리 뱅크(6,7)에 전달하고, 칼럼 어드레스 버퍼(5)는 칼럼 어드레스신호를 두개의 메모리 뱅크(6,7)에 전달함으로써, 두 개의 메모리 뱅크(6,7)의 데이터 입출력 경로가 형성된다. 한편, 메모리 뱅크(6,7)는 각기 로우 디코더, 칼럼 디코더 및 메모리 어레이를 포함한다.
뱅크선택부(8)는 제어부(2)로 부터의 인에이블신호(BANKEN)에 의해 인에이블되어, 뱅크선택 어드레스신호(A11)에 따라 제1 또는 제2 뱅크 인에이블신호(XBANK1, XBANK2)의 레벨을 달리하여 출력한다.
두개의 메모리 뱅크(6,7) 중에서 제1 메모리 뱅크(6)는 제1 뱅크 인에이블신호(XBANK1)에 의해 인에이블되고, 제2 메모리 뱅크(7)는 제2 뱅크 인에이블신호(XBANK2)에 의해 인에이블된다. 이들 제1 및 제2 메모리 뱅크(6,7)는 로우 및 칼럼 어드레스 버퍼(4,5)에서 출력되는 내부 어드레스에 의해 내부의 다수의 워드라인들이 인에이블 됨으로써, 데이터를 저장하거나, 저장된 데이터를 출력한다.
입출력제어부(9)는 제어부(2)로부터의 입력 인에이블신호(IEN) 또는 출력인에이블신호(OEN)에 의해 인에이블되어, 뱅크선택 어드레스신호(A11)에 따라 쓰기 및 읽기 인에이블신호(WEN,REN)를 버퍼부(10)로 출력한다.
버퍼부(10)는 입출력제어부(9)로 부터의 쓰기 인에이블신호(WEN) 및 읽기 인에이블신호(REN)에 의해 제어되어, 데이터를 두 개의 메모리 뱅크(6,7)의 각각의 메모리 어레이로 전달하거나 그 각각의 메모리 어레이로 부터 출력되는 데이터를 외부로 출력한다.
이와같이 구성된 종래 장치는 뱅크선택 어드레스신호(A11)의 논리상태에 따라 두 개의 메모리 뱅크(6,7)가 선택적으로 인에이블되며, 명령신호(COMMAND)의 상태에따라 시스템의 모드가 로우 엑세스 모드, 쓰기 모드, 또는 읽기 모드 등으로 구분된다.
먼저, 로우 엑세스 동작을 도 2를 참조하여 아래에 설명한다.
도 2는 로우(row) 엑세스를 위한 타이밍도로서, 클럭신호(CLK), 명령신호(COMMAND), 및 어드레스신호(A0-A11)의 파형이 도시된다.
도시된 시점(t21)에서, 로우 엑세스를 위하여 명령신호(COMMAND)가 활성화 되면, 제어부(2)에서 뱅크선택부(8)로 하이상태의 인에이블신호(BANKEN)를 출력한다. 또한, 그 시점(t21)에서 뱅크선택 어드레스신호(A11)가 하이상태가 되며, 뱅크선택부(8)는 하이레벨의 제1 뱅크인에이블신호(XBANK1)와 로우레벨의 제2 뱅크인에이블신호(XBANK2)를 출력한다. 이와같이, 제1 뱅크인에이블신호(XBANK1)가 하이레벨로 됨으로써, 제1 메모리 뱅크(6)가 로우(row) 엑세스 되어 그 제1 메모리 뱅크(6)는 쓰기, 또는 읽기 동작을 수행할 준비를 갖추게 된다. 반면, 제2 메모리 뱅크(7)는 로우 엑세스 되지 않는다.
그 시점(t21)에서, 어드레스신호(A0-A10)는 로우어드레스 버퍼(4)를 경유하여 두 개의 메모리 뱅크(6,7) 모두에 공통으로 인가된다. 이때, 위에서 언급한 바와같이, 제1 메모리 뱅크(6) 만이 로우 엑세스 되어 있기 때문에, 제1 메모리 뱅크(6)의 워드라인은 인에이블되지만, 제2 메모리 뱅크(6)의 워드라인은 인에이블되지 않는다.
소정 시간(tRRD)이 경과한 시점(t22)에서, 상기 뱅크선택어드레스신호(A11)가 로우레벨로 천이되면, 제2 메모리 뱅크(7)는 로우(row) 엑세스되고, 제1 메모리 뱅크(6)는 로우 엑세스 되지 않는다. 즉, 뱅크선택부(8)의 두 개의 뱅크 인에이블신호(XBANK1,XBANK2)의 논리레벨은 위에서 설명한 시점(t21)에서의 논리레벨과 반대가 된다. 다시말하면, 로우레벨의 뱅크선택 어드레스신호(A11)가 입력되면, 제1 뱅크인에이블신호(XBANK1)를 로우레벨로 출력하고, 제2 뱅크인에이블신호(XBANK2)를 하이레벨로 출력한다. 따라서, 제1 메모리 뱅크(6)의 워드라인은 인에이블 되지 않고, 제2 메모리 뱅크(7)의 워드라인은 인에이블 된다.
여기서, 그 소정시간(tRRD)은 하나의 메모리 뱅크(6)가 인에이블되고 다른 메모리 뱅크(7)가 인에이블되기 위한 경과시간(row active-to-active interval)으로서, 스펙에 따라 결정된다.
다음으로, 쓰기 동작을 설명한다.
도 3은 쓰기 동작을 위한 타이밍도이다. 도 3에 도시된 바와같이, 시점(t31)에서 임의의 메모리 뱅크를 쓰기모드로 설정하기 위한 명령신호(COMMAND)가 활성화되고 뱅크선택 어드레스신호(A11)가 하이레벨이 되면, 제1 메모리 뱅크(6)가 인에이블된다. 또한 입출력 제어부(9)는 읽기 인에이블신호(REN)를 하이레벨로 출력함으로써 버퍼부(10)는 제1 메모리 뱅크(6)에 대한 데이터 읽기 경로를 형성한다. 그에따라 도 3에 도시된 데이터(DQ)는 상기 제1 메모리 뱅크(6)로 전달됨으로써, 제1 메모리 뱅크(6)에 대한 쓰기 동작이 수행된다. 여기서, 도 3에 도시된 부호 DA0,DA1,DA2, 및 DA3는 쓰려는 데이터가 제1 메모리 뱅크(6)로 입력되는 것을 의미한다.
반면, 뱅크선택 어드레스신호(A11)가 로우레벨이 되면, 입출력 제어부(9)에 의해 제2 메모리 뱅크(7)에 대한 데이터 읽기 경로가 형성됨으로써, 제2 메모리 뱅크(7)에 대한 쓰기 동작이 수행된다.
다음으로, 도 4를 참조하여 읽기동작을 설명한다. 읽기 동작 역시 쓰기 동작과 유사한 방식으로 수행된다. 즉, 시점(t41)에서 임의의 메모리 뱅크를 읽기모드로 설정하기 위하여 명령신호(COMMAND)가 활성화되고, 뱅크선택 어드레스신호(A11)가 하이레벨이 되면, 입출력제어부(9)에 의해 제1 메모리 뱅크(6)에 대한 데이터 쓰기 경로가 형성됨으로써, 도 4에 도시된 데이터(DQ)는 제1 출력버퍼(OBUF1)를 경유하여 외부로 출력된다.
반면, 뱅크선택어드레스신호(A11)가 로우레벨이 되면, 제2 메모리 뱅크(7)에 대한 읽기 동작이 수행된다.
이와같이, 종래기술은 뱅크를 구별하게 됨에 따라 하나의 뱅크에 대하여 로우 엑세스하고, 소정시간(tRRD) 이후에는 다른 뱅크에 대하여 로우 엑세스를 할 수 있게 되어 레이턴시를 줄일 수 있게 된다. 그러나, 각 뱅크에 대하여 각각 구분하여 엑세스를 한다는 점에서, 엑세스 타임이 증가하고, 뱅크 수가 많아질수록 엑세스 타임은 그에 비례하여 증가하는 문제점이 있다.
더우기, 시스템을 테스트 하는 경우에는 다수의 뱅크의 동일한 셀 위치에 쓰여지는 데이터 값이 동일한 경우가 대부분이다. 이 경우에는 상기 도 2에 도시된 바와같이, 뱅크를 각각 엑세스 하기 위하여 설정된 상기 소정시간(tRRD) 및 하나의 메모리 뱅크를 제외한 나머지 뱅크에 대한 엑세스 시간은 불필요한 시간이 되며, 그로 인해 시스템이 비효율적으로 사용되는 문제점이 있다.
다시말하면, 메모리 뱅크가 4개이고 동일한 값을 갖는 데이터를 그 4개의 뱅크의동일한 칼럼 어드레스에 쓰는 경우를 가정하면, 하나의 뱅크를 제외한 나머지 3개 메모리 뱅크에 데이터를 쓰는 시간은 불필요한 시간이 된다. 마찬가지로, 메모리 뱅크가 4개이고 그 4개의 메모리 뱅크로 부터 출력되는 데이터값을 압축(compression)하여 사용하는 경우를 가정하면, 나머지 3개 메모리 뱅크로 부터 데이터를 읽어내는 시간은 불필요한 시간이 된다.
따라서, 본 발명의 목적은, 멀티-뱅크 메모리 어레이를 테스트 할 때 다수의 뱅크를 동시에 엑세스 하여 테스트 시간을 줄일 수 있는 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 멀티-뱅크 메모리 어레이를 테스트 할 때 다수의 뱅크에 대하여 동시에 읽기 및 쓰기를 함으로써 테스트 시간을 줄일 수 있는 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 디바이스를 제공하는 것이다.
도 1은 종래 멀티 뱅크 메모리 어레이를 갖는 반도체 메모리 장치의 구성도
도 2는 종래 기술에 따른 로우(row) 엑세스를 위한 타이밍도
도 3는 종래 기술에 따른 쓰기 동작을 위한 타이밍도
도 4는 종래 기술에 따른 읽기 동작을 위한 타이밍도
도 5는 본 발명의 실시예에 따른, 멀티 뱅크 메모리 어레이를 갖는 반도체 메모리 장치의 구성도
도 6은 도 5의 조합부의 상세 회로도
도 7은 본 발명의 일실시예에 따른 로우 엑세스를 위한 타이밍도
도 8는 본 발명의 일실시예에 따른 쓰기 동작을 위한 타이밍도
도 9은 본 발명의 일실시예에 따른 읽기 동작을 위한 타이밍도
**** 도면의 주요 부분에 대한 부호의 설명 ****
1 : 명령 디코더 2 : 제어부
3 : 모드 레지스터 4 : 로우 어드레스 버퍼
5 : 칼럼 어드레스 버퍼 6 : 제1 메모리 뱅크
7 : 제2 메모리 뱅크 8' : 뱅크 선택부
9' : 입출력 제어부 91 : 입력 제어부
92 : 출력 제어부 10' : 버퍼부
100 : 조합부 N81∼N84,N91∼N98 : 낸드게이트
INV81,INV91,INV92,I1,I2 : 인버터 IBUF1,IBUF2 : 제1 및 제2 입력버퍼
OBUF1,OBUF2 : 제1 및 제2 출력버퍼 P1,P2 : 제1 및 제2 피모스 트랜지스터
N1,N2 : 제1 및 제2 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명, 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치는, 메모리 셀 어레이를 각기 포함하는 다수의 메모리 뱅크와; 상기 다수의 메모리 뱅크를 한번에 로우 엑세스 시키는 뱅크 선택부와; 전체뱅크 선택신호와 제어신호에 따라, 다수의 쓰기 인에이블신호 및 다수의 읽기 인에이블신호를 출력하는 입출력 제어부와; 상기 다수의 쓰기 인에이블신호에 의해 인에이블되어 외부에서 입력되는 데이터를 상기 다수의 메모리 뱅크에 각각 전달하고, 상기 다수의 읽기 인에이블신호에 의해 인에이블되어 상기 다수의 메모리 뱅크 각각에서 출력되는 데이터를 조합하여 출력하는 버퍼부를 포함하여 구성된다.
또한, 상기 본 발명의 목적을 달성하기 위한 본 발명 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치는, 상기 다수의 메모리 뱅크를 한꺼번에 로우 엑세스 시키고; 전체뱅크 선택신호의 논리레벨에 따라, 다수의 쓰기 인에이블신호를 출력하여 버퍼부를 인에이블 시키고; 인에이블된 버퍼부를 통하여 외부로 부터의 데이터가 상기 다수의 메모리 뱅크 각각에 쓰여지는 단계를 포함하여 이루어 진다.
본 발명에 대한 상기한 목적, 구성 및 효과에 대하여 첨부한 도면을 참조하여 다음의 상세한 설명으로 부터 본 발명에 대해 충분히 이해될 것이다.
도 5는 본 발명의 실시예에 따른, 멀티-뱅크 메모리를 갖는 반도체 메모리 장치의 일실시예의 구성도이며, 도시되지 않은 구성요소들의 구성은 도 1에 도시된 구성요소와 동일하며 동일한 부호를 사용하여 설명될 것이다.
뱅크 선택부(8')는 도 5에 도시된 바와같이, 4개의 낸드게이트(N81-N84)와 한 개의 인버터(INV81)로 이루어진다. 제1 낸드게이트(N81)는 뱅크선택 어드레스신호(A11)와 제어부(2)로 부터의 뱅크 인에이블신호(BANKEN)를 낸드조합하여 제1 출력신호(O1)를 출력하고, 제2 낸드게이트(N82)는 인버터(INV81)에 의해 레벨이 반전된 뱅크선택 어드레스신호(A11)와 인에이블신호(BANKEN)를 낸드조합하여 제2 출력신호(O2)를 출력한다. 제3 및 제4 낸드게이트(N83,N84)는 두 개의 출력신호(O1,O2)와 제어부(2)로 부터 입력되는 반전된 전체뱅크 선택신호(/ALLBANK)를 각기 조합하여, 두 개의 뱅크 인에이블신호(XBANK1,XBANK2)를 제1 및 제2 메모리 뱅크(6,7)로 각각 출력한다.
낸드게이트의 특성에서 알 수 있듯이, 두 출력신호(O1,O2)의 논리레벨에 상관없이,두 낸드게이트(N83,N84) 각각은 입력되는 신호인 반전된 전체뱅크 선택신호(/ALLBANK)가 로우레벨이면 두 개의 뱅크 인에이블신호(XBANK1,XBANK2)는 항상 하이레벨이 된다. 그에따라 두 개의 메모리 뱅크(6,7)는 동시에 인에이블된다.
여기서, 전체뱅크 선택신호(ALLBANK)는 전체 시스템이 제1 및 제2 메모리 뱅크(6,7)를 동시에 인에이블시키기 위한 신호로서, 그 전체뱅크 선택신호(ALLBANK)를 출력하기 위한 설정은 제어부(2) 또는 명령 디코더(1)에 되어 있을 수 있다. 이와는 반대로, 반전된 전체뱅크 선택신호(/ALLBANK)가 하이레벨이면 두 개의 뱅크 인에이블신호(XBANK1,XBANK2)의 레벨은 두 출력신호(O1,O2)에 의해 결정되며, 그에따라 두 개의 메모리 뱅크(6,7)는 각각 두 출력신호(O1,O2)에 따라 선택적으로 인에이블된다.
도 7은 본 발명의 일실시예에 따른 로우 엑세스를 위한 타이밍도이다. 도시된 시점(t71)에서 로우 엑세스를 위한 명령신호(COMMAND)가 활성화되고, 전체뱅크 선택신호(ALLBANK)가 하이레벨이 되면, 반전된 전체뱅크 선택신호(/ALLBANK)가 로우레벨이 되고, 뱅크선택부(8')의 제3 및 제4 낸드게이트(N83,N84)는 두 개의 뱅크인에이블신호(XBANK1,XBANK2)를 하이레벨로 출력함으로써, 뱅크선택 어드레스신호(A11)의 논리레벨에 상관없이 제1 및 제2 메모리 뱅크(6,7)가 같이 인에이블된다. 또한, 어드레스신호(A0-A10)는 로우어드레스 버퍼(4)를 경유하여 두 개의 메모리 뱅크(6,7)에 공통으로 인가된다(도 5에 도시안됨). 이때, 제1 및 제2 메모리 뱅크(6,7)가 모두 인에이블되기 때문에, 그 제1 및 제2 메모리 뱅크(6,7)의워드라인은 인에이블된다.
한편, 시점(t72,t73)은 도 2에 도시된 시점(t21,t22)과 대응되는 시점으로서, 그 시점(t72,t73)에서 전체뱅크 인에이블신호(ALLBANK)는 로우레벨 이며, 그에따라 반전된 전체뱅크 선택신호(/ALLBANK)가 제3 및 제4 낸드게이트(N83,N84)로 입력되고, 그 제3 및 제4 낸드게이트(N83,N84)의 출력신호인 뱅크인에이블신호 (XBANK1,XBANK2)의 레벨은 뱅크선택 어드레스신호(A11)에 의해 결정됨으로써, 뱅크선택 어드레스신호(A11)의 논리상태에 따라 제1 메모리 뱅크(6) 또는 제2 메모리 뱅크(7) 중에서 어느 하나가 선택된다.
다음으로, 도 8을 참조하여 쓰기 동작을 설명한다.
입출력 제어부(9')는 도 5에 도시된 바와같이, 전체뱅크 선택신호(ALLBANK), 뱅크선택 어드레스신호(A11), 및 제어부(2)로 부터의 입력 인에이블신호(IEN)에 따라 쓰기 인에이블신호(WEN1,WEN2)를 버퍼부(10')로 출력하는 입력 제어부(91)와, 전체뱅크 선택신호(ALLBANK), 뱅크선택 어드레스신호(A11), 및 제어부(2)로 부터의 출력 인에이블신호(OEN)에 따라 읽기 인에이블신호(REN1,REN2)를 버퍼부(10')로 출력하는 출력 제어부(92)로 이루어진다.
입력 제어부(91)는 4개의 낸드게이트(N91-N94)와 한개의 인버터(INV91)로 이루어지며, 그 연결관계는 상기한 바와같이 뱅크선택부(8')의 4개의 낸드게이트(N81-N84)와 인버터(INV81)의 연결관계와 동일하다. 한편, 출력 제어부(92)는 읽기 동작을 위해 제공되는 것으로 그 설명은 읽기 동작을 설명할 때 하기로 한다.
제1 및 제2 낸드게이트(N91,N92)는 제어부(2)로 부터의 입력 인에이블신호(IEN)에따라, 뱅크선택 어드레스신호(A11)의 논리레벨을 각기 서로 다르게 출력하며, 제3 및 제4 낸드게이트(N93,N94)는 전체뱅크 선택신호(ALLBANK)가 하이레벨이면 각기 하이레벨의 출력신호를 출력한다. 제3 낸드게이트(N93)의 출력신호(WEN1)는 제1 쓰기 인에이블신호로서 버퍼부(10')의 제1 입력버퍼(IBUF1)를 인에이블시키며, 제4 낸드게이트(N94)의 출력신호(WEN2)는 제2 쓰기 인에이블신호로서 버퍼부(10')의 제2 입력버퍼(IBUF2)를 인에이블시킨다.
버퍼부(10')는 도 5에 도시된 바와같이, 쓰기 동작을 위하여 두 개의 입력버퍼(IBUF1,IBUF2)를 제공한다. 제1 입력버퍼(IBUF1)는 입력 데이타 라인과 제1 메모리 뱅크(6) 사이에 연결되어 입출력 제어부(9')로 부터의 제1 쓰기 인에이블신호(WEN1)에 의해 인에이블된다. 제2 입력버퍼(IBUF2)는 입력 데이타 라인과 제2 메모리 뱅크(7) 사이에 연결되어 제2 쓰기 인에이블신호(WEN2)에 의해 인에이블 된다.
도 8은 쓰기동작을 위한 타이밍도로서, 도시된 시점(t81)에서 쓰기모드를 위한 명령신호(COMMAND)가 활성화되고, 전체뱅크 선택신호(ALLBANK)가 하이레벨이 되면, 반전된 전체뱅크 선택신호(/ALLBANK)가 로우레벨이 되어 제3 및 제4 낸드게이트(N93,N94)는 제1 및 제2 쓰기 인에이블신호(WEN1,WEN2)를 하이레벨로 출력함으로써, 두 입력버퍼(IBUF1,IBUF2)가 동시에 인에이블된다. 따라서, 데이터(DQ)는 두 입력버퍼(IBUF1,IBUF2)를 경유하여 제1 및 제2 메모리 뱅크(6,7)에 쓰여진다. 즉, 데이터(DQ)는 제1 및 제2 메모리뱅크(6,7)의 메모리 어레이의 동일한 위치(같은 로우(row), 같은 칼럼)에 쓰여진다.
여기서, 도 8에 도시된 부호 DAB0,DAB1,DAB2, 및 DAB3는 데이터가 제1 및 제2 메모리 뱅크(6,7)로 공통 입력됨을 의미한다.
한편, 시점(t82)은 도 3에 도시된 시점(t31)과 대응되는 시점으로서, 이 시점(t82)에서 뱅크선택 어드레스신호(A11)의 논리상태에 따라 제1 메모리 뱅크(6) 또는 제2 메모리 뱅크(7) 중에서 어느 하나가 선택된다. 이때, 전체뱅크 선택신호(ALLBANK)는 로우레벨을 유지하여야 한다.
다음으로 도 9를 참조하여 읽기동작을 설명하며, 읽기동작은 위에서 설명한 쓰기동작이 선행된 후 수행된다.
입출력 제어부(9')의 출력 제어부(92)는 4개의 낸드게이트(N95-N98)와 한 개의 인버터(INV92)로 이루어지며, 그 연결관계는 상기한 입력 제어부(91)의 연결관계와 동일하다.
버퍼부(10')는 읽기 동작을 위하여 두 개의 출력버퍼(OBUF1,OBUF2)와 조합부(100)를 갖는다. 제5 및 제6 낸드게이트(N95,N96)는 제어부(2)로 부터의 출력 인에이블신호(OEN)에 따라, 뱅크선택 어드레스신호(A11)의 논리레벨을 각기 서로 다르게 출력하며, 제7 및 제8 낸드게이트(N97,N98)는 전체뱅크 선택신호(ALLBANK)가 하이레벨이면 각기 하이레벨의 출력신호를 출력한다. 제7 낸드게이트(N97)의 출력신호(REN1)는 제1 읽기 인에이블신호로서 버퍼부(10')의 제1 출력버퍼(OBUF1)를 인에이블시키며, 제8 낸드게이트(N98)의 출력신호(REN2)는 제2 읽기 인에이블신호로서 버퍼부(10'')의 제2 출력버퍼(OBUF2)를 인에이블시킨다.
상기 두 개의 출력버퍼(OBUF1,OBUF2)가 같이 인에이블되면, 제1 및 제2 메모리 뱅크(6,7)의 각각에서 출력되는 데이터는 그 두 개의 출력버퍼(OBUF1,OBUF2)를 경유하여 조합부(100)로 입력된다.
도 9는 읽기 동작을 위한 타이밍도로서, 도시된 시점(t91)에서 읽기 모드를 위한 명령신호(COMMAND)가 활성화되고, 전체뱅크 선택신호(ALLBANK)가 하이레벨이 되면, 로우레벨을 갖는 반전된 전체뱅크 선택신호(/ALLBANK)에 따라 제7 및 제8 낸드게이트(N97,N98)는 제1 및 제2 읽기 인에이블신호(REN1,REN2)를 하이레벨로 출력함으로써, 두 출력버퍼(OBUF1,OBUF2)가 동시에 인에이블된다. 따라서, 제1 메모리 뱅크(6)로 부터 출력되는 데이터는 제1 출력버퍼(OBUF1)를 경유하여 출력데이타(SDOA)로서 조합부(100)로 입력되고, 제2 메모리 뱅크(7)로 부터 출력되는 데이터는 제2 출력버퍼(OBUF2)를 경유하여 출력데이타(SDOB)로서 조합부(100)로 입력된다. 한편, 상기 쓰기동작에서 설명한 바와같이 상기 제1 및 제2 메모리 뱅크(6,7)로 부터 출력되는 데이터 들은 상기한 쓰기 동작에서 쓰여진 데이터의 위치와 동일한 위치(같은 로우(row), 같은 칼럼)에 쓰여진 데이터이다.
조합부(100)는 입력된 두 출력신호(SDOA,SDOB)를 조합(coincidence)하여 출력한다. 즉, 두 출력신호(SDOA,SDOB)의 논리레벨이 같으면, 그 레벨을 갖는 출력데이타(DOUT)를 출력하고, 두 출력신호(SDOA,SDOB)의 논리레벨이 서로 다르면 출력데이타(DOUT)를 하이 임피던스 상태로 출력한다.
조합부(100)를 구현한 실시예는 도 6에 도시된다.
도 6에 도시된 바와같이, 두 개의 피모스 트랜지스터(P1,P2) 및 두 개의 엔모스 트랜지스터(N1,N2)가 전원전압과 접지 사이에 직렬로 연결되고, 두 인버터(I1,I2)는 제1 및 제2 출력버퍼(OBUF1,OBUF2)의 출력신호(SDOA,SDOB)를 각기 입력받는다. 제1 인버터(I1)의 출력신호는 제1 피모스 트랜지스터(P1)의 게이트와 제2 엔모스 트랜지스터(N2)의 게이트로 공급된다. 제2 인버터(I2)의 출력신호는 제2 피모스 트랜지스터(P2)의 게이트와 제1 엔모스 트랜지스터(N1)의 게이트로 공급된다. 조합부(100)의 출력단(n1)은 제2 피모스 트랜지스터(P2)와 제1 엔모스 트랜지스터(N1)의 공통 접속점에 형성된다.
도 6에 도시된 테이블을 참조하여 조합부(100)의 동작을 설명한다. 두 출력신호(SDOA,SDOB)가 모두 '1'이면 두 개의 피모드 트랜지스터(P1,P2)는 턴온되고, 두 개의 엔모드 트랜지스터(N1,N2)는 턴오프되어 출력데이타(DOUT)는 '1'이 된다. 반대로, 두 출력신호(SDOA,SDOB)가 모두 '0'이면 두 개의 피모드 트랜지스터(P1,P2)는 턴오프되고, 두 개의 엔모드 트랜지스터(N1,N2)는 턴온되어 출력데이타(DOUT)는 '0'이 된다. 두 출력신호(SDOA,SDOB) 중에서 어느 하나가 '0'이고 다른 하나가 '1'이면 두 개의 피모드 트랜지스터(P1,P2) 중에서 어느 하나는 턴온, 다른 하나는 턴오프되고, 두 개의 엔모스 트랜지스터(N1,N2) 중에서 어느 하나는 턴온, 다른 하나는 턴오프됨으로써, 출력데이타(DOUT)는 하이 임피던스 상태가 된다.
출력 데이터(DOUT)가 '1'이면, 두 개의 메모리 뱅크(6,7)의 동일한 위치의 메모리 셀에 동일한 값으로 '1'이 저장되어 있음을 의미하고, 반대로 출력 데이터(DOUT)가 '0'이면, 두 개의 메모리 뱅크(6,7)의 동일한 위치의 메모리 셀에 동일한 값으로 '0'이 저장되어 있음을 의미하고, 또한 출력 데이터(DOUT)가 하이 임피던스 상태이면, 두 개의 메모리 뱅크(6,7)의 동일한 위치의 메모리 셀에 서로 다른 값이 저장되어 있음을 의미한다.
그 후, 조합부(100)로 부터 출력되는 데이터(DOUT)값을 외부의 테스트 장비로 점검함으로써, 두 메모리 뱅크(6,7)의 메모리 어레이를 테스트 할 수 있으며, 이러한 테스트 동작은 이 분야의 숙련된 자들에게 일반적으로 널리 알려진 내용이기 때문에 설명을 생략한다.
이상에서 상세히 설명한 바와같이, 본 발명은 테스트 시에 다수의 메모리 뱅크를 동시에 엑세스 하고, 엑세스 한 후 다수의 메모리 뱅크의 동일한 위치에 동일한 값을 갖는 데이터를 동시에 쓰고, 쓰여진 데이터를 조합하여 출력할 수 있도록 함으로써, 다수의 메모리 뱅크를 각각 인에이블 하지 않아도 된다. 따라서, 테스트에 소요되는 시간이 현저히 줄어드는 효과가 있다. 더욱이, 메모리 뱅크 수가 증가할수록 본 발명에 따른 효과는 더욱 증대될 것이다.
한편, 위에서는 테스트 모드에 대하여 설명하였지만, 테스트 모드 이외의 정상 모드에서도 다수의 메모리 뱅크를 같이 엑세스 하여도 시스템에 지장이 없을 경우에는 상기에서 설명한 로우(row) 엑세스 방식을 사용할 수 있다. 만약, 정상모드에서, 다수의 메모리 뱅크의 동일한 위치에 같은 데이터가 쓰여진다면, 상기 쓰기 동작을 적용할 수 있기 때문에, 본 발명에 따른 쓰기 동작은 테스트 모드에만 한정되지 않고 다수의 메모리 뱅크에 대하여 동일한 데이터를 처리하고자 하는 경우에도 적용 가능하다.

Claims (4)

  1. 메모리 셀 어레이를 각기 포함하는 다수의 메모리 뱅크(6,7)와;
    뱅크 인에이블 신호 및 뱅크 선택 어드레스 신호에 따라 상기 다수의 메모리 뱅크 중 하나를 선택하여 로우 엑세스 시키거나, 전체 뱅크 선택신호(/ALLBANK)에 따라 상기 다수의 메모리 뱅크를 모두 로우 엑세스 시키는 뱅크 선택부(8')와;
    상기 뱅크 선택 어드레스 신호와 입력 인에이블 신호 및 출력 인에이블신호에 따라 다수의 쓰기 인에이블신호 (WEN1,WEN2) 및 다수의 읽기 인에이블신호(REN1,REN2)중 하나의 신호를 선택적으로 출력하거나, 상기 전체 뱅크 선택신호에 따라 그 다수의 쓰기 인에이블신호 및 다수의 읽기 인에이블 신호를 모두 출력하는 입출력 제어부(9')와;
    상기 다수의 쓰기 인에이블신호(WEN1,WEN2)에 의해 인에이블되어 외부에서 입력되는 데이터를 상기 다수의 메모리 뱅크(6,7)에 각각 전달하고, 상기 다수의 읽기 인에이블신호(REN1,REN2)에 의해 인에이블되어 상기 다수의 메모리 뱅크(6,7) 각각에서 출력되는 데이터를 조합하여 출력하는 버퍼부(10')를 포함하여 구성된 것을 특징으로 하는 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 뱅크 선택부(8')는 뱅크선택 어드레스신호(A11)를 일측 입력단으로 입력받는 제1 낸드게이트(N81)와; 상기 뱅크선택 어드레스신호(A11)의 반전된 신호를 일측 입력단으로 입력받는 제2 낸드게이트(N82)와; 상기 제1 및 제2 낸드게이트(N81,N82)의 출력신호(O1,O2)를 각기 입력받아 뱅크인에이블신호 (XBANK1,XBANK2)를 각기 출력하는 제3 및 제4 낸드게이트(N83,N84)로 구성되며;
    상기 제1 및 제2 낸드게이트(N81,N82)는 타측 입력단으로 뱅크 인에이블신호(BANKEN)를 입력받고, 상기 제3 및 제4 낸드게이트(N83,N84)는 타측 입력단으로 상기 전체뱅크 선택신호(/ALLBANK)를 입력받게 구성된 것을 특징으로 하는 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 버퍼부(10')는 상기 제1 및 제2 메모리 뱅크(6,7)와 각기 연결되어 상기 다수의 읽기 인에이블신호(REN1,REN2)에 의해 각기 인에이블되는 다수의 출력버퍼(OBUF1,OBUF2)와;
    상기 다수의 출력버퍼(OBUF1,OBUF2) 각각에서 출력되는 다수의 데이터(SDOA,SDOB)를 조합하는 조합부(100)를 포함하여 구성되는 것을 특징으로 하는 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 조합부(100)는 상기 다수의 데이터(SDOA,SDOB)의 각각의 레벨을 반전하는 제1 및 제2 인버터(I1,I2)와;
    상기 제1 인버터(I1)의 출력신호를 각각 게이트로 입력받는 제1 피모스 트랜지스터(P1) 및 제2 엔모스 트랜지스터(N2)와;
    상기 제2 인버터(I2)의 출력신호를 각각 게이트로 입력받는 제2 피모스 트랜지스터(P2) 및 제1 엔모스 트랜지스터(N1)로 구성되며, 상기 제1 및 제2 피모스 트랜지스터(P1,P2)와 상기 제1 및 제2 엔모스 트랜지스터(N1,N2)는 전원전압과 접지사이에 직렬로 연결되고, 상기 제2 피모스 트랜지스터(P2) 및 상기 제1 엔모스 트랜지스터(N1) 사이에서 상기 출력 데이터(DOUT)가 출력되게 구성된 것을 특징으로 하는 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치.
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