JPH06301629A - 主記憶装置 - Google Patents
主記憶装置Info
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- JPH06301629A JPH06301629A JP9035993A JP9035993A JPH06301629A JP H06301629 A JPH06301629 A JP H06301629A JP 9035993 A JP9035993 A JP 9035993A JP 9035993 A JP9035993 A JP 9035993A JP H06301629 A JPH06301629 A JP H06301629A
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Abstract
(57)【要約】
【構成】 記憶モジュールの記憶素子として、１ワード
のビット数が記憶モジュールの１ワードのビット数の２
分の１であり、ワード数が記憶モジュールのワード数の
２倍のワード数を有する記憶素子を使用し、１ワードの
ライトデータを書込むときは、上位の２分の１ワードの
データと下位の２分の１ワードのデータとに分割して記
憶素子に書込み、１ワードのリードデータを読出すとき
は、上位の２分の１ワードのデータと下位の２分の１ワ
ードのデータとを別々に読出して合成する。 【効果】 記憶素子として次世代の記憶素子を使用した
とき、主記憶装置の増設単位を小さくすることが可能に
なる。
のビット数が記憶モジュールの１ワードのビット数の２
分の１であり、ワード数が記憶モジュールのワード数の
２倍のワード数を有する記憶素子を使用し、１ワードの
ライトデータを書込むときは、上位の２分の１ワードの
データと下位の２分の１ワードのデータとに分割して記
憶素子に書込み、１ワードのリードデータを読出すとき
は、上位の２分の１ワードのデータと下位の２分の１ワ
ードのデータとを別々に読出して合成する。 【効果】 記憶素子として次世代の記憶素子を使用した
とき、主記憶装置の増設単位を小さくすることが可能に
なる。
Description
【０００１】
【産業上の利用分野】本発明は、記憶モジュールを増設
単位として所望の記憶容量を実現する主記憶装置に関す
る。
単位として所望の記憶容量を実現する主記憶装置に関す
る。
【０００２】
【従来の技術】記憶モジュールを増設単位として所望の
記憶容量を実現する従来の主記憶装置は、１ワードのビ
ット数が記憶モジュールの１ワードのビット数と同じビ
ット数の記憶素子（例えばダイナミックＲＡＭ）によっ
て構成されてた記憶モジュールを備えている。
記憶容量を実現する従来の主記憶装置は、１ワードのビ
ット数が記憶モジュールの１ワードのビット数と同じビ
ット数の記憶素子（例えばダイナミックＲＡＭ）によっ
て構成されてた記憶モジュールを備えている。
【０００３】
【発明が解決しようとする課題】近年のデバイステクノ
ロジーの進歩により、主記憶装置の記憶素子は、大容量
化および高速化の傾向が一段と強くなっている。一般
に、ダイナミックＲＡＭの場合は、１ワードのビット数
が同じならば、次世代のダイナミックＲＡＭのワード数
は、前世代のダイナミックＲＡＭのワード数の４倍とな
る。
ロジーの進歩により、主記憶装置の記憶素子は、大容量
化および高速化の傾向が一段と強くなっている。一般
に、ダイナミックＲＡＭの場合は、１ワードのビット数
が同じならば、次世代のダイナミックＲＡＭのワード数
は、前世代のダイナミックＲＡＭのワード数の４倍とな
る。
【０００４】上述のように、従来の主記憶装置は、１ワ
ードのビット数が記憶モジュールの１ワードのビット数
と同じビット数の記憶素子を使用しているため、次世代
の記憶素子を使用すると、記憶モジュールの容量が一挙
に２倍または４倍となり、主記憶装置に増設単位が大き
くなりすぎるという問題点を有している。
ードのビット数が記憶モジュールの１ワードのビット数
と同じビット数の記憶素子を使用しているため、次世代
の記憶素子を使用すると、記憶モジュールの容量が一挙
に２倍または４倍となり、主記憶装置に増設単位が大き
くなりすぎるという問題点を有している。
【０００５】
【課題を解決するための手段】本発明の主記憶装置は、
任意のビット数を１ワードとしたワード単位でアクスス
が可能でありかつ任意のワード数で構成された記憶モジ
ュールを増設することによって所望の記憶容量を実現で
きる主記憶装置において、１ワードのビット数が前記記
憶モジュールの１ワードのビット数の２分の１でありか
つ前記記憶モジュールのワード数の２倍のワード数を有
する記憶素子と、ライトデータバスから入力する１ワー
ドのライトデータを上位の２分の１ワードのデータと下
位の２分の１ワードのデータとに分割して一時的に格納
するライトデータレジスタと、前記ライトデータレジス
タから出力する上位の２分の１ワードのデータまたは下
位の２分の１ワードのデータの何れか一方を選択して前
記記憶素子に対して出力する選択回路と、前記記憶素子
から読出されたリードデータの上位の２分の１ワードの
データを格納する第一のリードデータレジスタと、前記
記憶素子から読出されたリードデータの下位の２分の１
ワードのデータを格納する第二のリードデータレジスタ
と、前記第一のリードデータレジスタからリードデータ
バスに対する出力を制御する第一の出力バッファと、前
記第二のリードデータレジスタからリードデータバスに
対する出力を制御する第二の出力バッファとを具備する
少なくとも１個の記憶モジュールと、ライトデータの書
込み動作のときに前記ライトデータレジスタに対してラ
イトデータの格納タイミングを与えるライトデータ格納
信号と前記選択回路に対して上位の２分の１ワードまた
は下位の２分の１ワードの何れか一方の選択を指示する
選択信号とを出力するライト制御回路と、リードデータ
の読出し動作のときに前記記憶素子から読出されたリー
ドデータの上位の２分の１ワードのデータまたは下位の
２分の１ワードのデータを前記第一または第二のリード
データレジスタに格納するタイミングを与える第一ライ
トデータ格納信号または第二ライトデータ格納信号と前
記第一または第二の出力バッファからリードデータをリ
ードデータバスに対して出力するタイミングを制御する
第一または第二の出力制御信号を出力するリード制御回
路と、ライトデータの書込み動作のときおよびリードデ
ータの読出し動作のときに前記記憶素子に対してアドレ
スを送出するアドレス生成回路と、ライトデータの書込
み動作のときまたはリードデータの読出し動作のときに
前記記憶素子に対してデータの書込みまたは読出し動作
を制御するためのアクセス制御信号を出力するアクセス
制御回路とを備えたものであり、更に、主記憶部に対す
るアクセスが２回の通常アクセスかまたは１回の高速ア
クセスかを指示するアクススモードスイッチを備えたも
のである。
任意のビット数を１ワードとしたワード単位でアクスス
が可能でありかつ任意のワード数で構成された記憶モジ
ュールを増設することによって所望の記憶容量を実現で
きる主記憶装置において、１ワードのビット数が前記記
憶モジュールの１ワードのビット数の２分の１でありか
つ前記記憶モジュールのワード数の２倍のワード数を有
する記憶素子と、ライトデータバスから入力する１ワー
ドのライトデータを上位の２分の１ワードのデータと下
位の２分の１ワードのデータとに分割して一時的に格納
するライトデータレジスタと、前記ライトデータレジス
タから出力する上位の２分の１ワードのデータまたは下
位の２分の１ワードのデータの何れか一方を選択して前
記記憶素子に対して出力する選択回路と、前記記憶素子
から読出されたリードデータの上位の２分の１ワードの
データを格納する第一のリードデータレジスタと、前記
記憶素子から読出されたリードデータの下位の２分の１
ワードのデータを格納する第二のリードデータレジスタ
と、前記第一のリードデータレジスタからリードデータ
バスに対する出力を制御する第一の出力バッファと、前
記第二のリードデータレジスタからリードデータバスに
対する出力を制御する第二の出力バッファとを具備する
少なくとも１個の記憶モジュールと、ライトデータの書
込み動作のときに前記ライトデータレジスタに対してラ
イトデータの格納タイミングを与えるライトデータ格納
信号と前記選択回路に対して上位の２分の１ワードまた
は下位の２分の１ワードの何れか一方の選択を指示する
選択信号とを出力するライト制御回路と、リードデータ
の読出し動作のときに前記記憶素子から読出されたリー
ドデータの上位の２分の１ワードのデータまたは下位の
２分の１ワードのデータを前記第一または第二のリード
データレジスタに格納するタイミングを与える第一ライ
トデータ格納信号または第二ライトデータ格納信号と前
記第一または第二の出力バッファからリードデータをリ
ードデータバスに対して出力するタイミングを制御する
第一または第二の出力制御信号を出力するリード制御回
路と、ライトデータの書込み動作のときおよびリードデ
ータの読出し動作のときに前記記憶素子に対してアドレ
スを送出するアドレス生成回路と、ライトデータの書込
み動作のときまたはリードデータの読出し動作のときに
前記記憶素子に対してデータの書込みまたは読出し動作
を制御するためのアクセス制御信号を出力するアクセス
制御回路とを備えたものであり、更に、主記憶部に対す
るアクセスが２回の通常アクセスかまたは１回の高速ア
クセスかを指示するアクススモードスイッチを備えたも
のである。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の第一の実施例を示すブロッ
ク図で、記憶モジュールが１個の場合の例である。図２
は図１の実施例の動作を示すタイムチャートで、（ａ）
は書込み動作のとき、（ｂ）は読出し動作のときのタイ
ムチャートである。
ク図で、記憶モジュールが１個の場合の例である。図２
は図１の実施例の動作を示すタイムチャートで、（ａ）
は書込み動作のとき、（ｂ）は読出し動作のときのタイ
ムチャートである。
【０００８】図１において、任意のビット数の１ワード
のライトデータは、ライトデータババス（Ｈ）１および
ライトデータバス（Ｌ）２からそれぞれ上位の２分の１
ワードおよび下位の２分の１ワードずつ出力され、記憶
モジュール３に書込まれる。
のライトデータは、ライトデータババス（Ｈ）１および
ライトデータバス（Ｌ）２からそれぞれ上位の２分の１
ワードおよび下位の２分の１ワードずつ出力され、記憶
モジュール３に書込まれる。
【０００９】記憶モジュール３は、ライトデータババス
（Ｈ）１から出力されたライトデータの上位の２分の１
ワードのデータを格納するライトデータレジスタ（Ｈ）
３１と、ライトデータババス（Ｌ）２から出力されたラ
イトデータの下位の２分の１ワードのデータを格納する
ライトデータレジスタ（Ｌ）３２と、ライトデータレジ
スタ（Ｈ）３１またはライトデータレジスタ（Ｌ）３２
の出力信号のうちの何れか一方を選択して記憶素子３４
に対して出力する選択回路３３と、１ワードのビット数
が記憶モジュール３の１ワードのビット数の２分の１で
あり、かつワード数が記憶モジュール３のワード数の２
倍のワード数を有する記憶素子３４と、記憶素子３４か
ら読出されたリードデータの上位の２分の１のデータを
格納するリードデータレジスタ（Ｈ）３５と、記憶素子
３４から読出されたリードデータの下位の２分の１のデ
ータを格納するリードデータレジスタ（Ｌ）３６と、リ
ードデータレジスタ（Ｈ）３５からリードデータバス
（Ｈ）５に対する出力を制御する出力バッファ（Ｈ）３
７と、リードデータレジスタ（Ｌ）３６からリードデー
タバス（Ｌ）６に対する出力を制御する出力バッファ
（Ｌ）３８とを有している。
（Ｈ）１から出力されたライトデータの上位の２分の１
ワードのデータを格納するライトデータレジスタ（Ｈ）
３１と、ライトデータババス（Ｌ）２から出力されたラ
イトデータの下位の２分の１ワードのデータを格納する
ライトデータレジスタ（Ｌ）３２と、ライトデータレジ
スタ（Ｈ）３１またはライトデータレジスタ（Ｌ）３２
の出力信号のうちの何れか一方を選択して記憶素子３４
に対して出力する選択回路３３と、１ワードのビット数
が記憶モジュール３の１ワードのビット数の２分の１で
あり、かつワード数が記憶モジュール３のワード数の２
倍のワード数を有する記憶素子３４と、記憶素子３４か
ら読出されたリードデータの上位の２分の１のデータを
格納するリードデータレジスタ（Ｈ）３５と、記憶素子
３４から読出されたリードデータの下位の２分の１のデ
ータを格納するリードデータレジスタ（Ｌ）３６と、リ
ードデータレジスタ（Ｈ）３５からリードデータバス
（Ｈ）５に対する出力を制御する出力バッファ（Ｈ）３
７と、リードデータレジスタ（Ｌ）３６からリードデー
タバス（Ｌ）６に対する出力を制御する出力バッファ
（Ｌ）３８とを有している。
【００１０】ライト制御回路７は、ライトデータの書込
み動作のときに、ライトデータレジスタ（Ｈ）３１また
はライトデータレジスタ（Ｌ）３２に対してライトデー
タの格納タイミングを与えるライトデータ格納信号１０
０と、選択回路３３に対して上位の２分の１ワードまた
は下位の２分の１ワードの何れか一方の選択を指示する
選択信号１１０を出力する。
み動作のときに、ライトデータレジスタ（Ｈ）３１また
はライトデータレジスタ（Ｌ）３２に対してライトデー
タの格納タイミングを与えるライトデータ格納信号１０
０と、選択回路３３に対して上位の２分の１ワードまた
は下位の２分の１ワードの何れか一方の選択を指示する
選択信号１１０を出力する。
【００１１】アドレス生成回路８は、ライトデータの書
込み動作のときおよびリードデータの読出し動作のと
き、記憶素子３４に対してアドレス１２０を送出する。
込み動作のときおよびリードデータの読出し動作のと
き、記憶素子３４に対してアドレス１２０を送出する。
【００１２】アクセス制御回路９は、ライトデータの書
込み動作のときおよびリードデータの読出し動作のと
き、記憶素子３４に対してデータの書込みおよび読出し
動作を制御するためのアクセス制御信号１３０を出力す
る。
込み動作のときおよびリードデータの読出し動作のと
き、記憶素子３４に対してデータの書込みおよび読出し
動作を制御するためのアクセス制御信号１３０を出力す
る。
【００１３】リード制御回路１０は、リードデータの読
出し動作のとき、記憶素子３４から読出されたリードデ
ータの上位および下位の２分の１のデータをそれぞれリ
ードデータレジスタ（Ｈ）３５およびリードデータレジ
スタ（Ｌ）３６に格納するタイミングを与えるリードデ
ータ格納信号１４０および１５０と、リードデータレジ
スタ（Ｈ）３５およびリードデータレジスタ（Ｌ）３６
からそれぞれ出力バッファ（Ｈ）３７および出力バッフ
ァ（Ｌ）３８を介してそれぞれリードデータバス（Ｈ）
５およびリードデータバス（Ｌ）６に対して出力するタ
イミングを制御する出力制御信号１６０および１７０を
出力する。
出し動作のとき、記憶素子３４から読出されたリードデ
ータの上位および下位の２分の１のデータをそれぞれリ
ードデータレジスタ（Ｈ）３５およびリードデータレジ
スタ（Ｌ）３６に格納するタイミングを与えるリードデ
ータ格納信号１４０および１５０と、リードデータレジ
スタ（Ｈ）３５およびリードデータレジスタ（Ｌ）３６
からそれぞれ出力バッファ（Ｈ）３７および出力バッフ
ァ（Ｌ）３８を介してそれぞれリードデータバス（Ｈ）
５およびリードデータバス（Ｌ）６に対して出力するタ
イミングを制御する出力制御信号１６０および１７０を
出力する。
【００１４】次に、上述のように構成した主記憶装置の
動作について、図２を参照して説明する。
動作について、図２を参照して説明する。
【００１５】始めに、ライトデータの書込み動作につい
て、図２（ａ）を参照して説明する。
て、図２（ａ）を参照して説明する。
【００１６】ライトデータババス（Ｈ）１およびライト
データバス（Ｌ）２に出力されたライトデータの上位の
２分の１ワードのデータ（ライトデータ‘ａ’）および
下位の２分の１ワードのデータ（ライトデータ‘ｂ’）
は、ライト制御回路７からのライトデータ格納信号１０
０によってそれぞれライトデータレジスタ（Ｈ）３１お
よびライトデータレジスタ（Ｌ）３２に格納される。続
いてライトデータ‘ａ’およびライトデータ‘ｂ’を記
憶素子３４に対して書込むためのアドレス１２０および
アクセス制御信号（ライト）１３０が、それぞれアドレ
ス生成回路８およびアクセス制御回路９から２サイクル
の間に出力される。このときのアドレス１２０として
は、記憶素子３４の２ワード分のアドレス（アドレスＡ
およびアドレスＢ）が連続して出力される。これと同時
に、ライトデータレジスタ（Ｈ）３１およびライトデー
タレジスタ（Ｌ）３２に格納されているライトデータ
‘ａ’およびライトデータ‘ｂ’は、ライト制御回路７
から出力される選択信号１１０によって選択回路３３に
おいて順次に選択されて記憶素子３４に送られる。以上
の一連の動作により、ライトデータ‘ａ’およびライト
データ‘ｂ’は、記憶素子３４の２ワードに書込まれ
る。
データバス（Ｌ）２に出力されたライトデータの上位の
２分の１ワードのデータ（ライトデータ‘ａ’）および
下位の２分の１ワードのデータ（ライトデータ‘ｂ’）
は、ライト制御回路７からのライトデータ格納信号１０
０によってそれぞれライトデータレジスタ（Ｈ）３１お
よびライトデータレジスタ（Ｌ）３２に格納される。続
いてライトデータ‘ａ’およびライトデータ‘ｂ’を記
憶素子３４に対して書込むためのアドレス１２０および
アクセス制御信号（ライト）１３０が、それぞれアドレ
ス生成回路８およびアクセス制御回路９から２サイクル
の間に出力される。このときのアドレス１２０として
は、記憶素子３４の２ワード分のアドレス（アドレスＡ
およびアドレスＢ）が連続して出力される。これと同時
に、ライトデータレジスタ（Ｈ）３１およびライトデー
タレジスタ（Ｌ）３２に格納されているライトデータ
‘ａ’およびライトデータ‘ｂ’は、ライト制御回路７
から出力される選択信号１１０によって選択回路３３に
おいて順次に選択されて記憶素子３４に送られる。以上
の一連の動作により、ライトデータ‘ａ’およびライト
データ‘ｂ’は、記憶素子３４の２ワードに書込まれ
る。
【００１７】次に、リードデータの読出し動作につい
て、図２（ｂ）を参照して説明する。
て、図２（ｂ）を参照して説明する。
【００１８】リードデータの上位の２分の１ワードのデ
ータ（リードデータ‘ａ’）および下位の２分の１ワー
ドのデータ（リードデータ‘ｂ’）が格納されている記
憶素子３４の２ワード分のアドレス（アドレスＡおよび
アドレスＢ）が、アドレス生成回路８からアドレス１２
０として記憶素子３４に対して出力される。これと同時
に、記憶素子３４からリードデータを読出すためのアク
セス制御信号（リード）１３０が、記憶素子３４に対し
てアクセス制御回路９から２サイクルの間に出力され
る。これによって記憶素子３４から最初のサイクルで出
力されたリードデータ‘ａ’は、リード制御回路１０か
ら出力されるリードデータ格納信号１４０によってリー
ドデータレジスタ（Ｈ）３５に格納され、続いて次のサ
イクルで出力されたリードデータ‘ｂ’は、リード制御
回路１０から出力されるリードデータ格納信号１５０に
よってリードデータレジスタ（Ｌ）３６に格納される。
次に、リードデータ‘ａ’および‘ｂ’は、それぞれリ
ード制御回路１０から出力される出力制御信号１６０お
よび１７０によって、出力バッファ（Ｈ）３７および出
力バッファ（Ｌ）３８を介してリードデータバス（Ｈ）
５およびリードデータバス（Ｌ）６に同時に出力され
る。
ータ（リードデータ‘ａ’）および下位の２分の１ワー
ドのデータ（リードデータ‘ｂ’）が格納されている記
憶素子３４の２ワード分のアドレス（アドレスＡおよび
アドレスＢ）が、アドレス生成回路８からアドレス１２
０として記憶素子３４に対して出力される。これと同時
に、記憶素子３４からリードデータを読出すためのアク
セス制御信号（リード）１３０が、記憶素子３４に対し
てアクセス制御回路９から２サイクルの間に出力され
る。これによって記憶素子３４から最初のサイクルで出
力されたリードデータ‘ａ’は、リード制御回路１０か
ら出力されるリードデータ格納信号１４０によってリー
ドデータレジスタ（Ｈ）３５に格納され、続いて次のサ
イクルで出力されたリードデータ‘ｂ’は、リード制御
回路１０から出力されるリードデータ格納信号１５０に
よってリードデータレジスタ（Ｌ）３６に格納される。
次に、リードデータ‘ａ’および‘ｂ’は、それぞれリ
ード制御回路１０から出力される出力制御信号１６０お
よび１７０によって、出力バッファ（Ｈ）３７および出
力バッファ（Ｌ）３８を介してリードデータバス（Ｈ）
５およびリードデータバス（Ｌ）６に同時に出力され
る。
【００１９】図３は本発明の第二の実施例を示すブロッ
ク図で、記憶モジュールが２個の場合の例である。図４
は図３の実施例の動作を示すタイムチャートで、（ａ）
は書込み動作のとき、（ｂ）は読出し動作のときのタイ
ムチャートである。
ク図で、記憶モジュールが２個の場合の例である。図４
は図３の実施例の動作を示すタイムチャートで、（ａ）
は書込み動作のとき、（ｂ）は読出し動作のときのタイ
ムチャートである。
【００２０】図３において、記憶モジュール１３および
１４は、機能的に同じものである。また、アクセスモー
ドスイッチ２１は、記憶モジュール１３および１４のア
クセスモードがに対するアクセスモードが２回の通常ア
クセスを行う通常アクセスモード（図１の実施例と同じ
動作をする動作モード）であるかまたは１回の高速アク
セスを行う高速アクセスモードであるかを指示する。高
速アクセスモードを指示したときは、連続した２個のア
ドレスが、上位の２分の１ワード用の記憶モジュール１
３に対するものであるか、または下位の２分の１ワード
用の記憶モジュール１４に対するものであるかを指示す
る。その他の構成要素は図１の実施例と同じである。
１４は、機能的に同じものである。また、アクセスモー
ドスイッチ２１は、記憶モジュール１３および１４のア
クセスモードがに対するアクセスモードが２回の通常ア
クセスを行う通常アクセスモード（図１の実施例と同じ
動作をする動作モード）であるかまたは１回の高速アク
セスを行う高速アクセスモードであるかを指示する。高
速アクセスモードを指示したときは、連続した２個のア
ドレスが、上位の２分の１ワード用の記憶モジュール１
３に対するものであるか、または下位の２分の１ワード
用の記憶モジュール１４に対するものであるかを指示す
る。その他の構成要素は図１の実施例と同じである。
【００２１】次に、上述のように構成した主記憶装置の
動作について、図４を参照して説明する。
動作について、図４を参照して説明する。
【００２２】始めに、ライトデータの書込み動作につい
て、図４（ａ）を参照して説明する。
て、図４（ａ）を参照して説明する。
【００２３】ライトデータババス（Ｈ）１１およびライ
トデータバス（Ｌ）１２に出力されたライトデータの上
位の２分の１ワードのデータ（ライトデータ‘ａ’）お
よび下位の２分の１ワードのデータ（ライトデータ
‘ｂ’）は、ライト制御回路１７からのライトデータ格
納信号１０１によってそれぞれ記憶モジュール１３およ
び１４内のライトデータレジスタ（Ｈ）およびライトデ
ータレジスタ（Ｌ）に格納される。続いてライトデータ
‘ａ’およびライトデータ‘ｂ’をそれぞれ記憶モジュ
ール１３および１４内の記憶素子に対して書込むための
アドレス１２１と、記憶モジュール１３に対するアクセ
ス制御信号（Ｈ）（ライト）１３１および記憶モジュー
ル１４に対するアクセス制御信号（Ｌ）（ライト）１３
２とが、それぞれアドレス生成回路１８とアクセス制御
回路１９とから１サイクルの間に出力される。これと同
時に、記憶モジュール１３内のライトデータレジスタ
（Ｈ）に格納されているライトデータ‘ａ’を選択する
ために、ライト制御回路１７から選択信号１１１が出力
され、また、記憶モジュール１４内のライトデータレジ
スタ（Ｌ）に格納されているライトデータ‘ｂ’を選択
するために、ライト制御回路１７から選択信号１１２が
出力される。ライトデータ‘ａ’およびライトデータ
‘ｂ’は、それぞれ記憶モジュール１３または１４内の
選択回路を介して記憶素子に送られ、ライトデータ
‘ａ’は記憶モジュール１３内の記憶素子に、ライトデ
ータ‘ｂ’は、記憶モジュール１４内の記憶素子に、共
に１サイクルで書込まれる。
トデータバス（Ｌ）１２に出力されたライトデータの上
位の２分の１ワードのデータ（ライトデータ‘ａ’）お
よび下位の２分の１ワードのデータ（ライトデータ
‘ｂ’）は、ライト制御回路１７からのライトデータ格
納信号１０１によってそれぞれ記憶モジュール１３およ
び１４内のライトデータレジスタ（Ｈ）およびライトデ
ータレジスタ（Ｌ）に格納される。続いてライトデータ
‘ａ’およびライトデータ‘ｂ’をそれぞれ記憶モジュ
ール１３および１４内の記憶素子に対して書込むための
アドレス１２１と、記憶モジュール１３に対するアクセ
ス制御信号（Ｈ）（ライト）１３１および記憶モジュー
ル１４に対するアクセス制御信号（Ｌ）（ライト）１３
２とが、それぞれアドレス生成回路１８とアクセス制御
回路１９とから１サイクルの間に出力される。これと同
時に、記憶モジュール１３内のライトデータレジスタ
（Ｈ）に格納されているライトデータ‘ａ’を選択する
ために、ライト制御回路１７から選択信号１１１が出力
され、また、記憶モジュール１４内のライトデータレジ
スタ（Ｌ）に格納されているライトデータ‘ｂ’を選択
するために、ライト制御回路１７から選択信号１１２が
出力される。ライトデータ‘ａ’およびライトデータ
‘ｂ’は、それぞれ記憶モジュール１３または１４内の
選択回路を介して記憶素子に送られ、ライトデータ
‘ａ’は記憶モジュール１３内の記憶素子に、ライトデ
ータ‘ｂ’は、記憶モジュール１４内の記憶素子に、共
に１サイクルで書込まれる。
【００２４】次に、リードデータの読出し動作につい
て、図４（ｂ）を参照して説明する。
て、図４（ｂ）を参照して説明する。
【００２５】リードデータの上位の２分の１ワードのデ
ータ（リードデータ‘ａ’）および下位の２分の１ワー
ドのデータ（リードデータ‘ｂ’）が格納されている記
憶素子のアドレスが、アドレス生成回路１８からアドレ
ス１２１として記憶モジュール１３および１４内の記憶
素子に対して出力される。これと同時に、記憶素子から
リードデータを読出すための記憶モジュール１３に対す
るアクセス制御信号（Ｈ）（リード）１３１および記憶
モジュール１４に対するアクセス制御信号（Ｌ）（リー
ド）１３２とが、アクセス制御回路１９から１サイクル
の間に出力される。これによって記憶モジュール１３の
記憶素子から出力されたリードデータ‘ａ’は、リード
制御回路２０から出力されるリードデータ格納信号１４
１によって記憶モジュール１３内のリードデータレジス
タ（Ｈ）に格納され、これと同時に、記憶モジュール１
４の記憶素子から出力されたリードデータ‘ｂ’は、リ
ード制御回路２０から出力されるリードデータ格納信号
１５２によって記憶モジュール１４内のリードデータレ
ジスタ（Ｌ）に格納される。次に、リードデータ‘ａ’
および‘ｂ’は、それぞれリード制御回路２０から出力
される出力制御信号１６１および１７２によって、それ
ぞれ記憶モジュール１３内の出力バッファ（Ｈ）および
記憶モジュール１４内の出力バッファ（Ｌ）を介してリ
ードデータバス（Ｈ）１５およびリードデータバス
（Ｌ）１６に同時に出力される。
ータ（リードデータ‘ａ’）および下位の２分の１ワー
ドのデータ（リードデータ‘ｂ’）が格納されている記
憶素子のアドレスが、アドレス生成回路１８からアドレ
ス１２１として記憶モジュール１３および１４内の記憶
素子に対して出力される。これと同時に、記憶素子から
リードデータを読出すための記憶モジュール１３に対す
るアクセス制御信号（Ｈ）（リード）１３１および記憶
モジュール１４に対するアクセス制御信号（Ｌ）（リー
ド）１３２とが、アクセス制御回路１９から１サイクル
の間に出力される。これによって記憶モジュール１３の
記憶素子から出力されたリードデータ‘ａ’は、リード
制御回路２０から出力されるリードデータ格納信号１４
１によって記憶モジュール１３内のリードデータレジス
タ（Ｈ）に格納され、これと同時に、記憶モジュール１
４の記憶素子から出力されたリードデータ‘ｂ’は、リ
ード制御回路２０から出力されるリードデータ格納信号
１５２によって記憶モジュール１４内のリードデータレ
ジスタ（Ｌ）に格納される。次に、リードデータ‘ａ’
および‘ｂ’は、それぞれリード制御回路２０から出力
される出力制御信号１６１および１７２によって、それ
ぞれ記憶モジュール１３内の出力バッファ（Ｈ）および
記憶モジュール１４内の出力バッファ（Ｌ）を介してリ
ードデータバス（Ｈ）１５およびリードデータバス
（Ｌ）１６に同時に出力される。
【００２６】従って、主記憶装置に対するアクススを高
速に行うことが可能となる。
速に行うことが可能となる。
【００２７】
【発明の効果】以上説明したように、本発明の主記憶装
置は、記憶モジュールの記憶素子として、１ワードのビ
ット数が記憶モジュールの１ワードのビット数の２分の
１であり、ワード数が記憶モジュールのワード数の２倍
のワード数を有する記憶素子を使用し、１ワードのライ
トデータを書込むときは、上位の２分の１ワードのデー
タと下位の２分の１ワードのデータとに分割して記憶素
子に書込み、１ワードのリードデータを読出すときは、
上位の２分の１ワードのデータと下位の２分の１ワード
のデータとを別々に読出して合成することにより、記憶
素子として次世代の記憶素子を使用したとき、主記憶装
置の増設単位を小さくすることが可能になるという効果
がある。
置は、記憶モジュールの記憶素子として、１ワードのビ
ット数が記憶モジュールの１ワードのビット数の２分の
１であり、ワード数が記憶モジュールのワード数の２倍
のワード数を有する記憶素子を使用し、１ワードのライ
トデータを書込むときは、上位の２分の１ワードのデー
タと下位の２分の１ワードのデータとに分割して記憶素
子に書込み、１ワードのリードデータを読出すときは、
上位の２分の１ワードのデータと下位の２分の１ワード
のデータとを別々に読出して合成することにより、記憶
素子として次世代の記憶素子を使用したとき、主記憶装
置の増設単位を小さくすることが可能になるという効果
がある。
【図１】本発明の第一の実施例を示すブロック図で、記
憶モジュールが１個の場合の例である。
憶モジュールが１個の場合の例である。
【図２】図１の実施例の動作を示すタイムチャートで、
（ａ）は書込み動作のとき、（ｂ）は読出し動作のとき
のタイムチャートである。
（ａ）は書込み動作のとき、（ｂ）は読出し動作のとき
のタイムチャートである。
【図３】本発明の第二の実施例を示すブロック図で、記
憶モジュールが２個の場合の例である。
憶モジュールが２個の場合の例である。
【図４】図３の実施例の動作を示すタイムチャートで、
（ａ）は書込み動作のとき、（ｂ）は読出し動作のとき
のタイムチャートである。
（ａ）は書込み動作のとき、（ｂ）は読出し動作のとき
のタイムチャートである。
１・１１ ライトデータババス（Ｈ） ２・１２ ライトデータババス（Ｌ） ３・１３・１４ 記憶モジュール ５・１５ リードデータバス（Ｈ） ６・１６ リードデータバス（Ｌ） ７・１７ ライト制御回路 ８・１８ アドレス生成回路 ９・１９ アクセス制御回路 １０・２０ リード制御回路 ２１ アクセスモードスイッチ ３１ ライトデータレジスタ（Ｈ） ３２ ライトデータレジスタ（Ｌ） ３３ 選択回路 ３４ 記憶素子 ３５ リードデータレジスタ（Ｈ） ３６ リードデータレジスタ（Ｌ） ３７ 出力バッファ（Ｈ） ３８ 出力バッファ（Ｌ） １００・１０１ ライトデータ格納信号 １１０・１１１・１１２ 選択信号 １２０・１２１ アドレス １３０・１３１・１３２ アクセス制御信号 １４０・１４１・１４２ リードデータ格納信号 １５０・１５１・１５２ リードデータ格納信号 １６０・１６１・１６２ 出力制御信号 １７０・１７１・１７２ 出力制御信号
Claims (3)
- 【請求項１】 任意のビット数を１ワードとしたワード
単位でアクススが可能でありかつ任意のワード数で構成
された記憶モジュールを増設することによって所望の記
憶容量を実現できる主記憶装置において、 １ワードのビット数が前記記憶モジュールの１ワードの
ビット数の２分の１でありかつ前記記憶モジュールのワ
ード数の２倍のワード数を有する記憶素子と、ライトデ
ータバスから入力する１ワードのライトデータを上位の
２分の１ワードのデータと下位の２分の１ワードのデー
タとに分割して一時的に格納するライトデータレジスタ
と、前記ライトデータレジスタから出力する上位の２分
の１ワードのデータまたは下位の２分の１ワードのデー
タの何れか一方を選択して前記記憶素子に対して出力す
る選択回路と、前記記憶素子から読出されたリードデー
タの上位の２分の１ワードのデータを格納する第一のリ
ードデータレジスタと、前記記憶素子から読出されたリ
ードデータの下位の２分の１ワードのデータを格納する
第二のリードデータレジスタと、前記第一のリードデー
タレジスタからリードデータバスに対する出力を制御す
る第一の出力バッファと、前記第二のリードデータレジ
スタからリードデータバスに対する出力を制御する第二
の出力バッファとを具備する１個の記憶モジュールと、 ライトデータの書込み動作のときに前記ライトデータレ
ジスタに対してライトデータの格納タイミングを与える
ライトデータ格納信号と前記選択回路に対して上位の２
分の１ワードまたは下位の２分の１ワードの何れか一方
の選択を指示する選択信号とを出力するライト制御回路
と、 リードデータの読出し動作のときに前記記憶素子から読
出されたリードデータの上位の２分の１ワードのデータ
または下位の２分の１ワードのデータを前記第一または
第二のリードデータレジスタに格納するタイミングを与
える第一ライトデータ格納信号または第二ライトデータ
格納信号と前記第一または第二の出力バッファからリー
ドデータをリードデータバスに対して出力するタイミン
グを制御する第一または第二の出力制御信号を出力する
リード制御回路と、 ライトデータの書込み動作のときおよびリードデータの
読出し動作のときに前記記憶素子に対してアドレスを送
出するアドレス生成回路と、 ライトデータの書込み動作のときまたはリードデータの
読出し動作のときに前記記憶素子に対してデータの書込
みまたは読出し動作を制御するためのアクセス制御信号
を出力するアクセス制御回路とを備えることを特徴とす
る主記憶装置。 - 【請求項２】 複数個の記憶モジュールを備えることを
特徴とする請求項１記載の主記憶装置。 - 【請求項３】 記憶モジュールに対するアクセスモード
が２回の通常アクセスを行う通常アクセスモードである
かまたは１回の高速アクセスを行う高速アクセスモード
であるかを指示するアクススモードスイッチを備えるこ
とを特徴とする請求項２記載の主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9035993A JPH06301629A (ja) | 1993-04-19 | 1993-04-19 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9035993A JPH06301629A (ja) | 1993-04-19 | 1993-04-19 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301629A true JPH06301629A (ja) | 1994-10-28 |
Family
ID=13996347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9035993A Withdrawn JPH06301629A (ja) | 1993-04-19 | 1993-04-19 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301629A (ja) |
-
1993
- 1993-04-19 JP JP9035993A patent/JPH06301629A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |