JP2002312235A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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Abstract
(57)【要約】
【課題】 アクセスサイクル数を低減し、より高速にメ
モリに対してアクセスすることができるようにする。 【解決手段】 セグメント判定回路１２において分割さ
れた上位アドレスが、例えばデータバッファ１に転送さ
れ、ページデータとしてページアドレス格納領域１ａに
格納される。この場合、データバッファに格納されるペ
ージデータは一つである。残りの入力データであるアド
レスデータ、プロセッサＮｏ．、及び画素位置情報がデ
ータバッファ１のデータ格納領域１ｂに格納される。Ｓ
ＤＲＡＭ制御回路１４は、ページデータと、アドレスデ
ータとに基づいてＳＤＲＡＭに対してページモードアク
セスを実行する。すなわち、ＳＤＲＡＭにおいて、入力
された一つのページデータを行アドレスとして固定し、
データバッファ１に格納されているアドレスデータを列
アドレスとして順次データを読み出していく。
モリに対してアクセスすることができるようにする。 【解決手段】 セグメント判定回路１２において分割さ
れた上位アドレスが、例えばデータバッファ１に転送さ
れ、ページデータとしてページアドレス格納領域１ａに
格納される。この場合、データバッファに格納されるペ
ージデータは一つである。残りの入力データであるアド
レスデータ、プロセッサＮｏ．、及び画素位置情報がデ
ータバッファ１のデータ格納領域１ｂに格納される。Ｓ
ＤＲＡＭ制御回路１４は、ページデータと、アドレスデ
ータとに基づいてＳＤＲＡＭに対してページモードアク
セスを実行する。すなわち、ＳＤＲＡＭにおいて、入力
された一つのページデータを行アドレスとして固定し、
データバッファ１に格納されているアドレスデータを列
アドレスとして順次データを読み出していく。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリデバイスに
対してページアクセスを実行できるメモリアクセス制御
装置に関し、特にメモリアクセス時間を更に低減するメ
モリアクセス制御装置に関する。
対してページアクセスを実行できるメモリアクセス制御
装置に関し、特にメモリアクセス時間を更に低減するメ
モリアクセス制御装置に関する。
【０００２】
【従来の技術】従来よりＳＤＲＡＭ（Synchronous Dyna
mic Random Access Memory） 等のメモリデバイスに対
するランダムアクセスのスピードを短縮する方法として
種々の方法が試みられている。その中で、ページヒット
率を元にダイナミックなページ切り換えを行い、ランダ
ムアクセス効率を向上させる方法が代表的な例として知
られている。このようなアクセス方法の一例が、特開平
７−１４１２２５号公報に開示されている。
mic Random Access Memory） 等のメモリデバイスに対
するランダムアクセスのスピードを短縮する方法として
種々の方法が試みられている。その中で、ページヒット
率を元にダイナミックなページ切り換えを行い、ランダ
ムアクセス効率を向上させる方法が代表的な例として知
られている。このようなアクセス方法の一例が、特開平
７−１４１２２５号公報に開示されている。
【０００３】このアクセス方法においては、メモリに対
するランダムアクセス時にＲｏｗ・Ａｄｄｒｅｓｓ・Ｓ
ｔｏｂｅ信号（以下、＊ＲＡＳ信号と称する）及びＣｏ
ｌｕｍｎ・Ａｄｄｒｅｓｓ・Ｓｔｏｂｅ信号（以下、＊
ＣＡＳ信号と称する）とは別に、＊ＡＳ信号と＊ＲＥＳ
信号の２種類の制御信号を用意する。＊ＲＥＳ信号に続
いて＊ＲＡＳ信号と＊ＣＡＳ信号とを順にＬレベルとし
た後、＊ＡＳ信号をＬレベルにすることで、＊ＲＡＳ信
号と＊ＣＡＳ信号がアサートされる。この状態でメモリ
アクセスを行った後、＊ＡＳ信号をＨレベルにする。
するランダムアクセス時にＲｏｗ・Ａｄｄｒｅｓｓ・Ｓ
ｔｏｂｅ信号（以下、＊ＲＡＳ信号と称する）及びＣｏ
ｌｕｍｎ・Ａｄｄｒｅｓｓ・Ｓｔｏｂｅ信号（以下、＊
ＣＡＳ信号と称する）とは別に、＊ＡＳ信号と＊ＲＥＳ
信号の２種類の制御信号を用意する。＊ＲＥＳ信号に続
いて＊ＲＡＳ信号と＊ＣＡＳ信号とを順にＬレベルとし
た後、＊ＡＳ信号をＬレベルにすることで、＊ＲＡＳ信
号と＊ＣＡＳ信号がアサートされる。この状態でメモリ
アクセスを行った後、＊ＡＳ信号をＨレベルにする。
【０００４】これと同時に＊ＲＡＳ信号と＊ＣＡＳ信号
がデアサート、即ち、Ｈレベルとなり、ランダムアクセ
スの１サイクルが終了する。そして、次回のランダムア
クセスからは、＊ＲＡＳ→＊ＣＡＳ→＊ＡＳの順番で信
号をアサートし、メモリにアクセスする。つまり、メモ
リアクセス終了時、即ち、＊ＡＳ信号のＬレベルからＨ
レベルへの立ち上がりと同時に＊ＲＡＳ信号がＨレベル
になり、プリチャージが開始される。このことにより、
各メモリアクセスサイクル内で＊ＲＡＳ信号をプリチャ
ージする必要がなくなり、ランダムアクセス時のアクセ
ス時間が短縮される。
がデアサート、即ち、Ｈレベルとなり、ランダムアクセ
スの１サイクルが終了する。そして、次回のランダムア
クセスからは、＊ＲＡＳ→＊ＣＡＳ→＊ＡＳの順番で信
号をアサートし、メモリにアクセスする。つまり、メモ
リアクセス終了時、即ち、＊ＡＳ信号のＬレベルからＨ
レベルへの立ち上がりと同時に＊ＲＡＳ信号がＨレベル
になり、プリチャージが開始される。このことにより、
各メモリアクセスサイクル内で＊ＲＡＳ信号をプリチャ
ージする必要がなくなり、ランダムアクセス時のアクセ
ス時間が短縮される。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のアクセス方法においては、＊ＲＡＳ信号のプリ
チャージに要する時間に関しては、短縮することが可能
であるが、メモリに対するランダムアクセス処理に要す
る時間に関しては、短縮されない。即ち、ランダムアク
セス時に発生するページ切り換え処理等に要するサイク
ル数に関しては、短縮することができないため、大規模
なアクセススピードの高速化が望めない。従って、ラン
ダムアクセス時のページ切り換えを多く伴う処理の場合
はアクセス時間が増大し、＊ＲＡＳ信号のプリチャージ
時間を考慮に入れた場合と比較しても、大幅な時間短縮
は望めない。
た従来のアクセス方法においては、＊ＲＡＳ信号のプリ
チャージに要する時間に関しては、短縮することが可能
であるが、メモリに対するランダムアクセス処理に要す
る時間に関しては、短縮されない。即ち、ランダムアク
セス時に発生するページ切り換え処理等に要するサイク
ル数に関しては、短縮することができないため、大規模
なアクセススピードの高速化が望めない。従って、ラン
ダムアクセス時のページ切り換えを多く伴う処理の場合
はアクセス時間が増大し、＊ＲＡＳ信号のプリチャージ
時間を考慮に入れた場合と比較しても、大幅な時間短縮
は望めない。
【０００６】従って、本発明は、このような従来の技術
の問題点を鑑みなされたものであって、その目的は、メ
モリデバイスに対するアクセスサイクル数を低減し、メ
モリデバイスに対して高速アクセスを実現するメモリア
クセス制御装置を提供することにある。
の問題点を鑑みなされたものであって、その目的は、メ
モリデバイスに対するアクセスサイクル数を低減し、メ
モリデバイスに対して高速アクセスを実現するメモリア
クセス制御装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、ページアクセ
ス機能を有するメモリデバイスに対してアクセスを実行
するメモリアクセス制御装置において、ページアクセス
を行うための一つの行アドレスデータと列アドレスデー
タをそれぞれ格納する複数のデータ格納手段と、前記デ
ータ格納手段のデータ格納順を記憶しておく格納順記憶
手段と、該データ格納順に従って前記データ格納手段か
ら行アドレスデータと列アドレスデータを読み出し、前
記メモリデバイスに対してページアクセスを実行するア
クセス実行手段とを備えたことを特徴とする。
ス機能を有するメモリデバイスに対してアクセスを実行
するメモリアクセス制御装置において、ページアクセス
を行うための一つの行アドレスデータと列アドレスデー
タをそれぞれ格納する複数のデータ格納手段と、前記デ
ータ格納手段のデータ格納順を記憶しておく格納順記憶
手段と、該データ格納順に従って前記データ格納手段か
ら行アドレスデータと列アドレスデータを読み出し、前
記メモリデバイスに対してページアクセスを実行するア
クセス実行手段とを備えたことを特徴とする。
【０００８】また、本発明は、前記データ格納手段が、
データ格納容量と個数を仮想的に変更可能であることを
特徴とする。例えば、データ格納手段の全数のデータ格
納総容量を仮想的に分割して個数と、１個あたりの容量
サイズを変更可能とする。
データ格納容量と個数を仮想的に変更可能であることを
特徴とする。例えば、データ格納手段の全数のデータ格
納総容量を仮想的に分割して個数と、１個あたりの容量
サイズを変更可能とする。
【０００９】また、本発明は、前記アクセス実行手段が
複数設けられ、該複数のアクセス実行手段のそれぞれが
同一のアドレスデータを共有して前記メモリデバイスに
対してインターリーブアクセスを実行することを特徴と
する。
複数設けられ、該複数のアクセス実行手段のそれぞれが
同一のアドレスデータを共有して前記メモリデバイスに
対してインターリーブアクセスを実行することを特徴と
する。
【００１０】本発明のメモリアクセス制御装置において
は、ページアクセスを行うための一つの行アドレスデー
タと列アドレスデータをそれぞれ格納する複数のデータ
格納手段を有しているので、メモリデバイスに対してペ
ージアクセスを実行中、データ格納手段を切り換えると
きにページ切り換えが生じる。すなわち行アドレスの切
り換えが発生する。この時以外は、行アドレスが固定さ
れ、列アドレスによる高速アクセスが実行される。こう
して、ページ切り換えがデータ格納手段の個数だけで済
み、総アクセスサイクルが大幅に低減される。
は、ページアクセスを行うための一つの行アドレスデー
タと列アドレスデータをそれぞれ格納する複数のデータ
格納手段を有しているので、メモリデバイスに対してペ
ージアクセスを実行中、データ格納手段を切り換えると
きにページ切り換えが生じる。すなわち行アドレスの切
り換えが発生する。この時以外は、行アドレスが固定さ
れ、列アドレスによる高速アクセスが実行される。こう
して、ページ切り換えがデータ格納手段の個数だけで済
み、総アクセスサイクルが大幅に低減される。
【００１１】また、本発明において、データ格納手段の
個数と容量サイズを変更可能なので、メモリデバイスの
容量に応じてページ切り換え数を考慮して変更可能にな
り、常に高速アクセスが可能となる。
個数と容量サイズを変更可能なので、メモリデバイスの
容量に応じてページ切り換え数を考慮して変更可能にな
り、常に高速アクセスが可能となる。
【００１２】また、本発明において、アクセス実行手段
が複数設けられ、メモリデバイスに対してインターリー
ブアクセスが可能となるので、個々のアクセス実行手段
のメモリデバイスに対するアクセス速度が低速であって
も、アクセス実行手段の個数倍の高速アクセスが可能と
なる。
が複数設けられ、メモリデバイスに対してインターリー
ブアクセスが可能となるので、個々のアクセス実行手段
のメモリデバイスに対するアクセス速度が低速であって
も、アクセス実行手段の個数倍の高速アクセスが可能と
なる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。本実施形態は、画像デ
ータの濃度変換ＬＵＴ（Look Up Table）処理を例とし
たものである。
て図面を参照しながら説明する。本実施形態は、画像デ
ータの濃度変換ＬＵＴ（Look Up Table）処理を例とし
たものである。
【００１４】＜第１の実施形態＞図１は、本発明に係る
メモリアクセス制御装置の第１の実施形態を示すブロッ
ク図である。図１に示すメモリアクセス制御装置１は、
図中省略されているが画像処理用の複数のプロセッサ
と、ページモード機能を有する外部メモリとの間に介在
し、プロセッサからの指示に応じて外部メモリに格納さ
れている画素データを読み出し、その読み出したデータ
をプロセッサに供給することにより画像データの濃度変
換を行う。なお、外部メモリとしてＳＤＲＡＭ（Synchr
onous Dynamic Random Access Memory) が用いられてい
る。
メモリアクセス制御装置の第１の実施形態を示すブロッ
ク図である。図１に示すメモリアクセス制御装置１は、
図中省略されているが画像処理用の複数のプロセッサ
と、ページモード機能を有する外部メモリとの間に介在
し、プロセッサからの指示に応じて外部メモリに格納さ
れている画素データを読み出し、その読み出したデータ
をプロセッサに供給することにより画像データの濃度変
換を行う。なお、外部メモリとしてＳＤＲＡＭ（Synchr
onous Dynamic Random Access Memory) が用いられてい
る。
【００１５】図１に示すようにメモリアクセス制御装置
１１は、入力データを所定のグループに分割するセグメ
ント判定回路１２、分割された入力データを格納するｎ
（ｎ：２以上の自然数）個のデータバッファ１，２，
３，・・・，ｎ、データバッファのデータ格納順を判定
し記憶するフラグ判定回路１３、ＳＤＲＡＭへのアクセ
スを実行するＳＤＲＡＭ制御回路１４、データバッファ
及びＳＤＲＡＭからのデータを格納するＳＤＲＡＭデー
タ格納バッファ１５、ＳＤＲＡＭデータ格納バッファに
格納されたデータを各プロセッサに分配するプロセッサ
データ分配回路１６を備える。なお、データバッファ
１，２，３，・・・，ｎの個数は、入力されるデータの
サイズ及びＳＤＲＡＭのサイズに応じて設定されてい
る。また、ｎ個のデータバッファ１，２，３，・・・，
ｎのそれぞれは、ページアドレス格納領域１ａ，２ａ，
３ａ，・・・，ｎａと、データ格納領域１ｂ，２ｂ，３
ｂ，・・・，ｎｂとを有する。
１１は、入力データを所定のグループに分割するセグメ
ント判定回路１２、分割された入力データを格納するｎ
（ｎ：２以上の自然数）個のデータバッファ１，２，
３，・・・，ｎ、データバッファのデータ格納順を判定
し記憶するフラグ判定回路１３、ＳＤＲＡＭへのアクセ
スを実行するＳＤＲＡＭ制御回路１４、データバッファ
及びＳＤＲＡＭからのデータを格納するＳＤＲＡＭデー
タ格納バッファ１５、ＳＤＲＡＭデータ格納バッファに
格納されたデータを各プロセッサに分配するプロセッサ
データ分配回路１６を備える。なお、データバッファ
１，２，３，・・・，ｎの個数は、入力されるデータの
サイズ及びＳＤＲＡＭのサイズに応じて設定されてい
る。また、ｎ個のデータバッファ１，２，３，・・・，
ｎのそれぞれは、ページアドレス格納領域１ａ，２ａ，
３ａ，・・・，ｎａと、データ格納領域１ｂ，２ｂ，３
ｂ，・・・，ｎｂとを有する。
【００１６】プロセッサからは、アドレスデータ、プロ
セッサＮｏ．、及び画素位置情報とがメモリアクセス制
御装置１１に入力される。これらデータは、セグメント
判定回路１２において、上位アドレスと、下位アドレ
ス、プロセッサＮｏ．及び画素位置情報とに分割され
る。
セッサＮｏ．、及び画素位置情報とがメモリアクセス制
御装置１１に入力される。これらデータは、セグメント
判定回路１２において、上位アドレスと、下位アドレ
ス、プロセッサＮｏ．及び画素位置情報とに分割され
る。
【００１７】セグメント判定回路１２において分割され
た上位アドレスが、例えばデータバッファ１に転送さ
れ、ページデータとしてページアドレス格納領域１ａに
格納される（以降、上位アドレスをページデータと呼
ぶ）。この場合、データバッファに格納されるページデ
ータは一つである。残りの入力データである下位アドレ
ス、プロセッサＮｏ．、及び画素位置情報がデータバッ
ファ１のデータ格納領域１ｂに格納される（以降、下位
アドレスをアドレスデータと呼ぶ）。
た上位アドレスが、例えばデータバッファ１に転送さ
れ、ページデータとしてページアドレス格納領域１ａに
格納される（以降、上位アドレスをページデータと呼
ぶ）。この場合、データバッファに格納されるページデ
ータは一つである。残りの入力データである下位アドレ
ス、プロセッサＮｏ．、及び画素位置情報がデータバッ
ファ１のデータ格納領域１ｂに格納される（以降、下位
アドレスをアドレスデータと呼ぶ）。
【００１８】このように入力データが順次該当するデー
タバッファ１，２，３，・・・，ｎに格納されていくの
であるが、この処理について説明する。データバッファ
のデータ格納量がある一定量（例えば、データバッファ
容量の８０％）に到達するか、一つのページデータに対
応するアドレスデータ、プロセッサＮｏ．、及び画素位
置情報が全て格納された場合、そのデータバッファはフ
ラグ信号をフラグ判定回路１３に発行する。入力データ
がデータバッファ１，２，３，・・・，ｎに格納される
順序は、必ずしも一定順とは限らないので、フラッグ判
定回路１３が必要となる。フラグ判定回路１３は、ｎ個
のデータバッファ１，２，３，・・・，ｎのそれぞれか
らのフラグ信号を監視して受信順を判定し記憶する。そ
の受信順にデータバッファに対して、ＳＤＲＡＭ制御回
路４及びＳＤＲＡＭデータ格納バッファ５へデータを転
送するためのデータ送出信号を出力する。
タバッファ１，２，３，・・・，ｎに格納されていくの
であるが、この処理について説明する。データバッファ
のデータ格納量がある一定量（例えば、データバッファ
容量の８０％）に到達するか、一つのページデータに対
応するアドレスデータ、プロセッサＮｏ．、及び画素位
置情報が全て格納された場合、そのデータバッファはフ
ラグ信号をフラグ判定回路１３に発行する。入力データ
がデータバッファ１，２，３，・・・，ｎに格納される
順序は、必ずしも一定順とは限らないので、フラッグ判
定回路１３が必要となる。フラグ判定回路１３は、ｎ個
のデータバッファ１，２，３，・・・，ｎのそれぞれか
らのフラグ信号を監視して受信順を判定し記憶する。そ
の受信順にデータバッファに対して、ＳＤＲＡＭ制御回
路４及びＳＤＲＡＭデータ格納バッファ５へデータを転
送するためのデータ送出信号を出力する。
【００１９】次に、図２に示す各部のデータの流れを参
照しながら、ＳＤＲＡＭに対するアクセス制御について
説明する。例えば、データバッファ１がフラグ判定回路
１３からデータ送出信号を受けたとすると、フラグ信号
発行時点までのデータ格納領域１ｂに格納されているプ
ロセッサＮｏ．と、画素位置情報とを先頭アドレスから
順次ＳＤＲＡＭデータ格納バッファ１５に転送する。ま
た、ページアドレス格納部１ａに保持されているページ
データをＳＤＲＡＭ制御回路１４に複写し、フラグ信号
発行時点までのデータ格納領域１ｂに保持されているア
ドレスデータをＳＤＲＡＭ制御回路１４に順次転送す
る。
照しながら、ＳＤＲＡＭに対するアクセス制御について
説明する。例えば、データバッファ１がフラグ判定回路
１３からデータ送出信号を受けたとすると、フラグ信号
発行時点までのデータ格納領域１ｂに格納されているプ
ロセッサＮｏ．と、画素位置情報とを先頭アドレスから
順次ＳＤＲＡＭデータ格納バッファ１５に転送する。ま
た、ページアドレス格納部１ａに保持されているページ
データをＳＤＲＡＭ制御回路１４に複写し、フラグ信号
発行時点までのデータ格納領域１ｂに保持されているア
ドレスデータをＳＤＲＡＭ制御回路１４に順次転送す
る。
【００２０】ＳＤＲＡＭ制御回路１４は、ページデータ
と、アドレスデータとに基づいてＳＤＲＡＭに対してペ
ージモードアクセスを実行する。すなわち、ＳＤＲＡＭ
において、入力された一つのページデータを行アドレス
として固定し、図２のデータバッファ１に格納されてい
るアドレスデータ（Ｉｎｄａｔａ０，１，２・・・）を
列アドレスとして順次データを読み出していく。ＳＤＲ
ＡＭ制御回路４は、アドレスデータに関してデータソー
トを実行せず、データバッファ１に格納されていた順に
ＳＤＲＡＭに対してページアクセスが実行される。
と、アドレスデータとに基づいてＳＤＲＡＭに対してペ
ージモードアクセスを実行する。すなわち、ＳＤＲＡＭ
において、入力された一つのページデータを行アドレス
として固定し、図２のデータバッファ１に格納されてい
るアドレスデータ（Ｉｎｄａｔａ０，１，２・・・）を
列アドレスとして順次データを読み出していく。ＳＤＲ
ＡＭ制御回路４は、アドレスデータに関してデータソー
トを実行せず、データバッファ１に格納されていた順に
ＳＤＲＡＭに対してページアクセスが実行される。
【００２１】こうして、ＳＤＲＡＭから読み出されたＳ
ＤＲＡＭデータ（Ｏｕｔｄａｔａ０，１，２・・・）
は、ＳＤＲＡＭデータ格納バッファ１５に順次格納され
る。この時、ＳＤＲＡＭデータ格納バッファ５には、既
にプロセッサＮｏ．及び画素位置情報とが、データバッ
ファ１に格納されていた順に格納されている。従って、
格納バッファ１５内でのプロセッサＮｏ．と、画素位置
情報と、取得されたＳＤＲＡＭデータとの対応関係は、
元のデータバッファ１内でのプロセッサＮｏ．と、画素
位置情報と、アドレスデータとの対応関係と一致する。
ＤＲＡＭデータ（Ｏｕｔｄａｔａ０，１，２・・・）
は、ＳＤＲＡＭデータ格納バッファ１５に順次格納され
る。この時、ＳＤＲＡＭデータ格納バッファ５には、既
にプロセッサＮｏ．及び画素位置情報とが、データバッ
ファ１に格納されていた順に格納されている。従って、
格納バッファ１５内でのプロセッサＮｏ．と、画素位置
情報と、取得されたＳＤＲＡＭデータとの対応関係は、
元のデータバッファ１内でのプロセッサＮｏ．と、画素
位置情報と、アドレスデータとの対応関係と一致する。
【００２２】こうしてデータバッファ１に格納されてい
たアドレスデータに対応した全てのＳＤＲＡＭデータが
ＳＤＲＡＭデータ格納バッファ１５に蓄積された時点
で、ＳＤＲＡＭデータ格納バッファ１５内の全てのデー
タがプロセッサデータ分配回路１６に転送される。プロ
セッサデータ分配回路６において、プロセッサＮｏ．に
基づいて各ポートに、画素位置情報とＳＤＲＡＭデータ
とが分配され、各ポートを介して各々のプロセッサに対
してそれらデータが送出され、濃度変換処理が行われ
る。各々のプロセッサに対してそれらデータが送出され
た時点で、フラグ判定回路１３は、次の受信順のデータ
バッファにデータ送出信号を出力し、上記の動作が繰り
返され、データアクセスが実行される。
たアドレスデータに対応した全てのＳＤＲＡＭデータが
ＳＤＲＡＭデータ格納バッファ１５に蓄積された時点
で、ＳＤＲＡＭデータ格納バッファ１５内の全てのデー
タがプロセッサデータ分配回路１６に転送される。プロ
セッサデータ分配回路６において、プロセッサＮｏ．に
基づいて各ポートに、画素位置情報とＳＤＲＡＭデータ
とが分配され、各ポートを介して各々のプロセッサに対
してそれらデータが送出され、濃度変換処理が行われ
る。各々のプロセッサに対してそれらデータが送出され
た時点で、フラグ判定回路１３は、次の受信順のデータ
バッファにデータ送出信号を出力し、上記の動作が繰り
返され、データアクセスが実行される。
【００２３】このように、一定サイズの容量を有するバ
ッファ素子をデータ格納バッファとして複数個用い、各
バッファ素子に一つのページデータとそれに対応するア
ドレスデータを格納して、バッファ素子単位で外部メモ
リであるＳＤＲＡＭに対してページアクセスを行う。こ
のため、ページ切り換えがバッファ素子切り換えの時期
であり、バッファ素子の個数がページ切り換え回数とな
る。そのため、総アクセスサイクルを大幅に低減でき
る。
ッファ素子をデータ格納バッファとして複数個用い、各
バッファ素子に一つのページデータとそれに対応するア
ドレスデータを格納して、バッファ素子単位で外部メモ
リであるＳＤＲＡＭに対してページアクセスを行う。こ
のため、ページ切り換えがバッファ素子切り換えの時期
であり、バッファ素子の個数がページ切り換え回数とな
る。そのため、総アクセスサイクルを大幅に低減でき
る。
【００２４】次に、ある一定量の画素に対するＬＵＴア
クセスを実行する場合における第１実施形態の処理効果
について具体的に述べる。なお、処理を行う際の各パラ
メータが以下の通り規定されているものとする。 処理画素数：７００００画素 動作周波数：１００ＭＨｚ 画像データビット数：２４ビット（１６Ｍバイト） ＳＤＲＡＭページサイズ：１２８ｋバイト（セグメント
数＝１２８） ページ切り換えを含むランダムアクセス時のサイクル：
５サイクル ページアクセス時のサイクル：３サイクル
クセスを実行する場合における第１実施形態の処理効果
について具体的に述べる。なお、処理を行う際の各パラ
メータが以下の通り規定されているものとする。 処理画素数：７００００画素 動作周波数：１００ＭＨｚ 画像データビット数：２４ビット（１６Ｍバイト） ＳＤＲＡＭページサイズ：１２８ｋバイト（セグメント
数＝１２８） ページ切り換えを含むランダムアクセス時のサイクル：
５サイクル ページアクセス時のサイクル：３サイクル
【００２５】このような条件の下で７００００画素のデ
ータ値が１２８個のセグメント内に均等に分配（１セグ
メント当たり５４６データ）されていると想定すると、
本発明によるメモリアクセス制御装置を用いず単純にラ
ンダムアクセスを行った場合には、 （（１００×１０6 ）／５）-1×７００００＝３５００
μｓ となる。
ータ値が１２８個のセグメント内に均等に分配（１セグ
メント当たり５４６データ）されていると想定すると、
本発明によるメモリアクセス制御装置を用いず単純にラ
ンダムアクセスを行った場合には、 （（１００×１０6 ）／５）-1×７００００＝３５００
μｓ となる。
【００２６】一方、本発明によるメモリアクセス制御装
置を用いて同様の条件の元でアクセスを行った場合に
は、５サイクルを要するページ切り換えを含むアクセス
が１２８回であり、３サイクルを要するページアクセス
が５４５回であるため、 （（１００×１０6 ）／５）-1×１２８＝６．４μｓ （（１００×１０6 ）／３）-1×５４５×１２８＝２１
１３．７μｓ となり、 ６．４＋２１１３．７≒２１２０．１μｓ となる。従って、アクセス時間比が（２１２０／３５０
０＝６０．６％）となり、計算上のアクセス時間は、ラ
ンダムアクセスを実行した場合に比較して、本実施形態
の場合、約６０％にアクセス時間の短縮される。
置を用いて同様の条件の元でアクセスを行った場合に
は、５サイクルを要するページ切り換えを含むアクセス
が１２８回であり、３サイクルを要するページアクセス
が５４５回であるため、 （（１００×１０6 ）／５）-1×１２８＝６．４μｓ （（１００×１０6 ）／３）-1×５４５×１２８＝２１
１３．７μｓ となり、 ６．４＋２１１３．７≒２１２０．１μｓ となる。従って、アクセス時間比が（２１２０／３５０
０＝６０．６％）となり、計算上のアクセス時間は、ラ
ンダムアクセスを実行した場合に比較して、本実施形態
の場合、約６０％にアクセス時間の短縮される。
【００２７】なお、説明したページアドレス格納部、デ
ータバッファ、ＳＤＲＡＭデータ格納バッファの各領域
は、メモリアクセス制御装置を実現するデバイスの内部
に実装される何らかの記憶領域、例えば、レジスタやメ
モリ等が充てられるものとする。
ータバッファ、ＳＤＲＡＭデータ格納バッファの各領域
は、メモリアクセス制御装置を実現するデバイスの内部
に実装される何らかの記憶領域、例えば、レジスタやメ
モリ等が充てられるものとする。
【００２８】＜第２実施形態＞次に第２の実施形態につ
いて説明する。上述した第１の実施形態においては、デ
ータバッファ１，２，３，・・・，ｎの個数が入力され
るデータのサイズ及びＳＤＲＡＭのサイズに応じて固定
的に設定されている場合について説明したが、データバ
ッファ１，２，３，・・・，ｎの個数及びその個々の容
量を、外部からの制御情報に基づいて調整するようにし
ても良い。例えば、プロセッサが、外部からのプログラ
ミングにより、データバッファの容量を分割あるいは統
合して、仮想的にデータバッファの個数を変更可能にで
きるようにする。各々のデータバッファの容量サイズや
データバッファの総数を、入力されるデータのサイズ及
びＳＤＲＡＭのサイズや、入力データの分布状況に応じ
て調整する。
いて説明する。上述した第１の実施形態においては、デ
ータバッファ１，２，３，・・・，ｎの個数が入力され
るデータのサイズ及びＳＤＲＡＭのサイズに応じて固定
的に設定されている場合について説明したが、データバ
ッファ１，２，３，・・・，ｎの個数及びその個々の容
量を、外部からの制御情報に基づいて調整するようにし
ても良い。例えば、プロセッサが、外部からのプログラ
ミングにより、データバッファの容量を分割あるいは統
合して、仮想的にデータバッファの個数を変更可能にで
きるようにする。各々のデータバッファの容量サイズや
データバッファの総数を、入力されるデータのサイズ及
びＳＤＲＡＭのサイズや、入力データの分布状況に応じ
て調整する。
【００２９】従って、どの容量のＳＤＲＡＭに対しても
対応可能なメモリアクセス制御装置を提供することがで
きる。また、ある一定範囲に入力データが分布している
場合には、その範囲に対応する部分のデータバッファの
容量を他の部分のデータバッファよりも大きい容量にし
て、ページ切り換え回数をより確実に低減させることが
できる。
対応可能なメモリアクセス制御装置を提供することがで
きる。また、ある一定範囲に入力データが分布している
場合には、その範囲に対応する部分のデータバッファの
容量を他の部分のデータバッファよりも大きい容量にし
て、ページ切り換え回数をより確実に低減させることが
できる。
【００３０】＜第３実施形態＞次に第３の実施形態につ
いて説明する。図３は、本発明に係るメモリアクセス制
御装置の第３の実施形態を示すブロック図である。図３
は、図１と共通部分には同一符号を付してある。図１と
異なり、このメモリアクセス制御装置２１には、ＳＤＲ
ＡＭ制御回路２２，２３，２４が３つ設けてあり、それ
に応じたＳＤＲＡＭアクセス用の端子が設けられてい
る。なお、第２実施形態と同様に、データバッファは、
その個数と容量を変更可能とする。
いて説明する。図３は、本発明に係るメモリアクセス制
御装置の第３の実施形態を示すブロック図である。図３
は、図１と共通部分には同一符号を付してある。図１と
異なり、このメモリアクセス制御装置２１には、ＳＤＲ
ＡＭ制御回路２２，２３，２４が３つ設けてあり、それ
に応じたＳＤＲＡＭアクセス用の端子が設けられてい
る。なお、第２実施形態と同様に、データバッファは、
その個数と容量を変更可能とする。
【００３１】第1実施形態と同様に、フラグ判定回路１
３から発行されたデータ送出信号が供給されたデータバ
ッファは、フラグ信号発生時点までのデータ格納領域に
保持されているプロセッサＮｏ．と、画素位置情報とを
先頭アドレスから順次ＳＤＲＡＭデータ格納バッファ１
５に転送する。次に、データ送出信号が供給されたデー
タバッファに格納されているページデータとアドレスデ
ータを、ＳＤＲＡＭ制御回路２２，２３，２４の全てに
転送する。
３から発行されたデータ送出信号が供給されたデータバ
ッファは、フラグ信号発生時点までのデータ格納領域に
保持されているプロセッサＮｏ．と、画素位置情報とを
先頭アドレスから順次ＳＤＲＡＭデータ格納バッファ１
５に転送する。次に、データ送出信号が供給されたデー
タバッファに格納されているページデータとアドレスデ
ータを、ＳＤＲＡＭ制御回路２２，２３，２４の全てに
転送する。
【００３２】ＳＤＲＡＭ制御回路２２，２３，２４が、
ページデータと、アドレスデータとに基づいてＳＤＲＡ
Ｍに対してインターリーブアクセスを実行する。ＳＤＲ
ＡＭ制御回路２２，２３，２４のそれぞれがＳＤＲＡＭ
にアクセスすることにより取得されたＳＤＲＡＭデータ
は、順次ＳＤＲＡＭデータ格納バッファ１５に格納さ
れ、上述した第１の実施形態に比べて高速なアクセスが
実現される。
ページデータと、アドレスデータとに基づいてＳＤＲＡ
Ｍに対してインターリーブアクセスを実行する。ＳＤＲ
ＡＭ制御回路２２，２３，２４のそれぞれがＳＤＲＡＭ
にアクセスすることにより取得されたＳＤＲＡＭデータ
は、順次ＳＤＲＡＭデータ格納バッファ１５に格納さ
れ、上述した第１の実施形態に比べて高速なアクセスが
実現される。
【００３３】例えば、図３において、ＳＤＲＡＭ制御回
路２２，２３，２４の動作速度が３３．３ＭＨｚである
とする。メモリアクセス制御装置２１内にＳＤＲＡＭ制
御回路が３つあるので、動作周波数３３．３ＭＨｚで交
互アクセスをＳＤＲＡＭに対して実行した場合、見かけ
上の動作周波数は、３３．３ＭＨｚ×３≒１００ＭＨｚ
となり、約１００ＭＨｚのＳＤＲＡＭアクセスが可能と
なる。
路２２，２３，２４の動作速度が３３．３ＭＨｚである
とする。メモリアクセス制御装置２１内にＳＤＲＡＭ制
御回路が３つあるので、動作周波数３３．３ＭＨｚで交
互アクセスをＳＤＲＡＭに対して実行した場合、見かけ
上の動作周波数は、３３．３ＭＨｚ×３≒１００ＭＨｚ
となり、約１００ＭＨｚのＳＤＲＡＭアクセスが可能と
なる。
【００３４】このように、複数のＳＤＲＡＭ制御回路を
用意して同じページデータとアドレスデータを入力して
おき、インターリーブアクセスを実行することにより、
メモリアクセスの動作速度×ＳＤＲＡＭ制御回路個数の
高速なデータアクセスが可能となる。
用意して同じページデータとアドレスデータを入力して
おき、インターリーブアクセスを実行することにより、
メモリアクセスの動作速度×ＳＤＲＡＭ制御回路個数の
高速なデータアクセスが可能となる。
【００３５】
【発明の効果】本発明によれば、ページアクセスを行う
ための一つの行アドレスデータと列アドレスデータをそ
れぞれ格納する複数のデータ格納手段を有しているの
で、ページ切り換えがデータ格納手段の個数だけで済
み、総アクセスサイクルが大幅に低減される。
ための一つの行アドレスデータと列アドレスデータをそ
れぞれ格納する複数のデータ格納手段を有しているの
で、ページ切り換えがデータ格納手段の個数だけで済
み、総アクセスサイクルが大幅に低減される。
【００３６】また、本発明によれば、データ格納手段の
個数と容量サイズを変更可能なので、メモリデバイスの
容量に応じてページ切り換え数を考慮して変更可能にな
り、常に高速アクセスが可能となる。
個数と容量サイズを変更可能なので、メモリデバイスの
容量に応じてページ切り換え数を考慮して変更可能にな
り、常に高速アクセスが可能となる。
【００３７】また、本発明において、アクセス実行手段
が複数設けられ、メモリデバイスに対してインターリー
ブアクセスが可能となるので、アクセス実行手段の個数
倍の高速アクセスが可能となる。
が複数設けられ、メモリデバイスに対してインターリー
ブアクセスが可能となるので、アクセス実行手段の個数
倍の高速アクセスが可能となる。
【図１】本発明に係るメモリアクセス制御装置の第１の
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【図２】データの流れとメモリアクセス処理を説明する
図である。
図である。
【図３】本発明に係るメモリアクセス制御装置の第３の
実施形態を示すブロック図である。
実施形態を示すブロック図である。
１１，２１ メモリアクセス制御装置 １２ セグメント判定回路 １３ フラグ判定回路 １４，２２，２３，２４ ＳＤＲＡＭ制御回路 １５ ＳＤＲＡＭデータ格納バッファ １６ プロセッサデータ分配回路 １，２，・・・，ｎ データバッファ
Claims (3)
- 【請求項１】 ページアクセス機能を有するメモリデバ
イスに対してアクセスを実行するメモリアクセス制御装
置において、 ページアクセスを行うための一つの行アドレスデータと
列アドレスデータをそれぞれ格納する複数のデータ格納
手段と、 前記データ格納手段のデータ格納順を記憶しておく格納
順記憶手段と、 該データ格納順に従って前記データ格納手段から行アド
レスデータと列アドレスデータを読み出し、前記メモリ
デバイスに対してページアクセスを実行するアクセス実
行手段とを備えたことを特徴とするメモリアクセス制御
装置。 - 【請求項２】 前記データ格納手段は、そのデータ格納
容量と個数を仮想的に変更可能であることを特徴とする
請求項１記載のメモリアクセス制御装置。 - 【請求項３】 前記アクセス実行手段が複数設けられ、
該複数のアクセス実行手段のそれぞれが同一のアドレス
データを共有して前記メモリデバイスに対してインター
リーブアクセスを実行することを特徴とする請求項１又
は２記載のメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001119914A JP2002312235A (ja) | 2001-04-18 | 2001-04-18 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001119914A JP2002312235A (ja) | 2001-04-18 | 2001-04-18 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002312235A true JP2002312235A (ja) | 2002-10-25 |
Family
ID=18970044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001119914A Pending JP2002312235A (ja) | 2001-04-18 | 2001-04-18 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002312235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184362B2 (en) | 2005-05-18 | 2007-02-27 | Hynix Semiconductor Inc. | Page access circuit of semiconductor memory device |
-
2001
- 2001-04-18 JP JP2001119914A patent/JP2002312235A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184362B2 (en) | 2005-05-18 | 2007-02-27 | Hynix Semiconductor Inc. | Page access circuit of semiconductor memory device |
| US7310284B2 (en) | 2005-05-18 | 2007-12-18 | Hynix Semiconductor Inc. | Page access circuit of semiconductor memory device |
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