JPH09190378A - メモリアドレス制御回路 - Google Patents
メモリアドレス制御回路Info
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- JPH09190378A JPH09190378A JP8273993A JP27399396A JPH09190378A JP H09190378 A JPH09190378 A JP H09190378A JP 8273993 A JP8273993 A JP 8273993A JP 27399396 A JP27399396 A JP 27399396A JP H09190378 A JPH09190378 A JP H09190378A
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- 238000006243 chemical reaction Methods 0.000 claims description 13
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 アドレスが順次増加するか或いは減少する場
合、メモリのアクセス時間を短縮してメモリとＣＰＵと
の速度差による効率低下を防止し、全体的な回路の動作
効率を向上させる。 【解決手段】 本発明によるメモリアドレス制御回路
は、入力アドレスＡ1〜ＡN -1信号は奇数アドレスのメモ
リセルブロックに直接印加され且つアドレス変換装置を
介して偶数アドレスのメモリセルブロックに入力され、
一方、入力アドレスＡ0 信号は前記アドレス変換装置と
奇数アドレスのメモリセルブロックに制御信号（１）、
（３）として直接印加され且つ偶数アドレスのメモリセ
ルブロックとにインバーターを介して制御信号（２）と
して印加される。
合、メモリのアクセス時間を短縮してメモリとＣＰＵと
の速度差による効率低下を防止し、全体的な回路の動作
効率を向上させる。 【解決手段】 本発明によるメモリアドレス制御回路
は、入力アドレスＡ1〜ＡN -1信号は奇数アドレスのメモ
リセルブロックに直接印加され且つアドレス変換装置を
介して偶数アドレスのメモリセルブロックに入力され、
一方、入力アドレスＡ0 信号は前記アドレス変換装置と
奇数アドレスのメモリセルブロックに制御信号（１）、
（３）として直接印加され且つ偶数アドレスのメモリセ
ルブロックとにインバーターを介して制御信号（２）と
して印加される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリアドレス制
御回路に係り、特にアドレスが順次増加する場合に、メ
モリのアクセス時間を短縮できるようにしたメモリアド
レス制御回路に関する。
御回路に係り、特にアドレスが順次増加する場合に、メ
モリのアクセス時間を短縮できるようにしたメモリアド
レス制御回路に関する。
【０００２】
【従来の技術】以下、従来のメモリアドレス制御回路を
添付図面に基づいて説明する。図１は従来のメモリアド
レスアクセス回路のうち、高速のメモリアクセスのため
のインターリーブ方式を示す図面である。まず、従来の
メモリアドレス制御回路は、図１に示すように、アドレ
スがＡ0〜ＡN-1 のＮビットであり且つデータの幅がｍ
ビットであるメモリセルを構成したとき、前記メモリ容
量は２N-2 のアドレスを有するメモリセルブロック１２
〜１５によって構成される。そして、それぞれのメモリ
セルブロック１２〜１５のアドレス入力端にはアドレス
Ａ2〜ＡN-1がそれぞれ並列に連結されている。一方、ｍ
ビットのデータバスに接続された全てのメモリセルブロ
ック１２〜１５はｍビットのデータ入／出力端子を持っ
ている。読み出し／書き込み信号及びその他の制御信号
が前記４個の各メモリセルブロック１２〜１５に同時に
印加されるとともに、アドレスＡ0 、Ａ1がアドレスデ
コーダ１１に入力されて、メモリセルブロック１２〜１
５のうち一つのみを選択するように構成されている。
添付図面に基づいて説明する。図１は従来のメモリアド
レスアクセス回路のうち、高速のメモリアクセスのため
のインターリーブ方式を示す図面である。まず、従来の
メモリアドレス制御回路は、図１に示すように、アドレ
スがＡ0〜ＡN-1 のＮビットであり且つデータの幅がｍ
ビットであるメモリセルを構成したとき、前記メモリ容
量は２N-2 のアドレスを有するメモリセルブロック１２
〜１５によって構成される。そして、それぞれのメモリ
セルブロック１２〜１５のアドレス入力端にはアドレス
Ａ2〜ＡN-1がそれぞれ並列に連結されている。一方、ｍ
ビットのデータバスに接続された全てのメモリセルブロ
ック１２〜１５はｍビットのデータ入／出力端子を持っ
ている。読み出し／書き込み信号及びその他の制御信号
が前記４個の各メモリセルブロック１２〜１５に同時に
印加されるとともに、アドレスＡ0 、Ａ1がアドレスデ
コーダ１１に入力されて、メモリセルブロック１２〜１
５のうち一つのみを選択するように構成されている。
【０００３】以下、前記のように構成された従来のメモ
リアドレス制御回路の動作を説明する。図１に示すよう
に、アドレスＡ0 〜ＡN-1が入力されると、アドレスＡ2
〜ＡN- 1の信号を用いて４個の各メモリセルブロック１
２〜１５の当該アドレスがそれぞれ同時に選択される。
そして、アドレスＡ0 〜Ａ1の信号を用いてアドレスデ
コーダ１１は、前記４個のメモリセルブロック１２〜１
５のうち一つのみを選択して、データの読み出し／書き
込みができるようにする。アドレスＡ0 〜ＡN-1が変わ
ったとき、それぞれのメモリセルブロック１２〜１５が
そのアドレスでアクセスすると、アクセスに時間がかか
るが、アドレスＡ2〜ＡN-1が変わらずにアドレスＡ0
〜Ａ1 だけ変わる場合、既にそれぞれのメモリセルブロ
ック１２〜１５の当該アドレスはアクセスされている状
態で、前記メモリセルブロック１２〜１５のうちいずれ
を動作させるか選択するだけなので、メモリアドレスア
クセス時間はかからない。アドレスデコーダ１１の作動
とメモリセルブロック１２〜１５の選択時間は、メモリ
アドレスアクセス時間より極めて短いため、アドレスＡ
0 、Ａ1だけが変わる場合には、全体的な回路のメモリ
アクセス時間が極めて短くなる。もちろん、アドレスＡ
2〜ＡN-1が変わると通常のメモリアクセス時間がかか
る。
リアドレス制御回路の動作を説明する。図１に示すよう
に、アドレスＡ0 〜ＡN-1が入力されると、アドレスＡ2
〜ＡN- 1の信号を用いて４個の各メモリセルブロック１
２〜１５の当該アドレスがそれぞれ同時に選択される。
そして、アドレスＡ0 〜Ａ1の信号を用いてアドレスデ
コーダ１１は、前記４個のメモリセルブロック１２〜１
５のうち一つのみを選択して、データの読み出し／書き
込みができるようにする。アドレスＡ0 〜ＡN-1が変わ
ったとき、それぞれのメモリセルブロック１２〜１５が
そのアドレスでアクセスすると、アクセスに時間がかか
るが、アドレスＡ2〜ＡN-1が変わらずにアドレスＡ0
〜Ａ1 だけ変わる場合、既にそれぞれのメモリセルブロ
ック１２〜１５の当該アドレスはアクセスされている状
態で、前記メモリセルブロック１２〜１５のうちいずれ
を動作させるか選択するだけなので、メモリアドレスア
クセス時間はかからない。アドレスデコーダ１１の作動
とメモリセルブロック１２〜１５の選択時間は、メモリ
アドレスアクセス時間より極めて短いため、アドレスＡ
0 、Ａ1だけが変わる場合には、全体的な回路のメモリ
アクセス時間が極めて短くなる。もちろん、アドレスＡ
2〜ＡN-1が変わると通常のメモリアクセス時間がかか
る。
【０００４】
【発明が解決しようとする課題】しかし、メモリ回路の
アドレスを順次アクセスするとき、４個のメモリセルブ
ロックのアドレス変化に対して一度ずつはメモリアクセ
ス時間がかかる。言い換えれば、アドレスＡ0 、Ａ1が
順次増加又は減少する場合には、４回ごとに一度ずつア
ドレスＡ2〜ＡN-1が変わるのでメモリアクセス時間がか
かり、メモリとＣＰＵとの速度差による全体的な効率低
下を招くことになる。
アドレスを順次アクセスするとき、４個のメモリセルブ
ロックのアドレス変化に対して一度ずつはメモリアクセ
ス時間がかかる。言い換えれば、アドレスＡ0 、Ａ1が
順次増加又は減少する場合には、４回ごとに一度ずつア
ドレスＡ2〜ＡN-1が変わるのでメモリアクセス時間がか
かり、メモリとＣＰＵとの速度差による全体的な効率低
下を招くことになる。
【０００５】従って、本発明のメモリアドレス制御回路
はかかる従来の問題点を解決するためのもので、その目
的はメモリアクセス回路でアドレスが順次増加するか或
いは減少する場合、メモリのアクセス時間を短縮してメ
モリとＣＰＵとの速度差による効率低下を防止し、全体
的な回路の動作効率を向上させることができるようにし
たメモリアドレス制御回路を提供することにある。
はかかる従来の問題点を解決するためのもので、その目
的はメモリアクセス回路でアドレスが順次増加するか或
いは減少する場合、メモリのアクセス時間を短縮してメ
モリとＣＰＵとの速度差による効率低下を防止し、全体
的な回路の動作効率を向上させることができるようにし
たメモリアドレス制御回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるメモリアドレス制御回路は、入力アド
レスＡ1〜ＡN-1信号は奇数アドレスのメモリセルブロッ
クに直接印加され且つアドレス変換装置を介して偶数ア
ドレスのメモリセルブロックに入力され、入力アドレス
Ａ0 信号は前記アドレス変換装置と奇数アドレスのメモ
リセルブロックに制御信号（１）、（３）として直接印
加され且つ偶数アドレスのメモリセルブロックとにイン
バーターを介して制御信号（２）として印加され、前記
奇数アドレスのメモリセルブロックと偶数アドレスのメ
モリセルブロックの入出力端子にはｍビットのデータバ
スを通じてｍビットデータと、読み出し／書き込み制御
信号及びその他の制御信号とが同時に印加されるように
構成することを特徴とする。
に、本発明によるメモリアドレス制御回路は、入力アド
レスＡ1〜ＡN-1信号は奇数アドレスのメモリセルブロッ
クに直接印加され且つアドレス変換装置を介して偶数ア
ドレスのメモリセルブロックに入力され、入力アドレス
Ａ0 信号は前記アドレス変換装置と奇数アドレスのメモ
リセルブロックに制御信号（１）、（３）として直接印
加され且つ偶数アドレスのメモリセルブロックとにイン
バーターを介して制御信号（２）として印加され、前記
奇数アドレスのメモリセルブロックと偶数アドレスのメ
モリセルブロックの入出力端子にはｍビットのデータバ
スを通じてｍビットデータと、読み出し／書き込み制御
信号及びその他の制御信号とが同時に印加されるように
構成することを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明によるメモリアドレ
ス制御回路について添付図面を参照して説明する。図２
は本発明によるメモリアドレス制御回路の構成図であ
り、図３は本発明によるメモリアドレス制御回路のアド
レス変換装置を示す図面である。まず、本発明によるメ
モリアドレス制御回路は、図２に示すように、メモリセ
ルは偶数アドレスのメモリブロック２２と奇数アドレス
のメモリセルブロック２３に分けられており、その偶数
及び奇数アドレスのメモリセルブロック２２、２３の入
／出力端子はｍビットのデータバスに連結されている。
したがって、このｍビットのデータバスはメモリ回路全
体のデータ入／出力端子に相当する。
ス制御回路について添付図面を参照して説明する。図２
は本発明によるメモリアドレス制御回路の構成図であ
り、図３は本発明によるメモリアドレス制御回路のアド
レス変換装置を示す図面である。まず、本発明によるメ
モリアドレス制御回路は、図２に示すように、メモリセ
ルは偶数アドレスのメモリブロック２２と奇数アドレス
のメモリセルブロック２３に分けられており、その偶数
及び奇数アドレスのメモリセルブロック２２、２３の入
／出力端子はｍビットのデータバスに連結されている。
したがって、このｍビットのデータバスはメモリ回路全
体のデータ入／出力端子に相当する。
【０００８】前記２つのメモリセルブロック２２、２３
には共通の制御信号、即ち読み出し／書き込み制御信号
及びその他の制御信号が同時に印加されるとともに、入
力アドレスの最下位ビットであるＡ0 によってそれぞれ
のメモリセルブロック２２、２３の動作が制御される。
この入力アドレスＡ0 信号は、前記アドレス変換装置２
１と奇数アドレスのメモリセルブロック２３のそれぞれ
の制御信号１、３にもなり、且つそれがインバーター２
４によって反転された信号は前記偶数アドレスのメモリ
セルブロック２２の制御信号２になる。この制御信号
２、３は、それぞれ偶数アドレスのメモリセルブロック
２２の動作をイネーブルするか、或いは奇数アドレスの
メモリセルブロック２３の動作をイネーブルするか選択
することになる。
には共通の制御信号、即ち読み出し／書き込み制御信号
及びその他の制御信号が同時に印加されるとともに、入
力アドレスの最下位ビットであるＡ0 によってそれぞれ
のメモリセルブロック２２、２３の動作が制御される。
この入力アドレスＡ0 信号は、前記アドレス変換装置２
１と奇数アドレスのメモリセルブロック２３のそれぞれ
の制御信号１、３にもなり、且つそれがインバーター２
４によって反転された信号は前記偶数アドレスのメモリ
セルブロック２２の制御信号２になる。この制御信号
２、３は、それぞれ偶数アドレスのメモリセルブロック
２２の動作をイネーブルするか、或いは奇数アドレスの
メモリセルブロック２３の動作をイネーブルするか選択
することになる。
【０００９】たとえば、Ａ0 信号が“１”であれば入力
アドレスは奇数アドレスを指定することになり、奇数ア
ドレスのメモリセルブロック２３に対してデータの読み
出し／書き込みが可能になる。一方、Ａ0 信号が“０”
であれば入力アドレスは偶数アドレスを指定するものな
ので、偶数アドレスのメモリセルブロック２２に対して
データの読み出し／書き込みが可能になる。なお、入力
アドレスＡ1〜ＡN-1は奇数アドレスのメモリセルブロッ
ク２３のアドレス入力端子に直接印加され、且つアドレ
ス変換装置２１を介して偶数アドレスのメモリセルブロ
ック２２のアドレス入力端子に印加される。
アドレスは奇数アドレスを指定することになり、奇数ア
ドレスのメモリセルブロック２３に対してデータの読み
出し／書き込みが可能になる。一方、Ａ0 信号が“０”
であれば入力アドレスは偶数アドレスを指定するものな
ので、偶数アドレスのメモリセルブロック２２に対して
データの読み出し／書き込みが可能になる。なお、入力
アドレスＡ1〜ＡN-1は奇数アドレスのメモリセルブロッ
ク２３のアドレス入力端子に直接印加され、且つアドレ
ス変換装置２１を介して偶数アドレスのメモリセルブロ
ック２２のアドレス入力端子に印加される。
【００１０】アドレス変換装置２１は、図３に示すよう
に、任意個の半加算器２１ａ1 〜２１ａN-1がそれぞれ
互いに並列連結された構成であり、その各半加算器２１
ａ1〜２１ａN-1 の相互に連結されていない入力端子に
はそれぞれ異なる入力アドレス信号が印加されてそれぞ
れアドレス変換出力を出力するように構成されている。
このとき、入力アドレスＡ0 信号が“０”であれば、入
力アドレスＡ1〜ＡN-1の入力アドレス信号がそのまま半
加算器２１ａ1〜２１ａN-1のアドレス変換出力となり、
Ａ0 が“１”であれば、入力されたＡ1〜ＡN-1の入力ア
ドレス信号に“１”を加算した値がアドレス変換出力に
なる。
に、任意個の半加算器２１ａ1 〜２１ａN-1がそれぞれ
互いに並列連結された構成であり、その各半加算器２１
ａ1〜２１ａN-1 の相互に連結されていない入力端子に
はそれぞれ異なる入力アドレス信号が印加されてそれぞ
れアドレス変換出力を出力するように構成されている。
このとき、入力アドレスＡ0 信号が“０”であれば、入
力アドレスＡ1〜ＡN-1の入力アドレス信号がそのまま半
加算器２１ａ1〜２１ａN-1のアドレス変換出力となり、
Ａ0 が“１”であれば、入力されたＡ1〜ＡN-1の入力ア
ドレス信号に“１”を加算した値がアドレス変換出力に
なる。
【００１１】以下、このように構成された本実施形態に
よるメモリアドレス制御回路の動作を詳細に説明する。
まず、本実施形態によるメモリアドレス制御回路は、現
在アクセスされているアドレスの直後のアドレスが常に
アクセスされ、その全体的な動作速度を向上させること
を主動作とする。つまり、メモリをアクセスする場合、
プログラムの流れに従ってアクセスするので、連続的な
アドレスのアクセスが主に行われ、希に非連続的なアク
セスが行われる。従って、現在あるアドレスをアクセス
する間、直後のアドレスを予めアクセスしておけば、次
のアドレスアクセス時にアクセス時間が極めて短縮され
る。このような動作は連続的なアドレスのアクセスに対
して継続的に行われるので、全体的なアクセス時間が大
幅短縮される。
よるメモリアドレス制御回路の動作を詳細に説明する。
まず、本実施形態によるメモリアドレス制御回路は、現
在アクセスされているアドレスの直後のアドレスが常に
アクセスされ、その全体的な動作速度を向上させること
を主動作とする。つまり、メモリをアクセスする場合、
プログラムの流れに従ってアクセスするので、連続的な
アドレスのアクセスが主に行われ、希に非連続的なアク
セスが行われる。従って、現在あるアドレスをアクセス
する間、直後のアドレスを予めアクセスしておけば、次
のアドレスアクセス時にアクセス時間が極めて短縮され
る。このような動作は連続的なアドレスのアクセスに対
して継続的に行われるので、全体的なアクセス時間が大
幅短縮される。
【００１２】例えば、“１００”アドレスのメモリデー
タをアクセスすると、偶数アドレスのメモリセルブロッ
ク２２の“１００”アドレスのデータと奇数アドレスの
メモリセルブロック２３の“１０１”アドレスのデータ
が同時にアクセスされる。このとき、入力されたアドレ
ス“１００”アドレスの最下位ビットＡ0 が“０”なの
で、偶数アドレスのメモリセルブロック２２はイネーブ
ルされてデータの入／出力が可能になり、奇数アドレス
のメモリセルブロック２３はディスエーブルされて、デ
ータの入／出力は不可能であるが、そのアドレスのセル
は予めアクセスされている状態になる。
タをアクセスすると、偶数アドレスのメモリセルブロッ
ク２２の“１００”アドレスのデータと奇数アドレスの
メモリセルブロック２３の“１０１”アドレスのデータ
が同時にアクセスされる。このとき、入力されたアドレ
ス“１００”アドレスの最下位ビットＡ0 が“０”なの
で、偶数アドレスのメモリセルブロック２２はイネーブ
ルされてデータの入／出力が可能になり、奇数アドレス
のメモリセルブロック２３はディスエーブルされて、デ
ータの入／出力は不可能であるが、そのアドレスのセル
は予めアクセスされている状態になる。
【００１３】一方、入力アドレスが増加して“１０１”
アドレスをアクセスすると、Ａ0 信号は“１”になり、
偶数アドレスのメモリセルブロック２２はディスエーブ
ルされてデータの入／出力が不可能になり、奇数アドレ
スのメモリセルブロック２３はイネーブルされて先にア
クセスされた“１０１”アドレスのデータが早速入／出
力可能になる。このとき、アドレス変換装置２１ではＡ
0 の制御信号を受けて偶数アドレスのメモリセルブロッ
ク２２の“１０２”アドレスをアクセスする。これが順
次連続して行われる。したがって、アクセスしようとす
るアドレスが順次増加するとき、全体的に極めて短いア
クセス時間を有するメモリアクセス回路を構成すること
ができる。
アドレスをアクセスすると、Ａ0 信号は“１”になり、
偶数アドレスのメモリセルブロック２２はディスエーブ
ルされてデータの入／出力が不可能になり、奇数アドレ
スのメモリセルブロック２３はイネーブルされて先にア
クセスされた“１０１”アドレスのデータが早速入／出
力可能になる。このとき、アドレス変換装置２１ではＡ
0 の制御信号を受けて偶数アドレスのメモリセルブロッ
ク２２の“１０２”アドレスをアクセスする。これが順
次連続して行われる。したがって、アクセスしようとす
るアドレスが順次増加するとき、全体的に極めて短いア
クセス時間を有するメモリアクセス回路を構成すること
ができる。
【００１４】ここで、前記アドレス変換装置２１におけ
る半加算器２１ａ1〜２１ａN-1の動作を論理式で表す
と、 Ｓｕｍ＝Ｉ0×Ｉ1 ＣＹ＝Ｉ0＋Ｉ1 になる。
る半加算器２１ａ1〜２１ａN-1の動作を論理式で表す
と、 Ｓｕｍ＝Ｉ0×Ｉ1 ＣＹ＝Ｉ0＋Ｉ1 になる。
【００１５】
【発明の効果】上述したように、本発明によるメモリア
ドレス制御回路はメモリをアクセスするとき、現在アク
セスしているアドレスの直後のアドレスを予めアクセス
しておくことにより、メモリアクセス時間を大幅短縮
し、メモリとＣＰＵとの速度差による効率低下を防止
し、メモリ回路の全体的な動作効率を向上させることが
できるという効果がある。
ドレス制御回路はメモリをアクセスするとき、現在アク
セスしているアドレスの直後のアドレスを予めアクセス
しておくことにより、メモリアクセス時間を大幅短縮
し、メモリとＣＰＵとの速度差による効率低下を防止
し、メモリ回路の全体的な動作効率を向上させることが
できるという効果がある。
【図１】 従来のメモリアクセス回路を示す図面であ
る。
る。
【図２】 本発明の実施形態のメモリアドレス制御回路
を示す図面である。
を示す図面である。
【図３】 本発明の実施形態のメモリアドレス制御回路
のアドレス変換装置を示す図面である。
のアドレス変換装置を示す図面である。
２１ アドレス変換装置 ２１ａ1〜２１ａN-1 半加算器 ２２ 偶数アドレスのメモリセルブロック ２３ 奇数アドレスのメモリセルブロック ２４ インバーター
Claims (3)
- 【請求項１】 多数のメモリセルを奇数番目のセルと偶
数番目のセルとに分け、それぞれ奇数アドレスメモリセ
ルブロックと偶数メモリセルブロックにまとめ、入力ア
ドレス（Ａ0〜ＡN-1）信号中のアドレス（Ａ1〜ＡN-1）
信号を奇数アドレスメモリセルブロックに直接印加する
とともに、アドレス変換装置を介して偶数アドレスメモ
リセルブロックに入力し、アドレス（Ａ0 ）信号を前記
アドレス変換装置と奇数アドレスメモリセルブロックに
それぞれ制御信号（１）、（３）として直接印加すると
ともに、偶数アドレスメモリセルブロックにはインバー
ターを介して制御信号（２）として印加し、前記奇数ア
ドレスのメモリセルブロックと偶数アドレスのメモリセ
ルブロックの入出力端子にはｍビットのデータバスを通
じてｍビットデータと、読み出し／書き込み制御信号及
びその他の制御信号とが同時に印加されるように構成
し、前記アドレス変換装置を制御信号（１）に応じて入
力されたアドレス信号をそのまま出力するか、入力され
たアドレスに１を加えたアドレスを出力させるように構
成させたことを特徴とするメモリアドレス制御回路。 - 【請求項２】 前記アドレス変換装置は入力アドレス
（Ａ1〜ＡN-1）のそれぞれの信号が半加算器（２１ａ1
〜２１ａN-1）のそれぞれの入力信号として印加され、
入力アドレス制御信号（１）Ａ0 は前記半加算器２１ａ
1の他の入力端子に印加されることを特徴とする請求項
１記載のメモリアドレス制御回路。 - 【請求項３】 前記半加算器（２１ａ1〜２１ａN-1）は
それぞれのＣＹ端子によって前記入力端子（Ｉ0とＩ1）
の入力アドレス信号を排他的論理和（Ｘ−ＯＲ）させて
次の段の判加算器（２１ａ2〜２１ａN-1）のＩ0 入力端
に印加し、それぞれの入力アドレスに対するアドレス変
換出力を有するようにすることを特徴とする請求項２記
載のメモリアドレス制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR58892/1995 | 1995-12-27 | ||
| KR1019950058892A KR0161868B1 (ko) | 1995-12-27 | 1995-12-27 | 메모리 주소제어회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09190378A true JPH09190378A (ja) | 1997-07-22 |
Family
ID=19445114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8273993A Pending JPH09190378A (ja) | 1995-12-27 | 1996-09-26 | メモリアドレス制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5748555A (ja) |
| JP (1) | JPH09190378A (ja) |
| KR (1) | KR0161868B1 (ja) |
| DE (1) | DE19628039B4 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW347501B (en) * | 1996-10-29 | 1998-12-11 | Hitachi Ltd | Memory and microcomputer |
| JPH10162568A (ja) * | 1996-12-02 | 1998-06-19 | Toshiba Corp | 半導体記憶装置 |
| KR100269597B1 (ko) * | 1997-05-29 | 2000-10-16 | 김영환 | 반도체 메모리 |
| US6138214A (en) * | 1997-12-19 | 2000-10-24 | Siemens Aktiengesellschaft | Synchronous dynamic random access memory architecture for sequential burst mode |
| KR20000025105A (ko) * | 1998-10-08 | 2000-05-06 | 김영환 | 메모리 콘트롤러 |
| US6240031B1 (en) * | 2000-03-24 | 2001-05-29 | Cypress Semiconductor Corp. | Memory architecture |
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