JPH10162568A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10162568A JPH10162568A JP8321739A JP32173996A JPH10162568A JP H10162568 A JPH10162568 A JP H10162568A JP 8321739 A JP8321739 A JP 8321739A JP 32173996 A JP32173996 A JP 32173996A JP H10162568 A JPH10162568 A JP H10162568A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 複数カラムからのデ−タを競合なく読み出
す。 【解決手段】 メモリセルアレイ１０ａには、偶数カラ
ムが配置され、メモリセルアレイ１０ｂには、奇数カラ
ムが配置される。カラムアドレス信号は、バッファ１７
を経由して加算器３０に入力される。２カラム以上のカ
ラムからデ−タを読み出す場合には、加算器３０は、カ
ラムアドレス信号のアドレス値を１つ増やしたカラムア
ドレス信号を生成し、偶数カラムを指定するカラムアド
レス信号をカラムデコ−ダ１８ａに与え、奇数カラムを
指定するカラムアドレス信号をカラムデコ−ダ１８ｂに
与える。
す。 【解決手段】 メモリセルアレイ１０ａには、偶数カラ
ムが配置され、メモリセルアレイ１０ｂには、奇数カラ
ムが配置される。カラムアドレス信号は、バッファ１７
を経由して加算器３０に入力される。２カラム以上のカ
ラムからデ−タを読み出す場合には、加算器３０は、カ
ラムアドレス信号のアドレス値を１つ増やしたカラムア
ドレス信号を生成し、偶数カラムを指定するカラムアド
レス信号をカラムデコ−ダ１８ａに与え、奇数カラムを
指定するカラムアドレス信号をカラムデコ−ダ１８ｂに
与える。
Description
【０００１】
【発明の属する技術分野】本発明は、同一のロウ、異な
る複数のカラムに存在するメモリセルから同時にデ−タ
を読み出すモ−ドを有する半導体記憶装置に関する。
る複数のカラムに存在するメモリセルから同時にデ−タ
を読み出すモ−ドを有する半導体記憶装置に関する。
【０００２】
【従来の技術】図９は、従来のＤＲＡＭの構成を示して
いる。ロウデコ−ダ１１は、メモリセルアレイ１０のロ
ウ方向（ワ−ド線が伸びる方向）の端部に配置されてい
る。ロウアドレス信号は、ロウアドレスバッファ１２を
経由してロウデコ−ダ１１に入力される。
いる。ロウデコ−ダ１１は、メモリセルアレイ１０のロ
ウ方向（ワ−ド線が伸びる方向）の端部に配置されてい
る。ロウアドレス信号は、ロウアドレスバッファ１２を
経由してロウデコ−ダ１１に入力される。
【０００３】ロウアドレスストロ−ブ信号／ＲＡＳは、
ロウ系制御回路１３に入力される。ワ−ド線制御回路１
４は、ロウ系制御回路１３の出力信号により制御され、
ロウアドレス信号により選択されたメモリセルアレイ１
０のワ−ド線に高電位を供給する。
ロウ系制御回路１３に入力される。ワ−ド線制御回路１
４は、ロウ系制御回路１３の出力信号により制御され、
ロウアドレス信号により選択されたメモリセルアレイ１
０のワ−ド線に高電位を供給する。
【０００４】センスアンプ１５は、メモリセルアレイ１
０のカラム方向（ビット線対が伸びる方向）の端部に配
置されている。センスアンプ１５は、センスアンプ制御
回路１６により活性化され、又は非活性化される。
０のカラム方向（ビット線対が伸びる方向）の端部に配
置されている。センスアンプ１５は、センスアンプ制御
回路１６により活性化され、又は非活性化される。
【０００５】センスアンプ制御回路１６は、ワ−ド線制
御回路１４の出力信号ＳＥＮに基づいて動作する。即
ち、メモリセルアレイ１０のロウが選択され、ワ−ド線
に高電位が供されると、センスアンプ１５を活性化する
ための出力信号ＳＡＰ，ＢＳＡＮが出力される。
御回路１４の出力信号ＳＥＮに基づいて動作する。即
ち、メモリセルアレイ１０のロウが選択され、ワ−ド線
に高電位が供されると、センスアンプ１５を活性化する
ための出力信号ＳＡＰ，ＢＳＡＮが出力される。
【０００６】カラムアドレス信号は、カラムアドレスバ
ッファ１７を経由してカラムデコ−ダ１８に入力され
る。カラムアドレスストロ−ブ信号／ＣＡＳは、カラム
系制御回路２５に入力される。カラムアドレスバッファ
１７は、カラム系制御回路２５の出力信号により制御さ
れる。
ッファ１７を経由してカラムデコ−ダ１８に入力され
る。カラムアドレスストロ−ブ信号／ＣＡＳは、カラム
系制御回路２５に入力される。カラムアドレスバッファ
１７は、カラム系制御回路２５の出力信号により制御さ
れる。
【０００７】カラムデコ−ダ１８は、カラムアドレス信
号に基づいてカラム選択ゲ−ト１９の開閉を制御する。
即ち、カラムデコ−ダ１８は、所定の１つのカラム選択
線ＣＳＬｎを活性化する。
号に基づいてカラム選択ゲ−ト１９の開閉を制御する。
即ち、カラムデコ−ダ１８は、所定の１つのカラム選択
線ＣＳＬｎを活性化する。
【０００８】カラムロジック回路２６には、制御信号Ｒ
Ｂ，ＤＢが入力される。カラムロジック回路２６は、例
えば、制御信号ＲＢが“Ｈ”レベル、制御信号ＤＢが
“Ｌ”レベルのとき、カラムデコ−ダ１８の出力信号を
そのままカラム選択ゲ−ト１９に導く。
Ｂ，ＤＢが入力される。カラムロジック回路２６は、例
えば、制御信号ＲＢが“Ｈ”レベル、制御信号ＤＢが
“Ｌ”レベルのとき、カラムデコ−ダ１８の出力信号を
そのままカラム選択ゲ−ト１９に導く。
【０００９】即ち、活性化状態の所定の１つのカラム選
択線ＣＳＬｎに対応するカラム選択ゲ−ト１９がオン状
態となり、そのカラム選択ゲ−トを経由して、デ−タの
読み出しが実行される。
択線ＣＳＬｎに対応するカラム選択ゲ−ト１９がオン状
態となり、そのカラム選択ゲ−トを経由して、デ−タの
読み出しが実行される。
【００１０】また、カラムロジック回路２６は、例え
ば、制御信号ＲＢが“Ｈ”レベル、制御信号ＤＢが
“Ｈ”レベルのとき、連続する２つのカラム選択線ＣＳ
Ｌｎ，ＣＳＬｎ＋１を活性化状態とする。
ば、制御信号ＲＢが“Ｈ”レベル、制御信号ＤＢが
“Ｈ”レベルのとき、連続する２つのカラム選択線ＣＳ
Ｌｎ，ＣＳＬｎ＋１を活性化状態とする。
【００１１】このとき、カラム選択線ＣＳＬｎ，ＣＳＬ
ｎ＋１に対応する所定の２つのカラム選択ゲ−ト１９が
オン状態となり、各カラム選択ゲ−トを経由して、デ−
タの読み出しが実行される。
ｎ＋１に対応する所定の２つのカラム選択ゲ−ト１９が
オン状態となり、各カラム選択ゲ−トを経由して、デ−
タの読み出しが実行される。
【００１２】デ−タバス（以下、このバスを「ＤＱバ
ス」という）２０は、カラム選択ゲ−ト１９とデ−タ入
出力（Ｉ／Ｏ）バッファ２１との間におけるデ−タの経
路となる。
ス」という）２０は、カラム選択ゲ−ト１９とデ−タ入
出力（Ｉ／Ｏ）バッファ２１との間におけるデ−タの経
路となる。
【００１３】図１０は、図９のカラムロジック回路２６
の構成の一例を示している。制御信号ＲＢは、インバ−
タＩＮ１，ＩＮ２を経由して、ＮＡＮＤ回路２７−ｋ１
（ｋは、０，１，…ｎ）に入力されている。制御信号Ｒ
Ｂ，ＤＢは、ＮＡＮＤ回路ＮＡＮＤに入力されている。
ＮＡＮＤ回路ＮＡＮＤの出力信号は、インバ−タＩＮ３
を経由して、ＮＡＮＤ回路ＮＡＮＤ２７−ｋ０（ｋは、
０，１，…ｎ）に入力されている。
の構成の一例を示している。制御信号ＲＢは、インバ−
タＩＮ１，ＩＮ２を経由して、ＮＡＮＤ回路２７−ｋ１
（ｋは、０，１，…ｎ）に入力されている。制御信号Ｒ
Ｂ，ＤＢは、ＮＡＮＤ回路ＮＡＮＤに入力されている。
ＮＡＮＤ回路ＮＡＮＤの出力信号は、インバ−タＩＮ３
を経由して、ＮＡＮＤ回路ＮＡＮＤ２７−ｋ０（ｋは、
０，１，…ｎ）に入力されている。
【００１４】また、カラムデコ−ダから出力されるカラ
ム選択信号ＣＳＬＰｋ（ｋは、０，１，…ｎ）は、ＮＡ
ＮＤ回路２７−ｋ１，２７−（ｋ＋１）０に入力されて
いる。但し、カラム選択信号ＣＳＬＰｎは、ＮＡＮＤ回
路２７−ｎ１，２７−００に入力されている。
ム選択信号ＣＳＬＰｋ（ｋは、０，１，…ｎ）は、ＮＡ
ＮＤ回路２７−ｋ１，２７−（ｋ＋１）０に入力されて
いる。但し、カラム選択信号ＣＳＬＰｎは、ＮＡＮＤ回
路２７−ｎ１，２７−００に入力されている。
【００１５】ＮＡＮＤ回路２７−ｋ０の出力信号は、イ
ンバ−タＩｋ０（ｋは、０，１，…ｎ）を経由して、Ｎ
ＯＲ回路２８−ｋに入力されている。ＮＡＮＤ回路２７
−ｋ１の出力信号は、インバ−タＩｋ１を経由して、Ｎ
ＯＲ回路２８−ｋに入力されている。
ンバ−タＩｋ０（ｋは、０，１，…ｎ）を経由して、Ｎ
ＯＲ回路２８−ｋに入力されている。ＮＡＮＤ回路２７
−ｋ１の出力信号は、インバ−タＩｋ１を経由して、Ｎ
ＯＲ回路２８−ｋに入力されている。
【００１６】ＮＯＲ回路２８−ｋの出力信号は、インバ
−タＩｋ（ｋは、０，１，…ｎ）を経由すると、最終的
なカラム選択信号ＣＳＬｋとなる。上記カラムロジック
回路は、カラムアドレス信号に対応する１つのカラムの
みからデ−タを読み出すモ−ドと、カラムアドレス信号
に対応するカラムとそのカラムに連続するカラムの２つ
のカラムからデ−タを読み出すモ−ドを切り替えるため
のものである。
−タＩｋ（ｋは、０，１，…ｎ）を経由すると、最終的
なカラム選択信号ＣＳＬｋとなる。上記カラムロジック
回路は、カラムアドレス信号に対応する１つのカラムの
みからデ−タを読み出すモ−ドと、カラムアドレス信号
に対応するカラムとそのカラムに連続するカラムの２つ
のカラムからデ−タを読み出すモ−ドを切り替えるため
のものである。
【００１７】図１１は、図９のＤＲＡＭの動作及び図１
０のカラムロジック回路の動作を示すものである。ま
ず、ロウアドレスストロ−ブ信号ＲＡＳが高レベルから
低レベルに変化すると、その変化に対応してロウアドレ
ス信号がメモリチップ（本例の半導体記憶装置）内に取
り込まれる。ロウデコ−ダは、ロウアドレス信号に基づ
いてメモリセルアレイの所定の１つのロウを選択する。
０のカラムロジック回路の動作を示すものである。ま
ず、ロウアドレスストロ−ブ信号ＲＡＳが高レベルから
低レベルに変化すると、その変化に対応してロウアドレ
ス信号がメモリチップ（本例の半導体記憶装置）内に取
り込まれる。ロウデコ−ダは、ロウアドレス信号に基づ
いてメモリセルアレイの所定の１つのロウを選択する。
【００１８】次に、カラムアドレスストロ−ブ信号ＣＡ
Ｓが高レベルから低レベルに変化すると、その変化に対
応してカラムアドレス信号がメモリチップ内に取り込ま
れる。カラムデコ−ダは、カラムアドレス信号に基づい
てメモリセルアレイの所定の１つのカラムを選択するカ
ラム選択信号ＣＳＬＰｋ（ｋは、０，１，…ｎ）を出力
する。
Ｓが高レベルから低レベルに変化すると、その変化に対
応してカラムアドレス信号がメモリチップ内に取り込ま
れる。カラムデコ−ダは、カラムアドレス信号に基づい
てメモリセルアレイの所定の１つのカラムを選択するカ
ラム選択信号ＣＳＬＰｋ（ｋは、０，１，…ｎ）を出力
する。
【００１９】このカラム選択信号ＣＳＬＰｋは、カラム
ロジック回路に入力される。 ａ． １つのカラムのみからデ−タを読み出す場合 この場合、制御信号ＲＢは、高レベルの状態、制御信号
ＤＢは、低レベルの状態にある。
ロジック回路に入力される。 ａ． １つのカラムのみからデ−タを読み出す場合 この場合、制御信号ＲＢは、高レベルの状態、制御信号
ＤＢは、低レベルの状態にある。
【００２０】いま、カラム選択信号ＣＳＬＰｋ（ｋは、
０，１，…ｎのうちのいずれか１つ）が、高レベル（ア
クティブ）状態にあり、その他のカラム選択信号ＣＳＬ
Ｐ０〜ＣＳＬＰｋ−１，ＣＳＬＰｋ＋１〜ＣＳＬＰｎ
が、低レベルの状態にあると仮定すると、ＮＡＮＤ回路
２７−００〜２７−ｎ０，２７−０１〜２７−（ｋ−
１）１，２７−（ｋ＋１）１〜２７−ｎ１の出力信号
は、低レベルとなり、ＮＡＮＤ回路２７−ｋ１の出力信
号のみが高レベルとなる。
０，１，…ｎのうちのいずれか１つ）が、高レベル（ア
クティブ）状態にあり、その他のカラム選択信号ＣＳＬ
Ｐ０〜ＣＳＬＰｋ−１，ＣＳＬＰｋ＋１〜ＣＳＬＰｎ
が、低レベルの状態にあると仮定すると、ＮＡＮＤ回路
２７−００〜２７−ｎ０，２７−０１〜２７−（ｋ−
１）１，２７−（ｋ＋１）１〜２７−ｎ１の出力信号
は、低レベルとなり、ＮＡＮＤ回路２７−ｋ１の出力信
号のみが高レベルとなる。
【００２１】従って、ＮＯＲ回路２８−ｋの出力信号の
みが低レベルとなり、カラム選択信号ＣＳＬｋのみが高
レベルとなる。このカラム選択信号ＣＳＬｋは、所定の
１つのカラムのカラム選択ゲ−トをオン状態にする。
みが低レベルとなり、カラム選択信号ＣＳＬｋのみが高
レベルとなる。このカラム選択信号ＣＳＬｋは、所定の
１つのカラムのカラム選択ゲ−トをオン状態にする。
【００２２】ｂ． 連続する２つのカラムからデ−タを
読み出す場合 この場合、制御信号ＲＢ，ＤＢは、共に、高レベルの状
態にある。いま、カラム選択信号ＣＳＬＰｋ（ｋは、
０，１，…ｎのうちのいずれか１つ）が、高レベル（ア
クティブ）状態にあり、その他のカラム選択信号ＣＳＬ
Ｐ０〜ＣＳＬＰｋ−１，ＣＳＬＰｋ＋１〜ＣＳＬＰｎ
が、低レベルの状態にあると仮定すると、ＮＡＮＤ回路
２７−００〜２７−ｎ０，２７−０１〜２７−（ｋ−
１）１，２７−（ｋ＋２）１〜２７−ｎ１の出力信号
は、低レベルとなり、ＮＡＮＤ回路２７−ｋ１，２７−
（ｋ＋１）１の出力信号が高レベルとなる。
読み出す場合 この場合、制御信号ＲＢ，ＤＢは、共に、高レベルの状
態にある。いま、カラム選択信号ＣＳＬＰｋ（ｋは、
０，１，…ｎのうちのいずれか１つ）が、高レベル（ア
クティブ）状態にあり、その他のカラム選択信号ＣＳＬ
Ｐ０〜ＣＳＬＰｋ−１，ＣＳＬＰｋ＋１〜ＣＳＬＰｎ
が、低レベルの状態にあると仮定すると、ＮＡＮＤ回路
２７−００〜２７−ｎ０，２７−０１〜２７−（ｋ−
１）１，２７−（ｋ＋２）１〜２７−ｎ１の出力信号
は、低レベルとなり、ＮＡＮＤ回路２７−ｋ１，２７−
（ｋ＋１）１の出力信号が高レベルとなる。
【００２３】従って、ＮＯＲ回路２８−ｋ，２８−（ｋ
＋１）の出力信号が低レベルとなり、カラム選択信号Ｃ
ＳＬｋ，ＣＳＬｋ＋１が高レベルとなる。このカラム選
択信号ＣＳＬｋ，ＣＳＬｋ＋１は、連続する所定の２つ
のカラムのカラム選択ゲ−トをオン状態にする。
＋１）の出力信号が低レベルとなり、カラム選択信号Ｃ
ＳＬｋ，ＣＳＬｋ＋１が高レベルとなる。このカラム選
択信号ＣＳＬｋ，ＣＳＬｋ＋１は、連続する所定の２つ
のカラムのカラム選択ゲ−トをオン状態にする。
【００２４】図１２は、図９のメモリセルアレイ１０、
センスアンプ１５及びカラム選択ゲ−ト１９のレイアウ
トの第１の例を示すものである。メモリセルアレイ１０
は、ｍ個のブロックＢＫ１，ＢＫ２，…ＢＫｍから構成
され、１カラムのみ選択のときに、同時に読み書きでき
るビット数は、ｍビット（×ｍ構成）となっている。ブ
ロックＢＫ１，ＢＫ２，…ＢＫｍの構成は、互いに同一
である。
センスアンプ１５及びカラム選択ゲ−ト１９のレイアウ
トの第１の例を示すものである。メモリセルアレイ１０
は、ｍ個のブロックＢＫ１，ＢＫ２，…ＢＫｍから構成
され、１カラムのみ選択のときに、同時に読み書きでき
るビット数は、ｍビット（×ｍ構成）となっている。ブ
ロックＢＫ１，ＢＫ２，…ＢＫｍの構成は、互いに同一
である。
【００２５】ロウデコ−ダ１１から伸びるワ−ド線２４
は、ブロックＢＫ１，ＢＫ２，…ＢＫｍ上に配置され、
メモリセルアレイ１０の同一のロウに属する複数のメモ
リセル２３に接続されている。
は、ブロックＢＫ１，ＢＫ２，…ＢＫｍ上に配置され、
メモリセルアレイ１０の同一のロウに属する複数のメモ
リセル２３に接続されている。
【００２６】各ブロックは、４つのカラムＣ０〜Ｃ３を
有している。各カラムには、ビット線対２２が配置され
る。ビット線対２２には、メモリセルアレイ１０の同一
のカラムに属する複数のメモリセル２３が接続されてい
る。
有している。各カラムには、ビット線対２２が配置され
る。ビット線対２２には、メモリセルアレイ１０の同一
のカラムに属する複数のメモリセル２３が接続されてい
る。
【００２７】各カラムＣ０〜Ｃ３のビット線対２２の一
端は、センスアンプ１５−０〜１５−３及びカラム選択
ゲ−ト１９−０〜１９−３を経由して、デ−タ線対（以
下、このデ−タ線対を「ＤＱ線対」という）２０−０，
２０−１に接続される。
端は、センスアンプ１５−０〜１５−３及びカラム選択
ゲ−ト１９−０〜１９−３を経由して、デ−タ線対（以
下、このデ−タ線対を「ＤＱ線対」という）２０−０，
２０−１に接続される。
【００２８】センスアンプ１５−０〜１５−３は、制御
信号ＳＡＰ，ＢＳＡＮにより、活性化又は非活性化され
る。カラム選択ゲ−ト１９−０〜１９−３の開閉は、カ
ラムデコ−ダから出力されるカラム選択信号ＣＳＬ０〜
ＣＳＬ３により制御される。
信号ＳＡＰ，ＢＳＡＮにより、活性化又は非活性化され
る。カラム選択ゲ−ト１９−０〜１９−３の開閉は、カ
ラムデコ−ダから出力されるカラム選択信号ＣＳＬ０〜
ＣＳＬ３により制御される。
【００２９】通常は、１つのブロックにおいては１つの
カラムが選択されるため、４つのカラム選択ゲ−ト１９
−０〜１９−３のうちの１つがオン状態となる。２カラ
ムを選択するときは、４つのカラム選択ゲ−ト１９−０
〜１９−３のうちの２つがオン状態となり、この場合、
同時に読み書きできるビット数は、２ｍビット（×２ｍ
構成）となる。
カラムが選択されるため、４つのカラム選択ゲ−ト１９
−０〜１９−３のうちの１つがオン状態となる。２カラ
ムを選択するときは、４つのカラム選択ゲ−ト１９−０
〜１９−３のうちの２つがオン状態となり、この場合、
同時に読み書きできるビット数は、２ｍビット（×２ｍ
構成）となる。
【００３０】カラム選択ゲ−ト１９−０〜１９−３は、
例えば、Ｎチャネル型ＭＯＳトランジスタから構成され
る。上記構成のＤＲＡＭの特徴は、偶数カラムＣ０，Ｃ
２のデ−タをメモリセルアレイ１０の一方側のＤＱ線対
２０−０に導き、奇数カラムＣ１，Ｃ３のデ−タをメモ
リセルアレイ１０の他方側のＤＱ線対２０−１に導いて
いる点にある。
例えば、Ｎチャネル型ＭＯＳトランジスタから構成され
る。上記構成のＤＲＡＭの特徴は、偶数カラムＣ０，Ｃ
２のデ−タをメモリセルアレイ１０の一方側のＤＱ線対
２０−０に導き、奇数カラムＣ１，Ｃ３のデ−タをメモ
リセルアレイ１０の他方側のＤＱ線対２０−１に導いて
いる点にある。
【００３１】つまり、このようなレイアウトにすること
により、連続する２つのカラムから同時にデ−タを読み
出す場合に、デ−タ同士の衝突がなくなる。しかし、図
１２のレイアウトでは、連続する３つ以上のカラムから
同時にデ−タを読み出す場合、デ−タ同士の衝突が発生
する。
により、連続する２つのカラムから同時にデ−タを読み
出す場合に、デ−タ同士の衝突がなくなる。しかし、図
１２のレイアウトでは、連続する３つ以上のカラムから
同時にデ−タを読み出す場合、デ−タ同士の衝突が発生
する。
【００３２】従って、従来のＤＲＡＭのレイアウトで
は、高速デ−タ転送を達成するために、連続する３つ以
上のカラムから同時にデ−タを読み出す場合において、
連続する３つ以上のカラムから同時にデ−タを読み出す
ことができない欠点がある。
は、高速デ−タ転送を達成するために、連続する３つ以
上のカラムから同時にデ−タを読み出す場合において、
連続する３つ以上のカラムから同時にデ−タを読み出す
ことができない欠点がある。
【００３３】図１３は、図９のメモリセルアレイ１０、
センスアンプ１５及びカラム選択ゲ−ト１９のレイアウ
トの第２の例を示すものである。メモリセルアレイ１０
は、ｍ個のブロックＢＫ１，ＢＫ２，…ＢＫｍから構成
され、１カラムのみ選択のときに、同時に読み書きでき
るビット数は、ｍビット（×ｍ構成）となっている。ブ
ロックＢＫ１，ＢＫ２，…ＢＫｍの構成は、互いに同一
である。
センスアンプ１５及びカラム選択ゲ−ト１９のレイアウ
トの第２の例を示すものである。メモリセルアレイ１０
は、ｍ個のブロックＢＫ１，ＢＫ２，…ＢＫｍから構成
され、１カラムのみ選択のときに、同時に読み書きでき
るビット数は、ｍビット（×ｍ構成）となっている。ブ
ロックＢＫ１，ＢＫ２，…ＢＫｍの構成は、互いに同一
である。
【００３４】ロウデコ−ダ１１から伸びるワ−ド線２４
は、ブロックＢＫ１，ＢＫ２，…ＢＫｍ上に配置され、
メモリセルアレイ１０の同一のロウに属する複数のメモ
リセル２３に接続されている。
は、ブロックＢＫ１，ＢＫ２，…ＢＫｍ上に配置され、
メモリセルアレイ１０の同一のロウに属する複数のメモ
リセル２３に接続されている。
【００３５】各ブロックは、８つのカラムＣ０〜Ｃ７を
有している。各カラムには、ビット線対２２が配置され
る。ビット線対２２には、メモリセルアレイ１０の同一
のカラムに属する複数のメモリセル２３が接続されてい
る。
有している。各カラムには、ビット線対２２が配置され
る。ビット線対２２には、メモリセルアレイ１０の同一
のカラムに属する複数のメモリセル２３が接続されてい
る。
【００３６】各カラムＣ０〜Ｃ７のビット線対２２の一
端は、センスアンプ１５−０〜１５−７、カラム選択ゲ
−ト１９−０〜１９−７及びスイッチ２９をそれぞれ経
由して、デ−タ線対（以下、このデ−タ線対を「ＤＱ線
対」という）２０−０に接続される。
端は、センスアンプ１５−０〜１５−７、カラム選択ゲ
−ト１９−０〜１９−７及びスイッチ２９をそれぞれ経
由して、デ−タ線対（以下、このデ−タ線対を「ＤＱ線
対」という）２０−０に接続される。
【００３７】センスアンプ１５−０〜１５−７は、制御
信号ＳＡＰ，ＢＳＡＮにより、活性化又は非活性化され
る。カラム選択ゲ−ト１９−０〜１９−７の開閉は、カ
ラムデコ−ダから出力されるカラム選択信号ＣＳＬ０〜
ＣＳＬ７により制御される。
信号ＳＡＰ，ＢＳＡＮにより、活性化又は非活性化され
る。カラム選択ゲ−ト１９−０〜１９−７の開閉は、カ
ラムデコ−ダから出力されるカラム選択信号ＣＳＬ０〜
ＣＳＬ７により制御される。
【００３８】通常は、１つのブロックにおいては１つの
カラムが選択されるため、８つのカラム選択ゲ−ト１９
−０〜１９−７のうちの１つがオン状態となる。２カラ
ムを選択するときは、８つのカラム選択ゲ−ト１９−０
〜１９−７のうちの２つがオン状態となり、この場合、
同時に読み書きできるビット数は、２ｍビット（×２ｍ
構成）となる。
カラムが選択されるため、８つのカラム選択ゲ−ト１９
−０〜１９−７のうちの１つがオン状態となる。２カラ
ムを選択するときは、８つのカラム選択ゲ−ト１９−０
〜１９−７のうちの２つがオン状態となり、この場合、
同時に読み書きできるビット数は、２ｍビット（×２ｍ
構成）となる。
【００３９】カラム選択ゲ−ト１９−０〜１９−７は、
例えば、Ｎチャネル型ＭＯＳトランジスタから構成され
る。上記構成のＤＲＡＭの特徴は、例えば、ブロックＢ
Ｋ１において、全てのカラムＣ０〜Ｃ７のデ−タをＤＱ
線対２０−１に導くように構成している点にある。ま
た、ＤＱ線対２０−１〜２０−ｍがメモリセルアレイ１
０上に配置されることにより、メモリチップの縮小化に
も貢献できる。
例えば、Ｎチャネル型ＭＯＳトランジスタから構成され
る。上記構成のＤＲＡＭの特徴は、例えば、ブロックＢ
Ｋ１において、全てのカラムＣ０〜Ｃ７のデ−タをＤＱ
線対２０−１に導くように構成している点にある。ま
た、ＤＱ線対２０−１〜２０−ｍがメモリセルアレイ１
０上に配置されることにより、メモリチップの縮小化に
も貢献できる。
【００４０】しかし、図１３のレイアウト（階層ＤＱ線
方式）では、連続する２つ以上のカラムから同時にデ−
タを読み出す場合、デ−タ同士の衝突が発生する。従っ
て、このようなＤＲＡＭのレイアウトでは、連続する２
つ以上のカラムから同時にデ−タを読み出すことができ
ず、高速デ−タ転送を達成できない欠点がある。
方式）では、連続する２つ以上のカラムから同時にデ−
タを読み出す場合、デ−タ同士の衝突が発生する。従っ
て、このようなＤＲＡＭのレイアウトでは、連続する２
つ以上のカラムから同時にデ−タを読み出すことができ
ず、高速デ−タ転送を達成できない欠点がある。
【００４１】
【発明が解決しようとする課題】このように、従来のＤ
ＲＡＭのレイアウトでは、連続する３つ以上のカラムか
ら同時にデ−タを読み出すモ−ドを設定できない欠点が
ある。また、階層ＤＱ線方式を採用したＤＲＡＭでは、
連続する２つ以上のカラムから同時にデ−タを読み出す
モ−ドを設定できない欠点がある。
ＲＡＭのレイアウトでは、連続する３つ以上のカラムか
ら同時にデ−タを読み出すモ−ドを設定できない欠点が
ある。また、階層ＤＱ線方式を採用したＤＲＡＭでは、
連続する２つ以上のカラムから同時にデ−タを読み出す
モ−ドを設定できない欠点がある。
【００４２】本発明は、上記欠点を解決すべくなされた
もので、その目的は、デ−タ同士の競合なく、連続する
２つ以上のカラムから同時にデ−タを読み出すことので
きる新規なレイアウトを有する半導体記憶装置を提供す
ることである。
もので、その目的は、デ−タ同士の競合なく、連続する
２つ以上のカラムから同時にデ−タを読み出すことので
きる新規なレイアウトを有する半導体記憶装置を提供す
ることである。
【００４３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、メモリセルアレイの１
つのカラムからデ−タを読み出すモ−ドと、連続する２
つ以上のカラムから同時に複数のデ−タを読み出すモ−
ドを有し、前記メモリセルアレイは、２つのバンクから
構成され、前記バンクの一方には、前記メモリセルアレ
イの偶数カラムが配置され、前記バンクの他方には、前
記メモリセルアレイの奇数カラムが配置される。
め、本発明の半導体記憶装置は、メモリセルアレイの１
つのカラムからデ−タを読み出すモ−ドと、連続する２
つ以上のカラムから同時に複数のデ−タを読み出すモ−
ドを有し、前記メモリセルアレイは、２つのバンクから
構成され、前記バンクの一方には、前記メモリセルアレ
イの偶数カラムが配置され、前記バンクの他方には、前
記メモリセルアレイの奇数カラムが配置される。
【００４４】また、連続する２つの偶数カラムの一方に
配置されるビット線対は、前記偶数カラムが配置される
バンクの一方側のＤＱ線対に接続され、前記連続する２
つの偶数カラムの他方に配置されるビット線対は、前記
偶数カラムが配置されるバンクの他方側のＤＱ線対に接
続される。
配置されるビット線対は、前記偶数カラムが配置される
バンクの一方側のＤＱ線対に接続され、前記連続する２
つの偶数カラムの他方に配置されるビット線対は、前記
偶数カラムが配置されるバンクの他方側のＤＱ線対に接
続される。
【００４５】同様に、連続する２つの奇数カラムの一方
に配置されるビット線対は、前記奇数カラムが配置され
るバンクの一方側のＤＱ線対に接続され、前記連続する
２つの奇数カラムの他方に配置されるビット線対は、前
記奇数カラムが配置されるバンクの他方側のＤＱ線対に
接続される。
に配置されるビット線対は、前記奇数カラムが配置され
るバンクの一方側のＤＱ線対に接続され、前記連続する
２つの奇数カラムの他方に配置されるビット線対は、前
記奇数カラムが配置されるバンクの他方側のＤＱ線対に
接続される。
【００４６】本発明の半導体記憶装置は、前記メモリセ
ルアレイの連続する２つ以上のカラムから同時に複数の
デ−タを読み出すモ−ドの場合に、前記メモリセルアレ
イの１つのカラムを選択するカラムアドレス信号に基づ
いて、前記カラムアドレス信号のアドレス値を１つずら
したアドレス値を有するカラムアドレス信号を生成する
手段と、偶数カラムを選択するカラムアドレス信号をデ
コ−ドし、第１カラム選択信号を生成する第１カラムデ
コ−ダと、奇数カラムを選択するカラムアドレス信号を
デコ−ドし、第２カラム選択信号を生成する第２カラム
デコ−ダとを備える。
ルアレイの連続する２つ以上のカラムから同時に複数の
デ−タを読み出すモ−ドの場合に、前記メモリセルアレ
イの１つのカラムを選択するカラムアドレス信号に基づ
いて、前記カラムアドレス信号のアドレス値を１つずら
したアドレス値を有するカラムアドレス信号を生成する
手段と、偶数カラムを選択するカラムアドレス信号をデ
コ−ドし、第１カラム選択信号を生成する第１カラムデ
コ−ダと、奇数カラムを選択するカラムアドレス信号を
デコ−ドし、第２カラム選択信号を生成する第２カラム
デコ−ダとを備える。
【００４７】本発明の半導体記憶装置は、さらに、前記
第１カラム選択信号により選択されるカラムに連続する
カラムをさらに選択する第３カラム選択信号を生成する
第１カラムロジック回路と、前記第２カラム選択信号に
より選択されるカラムに連続するカラムをさらに選択す
る第４カラム選択信号を生成する第２カラムロジック回
路とを備える。
第１カラム選択信号により選択されるカラムに連続する
カラムをさらに選択する第３カラム選択信号を生成する
第１カラムロジック回路と、前記第２カラム選択信号に
より選択されるカラムに連続するカラムをさらに選択す
る第４カラム選択信号を生成する第２カラムロジック回
路とを備える。
【００４８】前記メモリセルアレイの１つのカラムから
は、同時にｍ（ｍは自然数）ビットのデ−タが読み出さ
れる。本発明の半導体記憶装置は、メモリセルアレイの
１つのカラムからデ−タを読み出すモ−ドと２つ以上の
カラムから同時に複数のデ−タを読み出すモ−ドを有
し、前記メモリセルアレイは、複数のバンクから構成さ
れ、各々のバンクには、前記複数のデ−タの各々が同一
のバンクから読み出されることがないように、前記メモ
リセルアレイのカラムが配置される。
は、同時にｍ（ｍは自然数）ビットのデ−タが読み出さ
れる。本発明の半導体記憶装置は、メモリセルアレイの
１つのカラムからデ−タを読み出すモ−ドと２つ以上の
カラムから同時に複数のデ−タを読み出すモ−ドを有
し、前記メモリセルアレイは、複数のバンクから構成さ
れ、各々のバンクには、前記複数のデ−タの各々が同一
のバンクから読み出されることがないように、前記メモ
リセルアレイのカラムが配置される。
【００４９】各バンクのカラムに配置されるビット線対
は、バンクごとに１つのＤＱ線対に共通に接続され、前
記ＤＱ線対は、前記メモリセルアレイのバンク上に配置
される。前記メモリセルアレイの１つのカラムからは、
同時にｍ（ｍは自然数）ビットのデ−タが読み出され
る。
は、バンクごとに１つのＤＱ線対に共通に接続され、前
記ＤＱ線対は、前記メモリセルアレイのバンク上に配置
される。前記メモリセルアレイの１つのカラムからは、
同時にｍ（ｍは自然数）ビットのデ−タが読み出され
る。
【００５０】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体記憶装置について詳細に説明する。図１は、
本発明の第１実施の形態に関わる半導体記憶装置を示し
ている。
明の半導体記憶装置について詳細に説明する。図１は、
本発明の第１実施の形態に関わる半導体記憶装置を示し
ている。
【００５１】本実施の形態では、メモリセルアレイの１
つのカラムからデ−タを読み出すモ−ドと共に、メモリ
セルアレイの連続する４つのカラムから同時にデ−タを
読み出すモ−ドを有するＤＲＡＭについて説明する。な
お、１カラム中のビット数は、何ビットであっても構わ
ない。
つのカラムからデ−タを読み出すモ−ドと共に、メモリ
セルアレイの連続する４つのカラムから同時にデ−タを
読み出すモ−ドを有するＤＲＡＭについて説明する。な
お、１カラム中のビット数は、何ビットであっても構わ
ない。
【００５２】ロウデコ−ダ１１ａは、メモリセルアレイ
１０ａのロウ方向（ワ−ド線が伸びる方向）の端部に配
置されている。ロウデコ−ダ１１ｂは、メモリセルアレ
イ１０ｂのロウ方向の端部に配置されている。ロウアド
レス信号は、ロウアドレスバッファ１２を経由してロウ
デコ−ダ１１ａ，１１ｂに入力される。
１０ａのロウ方向（ワ−ド線が伸びる方向）の端部に配
置されている。ロウデコ−ダ１１ｂは、メモリセルアレ
イ１０ｂのロウ方向の端部に配置されている。ロウアド
レス信号は、ロウアドレスバッファ１２を経由してロウ
デコ−ダ１１ａ，１１ｂに入力される。
【００５３】ロウアドレスストロ−ブ信号／ＲＡＳは、
ロウ系制御回路１３に入力される。ワ−ド線制御回路１
４は、ロウ系制御回路１３の出力信号により制御され、
ロウアドレス信号により選択されたメモリセルアレイ１
０ａ，１０ｂのワ−ド線に高電位を供給する。
ロウ系制御回路１３に入力される。ワ−ド線制御回路１
４は、ロウ系制御回路１３の出力信号により制御され、
ロウアドレス信号により選択されたメモリセルアレイ１
０ａ，１０ｂのワ−ド線に高電位を供給する。
【００５４】センスアンプ１５ａは、メモリセルアレイ
１０ａのカラム方向（ビット線対が伸びる方向）の端部
に配置されている。センスアンプ１５ｂは、メモリセル
アレイ１０ｂのカラム方向の端部に配置されている。セ
ンスアンプ１５ａ，１５ｂは、センスアンプ制御回路１
６により活性化され、又は非活性化される。
１０ａのカラム方向（ビット線対が伸びる方向）の端部
に配置されている。センスアンプ１５ｂは、メモリセル
アレイ１０ｂのカラム方向の端部に配置されている。セ
ンスアンプ１５ａ，１５ｂは、センスアンプ制御回路１
６により活性化され、又は非活性化される。
【００５５】センスアンプ制御回路１６は、ワ−ド線制
御回路１４の出力信号ＳＥＮに基づいて動作する。即
ち、メモリセルアレイ１０ａ，１０ｂのロウが選択さ
れ、ワ−ド線に高電位が供されると、センスアンプ１５
ａ，１５ｂを活性化するための出力信号ＳＡＰ，ＢＳＡ
Ｎが出力される。
御回路１４の出力信号ＳＥＮに基づいて動作する。即
ち、メモリセルアレイ１０ａ，１０ｂのロウが選択さ
れ、ワ−ド線に高電位が供されると、センスアンプ１５
ａ，１５ｂを活性化するための出力信号ＳＡＰ，ＢＳＡ
Ｎが出力される。
【００５６】カラムアドレス信号は、カラムアドレスバ
ッファ１７を経由してカラムロジック回路２６ａ、２６
ｂに入力される。カラムロジック回路２６ａ，２６ｂ
は、メモリセルアレイの連続する４つのカラムから同時
にデ−タを読み出す場合に、外部から入力されたカラム
アドレス信号に加えて、当該カラムアドレス信号のアド
レス値を１つだけ進めたカラムアドレス信号を生成す
る。
ッファ１７を経由してカラムロジック回路２６ａ、２６
ｂに入力される。カラムロジック回路２６ａ，２６ｂ
は、メモリセルアレイの連続する４つのカラムから同時
にデ−タを読み出す場合に、外部から入力されたカラム
アドレス信号に加えて、当該カラムアドレス信号のアド
レス値を１つだけ進めたカラムアドレス信号を生成す
る。
【００５７】カラムロジック回路２６ａ、２６ｂにおけ
るカラムアドレス信号の振り分けは、以下のように行わ
れる。即ち、カラムアドレス信号が“０１０１１０”
（偶数カラム指定）の場合、カラムデコ−ダ１８ａ，１
８ｂには、それぞれカラムアドレス信号“０１０１１
０”、“０１０１１１”が供給される。また、カラムア
ドレス信号が“０１０１１１”（奇数カラム指定）の場
合、カラムデコ−ダ１８ａ，１８ｂには、それぞれカラ
ムアドレス信号“０１１０００”、“０１０１１１”が
供給される。
るカラムアドレス信号の振り分けは、以下のように行わ
れる。即ち、カラムアドレス信号が“０１０１１０”
（偶数カラム指定）の場合、カラムデコ−ダ１８ａ，１
８ｂには、それぞれカラムアドレス信号“０１０１１
０”、“０１０１１１”が供給される。また、カラムア
ドレス信号が“０１０１１１”（奇数カラム指定）の場
合、カラムデコ−ダ１８ａ，１８ｂには、それぞれカラ
ムアドレス信号“０１１０００”、“０１０１１１”が
供給される。
【００５８】なお、カラムロジック回路２６ａ，２６ｂ
の詳しい構成については、後述する。カラムアドレスス
トロ−ブ信号／ＣＡＳは、カラム系制御回路２５に入力
される。カラムアドレスバッファ１７は、カラム系制御
回路２５の出力信号により制御される。
の詳しい構成については、後述する。カラムアドレスス
トロ−ブ信号／ＣＡＳは、カラム系制御回路２５に入力
される。カラムアドレスバッファ１７は、カラム系制御
回路２５の出力信号により制御される。
【００５９】カラムデコ−ダ１８ａ，１８ｂは、それぞ
れカラム選択ゲ−ト，１９ａ，１９ｂの開閉を制御す
る。即ち、カラムデコ−ダ１８ａ，１８ｂは、それぞれ
所定の１つのカラム選択線ＣＳＬｎを活性化する。
れカラム選択ゲ−ト，１９ａ，１９ｂの開閉を制御す
る。即ち、カラムデコ−ダ１８ａ，１８ｂは、それぞれ
所定の１つのカラム選択線ＣＳＬｎを活性化する。
【００６０】カラムロジック回路２６ａ，２６ｂには、
制御信号ＲＢ，ＤＢが入力される。カラムロジック回路
２６ａ，２６ｂは、例えば、制御信号ＲＢが“Ｈ”レベ
ル、制御信号ＤＢが“Ｌ”レベルのとき、カラムアドレ
スバッファ１７の出力信号をそのままカラムデコ−ダ１
８ａ，１８ｂに導く。
制御信号ＲＢ，ＤＢが入力される。カラムロジック回路
２６ａ，２６ｂは、例えば、制御信号ＲＢが“Ｈ”レベ
ル、制御信号ＤＢが“Ｌ”レベルのとき、カラムアドレ
スバッファ１７の出力信号をそのままカラムデコ−ダ１
８ａ，１８ｂに導く。
【００６１】即ち、活性化状態の所定の１つのカラム選
択線ＣＳＬｎに対応するカラム選択ゲ−ト１９ａ，１９
ｂがオン状態となり、そのカラム選択ゲ−トを経由し
て、デ−タの読み出しが実行される。
択線ＣＳＬｎに対応するカラム選択ゲ−ト１９ａ，１９
ｂがオン状態となり、そのカラム選択ゲ−トを経由し
て、デ−タの読み出しが実行される。
【００６２】また、カラムロジック回路２６ａ，２６ｂ
は、例えば、制御信号ＤＢが“Ｈ”レベルのとき、連続
する２つのカラム選択線ＣＳＬｋ，ＣＳＬｋ＋２を活性
化状態とする。このとき、カラム選択線ＣＳＬｎ，…Ｃ
ＳＬｎ＋３に対応する所定の４つのカラム選択ゲ−ト１
９ａ，１９ｂがオン状態となり、各カラム選択ゲ−トを
経由して、デ−タの読み出しが実行される。
は、例えば、制御信号ＤＢが“Ｈ”レベルのとき、連続
する２つのカラム選択線ＣＳＬｋ，ＣＳＬｋ＋２を活性
化状態とする。このとき、カラム選択線ＣＳＬｎ，…Ｃ
ＳＬｎ＋３に対応する所定の４つのカラム選択ゲ−ト１
９ａ，１９ｂがオン状態となり、各カラム選択ゲ−トを
経由して、デ−タの読み出しが実行される。
【００６３】デ−タバス（以下、このバスを「ＤＱバ
ス」という）２０ａは、カラム選択ゲ−ト１９ａとデ−
タ入出力（Ｉ／Ｏ）バッファ２１ａとの間におけるデ−
タの経路となり、ＤＱバス２０ｂは、カラム選択ゲ−ト
１９ｂとデ−タ入出力（Ｉ／Ｏ）バッファ２１ｂとの間
におけるデ−タの経路となる。
ス」という）２０ａは、カラム選択ゲ−ト１９ａとデ−
タ入出力（Ｉ／Ｏ）バッファ２１ａとの間におけるデ−
タの経路となり、ＤＱバス２０ｂは、カラム選択ゲ−ト
１９ｂとデ−タ入出力（Ｉ／Ｏ）バッファ２１ｂとの間
におけるデ−タの経路となる。
【００６４】図２（ａ）は、図１のカラムロジック回路
２６ａの構成の一例を示し、図２（ｂ）は、カラムロジ
ック回路２６ｂの構成の一例を示している。まず、制御
信号ＤＢ＝“０”，ＡＣ０＝“０”の場合、カラム選択
ゲ−ト１９ａのみへのアクセスとなる。また、この場
合、アドレスの加算は、行われない。カラムロジック回
路２６ａにおける信号ＣＳＬＥＮ０は、“１”となるた
め、カラム選択ゲ−ト１９ａは、活性状態となる。カラ
ムロジック回路２６ｂにおける信号ＣＳＬＥＮ１は、
“０”となるため、カラム選択ゲ−ト１９ｂは、非活性
状態となる。ＡＣ０＝“０”であるため、アドレスの加
算は、行われない。
２６ａの構成の一例を示し、図２（ｂ）は、カラムロジ
ック回路２６ｂの構成の一例を示している。まず、制御
信号ＤＢ＝“０”，ＡＣ０＝“０”の場合、カラム選択
ゲ−ト１９ａのみへのアクセスとなる。また、この場
合、アドレスの加算は、行われない。カラムロジック回
路２６ａにおける信号ＣＳＬＥＮ０は、“１”となるた
め、カラム選択ゲ−ト１９ａは、活性状態となる。カラ
ムロジック回路２６ｂにおける信号ＣＳＬＥＮ１は、
“０”となるため、カラム選択ゲ−ト１９ｂは、非活性
状態となる。ＡＣ０＝“０”であるため、アドレスの加
算は、行われない。
【００６５】次に、制御信号ＤＢ＝“０”，ＡＣ０＝
“１”の場合、カラム選択ゲ−ト１９ｂのみへのアクセ
スとなる。また、この場合、アドレスの加算は、行われ
ない。カラムロジック回路２６ｂにおける信号ＣＳＬＥ
Ｎ１は、“１”となるため、カラム選択ゲ−ト１９ｂ
は、活性状態となる。カラムロジック回路２６ａにおけ
る信号ＣＳＬＥＮ０は、“０”となるため、カラム選択
ゲ−ト１９ａは、非活性状態となる。
“１”の場合、カラム選択ゲ−ト１９ｂのみへのアクセ
スとなる。また、この場合、アドレスの加算は、行われ
ない。カラムロジック回路２６ｂにおける信号ＣＳＬＥ
Ｎ１は、“１”となるため、カラム選択ゲ−ト１９ｂ
は、活性状態となる。カラムロジック回路２６ａにおけ
る信号ＣＳＬＥＮ０は、“０”となるため、カラム選択
ゲ−ト１９ａは、非活性状態となる。
【００６６】次に、制御信号ＤＢ＝“１”，ＡＣ０＝
“０”の場合、カラム選択ゲ−ト１９ａ，１９ｂへのア
クセスとなる。また、この場合、カラムロジック回路２
６ａでは、ＡＣ０＝“０”のため、アドレスの加算は行
われない。カラムロジック回路２６ｂでは、制御信号Ｃ
ＳＬＥＮ１は、“１”となるため、カラム選択ゲ−ト１
９ｂは、活性状態となる。
“０”の場合、カラム選択ゲ−ト１９ａ，１９ｂへのア
クセスとなる。また、この場合、カラムロジック回路２
６ａでは、ＡＣ０＝“０”のため、アドレスの加算は行
われない。カラムロジック回路２６ｂでは、制御信号Ｃ
ＳＬＥＮ１は、“１”となるため、カラム選択ゲ−ト１
９ｂは、活性状態となる。
【００６７】次に、制御信号ＤＢ＝“１”，ＡＣ０＝
“１”の場合、カラム選択ゲ−ト１９ａ，１９ｂへのア
クセスとなる。また、この場合、カラムロジック回路２
６ａでは、ＡＣ０＝“１”のため、アドレスの加算が行
われる。カラムロジック回路２６ｂでは、入力されたア
ドレスがそのままアクセスされることになる。
“１”の場合、カラム選択ゲ−ト１９ａ，１９ｂへのア
クセスとなる。また、この場合、カラムロジック回路２
６ａでは、ＡＣ０＝“１”のため、アドレスの加算が行
われる。カラムロジック回路２６ｂでは、入力されたア
ドレスがそのままアクセスされることになる。
【００６８】なお、ＡＣ０は、カラムデコ−ダの入力と
はならないが、デコ−ドに使用される。本実施例の場
合、カラム選択ゲ−ト１９ａ，１９ｂのどちらのブロッ
クを選択するかについては、信号ＡＣ０の値により決定
する。
はならないが、デコ−ドに使用される。本実施例の場
合、カラム選択ゲ−ト１９ａ，１９ｂのどちらのブロッ
クを選択するかについては、信号ＡＣ０の値により決定
する。
【００６９】図３は、図１のカラムロジック回路２６ａ
の構成の一例を示している。制御信号ＲＢは、インバ−
タＩＮ１，ＩＮ２を経由して、ＮＡＮＤ回路２７−ｋ１
（ｋは、偶数）に入力されている。制御信号ＲＢ，ＤＢ
は、ＮＡＮＤ回路ＮＡＮＤに入力されている。ＮＡＮＤ
回路ＮＡＮＤの出力信号は、インバ−タＩＮ３を経由し
て、ＮＡＮＤ回路ＮＡＮＤ２７−ｋ０に入力されてい
る。
の構成の一例を示している。制御信号ＲＢは、インバ−
タＩＮ１，ＩＮ２を経由して、ＮＡＮＤ回路２７−ｋ１
（ｋは、偶数）に入力されている。制御信号ＲＢ，ＤＢ
は、ＮＡＮＤ回路ＮＡＮＤに入力されている。ＮＡＮＤ
回路ＮＡＮＤの出力信号は、インバ−タＩＮ３を経由し
て、ＮＡＮＤ回路ＮＡＮＤ２７−ｋ０に入力されてい
る。
【００７０】また、カラムデコ−ダから出力されるカラ
ム選択信号ＣＳＬＰｋは、ＮＡＮＤ回路２７−ｋ１，２
７−（ｋ＋２）０に入力されている。但し、カラム選択
信号ＣＳＬＰｎは、ＮＡＮＤ回路２７−ｎ１，２７−０
０に入力されている。
ム選択信号ＣＳＬＰｋは、ＮＡＮＤ回路２７−ｋ１，２
７−（ｋ＋２）０に入力されている。但し、カラム選択
信号ＣＳＬＰｎは、ＮＡＮＤ回路２７−ｎ１，２７−０
０に入力されている。
【００７１】ＮＡＮＤ回路２７−ｋ０の出力信号は、イ
ンバ−タＩｋ０を経由して、ＮＯＲ回路２８−ｋに入力
されている。ＮＡＮＤ回路２７−ｋ１の出力信号は、イ
ンバ−タＩｋ１を経由して、ＮＯＲ回路２８−ｋに入力
されている。
ンバ−タＩｋ０を経由して、ＮＯＲ回路２８−ｋに入力
されている。ＮＡＮＤ回路２７−ｋ１の出力信号は、イ
ンバ−タＩｋ１を経由して、ＮＯＲ回路２８−ｋに入力
されている。
【００７２】ＮＯＲ回路２８−ｋの出力信号は、インバ
−タＩｋを経由すると、最終的なカラム選択信号ＣＳＬ
ｋとなる。図４は、図１のカラムロジック回路２６ｂの
構成の一例を示している。
−タＩｋを経由すると、最終的なカラム選択信号ＣＳＬ
ｋとなる。図４は、図１のカラムロジック回路２６ｂの
構成の一例を示している。
【００７３】制御信号ＲＢは、インバ−タＩＮ１，ＩＮ
２を経由して、ＮＡＮＤ回路２７−（ｋ＋１）１（ｋ
は、偶数）に入力されている。制御信号ＲＢ，ＤＢは、
ＮＡＮＤ回路ＮＡＮＤに入力されている。ＮＡＮＤ回路
ＮＡＮＤの出力信号は、インバ−タＩＮ３を経由して、
ＮＡＮＤ回路ＮＡＮＤ２７−（ｋ＋１）０に入力されて
いる。
２を経由して、ＮＡＮＤ回路２７−（ｋ＋１）１（ｋ
は、偶数）に入力されている。制御信号ＲＢ，ＤＢは、
ＮＡＮＤ回路ＮＡＮＤに入力されている。ＮＡＮＤ回路
ＮＡＮＤの出力信号は、インバ−タＩＮ３を経由して、
ＮＡＮＤ回路ＮＡＮＤ２７−（ｋ＋１）０に入力されて
いる。
【００７４】また、カラムデコ−ダから出力されるカラ
ム選択信号ＣＳＬＰｋ＋１は、ＮＡＮＤ回路２７−（Ｋ
＋１）１，２７−（ｋ＋３）０に入力されている。但
し、カラム選択信号ＣＳＬＰｎ−１は、ＮＡＮＤ回路２
７−（ｎ−１）１，２７−１０に入力されている。
ム選択信号ＣＳＬＰｋ＋１は、ＮＡＮＤ回路２７−（Ｋ
＋１）１，２７−（ｋ＋３）０に入力されている。但
し、カラム選択信号ＣＳＬＰｎ−１は、ＮＡＮＤ回路２
７−（ｎ−１）１，２７−１０に入力されている。
【００７５】ＮＡＮＤ回路２７−（ｋ＋１）０の出力信
号は、インバ−タＩ（ｋ＋１）０を経由して、ＮＯＲ回
路２８−（ｋ＋１）に入力されている。ＮＡＮＤ回路２
７−（ｋ＋１）１の出力信号は、インバ−タＩ（ｋ＋
１）１を経由して、ＮＯＲ回路２８−（ｋ＋１）に入力
されている。
号は、インバ−タＩ（ｋ＋１）０を経由して、ＮＯＲ回
路２８−（ｋ＋１）に入力されている。ＮＡＮＤ回路２
７−（ｋ＋１）１の出力信号は、インバ−タＩ（ｋ＋
１）１を経由して、ＮＯＲ回路２８−（ｋ＋１）に入力
されている。
【００７６】ＮＯＲ回路２８−（ｋ＋１）の出力信号
は、インバ−タＩ（ｋ＋１）を経由すると、最終的なカ
ラム選択信号ＣＳＬｋ＋１となる。上記カラムロジック
回路を用いれば、カラムアドレス信号に対応する１つの
カラムのみからデ−タを読み出すことができる他、カラ
ムアドレス信号に対応するカラムとそのカラムに連続す
る３つのカラムの合計４つのカラムからもデ−タを読み
出すことができる。
は、インバ−タＩ（ｋ＋１）を経由すると、最終的なカ
ラム選択信号ＣＳＬｋ＋１となる。上記カラムロジック
回路を用いれば、カラムアドレス信号に対応する１つの
カラムのみからデ−タを読み出すことができる他、カラ
ムアドレス信号に対応するカラムとそのカラムに連続す
る３つのカラムの合計４つのカラムからもデ−タを読み
出すことができる。
【００７７】次に、図１乃至図４のＤＲＡＭの動作をに
ついて説明する。まず、ロウアドレスストロ−ブ信号Ｒ
ＡＳが高レベルから低レベルに変化すると、その変化に
対応してロウアドレス信号がメモリチップ（本例の半導
体記憶装置）内に取り込まれる。ロウデコ−ダは、ロウ
アドレス信号に基づいてメモリセルアレイの所定の１つ
のロウを選択する。
ついて説明する。まず、ロウアドレスストロ−ブ信号Ｒ
ＡＳが高レベルから低レベルに変化すると、その変化に
対応してロウアドレス信号がメモリチップ（本例の半導
体記憶装置）内に取り込まれる。ロウデコ−ダは、ロウ
アドレス信号に基づいてメモリセルアレイの所定の１つ
のロウを選択する。
【００７８】次に、カラムアドレスストロ−ブ信号ＣＡ
Ｓが高レベルから低レベルに変化すると、その変化に対
応してカラムアドレス信号（例えば、“０１０１１
０”）がメモリチップ内に取り込まれる。
Ｓが高レベルから低レベルに変化すると、その変化に対
応してカラムアドレス信号（例えば、“０１０１１
０”）がメモリチップ内に取り込まれる。
【００７９】ａ． １つのカラムのみからデ−タを読み
出す場合 この場合、加算器３０は、カラムアドレス信号（“０１
０１１０”）をそのままカラムデコ−ダ１８ａ，１８ｂ
に供給する。カラムアドレス信号は、カラムデコ−ダ１
８ａによりデコ−ドされ、メモリセルアレイ１０ａの所
定の１つの偶数カラムを選択するカラム選択信号ＣＳＬ
Ｐｋ（ｋは、偶数）を高レベル（アクティブ）にする。
カラム選択信号ＣＳＬＰｋは、カラムロジック回路２６
ａに入力される。
出す場合 この場合、加算器３０は、カラムアドレス信号（“０１
０１１０”）をそのままカラムデコ−ダ１８ａ，１８ｂ
に供給する。カラムアドレス信号は、カラムデコ−ダ１
８ａによりデコ−ドされ、メモリセルアレイ１０ａの所
定の１つの偶数カラムを選択するカラム選択信号ＣＳＬ
Ｐｋ（ｋは、偶数）を高レベル（アクティブ）にする。
カラム選択信号ＣＳＬＰｋは、カラムロジック回路２６
ａに入力される。
【００８０】カラムロジック回路２６ａにおいて、制御
信号ＲＢは、高レベルの状態、制御信号ＤＢは、低レベ
ルの状態にある。いま、カラム選択信号ＣＳＬＰｋ（ｋ
は、０，１，…ｎのうちのいずれか１つ）が、高レベル
（アクティブ）状態にあり、その他のカラム選択信号Ｃ
ＳＬＰ０〜ＣＳＬＰｋ−１，ＣＳＬＰｋ＋１〜ＣＳＬＰ
ｎが、低レベルの状態にあると仮定すると、ＮＡＮＤ回
路２７−００〜２７−ｎ０，２７−０１〜２７−（ｋ−
１）１，２７−（ｋ＋１）１〜２７−ｎ１の出力信号
は、低レベルとなり、ＮＡＮＤ回路２７−ｋ１の出力信
号のみが高レベルとなる。
信号ＲＢは、高レベルの状態、制御信号ＤＢは、低レベ
ルの状態にある。いま、カラム選択信号ＣＳＬＰｋ（ｋ
は、０，１，…ｎのうちのいずれか１つ）が、高レベル
（アクティブ）状態にあり、その他のカラム選択信号Ｃ
ＳＬＰ０〜ＣＳＬＰｋ−１，ＣＳＬＰｋ＋１〜ＣＳＬＰ
ｎが、低レベルの状態にあると仮定すると、ＮＡＮＤ回
路２７−００〜２７−ｎ０，２７−０１〜２７−（ｋ−
１）１，２７−（ｋ＋１）１〜２７−ｎ１の出力信号
は、低レベルとなり、ＮＡＮＤ回路２７−ｋ１の出力信
号のみが高レベルとなる。
【００８１】従って、ＮＯＲ回路２８−ｋの出力信号の
みが低レベルとなり、カラム選択信号ＣＳＬｋのみが高
レベルとなる。このカラム選択信号ＣＳＬｋは、所定の
１つのカラムのカラム選択ゲ−トをオン状態にする。
みが低レベルとなり、カラム選択信号ＣＳＬｋのみが高
レベルとなる。このカラム選択信号ＣＳＬｋは、所定の
１つのカラムのカラム選択ゲ−トをオン状態にする。
【００８２】ｂ． 連続する４つのカラムからデ−タを
読み出す場合 この場合、加算器３０は、カラムアドレス信号（“０１
０１１０”）のアドレス値を１つだけ進めたカラムアド
レス信号（“０１０１１１”）を生成する。
読み出す場合 この場合、加算器３０は、カラムアドレス信号（“０１
０１１０”）のアドレス値を１つだけ進めたカラムアド
レス信号（“０１０１１１”）を生成する。
【００８３】この２つのカラムアドレス信号のうち、偶
数カラムを指定するカラムアドレス信号（“０１０１１
０”）は、カラムデコ−ダ１８ａによりデコ−ドされ、
メモリセルアレイ１０ａの所定の１つの偶数カラムを選
択するカラム選択信号ＣＳＬＰｋ（ｋは、偶数）を高レ
ベル（アクティブ）にする。
数カラムを指定するカラムアドレス信号（“０１０１１
０”）は、カラムデコ−ダ１８ａによりデコ−ドされ、
メモリセルアレイ１０ａの所定の１つの偶数カラムを選
択するカラム選択信号ＣＳＬＰｋ（ｋは、偶数）を高レ
ベル（アクティブ）にする。
【００８４】また、２つのカラムアドレス信号のうち、
奇数カラムを指定するカラムアドレス信号（“０１０１
１１”）は、カラムデコ−ダ１８ｂによりデコ−ドさ
れ、メモリセルアレイ１０ｂの所定の１つの奇数カラム
を選択するカラム選択信号ＣＳＬＰｋ＋１（ｋは、偶
数）を高レベル（アクティブ）にする。
奇数カラムを指定するカラムアドレス信号（“０１０１
１１”）は、カラムデコ−ダ１８ｂによりデコ−ドさ
れ、メモリセルアレイ１０ｂの所定の１つの奇数カラム
を選択するカラム選択信号ＣＳＬＰｋ＋１（ｋは、偶
数）を高レベル（アクティブ）にする。
【００８５】これらのカラム選択信号ＣＳＬＰｋは、カ
ラムロジック回路２６ａ，２６ｂに入力される。カラム
ロジック回路２６ａ，２６ｂにおいて、制御信号ＲＢ，
ＤＢは、共に、高レベルの状態にある。
ラムロジック回路２６ａ，２６ｂに入力される。カラム
ロジック回路２６ａ，２６ｂにおいて、制御信号ＲＢ，
ＤＢは、共に、高レベルの状態にある。
【００８６】いま、カラム選択信号ＣＳＬＰｋ，ＣＳＬ
Ｐｋ＋１（ｋは、偶数）が、高レベル（アクティブ）状
態にあると仮定すると、カラムロジック回路２６ａにお
いては、ＮＡＮＤ回路２７−ｋ１，２７−（ｋ＋２）１
の出力信号が高レベルとなり、その他のＮＡＮＤ回路の
出力信号は、低レベルとなる。
Ｐｋ＋１（ｋは、偶数）が、高レベル（アクティブ）状
態にあると仮定すると、カラムロジック回路２６ａにお
いては、ＮＡＮＤ回路２７−ｋ１，２７−（ｋ＋２）１
の出力信号が高レベルとなり、その他のＮＡＮＤ回路の
出力信号は、低レベルとなる。
【００８７】従って、ＮＯＲ回路２８−ｋ，２８−（ｋ
＋２）の出力信号が低レベルとなり、カラム選択信号Ｃ
ＳＬｋ，ＣＳＬｋ＋２が高レベルとなる。このカラム選
択信号ＣＳＬｋ，ＣＳＬｋ＋２は、連続する所定の２つ
のカラムのカラム選択ゲ−トをオン状態にする。
＋２）の出力信号が低レベルとなり、カラム選択信号Ｃ
ＳＬｋ，ＣＳＬｋ＋２が高レベルとなる。このカラム選
択信号ＣＳＬｋ，ＣＳＬｋ＋２は、連続する所定の２つ
のカラムのカラム選択ゲ−トをオン状態にする。
【００８８】また、カラム選択信号ＣＳＬＰｋ，ＣＳＬ
Ｐｋ＋１（ｋは、偶数）が、高レベル（アクティブ）状
態にあると仮定すると、カラムロジック回路２６ｂにお
いては、ＮＡＮＤ回路２７−（ｋ＋１）１，２７−（ｋ
＋３）１の出力信号が高レベルとなり、その他のＮＡＮ
Ｄ回路の出力信号は、低レベルとなる。
Ｐｋ＋１（ｋは、偶数）が、高レベル（アクティブ）状
態にあると仮定すると、カラムロジック回路２６ｂにお
いては、ＮＡＮＤ回路２７−（ｋ＋１）１，２７−（ｋ
＋３）１の出力信号が高レベルとなり、その他のＮＡＮ
Ｄ回路の出力信号は、低レベルとなる。
【００８９】従って、ＮＯＲ回路２８−（ｋ＋１），２
８−（ｋ＋３）の出力信号が低レベルとなり、カラム選
択信号ＣＳＬｋ＋１，ＣＳＬｋ＋３が高レベルとなる。
このカラム選択信号ＣＳＬｋ＋１，ＣＳＬｋ＋３は、連
続する所定の２つのカラムのカラム選択ゲ−トをオン状
態にする。
８−（ｋ＋３）の出力信号が低レベルとなり、カラム選
択信号ＣＳＬｋ＋１，ＣＳＬｋ＋３が高レベルとなる。
このカラム選択信号ＣＳＬｋ＋１，ＣＳＬｋ＋３は、連
続する所定の２つのカラムのカラム選択ゲ−トをオン状
態にする。
【００９０】つまり、カラム選択信号ＣＳＬｋ，ＣＳＬ
ｋ＋１，ＣＳＬｋ＋２，ＣＳＬｋ＋３が高レベル（アク
ティブ）状態となり、メモリセルアレイの４つのカラム
が選択される。
ｋ＋１，ＣＳＬｋ＋２，ＣＳＬｋ＋３が高レベル（アク
ティブ）状態となり、メモリセルアレイの４つのカラム
が選択される。
【００９１】図５は、図１のメモリセルアレイ１０ａ，
１０ｂ、センスアンプ１５ａ，１５ｂ及びカラム選択ゲ
−ト１９ａ，１９ｂのレイアウトの一例を示すものであ
る。メモリセルアレイ１０ａ，１０ｂは、ｍ個のブロッ
クＢＫ１，ＢＫ２，…ＢＫｍから構成され、１カラムの
み選択のときに、同時に読み書きできるビット数は、ｍ
ビット（×ｍ構成）となっている。ブロックＢＫ１，Ｂ
Ｋ２，…ＢＫｍの構成は、互いに同一である。
１０ｂ、センスアンプ１５ａ，１５ｂ及びカラム選択ゲ
−ト１９ａ，１９ｂのレイアウトの一例を示すものであ
る。メモリセルアレイ１０ａ，１０ｂは、ｍ個のブロッ
クＢＫ１，ＢＫ２，…ＢＫｍから構成され、１カラムの
み選択のときに、同時に読み書きできるビット数は、ｍ
ビット（×ｍ構成）となっている。ブロックＢＫ１，Ｂ
Ｋ２，…ＢＫｍの構成は、互いに同一である。
【００９２】ロウデコ−ダ１１ａ、１１ｂから伸びるワ
−ド線２４は、ブロックＢＫ１，ＢＫ２，…ＢＫｍ上に
配置され、メモリセルアレイ１０ａ，１０ｂの同一のロ
ウに属する複数のメモリセル２３に接続されている。
−ド線２４は、ブロックＢＫ１，ＢＫ２，…ＢＫｍ上に
配置され、メモリセルアレイ１０ａ，１０ｂの同一のロ
ウに属する複数のメモリセル２３に接続されている。
【００９３】各ブロックは、８つのカラムＣ０〜Ｃ７を
有している。各カラムには、ビット線対２２が配置され
る。ビット線対２２には、メモリセルアレイ１０ａ，１
０ｂの同一のカラムに属する複数のメモリセル２３が接
続されている。
有している。各カラムには、ビット線対２２が配置され
る。ビット線対２２には、メモリセルアレイ１０ａ，１
０ｂの同一のカラムに属する複数のメモリセル２３が接
続されている。
【００９４】各カラムＣ０〜Ｃ７のビット線対２２の一
端は、センスアンプ１５−０〜１５−７及びカラム選択
ゲ−ト１９−０〜１９−７を経由して、デ−タ線対（以
下、このデ−タ線対を「ＤＱ線対」という）２０に接続
される。
端は、センスアンプ１５−０〜１５−７及びカラム選択
ゲ−ト１９−０〜１９−７を経由して、デ−タ線対（以
下、このデ−タ線対を「ＤＱ線対」という）２０に接続
される。
【００９５】センスアンプ１５−０〜１５−７は、制御
信号ＳＡＰ，ＢＳＡＮにより、活性化又は非活性化され
る。カラム選択ゲ−ト１９−０〜１９−７の開閉は、カ
ラムデコ−ダから出力されるカラム選択信号ＣＳＬ０〜
ＣＳＬ７により制御される。
信号ＳＡＰ，ＢＳＡＮにより、活性化又は非活性化され
る。カラム選択ゲ−ト１９−０〜１９−７の開閉は、カ
ラムデコ−ダから出力されるカラム選択信号ＣＳＬ０〜
ＣＳＬ７により制御される。
【００９６】通常は、１つのブロックにおいては１つの
カラムが選択されるため、８つのカラム選択ゲ−ト１９
−０〜１９−７のうちの１つがオン状態となる。４カラ
ムを選択するときは、８つのカラム選択ゲ−ト１９−０
〜１９−７のうちの４つがオン状態となり、この場合、
同時に読み書きできるビット数は、４ｍビット（×４ｍ
構成）となる。
カラムが選択されるため、８つのカラム選択ゲ−ト１９
−０〜１９−７のうちの１つがオン状態となる。４カラ
ムを選択するときは、８つのカラム選択ゲ−ト１９−０
〜１９−７のうちの４つがオン状態となり、この場合、
同時に読み書きできるビット数は、４ｍビット（×４ｍ
構成）となる。
【００９７】カラム選択ゲ−ト１９−０〜１９−７は、
例えば、Ｎチャネル型ＭＯＳトランジスタから構成され
る。上記構成のＤＲＡＭの特徴は、２つのメモリセルア
レイ１０ａ，１０ｂを有し、偶数カラムは、メモリセル
アレイ１０ａに配置され、奇数カラムは、メモリセルア
レイ１０ｂに配置されている点にある。
例えば、Ｎチャネル型ＭＯＳトランジスタから構成され
る。上記構成のＤＲＡＭの特徴は、２つのメモリセルア
レイ１０ａ，１０ｂを有し、偶数カラムは、メモリセル
アレイ１０ａに配置され、奇数カラムは、メモリセルア
レイ１０ｂに配置されている点にある。
【００９８】また、偶数カラムを有するメモリセルアレ
イ１０ａにおいて、連続する２つの偶数カラムのデ−タ
が同じ方向のＤＱ線対に導かれないように、連続する偶
数カラムの一方のデ−タをメモリセルアレイ１０ａの一
方側のＤＱ線対２０−０に導き、連続する偶数カラムの
他方のデ−タをメモリセルアレイ１０ａの他方側のＤＱ
線対２０−１に導いている。
イ１０ａにおいて、連続する２つの偶数カラムのデ−タ
が同じ方向のＤＱ線対に導かれないように、連続する偶
数カラムの一方のデ−タをメモリセルアレイ１０ａの一
方側のＤＱ線対２０−０に導き、連続する偶数カラムの
他方のデ−タをメモリセルアレイ１０ａの他方側のＤＱ
線対２０−１に導いている。
【００９９】同様に、奇数カラムを有するメモリセルア
レイ１０ｂにおいて、連続する２つの奇数カラムのデ−
タが同じ方向のＤＱ線対に導かれないように、連続する
奇数カラムの一方のデ−タをメモリセルアレイ１０ｂの
一方側のＤＱ線対２０−０に導き、連続する奇数カラム
の他方のデ−タをメモリセルアレイ１０ｂの他方側のＤ
Ｑ線対２０−１に導いている。
レイ１０ｂにおいて、連続する２つの奇数カラムのデ−
タが同じ方向のＤＱ線対に導かれないように、連続する
奇数カラムの一方のデ−タをメモリセルアレイ１０ｂの
一方側のＤＱ線対２０−０に導き、連続する奇数カラム
の他方のデ−タをメモリセルアレイ１０ｂの他方側のＤ
Ｑ線対２０−１に導いている。
【０１００】つまり、このようなレイアウトにすること
により、連続する４つのカラムから同時にデ−タを読み
出す場合に、デ−タ同士の衝突がなくなる。図６は、本
発明の第２実施の形態に関わる半導体記憶装置を示して
いる。
により、連続する４つのカラムから同時にデ−タを読み
出す場合に、デ−タ同士の衝突がなくなる。図６は、本
発明の第２実施の形態に関わる半導体記憶装置を示して
いる。
【０１０１】本実施の形態では、メモリセルアレイの１
つのカラムからデ−タを読み出すモ−ドと共に、メモリ
セルアレイの連続する２つのカラムから同時にデ−タを
読み出すモ−ドを有するＤＲＡＭについて説明する。な
お、１カラム中のビット数は、何ビットであっても構わ
ない。
つのカラムからデ−タを読み出すモ−ドと共に、メモリ
セルアレイの連続する２つのカラムから同時にデ−タを
読み出すモ−ドを有するＤＲＡＭについて説明する。な
お、１カラム中のビット数は、何ビットであっても構わ
ない。
【０１０２】ロウデコ−ダ１１ａは、メモリセルアレイ
１０ａのロウ方向（ワ−ド線が伸びる方向）の端部に配
置されている。ロウデコ−ダ１１ｂは、メモリセルアレ
イ１０ｂのロウ方向の端部に配置されている。ロウアド
レス信号は、ロウアドレスバッファ１２を経由してロウ
デコ−ダ１１ａ，１１ｂに入力される。
１０ａのロウ方向（ワ−ド線が伸びる方向）の端部に配
置されている。ロウデコ−ダ１１ｂは、メモリセルアレ
イ１０ｂのロウ方向の端部に配置されている。ロウアド
レス信号は、ロウアドレスバッファ１２を経由してロウ
デコ−ダ１１ａ，１１ｂに入力される。
【０１０３】ロウアドレスストロ−ブ信号／ＲＡＳは、
ロウ系制御回路１３に入力される。ワ−ド線制御回路１
４は、ロウ系制御回路１３の出力信号により制御され、
ロウアドレス信号により選択されたメモリセルアレイ１
０ａ，１０ｂのワ−ド線に高電位を供給する。
ロウ系制御回路１３に入力される。ワ−ド線制御回路１
４は、ロウ系制御回路１３の出力信号により制御され、
ロウアドレス信号により選択されたメモリセルアレイ１
０ａ，１０ｂのワ−ド線に高電位を供給する。
【０１０４】センスアンプ１５ａは、メモリセルアレイ
１０ａのカラム方向（ビット線対が伸びる方向）の端部
に配置されている。センスアンプ１５ｂは、メモリセル
アレイ１０ｂのカラム方向の端部に配置されている。セ
ンスアンプ１５ａ，１５ｂは、センスアンプ制御回路１
６により活性化され、又は非活性化される。
１０ａのカラム方向（ビット線対が伸びる方向）の端部
に配置されている。センスアンプ１５ｂは、メモリセル
アレイ１０ｂのカラム方向の端部に配置されている。セ
ンスアンプ１５ａ，１５ｂは、センスアンプ制御回路１
６により活性化され、又は非活性化される。
【０１０５】センスアンプ制御回路１６は、ワ−ド線制
御回路１４の出力信号ＳＥＮに基づいて動作する。即
ち、メモリセルアレイ１０ａ，１０ｂのロウが選択さ
れ、ワ−ド線に高電位が供されると、センスアンプ１５
ａ，１５ｂを活性化するための出力信号ＳＡＰ，ＢＳＡ
Ｎが出力される。
御回路１４の出力信号ＳＥＮに基づいて動作する。即
ち、メモリセルアレイ１０ａ，１０ｂのロウが選択さ
れ、ワ−ド線に高電位が供されると、センスアンプ１５
ａ，１５ｂを活性化するための出力信号ＳＡＰ，ＢＳＡ
Ｎが出力される。
【０１０６】カラムアドレス信号は、カラムアドレスバ
ッファ１７を経由して加算器３０に入力される。加算器
３０は、メモリセルアレイの連続する２つのカラムから
同時にデ−タを読み出す場合に、外部から入力されたカ
ラムアドレス信号に加えて、当該カラムアドレス信号の
アドレス値を１つだけ進めたカラムアドレス信号を生成
する。
ッファ１７を経由して加算器３０に入力される。加算器
３０は、メモリセルアレイの連続する２つのカラムから
同時にデ−タを読み出す場合に、外部から入力されたカ
ラムアドレス信号に加えて、当該カラムアドレス信号の
アドレス値を１つだけ進めたカラムアドレス信号を生成
する。
【０１０７】加算器３０におけるカラムアドレス信号の
振り分けは、以下のように行われる。即ち、カラムアド
レス信号が“０１０１１０”（偶数カラム指定）の場
合、最下位ビットは、“０”であるから、カラムデコ−
ダ１８ａには、カラムアドレス信号“０１０１１０”が
そのまま供給され、カラムデコ−ダ１８ｂには、カラム
アドレス信号“０１０１１１”が供給される。
振り分けは、以下のように行われる。即ち、カラムアド
レス信号が“０１０１１０”（偶数カラム指定）の場
合、最下位ビットは、“０”であるから、カラムデコ−
ダ１８ａには、カラムアドレス信号“０１０１１０”が
そのまま供給され、カラムデコ−ダ１８ｂには、カラム
アドレス信号“０１０１１１”が供給される。
【０１０８】また、カラムアドレス信号が“０１０１１
１”（奇数カラム指定）の場合、最下位ビットは、
“１”であるから、カラムデコ−ダ１８ａには、カラム
アドレス信号“０１１０００”が供給され、カラムデコ
−ダ１８ｂには、カラムアドレス信号“０１０１１１”
がそのまま供給される。
１”（奇数カラム指定）の場合、最下位ビットは、
“１”であるから、カラムデコ−ダ１８ａには、カラム
アドレス信号“０１１０００”が供給され、カラムデコ
−ダ１８ｂには、カラムアドレス信号“０１０１１１”
がそのまま供給される。
【０１０９】なお、加算器３０は、図２に示すような構
成のものを用いることができる。カラムアドレスストロ
−ブ信号／ＣＡＳは、カラム系制御回路２５に入力され
る。カラムアドレスバッファ１７は、カラム系制御回路
２５の出力信号により制御される。
成のものを用いることができる。カラムアドレスストロ
−ブ信号／ＣＡＳは、カラム系制御回路２５に入力され
る。カラムアドレスバッファ１７は、カラム系制御回路
２５の出力信号により制御される。
【０１１０】カラムデコ−ダ１８ａは、偶数カラムを指
定するカラムアドレス信号に基づいてカラム選択ゲ−ト
１９ａの開閉を制御し、カラムデコ−ダ１８ｂは、奇数
カラムを指定するカラムアドレス信号に基づいてカラム
選択ゲ−ト１９ｂの開閉を制御する。即ち、カラムデコ
−ダ１８ａ，１８ｂは、それぞれ所定の１つのカラム選
択線ＣＳＬｎを活性化する。
定するカラムアドレス信号に基づいてカラム選択ゲ−ト
１９ａの開閉を制御し、カラムデコ−ダ１８ｂは、奇数
カラムを指定するカラムアドレス信号に基づいてカラム
選択ゲ−ト１９ｂの開閉を制御する。即ち、カラムデコ
−ダ１８ａ，１８ｂは、それぞれ所定の１つのカラム選
択線ＣＳＬｎを活性化する。
【０１１１】カラムロジック回路２６ａ，２６ｂには、
制御信号ＲＢ，ＤＢが入力される。カラムロジック回路
２６ａ，２６ｂは、例えば、制御信号ＲＢが“Ｈ”レベ
ル、制御信号ＤＢが“Ｌ”レベルのとき、カラムデコ−
ダ１８ａ，１８ｂの出力信号を全て低レベルにする。即
ち、全てのカラム選択ゲ−ト１９ａ，１９ｂをオフ状態
にする。
制御信号ＲＢ，ＤＢが入力される。カラムロジック回路
２６ａ，２６ｂは、例えば、制御信号ＲＢが“Ｈ”レベ
ル、制御信号ＤＢが“Ｌ”レベルのとき、カラムデコ−
ダ１８ａ，１８ｂの出力信号を全て低レベルにする。即
ち、全てのカラム選択ゲ−ト１９ａ，１９ｂをオフ状態
にする。
【０１１２】また、カラムロジック回路２６ａ，２６ｂ
は、例えば、制御信号ＲＢが“Ｈ”レベル、制御信号Ｄ
Ｂが“Ｈ”レベルのとき、カラムデコ−ダ１８ａ，１８
ｂの出力信号を、カラム選択信号ＣＳＬｋとして、その
まま出力する。
は、例えば、制御信号ＲＢが“Ｈ”レベル、制御信号Ｄ
Ｂが“Ｈ”レベルのとき、カラムデコ−ダ１８ａ，１８
ｂの出力信号を、カラム選択信号ＣＳＬｋとして、その
まま出力する。
【０１１３】このとき、所定の２つのカラム選択ゲ−ト
１９ａ，１９ｂがオン状態となり、各カラム選択ゲ−ト
を経由して、デ−タの読み出しが実行される。デ−タバ
ス（以下、このバスを「ＤＱバス」という）２０ａは、
カラム選択ゲ−ト１９ａとデ−タ入出力（Ｉ／Ｏ）バッ
ファ２１ａとの間におけるデ−タの経路となり、ＤＱバ
ス２０ｂは、カラム選択ゲ−ト１９ｂとデ−タ入出力
（Ｉ／Ｏ）バッファ２１ｂとの間におけるデ−タの経路
となる。
１９ａ，１９ｂがオン状態となり、各カラム選択ゲ−ト
を経由して、デ−タの読み出しが実行される。デ−タバ
ス（以下、このバスを「ＤＱバス」という）２０ａは、
カラム選択ゲ−ト１９ａとデ−タ入出力（Ｉ／Ｏ）バッ
ファ２１ａとの間におけるデ−タの経路となり、ＤＱバ
ス２０ｂは、カラム選択ゲ−ト１９ｂとデ−タ入出力
（Ｉ／Ｏ）バッファ２１ｂとの間におけるデ−タの経路
となる。
【０１１４】図７は、図１のカラムロジック回路２６
ａ，２６ｂの構成の一例を示している。カラムロジック
回路２６ａの場合、ＮＡＮＤ回路４１には、制御信号Ｒ
Ｂ及びカラムアドレス信号の最下位ビットＡＣ０（偶）
が入力される。カラムロジック回路２６ｂの場合、ＮＡ
ＮＤ回路４１には、制御信号ＲＢ及びカラムアドレス信
号の最下位ビット／ＡＣ０（奇）が入力される。
ａ，２６ｂの構成の一例を示している。カラムロジック
回路２６ａの場合、ＮＡＮＤ回路４１には、制御信号Ｒ
Ｂ及びカラムアドレス信号の最下位ビットＡＣ０（偶）
が入力される。カラムロジック回路２６ｂの場合、ＮＡ
ＮＤ回路４１には、制御信号ＲＢ及びカラムアドレス信
号の最下位ビット／ＡＣ０（奇）が入力される。
【０１１５】ＮＡＮＤ回路４１の出力信号は、インバ−
タ４２を経由して、ＮＯＲ回路４３に入力されている。
また、ＮＯＲ回路４３には、制御信号ＤＢが入力され
る。ＮＯＲ回路４３の出力信号は、インバ−タ４４を経
由して、ＮＡＮＤ回路４５−ｋ（ｋは、１，２，…ｎ）
に入力されている。また、ＮＡＮＤ回路４５−ｋには、
カラム選択信号ＣＳＬＰｋ（ｋは、１，２，…ｎ）が入
力されている。
タ４２を経由して、ＮＯＲ回路４３に入力されている。
また、ＮＯＲ回路４３には、制御信号ＤＢが入力され
る。ＮＯＲ回路４３の出力信号は、インバ−タ４４を経
由して、ＮＡＮＤ回路４５−ｋ（ｋは、１，２，…ｎ）
に入力されている。また、ＮＡＮＤ回路４５−ｋには、
カラム選択信号ＣＳＬＰｋ（ｋは、１，２，…ｎ）が入
力されている。
【０１１６】ＮＡＮＤ回路４５−ｋの出力信号は、イン
バ−タ４６−ｋを経由して、最終的なカラム選択信号Ｃ
ＳＬ０〜ＣＳＬｎとなる。上記カラムロジック回路を用
いれば、カラムアドレス信号に対応する１つのカラムの
みからデ−タを読み出すことができる他、カラムアドレ
ス信号に対応するカラムとそのカラムに連続する１つの
カラムの合計２つのカラムからもデ−タを読み出すこと
ができる。
バ−タ４６−ｋを経由して、最終的なカラム選択信号Ｃ
ＳＬ０〜ＣＳＬｎとなる。上記カラムロジック回路を用
いれば、カラムアドレス信号に対応する１つのカラムの
みからデ−タを読み出すことができる他、カラムアドレ
ス信号に対応するカラムとそのカラムに連続する１つの
カラムの合計２つのカラムからもデ−タを読み出すこと
ができる。
【０１１７】次に、図６乃至図７のＤＲＡＭの動作をに
ついて説明する。まず、ロウアドレスストロ−ブ信号Ｒ
ＡＳが高レベルから低レベルに変化すると、その変化に
対応してロウアドレス信号がメモリチップ（本例の半導
体記憶装置）内に取り込まれる。ロウデコ−ダは、ロウ
アドレス信号に基づいてメモリセルアレイの所定の１つ
のロウを選択する。
ついて説明する。まず、ロウアドレスストロ−ブ信号Ｒ
ＡＳが高レベルから低レベルに変化すると、その変化に
対応してロウアドレス信号がメモリチップ（本例の半導
体記憶装置）内に取り込まれる。ロウデコ−ダは、ロウ
アドレス信号に基づいてメモリセルアレイの所定の１つ
のロウを選択する。
【０１１８】次に、カラムアドレスストロ−ブ信号ＣＡ
Ｓが高レベルから低レベルに変化すると、その変化に対
応してカラムアドレス信号（例えば、“０１０１１
０”）がメモリチップ内に取り込まれる。
Ｓが高レベルから低レベルに変化すると、その変化に対
応してカラムアドレス信号（例えば、“０１０１１
０”）がメモリチップ内に取り込まれる。
【０１１９】ａ． １つのカラムのみからデ−タを読み
出す場合 この場合、加算器３０は、カラムアドレス信号（“０１
０１１０”）をそのままカラムデコ−ダ１８ａ，１８ｂ
に供給する。カラムアドレス信号は、カラムデコ−ダ１
８ａによりデコ−ドされ、メモリセルアレイ１０ａの所
定の１つの偶数カラムを選択するカラム選択信号ＣＳＬ
Ｐｋ（ｋは、偶数）を高レベル（アクティブ）にする。
カラム選択信号ＣＳＬＰｋは、カラムロジック回路２６
ａに入力される。
出す場合 この場合、加算器３０は、カラムアドレス信号（“０１
０１１０”）をそのままカラムデコ−ダ１８ａ，１８ｂ
に供給する。カラムアドレス信号は、カラムデコ−ダ１
８ａによりデコ−ドされ、メモリセルアレイ１０ａの所
定の１つの偶数カラムを選択するカラム選択信号ＣＳＬ
Ｐｋ（ｋは、偶数）を高レベル（アクティブ）にする。
カラム選択信号ＣＳＬＰｋは、カラムロジック回路２６
ａに入力される。
【０１２０】カラムロジック回路２６ａにおいて、制御
信号ＲＢ，ＤＢは、共に、高レベルの状態にある。い
ま、カラム選択信号ＣＳＬＰｋ（ｋは、０，１，…ｎの
うちのいずれか１つ）が、高レベル（アクティブ）状態
にあり、その他のカラム選択信号が低レベルの状態にあ
ると仮定すると、高レベルの状態のカラム選択信号ＣＳ
ＬＰｋが入力されるＮＡＮＤ回路４５−ｋの出力のみが
低レベルとなり、カラム選択線ＣＳＬｋのみが高レベル
となる。このカラム選択信号ＣＳＬｋは、所定の１つの
カラムのカラム選択ゲ−トをオン状態にする。
信号ＲＢ，ＤＢは、共に、高レベルの状態にある。い
ま、カラム選択信号ＣＳＬＰｋ（ｋは、０，１，…ｎの
うちのいずれか１つ）が、高レベル（アクティブ）状態
にあり、その他のカラム選択信号が低レベルの状態にあ
ると仮定すると、高レベルの状態のカラム選択信号ＣＳ
ＬＰｋが入力されるＮＡＮＤ回路４５−ｋの出力のみが
低レベルとなり、カラム選択線ＣＳＬｋのみが高レベル
となる。このカラム選択信号ＣＳＬｋは、所定の１つの
カラムのカラム選択ゲ−トをオン状態にする。
【０１２１】ｂ． 連続する２つのカラムからデ−タを
読み出す場合 この場合、加算器３０は、カラムアドレス信号（“０１
０１１０”）のアドレス値を１つだけ進めたカラムアド
レス信号（“０１０１１１”）を生成する。
読み出す場合 この場合、加算器３０は、カラムアドレス信号（“０１
０１１０”）のアドレス値を１つだけ進めたカラムアド
レス信号（“０１０１１１”）を生成する。
【０１２２】この２つのカラムアドレス信号のうち、偶
数カラムを指定するカラムアドレス信号（“０１０１１
０”）は、カラムデコ−ダ１８ａによりデコ−ドされ、
メモリセルアレイ１０ａの所定の１つの偶数カラムを選
択するカラム選択信号ＣＳＬＰｋ（ｋは、偶数）を高レ
ベル（アクティブ）にする。
数カラムを指定するカラムアドレス信号（“０１０１１
０”）は、カラムデコ−ダ１８ａによりデコ−ドされ、
メモリセルアレイ１０ａの所定の１つの偶数カラムを選
択するカラム選択信号ＣＳＬＰｋ（ｋは、偶数）を高レ
ベル（アクティブ）にする。
【０１２３】また、２つのカラムアドレス信号のうち、
奇数カラムを指定するカラムアドレス信号（“０１０１
１１”）は、カラムデコ−ダ１８ｂによりデコ−ドさ
れ、メモリセルアレイ１０ｂの所定の１つの奇数カラム
を選択するカラム選択信号ＣＳＬＰｋ＋１（ｋは、偶
数）を高レベル（アクティブ）にする。
奇数カラムを指定するカラムアドレス信号（“０１０１
１１”）は、カラムデコ−ダ１８ｂによりデコ−ドさ
れ、メモリセルアレイ１０ｂの所定の１つの奇数カラム
を選択するカラム選択信号ＣＳＬＰｋ＋１（ｋは、偶
数）を高レベル（アクティブ）にする。
【０１２４】これらのカラム選択信号ＣＳＬＰｋは、カ
ラムロジック回路２６ａ，２６ｂに入力される。カラム
ロジック回路２６ａ，２６ｂにおいて、制御信号ＲＢ，
ＤＢは、共に、高レベルの状態にある。
ラムロジック回路２６ａ，２６ｂに入力される。カラム
ロジック回路２６ａ，２６ｂにおいて、制御信号ＲＢ，
ＤＢは、共に、高レベルの状態にある。
【０１２５】いま、各カラムロジック回路２６ａ，２６
ｂにおいて、カラム選択信号ＣＳＬＰｋ（ｋは、０，
１，…ｎのうちのいずれか１つ）が、高レベル（アクテ
ィブ）状態にあり、その他のカラム選択信号が低レベル
の状態にあると仮定すると、高レベルの状態のカラム選
択信号ＣＳＬＰｋが入力されるＮＡＮＤ回路４５−ｋの
出力のみが低レベルとなり、カラム選択線ＣＳＬｋのみ
が高レベルとなる。
ｂにおいて、カラム選択信号ＣＳＬＰｋ（ｋは、０，
１，…ｎのうちのいずれか１つ）が、高レベル（アクテ
ィブ）状態にあり、その他のカラム選択信号が低レベル
の状態にあると仮定すると、高レベルの状態のカラム選
択信号ＣＳＬＰｋが入力されるＮＡＮＤ回路４５−ｋの
出力のみが低レベルとなり、カラム選択線ＣＳＬｋのみ
が高レベルとなる。
【０１２６】よって、カラムロジック回路２６ａ，２６
ｂから出力されるカラム選択信号ＣＳＬｋは、所定の２
つのカラムのカラム選択ゲ−トをオン状態にする。図８
は、図６のメモリセルアレイ１０ａ，１０ｂ、センスア
ンプ１５ａ，１５ｂ及びカラム選択ゲ−ト１９ａ，１９
ｂのレイアウトの一例を示すものである。
ｂから出力されるカラム選択信号ＣＳＬｋは、所定の２
つのカラムのカラム選択ゲ−トをオン状態にする。図８
は、図６のメモリセルアレイ１０ａ，１０ｂ、センスア
ンプ１５ａ，１５ｂ及びカラム選択ゲ−ト１９ａ，１９
ｂのレイアウトの一例を示すものである。
【０１２７】メモリセルアレイ１０ａ，１０ｂは、ｍ個
のブロックＢＫ１，ＢＫ２，…ＢＫｍから構成され、１
カラムのみ選択のときに、同時に読み書きできるビット
数は、ｍビット（×ｍ構成）となっている。ブロックＢ
Ｋ１，ＢＫ２，…ＢＫｍの構成は、互いに同一である。
のブロックＢＫ１，ＢＫ２，…ＢＫｍから構成され、１
カラムのみ選択のときに、同時に読み書きできるビット
数は、ｍビット（×ｍ構成）となっている。ブロックＢ
Ｋ１，ＢＫ２，…ＢＫｍの構成は、互いに同一である。
【０１２８】ロウデコ−ダ１１ａ、１１ｂから伸びるワ
−ド線２４は、ブロックＢＫ１，ＢＫ２，…ＢＫｍ上に
配置され、メモリセルアレイ１０ａ，１０ｂの同一のロ
ウに属する複数のメモリセル２３に接続されている。
−ド線２４は、ブロックＢＫ１，ＢＫ２，…ＢＫｍ上に
配置され、メモリセルアレイ１０ａ，１０ｂの同一のロ
ウに属する複数のメモリセル２３に接続されている。
【０１２９】各ブロックは、１６のカラムＣ０〜Ｃ１５
を有している。各カラムには、ビット線対２２が配置さ
れる。ビット線対２２には、メモリセルアレイ１０ａ，
１０ｂの同一のカラムに属する複数のメモリセル２３が
接続されている。
を有している。各カラムには、ビット線対２２が配置さ
れる。ビット線対２２には、メモリセルアレイ１０ａ，
１０ｂの同一のカラムに属する複数のメモリセル２３が
接続されている。
【０１３０】各カラムＣ０〜Ｃ１５のビット線対２２の
一端は、センスアンプ１５−０〜１５−１５及びカラム
選択ゲ−ト１９−０〜１９−１５を経由して、デ−タ線
対（以下、このデ−タ線対を「ＤＱ線対」という）２０
に接続される。
一端は、センスアンプ１５−０〜１５−１５及びカラム
選択ゲ−ト１９−０〜１９−１５を経由して、デ−タ線
対（以下、このデ−タ線対を「ＤＱ線対」という）２０
に接続される。
【０１３１】センスアンプ１５−０〜１５−１５は、制
御信号ＳＡＰ，ＢＳＡＮにより、活性化又は非活性化さ
れる。カラム選択ゲ−ト１９−０〜１９−１５の開閉
は、カラムデコ−ダから出力されるカラム選択信号ＣＳ
Ｌ０〜ＣＳＬ１５により制御される。
御信号ＳＡＰ，ＢＳＡＮにより、活性化又は非活性化さ
れる。カラム選択ゲ−ト１９−０〜１９−１５の開閉
は、カラムデコ−ダから出力されるカラム選択信号ＣＳ
Ｌ０〜ＣＳＬ１５により制御される。
【０１３２】通常は、１つのブロックにおいては１つの
カラムが選択されるため、１６のカラム選択ゲ−ト１９
−０〜１９−１５のうちの１つがオン状態となる。２カ
ラムを選択するときは、１６のカラム選択ゲ−ト１９−
０〜１９−１５のうちの２つがオン状態となり、この場
合、同時に読み書きできるビット数は、２ｍビット（×
２ｍ構成）となる。
カラムが選択されるため、１６のカラム選択ゲ−ト１９
−０〜１９−１５のうちの１つがオン状態となる。２カ
ラムを選択するときは、１６のカラム選択ゲ−ト１９−
０〜１９−１５のうちの２つがオン状態となり、この場
合、同時に読み書きできるビット数は、２ｍビット（×
２ｍ構成）となる。
【０１３３】カラム選択ゲ−ト１９−０〜１９−１５
は、例えば、Ｎチャネル型ＭＯＳトランジスタから構成
される。上記構成のＤＲＡＭの特徴は、２つのメモリセ
ルアレイ１０ａ，１０ｂを有し、偶数カラムは、メモリ
セルアレイ１０ａに配置され、奇数カラムは、メモリセ
ルアレイ１０ｂに配置されている点にある。
は、例えば、Ｎチャネル型ＭＯＳトランジスタから構成
される。上記構成のＤＲＡＭの特徴は、２つのメモリセ
ルアレイ１０ａ，１０ｂを有し、偶数カラムは、メモリ
セルアレイ１０ａに配置され、奇数カラムは、メモリセ
ルアレイ１０ｂに配置されている点にある。
【０１３４】また、偶数カラムを有するメモリセルアレ
イ１０ａにおいて、連続する２つの偶数カラムのデ−タ
が同じ方向のＤＱ線対に導かれないように、連続する偶
数カラムの一方のデ−タをメモリセルアレイ１０ａの一
方側のＤＱ線対２０−０に導き、連続する偶数カラムの
他方のデ−タをメモリセルアレイ１０ａの他方側のＤＱ
線対２０−１に導いている。
イ１０ａにおいて、連続する２つの偶数カラムのデ−タ
が同じ方向のＤＱ線対に導かれないように、連続する偶
数カラムの一方のデ−タをメモリセルアレイ１０ａの一
方側のＤＱ線対２０−０に導き、連続する偶数カラムの
他方のデ−タをメモリセルアレイ１０ａの他方側のＤＱ
線対２０−１に導いている。
【０１３５】同様に、奇数カラムを有するメモリセルア
レイ１０ｂにおいて、連続する２つの奇数カラムのデ−
タが同じ方向のＤＱ線対に導かれないように、連続する
奇数カラムの一方のデ−タをメモリセルアレイ１０ｂの
一方側のＤＱ線対２０−０に導き、連続する奇数カラム
の他方のデ−タをメモリセルアレイ１０ｂの他方側のＤ
Ｑ線対２０−１に導いている。つまり、このようなレイ
アウトにすることにより、連続する２つのカラムから同
時にデ−タを読み出す場合に、デ−タ同士の衝突がなく
なる。
レイ１０ｂにおいて、連続する２つの奇数カラムのデ−
タが同じ方向のＤＱ線対に導かれないように、連続する
奇数カラムの一方のデ−タをメモリセルアレイ１０ｂの
一方側のＤＱ線対２０−０に導き、連続する奇数カラム
の他方のデ−タをメモリセルアレイ１０ｂの他方側のＤ
Ｑ線対２０−１に導いている。つまり、このようなレイ
アウトにすることにより、連続する２つのカラムから同
時にデ−タを読み出す場合に、デ−タ同士の衝突がなく
なる。
【０１３６】
【発明の効果】以上、説明したように、本発明の半導体
記憶装置によれば、次のような効果を奏する。メモリセ
ルアレイを２つに分割し、一方のメモリセルアレイに
は、偶数カラムが配置されるように構成し、他方のメモ
リセルアレイには、奇数カラムが配置されるように構成
している。
記憶装置によれば、次のような効果を奏する。メモリセ
ルアレイを２つに分割し、一方のメモリセルアレイに
は、偶数カラムが配置されるように構成し、他方のメモ
リセルアレイには、奇数カラムが配置されるように構成
している。
【０１３７】また、各々のメモリセルアレイにおいて、
連続する２つの偶数カラム又は奇数カラムのデ−タが同
じ方向のＤＱ線対に導かれないように、連続する２つの
偶数カラム又は奇数カラムの一方のデ−タをメモリセル
アレイの一方側のＤＱ線対に導き、他方のデ−タをメモ
リセルアレイの他方側のＤＱ線対に導いている。
連続する２つの偶数カラム又は奇数カラムのデ−タが同
じ方向のＤＱ線対に導かれないように、連続する２つの
偶数カラム又は奇数カラムの一方のデ−タをメモリセル
アレイの一方側のＤＱ線対に導き、他方のデ−タをメモ
リセルアレイの他方側のＤＱ線対に導いている。
【０１３８】つまり、このようなレイアウトにすること
により、連続する２つ以上のカラムから同時にデ−タを
読み出す場合に、デ−タ同士の衝突がなくなると共に、
チップ面積も増大しない。
により、連続する２つ以上のカラムから同時にデ−タを
読み出す場合に、デ−タ同士の衝突がなくなると共に、
チップ面積も増大しない。
【図１】本発明の第１実施の形態に関わるＤＲＡＭの構
成を示す図。
成を示す図。
【図２】図１の加算器の一例を示す図。
【図３】図１のカラムロジック回路の一例を示す図。
【図４】図１のカラムロジック回路の一例を示す図。
【図５】図１のメモリセルアレイ近傍のレイアウトを示
す図。
す図。
【図６】本発明の第２実施の形態に関わるＤＲＡＭの構
成を示す図。
成を示す図。
【図７】図６のカラムロジック回路の一例を示す図。
【図８】図６のメモリセルアレイ近傍のレイアウトを示
す図。
す図。
【図９】従来のＤＲＡＭの構成を示す図。
【図１０】図９のカラムロジック回路の一例を示す図。
【図１１】図９のＤＲＡＭの動作を示す図。
【図１２】図９のメモリセルアレイ近傍のレイアウトの
第１の例を示す図。
第１の例を示す図。
【図１３】図９のメモリセルアレイ近傍のレイアウトの
第１の例を示す図。
第１の例を示す図。
１０，１０ａ，１０ｂ ：メモリセルアレイ、 １１ ：ロウデコ−ダ、 １２ ：ロウアドレスバッフ
ァ、 １３ ：ロウ系制御回路、 １４ ：ワ−ド線制御回路、 １５，１５−０〜１５−１５ ：センスアンプ、 １６ ：センスアンプ制御回
路、 １７ ：カラムアドレスバッフ
ァ、 １８，１８ａ，１８ｂ ：カラムデコ−ダ、 １９，１９ａ，１９ｂ，１９−０〜１９−１５ ：カラ
ム選択ゲ−ト、 ２０，２０ａ，２０ｂ ：ＤＱバス、 ２０−０，２０−１ ：ＤＱ線対、 ２１，２１ａ，２１ｂ ：Ｉ／Ｏバッファ、 ２２ ：ビット線対、 ２３ ：メモリセル、 ２４ ：ワ−ド線、 ２５ ：カラム系制御回路、 ２６，２６ａ，２６ｂ ：カラムロジック回路、 ２７−００〜２７−ｎ０，２７−０１〜２７−ｎ１，４
１，４５−０〜４５−ｎ，ＮＡＮＤ
：ＮＡＮＤ回路、 ＩＮ１〜ＩＮ３，Ｉ００〜Ｉｎ０，Ｉ０１〜Ｉｎ１，Ｉ
０〜Ｉｎ，４２，４４，４６−０〜４６−ｎ
：インバ−タ、 ２８−０〜２８−ｎ，３１−１〜３１−ｉ，３３−１〜
３３−ｉ，４３：ＮＯＲ回路、 ３０ ：加算器、 ３２−１〜３２−ｉ ：ＡＮＤ回路。
ァ、 １３ ：ロウ系制御回路、 １４ ：ワ−ド線制御回路、 １５，１５−０〜１５−１５ ：センスアンプ、 １６ ：センスアンプ制御回
路、 １７ ：カラムアドレスバッフ
ァ、 １８，１８ａ，１８ｂ ：カラムデコ−ダ、 １９，１９ａ，１９ｂ，１９−０〜１９−１５ ：カラ
ム選択ゲ−ト、 ２０，２０ａ，２０ｂ ：ＤＱバス、 ２０−０，２０−１ ：ＤＱ線対、 ２１，２１ａ，２１ｂ ：Ｉ／Ｏバッファ、 ２２ ：ビット線対、 ２３ ：メモリセル、 ２４ ：ワ−ド線、 ２５ ：カラム系制御回路、 ２６，２６ａ，２６ｂ ：カラムロジック回路、 ２７−００〜２７−ｎ０，２７−０１〜２７−ｎ１，４
１，４５−０〜４５−ｎ，ＮＡＮＤ
：ＮＡＮＤ回路、 ＩＮ１〜ＩＮ３，Ｉ００〜Ｉｎ０，Ｉ０１〜Ｉｎ１，Ｉ
０〜Ｉｎ，４２，４４，４６−０〜４６−ｎ
：インバ−タ、 ２８−０〜２８−ｎ，３１−１〜３１−ｉ，３３−１〜
３３−ｉ，４３：ＮＯＲ回路、 ３０ ：加算器、 ３２−１〜３２−ｉ ：ＡＮＤ回路。
Claims (9)
- 【請求項１】 メモリセルアレイの１つのカラムからデ
−タを読み出すモ−ドと、連続する２つ以上のカラムか
ら同時に複数のデ−タを読み出すモ−ドを有する半導体
記憶装置において、 前記メモリセルアレイを２つのバンクから構成し、前記
バンクの一方には、前記メモリセルアレイの偶数カラム
を配置し、前記バンクの他方には、前記メモリセルアレ
イの奇数カラムを配置したことを特徴とする半導体記憶
装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 連続する２つの偶数カラムの一方に配置されるビット線
対は、前記偶数カラムが配置されるバンクの一方側のＤ
Ｑ線対に接続され、前記連続する２つの偶数カラムの他
方に配置されるビット線対は、前記偶数カラムが配置さ
れるバンクの他方側のＤＱ線対に接続されることを特徴
とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 連続する２つの奇数カラムの一方に配置されるビット線
対は、前記奇数カラムが配置されるバンクの一方側のＤ
Ｑ線対に接続され、前記連続する２つの奇数カラムの他
方に配置されるビット線対は、前記奇数カラムが配置さ
れるバンクの他方側のＤＱ線対に接続されることを特徴
とする半導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、 前記メモリセルアレイの連続する２つ以上のカラムから
同時に複数のデ−タを読み出すモ−ドの場合に、 前記メモリセルアレイの１つのカラムを選択するカラム
アドレス信号に基づいて、前記カラムアドレス信号のア
ドレス値を１つずらしたアドレス値を有するカラムアド
レス信号を生成する手段と、 偶数カラムを選択するカラムアドレス信号をデコ−ド
し、第１カラム選択信号を生成する第１カラムデコ−ダ
と、 奇数カラムを選択するカラムアドレス信号をデコ−ド
し、第２カラム選択信号を生成する第２カラムデコ−ダ
とを備えることを特徴とする半導体記憶装置。 - 【請求項５】 請求項４記載の半導体記憶装置におい
て、 前記第１カラム選択信号により選択されるカラムに連続
するカラムをさらに選択する第３カラム選択信号を生成
する第１カラムロジック回路と、 前記第２カラム選択信号により選択されるカラムに連続
するカラムをさらに選択する第４カラム選択信号を生成
する第２カラムロジック回路とを備えることを特徴とす
る半導体記憶装置。 - 【請求項６】 請求項１記載の半導体記憶装置におい
て、 前記メモリセルアレイの１つのカラムからは、同時にｍ
（ｍは自然数）ビットのデ−タが読み出されることを特
徴とする半導体記憶装置。 - 【請求項７】 メモリセルアレイの１つのカラムからデ
−タを読み出すモ−ドと２つ以上のカラムから同時に複
数のデ−タを読み出すモ−ドを有する半導体記憶装置に
おいて、 前記メモリセルアレイを複数のバンクから構成し、各々
のバンクには、前記複数のデ−タの各々が同一のバンク
から読み出されることがないように、前記メモリセルア
レイのカラムを配置したことを特徴とする半導体記憶装
置。 - 【請求項８】 請求項７記載の半導体記憶装置におい
て、 各バンクのカラムに配置されるビット線対は、バンクご
とに１つのＤＱ線対に共通に接続され、前記ＤＱ線対
は、前記メモリセルアレイのバンク上に配置されること
を特徴とする半導体記憶装置。 - 【請求項９】 請求項７記載の半導体記憶装置におい
て、 前記メモリセルアレイの１つのカラムからは、同時にｍ
（ｍは自然数）ビットのデ−タが読み出されることを特
徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8321739A JPH10162568A (ja) | 1996-12-02 | 1996-12-02 | 半導体記憶装置 |
| US08/982,534 US6002631A (en) | 1996-12-02 | 1997-12-02 | Semiconductor memory device having a mode in which a plurality of data are simultaneously read out of memory cells of one row and different columns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8321739A JPH10162568A (ja) | 1996-12-02 | 1996-12-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10162568A true JPH10162568A (ja) | 1998-06-19 |
Family
ID=18135912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8321739A Pending JPH10162568A (ja) | 1996-12-02 | 1996-12-02 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6002631A (ja) |
| JP (1) | JPH10162568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1094467A2 (en) * | 1999-10-19 | 2001-04-25 | Motorola, Inc. | Processing equipment with embedded MRAMS including dual read ports |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100284742B1 (ko) * | 1998-12-28 | 2001-04-02 | 윤종용 | 입출력 센스앰프의 개수가 최소화된 메모리장치 |
| US20050044297A1 (en) * | 2003-08-18 | 2005-02-24 | Eugene Feng | Memory device operable with a plurality of protocols |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3846765A (en) * | 1973-02-14 | 1974-11-05 | Monolithic Syst Corp | Dynamic cell semiconductor memory with interlace refresh |
| US4247920A (en) * | 1979-04-24 | 1981-01-27 | Tektronix, Inc. | Memory access system |
| US5261064A (en) * | 1989-10-03 | 1993-11-09 | Advanced Micro Devices, Inc. | Burst access memory |
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Also Published As
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