JPS6180341A

JPS6180341A - スタテツク・ランダム・アクセス・メモリ装置

Info

Publication number: JPS6180341A
Application number: JP59201045A
Authority: JP
Inventors: Eiji Kato; 英二加藤; Isao Domoto; 堂本　功
Original assignee: Yokogawa Hokushin Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1984-09-26
Filing date: 1984-09-26
Publication date: 1986-04-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、１ビット・パリティ付のスタテック・ランダ
ム・アクセス・メモリ（以下これを５−ＲＡ、Ｍと略す
）装置に関するものである。

（従来の技術）例えば８ビット（ｂｉｔ）ｘｎデータ＋１ｂｌｔパリテ
ィのメモリを構成する場合、従来の４ＫＷＸ１ｂｉｔの
５−ＲＡＭを用いてパリティ記憶回路を構成すると、Ｉ
Ｃの個数が増えるという問題がある。また、大容量の入
出力１ビットの５−ＲＡＭの市場供給性は少々く、現在
、入出力８ビットの５−ＲＡＭが主流であるが、入出力
８ビットの５−ＲＡＭを用いることは使用効率が悪く経
済的でない。

（発明が解決しようとする問題）本発明け、このような従来技術におけるこれらの問題点
に鑑みてなされたもので、その目的は、簡単な構成で、
大容量の例えば８ｂｌｔＸｈ＋１ｂｌｔのランダム・ア
クセス・メモリ装置を実現し、実装スペースの削減と回
路設計の簡略化を計うとするものである。

（問題点を解決するための手段）このような問題点を解決するだめの本発明は、下位複数
ビットを除くアドレスラインとデータバスラインとに結
合するスタテック・ランダム・アクセス・メモリで構成
されたパリティ記憶素子、前記アドレスラインの下位複
数ビットの信号をデコードするデコーダ、このデコーダ
からの分割したデコード出力と前記データパスラインの
分割した読み出しデータと書込みパリティデータをそれ
ぞれ入力し読み出しデータのうち該当ビットをパリティ
データに変更した信号とするＭｌ、第２の再書込データ
変換部、この第１．第２の再書込データ変換部からの信
号をそれぞれ一旦記憶し書き込み時に当該信号を前記デ
ータバスを介して前記パリティ記憶素子に書込むラッチ
回路、読み出し時に前記データバス上の読み出しデータ
から前記アドレスラインの下位複数ビットで指定される
１ピツトを選択するデータセレクタを備えた点に構成上
の特徴がある。

（作用）パリティ・データの読出しは、該嶋ビットを含む出力全
ビットを読み出し、データ・セレクタで該当ビットを選
択して行ない、また、書き込みは、該当ビットを含む全
ビットを一旦読み出し、該当ビットのみを書き込みパリ
ティ・データに変更して一旦レジスタに記憶した後、書
込みタイミングでＳ　−ＲＡＭのデータバスに出力し、
５−ＲＡＭに書込む。

（実施例）図は本発明に係る装置の一例を示す構成ブロック図であ
る。図において、ＩＣ１はパリティ記憶素子で、８キロ
ワード（ＫＷ）　Ｘ　８　ｂｉｔの５−ＲＡＭが使用さ
れている。このパリティ記憶素子ＩＣＩのアドレスは、
アドレスバスＡＢの下位３ｂｔｔヲ除く１３ビットが接
続され、また、データ線（８本）は、データバスＤＢに
接続されている。ＩＣ２はアドレスバスＡＢの下位３　
ｂｉｔが端子Ａ、　Ｂ、　Ｃに印加されるデコーダ、Ｉ
Ｃ３、ＩＣ４はいずれも同一回路構成の例えばＦＰＴ、
Ａ　（フィールド・プログラマブル・ロジック・アレイ
）を用いた再書込データ変換部で、第１の再書込データ
変換部ｒｃ３は、デコーダＩＣ２からの下位４　ｂｉｔ
デコード出力０〜３（ＬｏｗＡｃｔｉｖｅ　）　、デー
タバスＤＢの下位４ｂｌｔＯ−３及び書込みバリテ（・
データｗｐを入力している。

まだ、第２の再書込データ変換部ＩＣ４は、デコーダＩ
Ｃ２からの上位４　ｂｉｔデコード出力４〜７、データ
バスＤＢの上位４ｂｉｔ４〜７及び書込みパリティ・デ
ータｗｐを入力している。ＩＣ５は第１゜第２の再書込
データ変換部ＩＣ３，ＩＣ４からの信号をラッチするラ
ッチ回路で、その出力はデータバスＤＢに接続されてい
る。ＩＣ６はデータバスＤＢに接続され、セレクト端子
ＡＢＣに印加されるアドレス下位３　ｂｉｔによって、
該当データを選択し読み出すデータセレクタである。

第１．第２の再書込データ変換部ＩＣ３、ＩＣ４は、デ
コーダＩＣ２からのデコード出力、書込みパリティデー
タＷＰをそれぞれ反転するインバータエ、〜Ｉ４．Ｉｐ
、インバータ１１〜工４からのインバート信号と、イン
バータエ、からのインバート信号を入力するアンドゲー
トＡ１〜Ａ４、デコーダＩＣ２からのデコード出力とデ
ータバスＤＢからの対応するデータとを入力するアンド
ゲートＢ１〜Ｂ４、及び各アンドゲートＡ１〜Ａ４と各
アンドゲートＢ１〜Ｂ４の各デコーダ端子に対応する２
つのゲート同志の出力を入力するオアゲートＣ□〜Ｃ４
を含んで構成されている。

このように構成した装置の動作を、次に読み出し動作と
、書き込み動作とに分けて説明する。

（読み出し動作）Ｓ　−ＲＡＭで構成されているパリティ記ｍｌ子ＩＣ１
において、ＷＥ端子にＩＩ　ＨＩ＋レベルの信号を加え
、アドレスとチップセレクト（ＣＥ）を与える。これに
よって、パリティ記憶素子ＩＣＩからは、読み出しアク
セス時間後に、データバスラインに読み出しデータが出
力される。この時、データセレクタＩＣ６のセレクト端
子Ａ、　Ｂ、　Ｃには、アドレスの下位３ビ、トが接続
されているので、データバスＤＢ上の読み出しデータの
うち、この３ビットで指定される１ビットが選択され、
これがＷ端子に出力される。これが読み出されたパリテ
ィ・データである。

ここで、パリティ記憶素子ＭＣＩに与えられるアドレス
は、アドレスバスＡＢの下位３ビットを除いた残シ１３
ビットであって、アドレスの下位３ビットが如何なる値
をとろうとも、パリティ記憶素子ＩＣＩからは同一デー
タを出力する。以上によって、パリティデータの読み出
しが行なわれる。

（書込み動作）書込みは、一度読出しを行なった後に行なう。

いま、読み出し動作が終了し、データバスＤＢ上には、
パリティ記憶素子ＩＣＩからデータが出力されている。

デコーダＩＣ２のデコーダ入力Ａ、　Ｂ、　Ｃには、ア
ドレスの下位３ビットが与えられているため、出力Ｙの
うちＡ、　Ｂ、　Ｃで指定されるビットが゛ＬＩルベル
を出力する。このデコーダＩＣ２のデコード出力は、書
込みパリティ・データｗｐとともに、第１．第２の再書
込データ変換部ＩＣ３，ＩＣ４に入力される。

第１．第２の再書込データ変換部ＩＣ３，ＩＣ４におい
て、アンドゲートＡ１〜Ａ４のうち、書込みパリティデ
ータ■１がアクティブであり、デコーダＩＣで指定さる
アンドゲートのみから°’Ｈ”レベルの信号を出力する
。また、アンドゲートＢ□〜Ｂ４は、データバスＤＢ上
の各出力と、デコーダＩＣ２からのデコード出力とを入
力しており、デコード出力で指定されるゲートが禁止さ
れる。オアゲートＣ〜Ｃは、各アンドゲートＡ□〜Ａ４
．Ｂ□〜Ｂ４のうち、デコーグＩＣ２の各出力端子に対
応するアンドゲート同志（Ａ□、Ｂ□）　、（Ａ２１　
Ｂ２　）の出力を入力し、両信号の論理和をとるもので
、これにより、デコーダＩＣ２で指定されるビット（即
ち、アドレスの下位３ビットで指定されるビット）のみ
を書込みデータに変更した信号をつくる。各オアゲート
ｃ１〜Ｃ４からの信号は、各信号が定まった後に印加さ
れる書き込み・データ・ラッチタイミングＬＴによって
、ラッチ回路ＩＣ５でラッチされる。

次に、パリティ記憶素子ＩＣ１のＷＥ端子を・＋Ｌ　”
レベルとして書込みモードにした後、ラッチ回路ＩＣ５
の書き込みデータ送出タイミング面を°Ｌ°。

レベルにして、書き込みデータをデータバスＤＢ上に送
出し、パリティ記憶素子ＩＣＩに書込む。

なお、上記の説明では、パリティ記憶素子ＩＣＩとして
、８ＫｆＸ　８　ｂｉｔのものを用いるとともに、アド
レスバスは１６　ｂｉｔ　、データバスは８　ｂｉｔの
ものを用いた場合であるが、これらは他のものを用いて
もよい。データバスを８　ｂｉｔ以外とした場合、デー
タセレクタＩＣ６には、このデータバス上のデータのう
ち、１ｂｉｔ　を選択するに必要なアドレス信号をアド
レスバスの下位ビット側より入力させればよい。

（発明の効果）以上説明したように、本発明によれば、第１゜第２０書
込データ変換部ＩＣ３，ＩＣ４を同一回路構成のものを
使用することができ、また、パリティ記憶素子とデータ
記憶素子を同一品種のものが使用出来る。従って、本発
明によれば、簡単な構成で、実装スペースの削減と回路
設計のタイミング計算等の簡略化が行なえる１ビットパ
リテイ付のスタテック・ランダム・アクセス・メモリ装
置が実現できる。

【図面の簡単な説明】

図は本発明に係る装置の一例を示す構成ブロック図であ
る。工Ｃ１・・・ハリティ記憶素子、ＩＣ２・・・デコーダ
、ＩＣ３゜ＩＣ４・・・再書込データ変換部、ＩＣ５・
・・ラッチ回路、ＩＣ６・・・データセレクタ、ＡＢ・
・・アドレスバス、ＤＢ・・・データバス。

Claims

【特許請求の範囲】

（１）下位複数ビットを除くアドレスラインとデータバ
スラインとに結合するスタテック・ランダム・アクセス
・メモリで構成されたパリティ記憶素子、前記アドレス
ラインの下位複数ビットの信号をデコードするデコーダ
、このデコーダからの分割したデコード出力と前記デー
タバスラインの分割した読み出しデータと書込みパリテ
ィデータをそれぞれ入力し読み出しデータのうち該当ビ
ットをパリティデータに変更した信号とする第１、第２
の再書込データ変換部、この第１、第２の再書込データ
変換部からの信号をそれぞれ一旦記憶し書き込み時に当
該信号を前記データバスを介して前記パリティ記憶素子
に書込むラッチ回路、読み出し時に前記データバス上の
読み出しデータから前記アドレスラインの下位複数ビッ
トで指定される１ビットを選択するデータセレクタを備
えたスタテック・ランダム・アクセス・メモリ装置。
（２）第１、第２の再書込データ変換部をフィールド・
プログラマブル・ロジック・アレイで構成した特許請求
の範囲第１項記載のスタテック・ランダム・アクセス・
メモリ装置。