JPS6132442A - ゲ−トアレイ大規模集積回路 - Google Patents
ゲ−トアレイ大規模集積回路Info
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- JPS6132442A JPS6132442A JP15276884A JP15276884A JPS6132442A JP S6132442 A JPS6132442 A JP S6132442A JP 15276884 A JP15276884 A JP 15276884A JP 15276884 A JP15276884 A JP 15276884A JP S6132442 A JPS6132442 A JP S6132442A
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- 230000006870 function Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 2
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- 239000002699 waste material Substances 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、レジスタ回路として機能する読出／書込記憶
回路を有するゲートアレイ大規模集積回路に関するもの
である。
回路を有するゲートアレイ大規模集積回路に関するもの
である。
従来、ゲートアレイ大規模集積回路を利用して設計する
場合、設計規模あるいは読出／書込記憶回路の使用の有
無により最適規模のゲートアレイ大規模集積回路を使用
して設計が行なわれていた。
場合、設計規模あるいは読出／書込記憶回路の使用の有
無により最適規模のゲートアレイ大規模集積回路を使用
して設計が行なわれていた。
しかしながら最適規模のゲートアレイ大規模集積回路が
見当たらない場合、より大規模なゲートアレイを選択す
ることによりムダを生じたり、あるいは、現存するゲー
トアレイ大規模集積回路の規模に合わずために機能を削
減して複数個のゲートアレイ大規模集積回路を設計する
必要が生じるという問題点があった。
見当たらない場合、より大規模なゲートアレイを選択す
ることによりムダを生じたり、あるいは、現存するゲー
トアレイ大規模集積回路の規模に合わずために機能を削
減して複数個のゲートアレイ大規模集積回路を設計する
必要が生じるという問題点があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ムダの少ないゲートアレイ大規
模集積回路を提供することにある。
の目的とするところは、ムダの少ないゲートアレイ大規
模集積回路を提供することにある。
このような目的を達成するために本発明は、ゲートアレ
イ大規模集積回路を構成する読出／書込記憶回路がレジ
スタ回路として機能するようにしたものである。
イ大規模集積回路を構成する読出／書込記憶回路がレジ
スタ回路として機能するようにしたものである。
通常ゲートアレイ大規模集積回路を使用し設計を行なう
場合、論理回路群の設計に必要なセル数、入出力端子数
および読出／書込記憶回路の有無が検討対象となり、そ
れらを満足する最適なゲートアレイ大規模集積回路が選
択される。
場合、論理回路群の設計に必要なセル数、入出力端子数
および読出／書込記憶回路の有無が検討対象となり、そ
れらを満足する最適なゲートアレイ大規模集積回路が選
択される。
次にこの選択方法に関し、ｍビット幅レジスタ回路４個
を含む論理回路群をゲートアレイ大規模集積回路を使用
して設計する場合を例として説明する。最初に選択した
ゲートアレイ大規模集積回路を使用して見積り計算をし
た結果セル数がｍビット幅レジスタ回路１個分以下のセ
ル数不足を生じた時、その次の選択として、 （１）さらに大規模なゲートアレイ大規模集積回路を使
用する。
を含む論理回路群をゲートアレイ大規模集積回路を使用
して設計する場合を例として説明する。最初に選択した
ゲートアレイ大規模集積回路を使用して見積り計算をし
た結果セル数がｍビット幅レジスタ回路１個分以下のセ
ル数不足を生じた時、その次の選択として、 （１）さらに大規模なゲートアレイ大規模集積回路を使
用する。
（２）ｍビット幅のレジスタ回路１個分を削除する。
（３）最初に選択したゲートアレイ大規模集積回路に読
出／書込記憶回路を付加したゲートアレイ大規模集積回
路を使用する。
出／書込記憶回路を付加したゲートアレイ大規模集積回
路を使用する。
の三通りが考えられるが、（１１の場合は原価も高くな
り、またセルのムダが多すぎるし、（２）の場合は削除
したレジスタ回路を外付は回路として設計する必要があ
り、また完全に削除することにより機能低下となる欠点
がある。（３）の場合、ゲートアレイ大規模集積回路は
読出／書込記憶回路を含んでいる場合が多く、かつ品種
も多いので、その内蔵する読出／書込記憶回路のアドレ
ス信号をある番地に固定することにより、一時記憶回路
であるｍビット幅のレジスタ回路として構築可能である
。
り、またセルのムダが多すぎるし、（２）の場合は削除
したレジスタ回路を外付は回路として設計する必要があ
り、また完全に削除することにより機能低下となる欠点
がある。（３）の場合、ゲートアレイ大規模集積回路は
読出／書込記憶回路を含んでいる場合が多く、かつ品種
も多いので、その内蔵する読出／書込記憶回路のアドレ
ス信号をある番地に固定することにより、一時記憶回路
であるｍビット幅のレジスタ回路として構築可能である
。
従って（３）の選択が最も有利である。
本発明はこの（３）を適用したものであり、第１図にそ
の概略回を示す。同図において、４は読出／書込記憶回
路、１０は論理回路部である。
の概略回を示す。同図において、４は読出／書込記憶回
路、１０は論理回路部である。
次に本発明を実施例に基づき詳細に説明する。
第２図は本発明に係わるゲートアレイ大規模集積回路の
一実施例のブロック系統である。同図において、１．２
および３は第１．第２および第３のレジスタ回路、４は
レジスタ回路として機能する読出／書込記憶回路、５は
読出／書込記憶回路４にｎビットの固定アドレスデータ
信号を供給する固定アドレス供給回路、６は他の論理回
路へ出力する信号を複数の入力信号から選択する選択回
路である。第３図は読出／書込記憶回路４のデータ状態
図である。
一実施例のブロック系統である。同図において、１．２
および３は第１．第２および第３のレジスタ回路、４は
レジスタ回路として機能する読出／書込記憶回路、５は
読出／書込記憶回路４にｎビットの固定アドレスデータ
信号を供給する固定アドレス供給回路、６は他の論理回
路へ出力する信号を複数の入力信号から選択する選択回
路である。第３図は読出／書込記憶回路４のデータ状態
図である。
このように構成された装置の動作を第２図および第３図
を用いて説明する。入力データ信号ａは、各々のレジス
タ回路セット信号す、ｃ、およびｄにより、レジスタ回
路１．レジスタ回路２およびレジスタ回路３にセットさ
れる。また、本来ならレジスタ回路はフリップ・フロッ
プ回路で構成されるが、フリップ・フロップ回路でない
読出／書込記憶回路４にその機能を持たせる。入力デー
タ信号ａは、読出／書込記憶回路書込み信号ｅにょリ、
この読出／書込記憶回路４に書き込まれる。
を用いて説明する。入力データ信号ａは、各々のレジス
タ回路セット信号す、ｃ、およびｄにより、レジスタ回
路１．レジスタ回路２およびレジスタ回路３にセットさ
れる。また、本来ならレジスタ回路はフリップ・フロッ
プ回路で構成されるが、フリップ・フロップ回路でない
読出／書込記憶回路４にその機能を持たせる。入力デー
タ信号ａは、読出／書込記憶回路書込み信号ｅにょリ、
この読出／書込記憶回路４に書き込まれる。
この時読出／書込記憶回路４のアドレスとしては固定ア
ドレス供給回路５から出力される固定アドレスデータ信
号ｊにより一定の固定アドレスが供給される。第３図の
例では固定アドレスは０番地であり、０番地のセルがレ
ジスタ回路として機能する。また、レジスタ回路１．レ
ジスタ回路２゜レジスタ回路３および読出／書込記憶回
路４から出力される出力信号ｆ、ｇ＋ ｈおよびｉは
、選択回路６を経由することにより、その中の１つの出
力信号のみ選択され、出力信号にとして他の論理回路へ
送出される。
ドレス供給回路５から出力される固定アドレスデータ信
号ｊにより一定の固定アドレスが供給される。第３図の
例では固定アドレスは０番地であり、０番地のセルがレ
ジスタ回路として機能する。また、レジスタ回路１．レ
ジスタ回路２゜レジスタ回路３および読出／書込記憶回
路４から出力される出力信号ｆ、ｇ＋ ｈおよびｉは
、選択回路６を経由することにより、その中の１つの出
力信号のみ選択され、出力信号にとして他の論理回路へ
送出される。
次に第４図および第５図に本発明の他の実施例を示す。
この実施例においては、読出／書込記憶回路４の固定ア
ドレスを決定するアドレスデータ信号が固定アドレス供
給回路５および外部供給源としての外部端子８から供給
される。外部端子８から供給されるものは１ビットの最
上位アドレスデータ信号！であり、固定アドレス供給回
路５から供給されるものは（ｎ７１）ビットの固定アド
レスデータ信号ｊである。従って最上位アドレスデータ
信号ｌを変更すると読出／書込記憶回路４の固定アドレ
スが変更され、レジスタ回路として機能するセルが変更
される。第５図の例では、セルが０番地から１６番地へ
変更される。
ドレスを決定するアドレスデータ信号が固定アドレス供
給回路５および外部供給源としての外部端子８から供給
される。外部端子８から供給されるものは１ビットの最
上位アドレスデータ信号！であり、固定アドレス供給回
路５から供給されるものは（ｎ７１）ビットの固定アド
レスデータ信号ｊである。従って最上位アドレスデータ
信号ｌを変更すると読出／書込記憶回路４の固定アドレ
スが変更され、レジスタ回路として機能するセルが変更
される。第５図の例では、セルが０番地から１６番地へ
変更される。
次に第６図および第７図に本発明のさらに他の実施例を
示す。この実施例においては、読出／書込記憶回路４の
固定アドレスを決定するアドレスデータ信号が固定アド
レス供給回路５および外部供給源としてのフリップ・フ
ロップ７から供給される。フリップ・フロップ７は最上
位アドレスデータセット信号ｍを入力し１ビットの最上
位アドレスデータ信号ｐを出力し、固定アドレス供給回
路５は（ｎ−１）ビットの固定アドレスデータ信号ｊを
出力する。従って最上位アドレスデータ信号βを変更す
ると読出／書込記憶回路４の固定アドレスが変更され、
レジスタ回路として機能するセルが変更される。第７図
の例では、セルがＯ番地からＷ／２番地へ変更される。
示す。この実施例においては、読出／書込記憶回路４の
固定アドレスを決定するアドレスデータ信号が固定アド
レス供給回路５および外部供給源としてのフリップ・フ
ロップ７から供給される。フリップ・フロップ７は最上
位アドレスデータセット信号ｍを入力し１ビットの最上
位アドレスデータ信号ｐを出力し、固定アドレス供給回
路５は（ｎ−１）ビットの固定アドレスデータ信号ｊを
出力する。従って最上位アドレスデータ信号βを変更す
ると読出／書込記憶回路４の固定アドレスが変更され、
レジスタ回路として機能するセルが変更される。第７図
の例では、セルがＯ番地からＷ／２番地へ変更される。
このようにレジスタ回路を含む論理回路群をゲートアレ
イ大規模集積回路で設計する場合、論理回路群の規模が
同じでレジスタ回路として機能する読出／書込記憶回路
を含むゲートアレイ大規模集積回路を利用することによ
り、ムダのない最適なゲートアレイ大規模集積回路の設
計ができる。
イ大規模集積回路で設計する場合、論理回路群の規模が
同じでレジスタ回路として機能する読出／書込記憶回路
を含むゲートアレイ大規模集積回路を利用することによ
り、ムダのない最適なゲートアレイ大規模集積回路の設
計ができる。
また、読出／書込記憶回路に入力するアドレス信号を外
部供給源から供給できるようにしておくことにより、通
常使用している読出／書込記憶回路のセルが故障した場
合外部供給源から供給される信号の極性を反転すること
により他のセルに代替して使用可能となり、稼動性と信
頼性の向上につながるという効果がある。
部供給源から供給できるようにしておくことにより、通
常使用している読出／書込記憶回路のセルが故障した場
合外部供給源から供給される信号の極性を反転すること
により他のセルに代替して使用可能となり、稼動性と信
頼性の向上につながるという効果がある。
以上述べたように本発明は、読出／書込記憶回路をレジ
スタ回路として機能させるようにしたので、セルを有効
に使用できる。ムダのない最適なゲートアレイ大規模集
積回路の設計ができるという効果がある。
スタ回路として機能させるようにしたので、セルを有効
に使用できる。ムダのない最適なゲートアレイ大規模集
積回路の設計ができるという効果がある。
また、読出／書込記憶回路のセルに故障が生じた時にア
ドレスを変化させることができるようにすることにより
稼動性と信頼性の向上につながるという効果もある。
ドレスを変化させることができるようにすることにより
稼動性と信頼性の向上につながるという効果もある。
第１図は本発明に係わるデー１−アレイ大規模集積回路
の概略図、第２図はその一実施例を示すブロック系統図
、第３図は一実施例における読出／書込記憶回路のデー
タ状態図、第４図は他の実施例を示すブロック系統図、
第５図は他の実施例における読出／書込記憶回路のデー
タ状態図、第６図はさらに他の実施例を示すブロック系
統図、第７図はさらに他の実施例における読出／書込記
憶回路のデータ状態図である。 １．２．３・・・・レジスタ回路、４・・・・読出／書
込記憶回路、５・・・・固定アドレス供給回路、６・・
・・選択回路、７・・・・フリップ・フロップ、８・・
・・外部端子、ＩＯ・・・・論理回路部。
の概略図、第２図はその一実施例を示すブロック系統図
、第３図は一実施例における読出／書込記憶回路のデー
タ状態図、第４図は他の実施例を示すブロック系統図、
第５図は他の実施例における読出／書込記憶回路のデー
タ状態図、第６図はさらに他の実施例を示すブロック系
統図、第７図はさらに他の実施例における読出／書込記
憶回路のデータ状態図である。 １．２．３・・・・レジスタ回路、４・・・・読出／書
込記憶回路、５・・・・固定アドレス供給回路、６・・
・・選択回路、７・・・・フリップ・フロップ、８・・
・・外部端子、ＩＯ・・・・論理回路部。
Claims (4)
- （１）複数のレジスタ回路と、固定アドレスデータ信号
を入力することによりレジスタ回路として機能する読出
／書込記憶回路と、前記読出／書込記憶回路に固定アド
レスデータ信号を供給する固定アドレス供給回路と、他
の論理回路へ出力する信号を選択する選択回路とを具備
してなり、前記複数のレジスタ回路に入力データ信号と
レジスタ回路セット信号とを入力し、前記読出／書込記
憶回路に入力データ信号と読出／書込記憶回路書込み信
号と前記固定アドレス供給回路から出力される固定アド
レスデータ信号とを入力し、前記複数のレジスタ回路と
前記読出／書込記憶回路とから出力される信号を選択回
路で選択して出力することを特徴とするゲートアレイ大
規模集積回路。 - （２）複数のレジスタ回路と、固定アドレスデータ信号
を入力することによりレジスタ回路として機能する読出
／書込記憶回路と、前記読出／書込記憶回路に（ｎ−１
）ビットの固定アドレスデータ信号を供給する固定アド
レス供給回路と、１ビットの最上位アドレスデータ信号
を供給する外部供給源と、他の論理回路へ出力する信号
を選択する選択回路とを具備してなり、前記複数のレジ
スタ回路に入力データ信号とレジスタ回路セット信号と
を入力し、前記読出／書込記憶回路に入力データ信号と
読出／書込記憶回路書込み信号と前記固定アドレス供給
回路から出力される固定アドレスデータ信号と前記外部
供給源から出力される最上位アドレスデータ信号とを入
力し、前記複数のレジスタ回路と前記読出／書込記憶回
路とから出力される信号を選択回路で選択して出力する
ことを特徴とするゲートアレイ大規模集積回路。 - （３）外部供給源は、最上位アドレスデータ信号が供給
される外部端子であることを特徴とする特許請求の範囲
第２項記載のゲートアレイ大規模集積回路。 - （４）外部供給源は、命令にてセット可能なフリップ・
フロップ回路であることを特徴とする特許請求の範囲第
２項記載のゲートアレイ大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152768A JPH0680808B2 (ja) | 1984-07-25 | 1984-07-25 | ゲートアレイ大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152768A JPH0680808B2 (ja) | 1984-07-25 | 1984-07-25 | ゲートアレイ大規模集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132442A true JPS6132442A (ja) | 1986-02-15 |
| JPH0680808B2 JPH0680808B2 (ja) | 1994-10-12 |
Family
ID=15547722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59152768A Expired - Lifetime JPH0680808B2 (ja) | 1984-07-25 | 1984-07-25 | ゲートアレイ大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680808B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04161604A (ja) * | 1990-10-24 | 1992-06-05 | Nippon Kyoryo Kk | ロードヒーティング装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212149A (ja) * | 1982-06-04 | 1983-12-09 | Hitachi Ltd | 集積回路装置 |
-
1984
- 1984-07-25 JP JP59152768A patent/JPH0680808B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212149A (ja) * | 1982-06-04 | 1983-12-09 | Hitachi Ltd | 集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04161604A (ja) * | 1990-10-24 | 1992-06-05 | Nippon Kyoryo Kk | ロードヒーティング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680808B2 (ja) | 1994-10-12 |
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