JPH01271990A - Ｒａｍ - Google Patents
ＲａｍInfo
- Publication number
- JPH01271990A JPH01271990A JP63099462A JP9946288A JPH01271990A JP H01271990 A JPH01271990 A JP H01271990A JP 63099462 A JP63099462 A JP 63099462A JP 9946288 A JP9946288 A JP 9946288A JP H01271990 A JPH01271990 A JP H01271990A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- signal
- bits
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値制御装置あるいはＰＣ（プログラマブル・
コントローラ）に使用されるＲＡＭに関し、特にビット
オペレーション可能なＲＡＭに関する。
コントローラ）に使用されるＲＡＭに関し、特にビット
オペレーション可能なＲＡＭに関する。
数値制御装置あるいはＰＣ等では特定の信号を処理する
ために、ビット単位の読み出し、書き込みが多用される
。すなわち、内部の処理は数値計算よりビット単位のビ
ットオペレーションの方が多い。
ために、ビット単位の読み出し、書き込みが多用される
。すなわち、内部の処理は数値計算よりビット単位のビ
ットオペレーションの方が多い。
一方、市場で一般に使用されているＲＡＭはバイト単位
で読み出し、書き込みを行うように構成されている。
で読み出し、書き込みを行うように構成されている。
このために、ビットオペレーションを行うために、外部
にラッチ等の回路を設けて、処理すべきビット以外のデ
ータを一旦記憶して、処理したビットと同時に再度書き
込む必要がある。この結果、外部に余分なハードウェア
を必要とし、さらに処理時間かかる。
にラッチ等の回路を設けて、処理すべきビット以外のデ
ータを一旦記憶して、処理したビットと同時に再度書き
込む必要がある。この結果、外部に余分なハードウェア
を必要とし、さらに処理時間かかる。
本発明はこのような点に鑑みてなされたものでアリ、ビ
ットオペレーション可能なＲＡＭを提供することを目的
とする。
ットオペレーション可能なＲＡＭを提供することを目的
とする。
本発明では上記課題を解決するために、アドレスを選択
してデータを書き込み、読み出すことのできるＲＡＭに
おいて、 データを記憶するメモリセルと、 該メモリセルからデータを読み出すときに、データの内
容記憶するフリップフロップと、該フリップフロップの
出力と、外部からの入力とを選択するセレクタと、 外部からのビットオペレーション信号とビット選択信号
を受け、書き込みビットのセレクタを動作させるセレク
タ信号を出力するデコーダと、を有することを特徴とす
るＲＡＭが、 提供される。
してデータを書き込み、読み出すことのできるＲＡＭに
おいて、 データを記憶するメモリセルと、 該メモリセルからデータを読み出すときに、データの内
容記憶するフリップフロップと、該フリップフロップの
出力と、外部からの入力とを選択するセレクタと、 外部からのビットオペレーション信号とビット選択信号
を受け、書き込みビットのセレクタを動作させるセレク
タ信号を出力するデコーダと、を有することを特徴とす
るＲＡＭが、 提供される。
〔作用］
ビット処理する必要のないビットは読み出し時に内部の
フリップフロップに記憶し、書き込み時に再度内部のメ
モリセルに書き込む。処理すべきビットはセレクタによ
って、外部のデータが書き込まれる。
フリップフロップに記憶し、書き込み時に再度内部のメ
モリセルに書き込む。処理すべきビットはセレクタによ
って、外部のデータが書き込まれる。
従って、外部からは処理すべきビットを指定すれば、ビ
ット単位で書き込みできる。
ット単位で書き込みできる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例であるＲＡＭのブロック図を
ある。図において、ｌはＲＡＭである。
ある。図において、ｌはＲＡＭである。
２はメモリセルであり、データを記憶する。１１．１２
〜はメモリセルからのデータを一時記憶するフリップフ
ロップである。２１．２２〜は外部からのデータとフリ
ップフロップ１１等のデータを選択するセレクタである
。３１．３２〜及び４１．４２〜はバッファである。
〜はメモリセルからのデータを一時記憶するフリップフ
ロップである。２１．２２〜は外部からのデータとフリ
ップフロップ１１等のデータを選択するセレクタである
。３１．３２〜及び４１．４２〜はバッファである。
２９はセレクタであり、５０はパリティビット生成回路
である。３９．４９はバッファである。
である。３９．４９はバッファである。
５１はビット４択信号を受け、選択信号Ｓ１〜Ｓ８を出
力するデコーダであり、この選択信号はセレクタ２１．
２２〜に与えられる。
力するデコーダであり、この選択信号はセレクタ２１．
２２〜に与えられる。
外部からの信号Ｃ８はチップセレクト信号、ＷＥは書き
込み信号、ＤＩ、Ｄ２〜はデータ信号である。ＰＢはパ
リティビット信号、Ｂ１１−Ｂ５３はビット選択信号、
ＢＯはビットオペレーション信号である。なお、図では
アドレス信号は省略しである。
込み信号、ＤＩ、Ｄ２〜はデータ信号である。ＰＢはパ
リティビット信号、Ｂ１１−Ｂ５３はビット選択信号、
ＢＯはビットオペレーション信号である。なお、図では
アドレス信号は省略しである。
次に動作について述べる。例えば、１ビツト目、すなわ
ちＤｌのみを処理したいときは、データを読み出すとき
に、８ビット分のデータはフリップフロップ１１．１２
〜に記憶される。次に書き込み時に、ビ・ントオペレー
ション信号ＢＯを上げ、Ｄ１ビットを選択するビット選
択信号ＢＳＩ、ＢＳ２、ＢＳ３に入力する。
ちＤｌのみを処理したいときは、データを読み出すとき
に、８ビット分のデータはフリップフロップ１１．１２
〜に記憶される。次に書き込み時に、ビ・ントオペレー
ション信号ＢＯを上げ、Ｄ１ビットを選択するビット選
択信号ＢＳＩ、ＢＳ２、ＢＳ３に入力する。
デコーダ５１は選択信号Ｓ１をオンにする。この結果、
セレクタ２１は外部からのデータを選択し、他のセレク
タ２２〜はフリップフロップ１２〜の出力を選択する。
セレクタ２１は外部からのデータを選択し、他のセレク
タ２２〜はフリップフロップ１２〜の出力を選択する。
従って、Ｄｌには外部からのデータが書き込まれ、他の
ビットは前のデータが残る。この結果、外部からは、ビ
ットオペレーション信号ＢＯとビット選択信号ＢＳ１〜
３を与えれば、簡単にビットオペレーションを実行でき
る。
ビットは前のデータが残る。この結果、外部からは、ビ
ットオペレーション信号ＢＯとビット選択信号ＢＳ１〜
３を与えれば、簡単にビットオペレーションを実行でき
る。
さらに、上記動作と同時にパリティピット生成回路５０
によって、パリティビットが生成され、データのパリテ
ィビットが書き込まれる。
によって、パリティビットが生成され、データのパリテ
ィビットが書き込まれる。
第２図に書き込み時のタイムチャート図を示す。
Ｃ８はチップ選択信号、ＷＥは書き込み信号、Ｄ１〜Ｄ
８は各ビットの信号、ＢＯはビットオペレ−ション信号
、ＢＳＩ〜ＢＳ３はビット選択信号である。
８は各ビットの信号、ＢＯはビットオペレ−ション信号
、ＢＳＩ〜ＢＳ３はビット選択信号である。
上記の説明ではビット選択信号をデータラインと別に設
けたが、ビット選択信号をデータラインを使用して与え
ることもできる。この場合は各ビット毎にビット選択信
号を記憶するためのフリップフロップが必要になる。第
３図にビット選択信号をデータラインで与える場合のタ
イムチャート図を示す。図において、Ｃ３はチップ選択
信号、ＷＥは書き込み信号、Ｂ１１−Ｂ５３はビット選
択信号であり、先に与えられ、次に各ビットの信号Ｄ１
〜ＤＢが与えられる。
けたが、ビット選択信号をデータラインを使用して与え
ることもできる。この場合は各ビット毎にビット選択信
号を記憶するためのフリップフロップが必要になる。第
３図にビット選択信号をデータラインで与える場合のタ
イムチャート図を示す。図において、Ｃ３はチップ選択
信号、ＷＥは書き込み信号、Ｂ１１−Ｂ５３はビット選
択信号であり、先に与えられ、次に各ビットの信号Ｄ１
〜ＤＢが与えられる。
上記の説明では処理は１バイトのデータの１ビツトを処
理する例を示したが、１ワードのデータの１ビツトを処
理する場合も同様にできる。
理する例を示したが、１ワードのデータの１ビツトを処
理する場合も同様にできる。
以上説明したように本発明では、ＲＡＭの内部にビット
オペレーションのための回路を設けたので、外部からビ
ットオペレーションとビット選択信号を与えれば、簡単
にビットオペレーションが可能になる。
オペレーションのための回路を設けたので、外部からビ
ットオペレーションとビット選択信号を与えれば、簡単
にビットオペレーションが可能になる。
第１図は本発明の一実施例であるＲＡＭのブロック図、
第２図は書き込み時のタイムチャート図、第３図はビッ
ト選択信号をデータラインで与える場合のタイムチャー
ト図である。 １−−−〜−−・−−−−−ＲＡ Ｍ １１１２〜−−一−・・・−−−−−・−フリ・ンブフ
ロ、ンフ゛２１．２２〜−−−・・・・−・・・−セレ
クタ３１．３２〜−・・−−−−−−−−・・・・バッ
ファ４１４２〜・−・・・・・−・−バッファ３９．４
９−・−・・−・−・バッファ５０−・−−−−−・・
−・・−パリティビット生成回路５１−−−−−−−−
−−−−−−・デコーダ特許出願人 ファナック株式会
社
ト選択信号をデータラインで与える場合のタイムチャー
ト図である。 １−−−〜−−・−−−−−ＲＡ Ｍ １１１２〜−−一−・・・−−−−−・−フリ・ンブフ
ロ、ンフ゛２１．２２〜−−−・・・・−・・・−セレ
クタ３１．３２〜−・・−−−−−−−−・・・・バッ
ファ４１４２〜・−・・・・・−・−バッファ３９．４
９−・−・・−・−・バッファ５０−・−−−−−・・
−・・−パリティビット生成回路５１−−−−−−−−
−−−−−−・デコーダ特許出願人 ファナック株式会
社
Claims (3)
- （１）アドレスを選択してデータを書き込み、読み出す
ことのできるＲＡＭにおいて、 データを記憶するメモリセルと、 該メモリセルからデータを読み出すときに、データの内
容記憶するフリップフロップと、 該フリップフロップの出力と、外部からの入力とを選択
するセレクタと、 外部からのビットオペレーション信号とビット選択信号
を受け、書き込みビットのセレクタを動作させるセレク
タ信号を出力するデコーダと、を有することを特徴とす
るＲＡＭ。 - （２）書き込み動作と同時にパリテイチェックビットを
生成するパリテイ生成回路を有することを特徴とする特
許請求の範囲第１項記載のＲＡＭ。 - （３）前記書き込みビット選択信号はデータ信号と同一
ラインで入力するようにしたことを特徴とする特許請求
の範囲第１項記載のＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099462A JPH01271990A (ja) | 1988-04-22 | 1988-04-22 | Ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099462A JPH01271990A (ja) | 1988-04-22 | 1988-04-22 | Ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01271990A true JPH01271990A (ja) | 1989-10-31 |
Family
ID=14247981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63099462A Pending JPH01271990A (ja) | 1988-04-22 | 1988-04-22 | Ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01271990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259329A (ja) * | 2008-04-16 | 2009-11-05 | Toshiba Corp | 半導体集積回路装置 |
-
1988
- 1988-04-22 JP JP63099462A patent/JPH01271990A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259329A (ja) * | 2008-04-16 | 2009-11-05 | Toshiba Corp | 半導体集積回路装置 |
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