JPH02105384A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPH02105384A
JPH02105384A JP63260047A JP26004788A JPH02105384A JP H02105384 A JPH02105384 A JP H02105384A JP 63260047 A JP63260047 A JP 63260047A JP 26004788 A JP26004788 A JP 26004788A JP H02105384 A JPH02105384 A JP H02105384A
Authority
JP
Japan
Prior art keywords
address
row
latch
column
row address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63260047A
Other languages
English (en)
Inventor
Shinji Sasaki
真司 佐々木
Akiyoshi Wakaya
若谷 彰良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP63260047A priority Critical patent/JPH02105384A/ja
Publication of JPH02105384A publication Critical patent/JPH02105384A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アドレスを分割して入力する半導体記憶装置
に関するものであり、特に連続したデータのアクセスを
高速に行うことのできる半導体記憶装置に関する。
従来の技術 従来の半導体記憶装置としては、メモリセル行列を指定
するアドレスを行方向と列方向とに分割して入力し、デ
ータの入出力を行うものとして、例えば第2図に示すも
のがある。第2図は従来の半導体記憶装置の概略構成を
示すものであり、1はメモリセル行列で、データを格納
するものである。2はアドレスバッファで、メモリセル
行列1の行方向のアドレスである行アドレスとメモリセ
ル行列1の列方向のアドレスである列アドレスとを格納
するためのものである。3は行デコーダで、アドレスバ
ッファ2に格納された行アドレスを入力としメモリセル
行列1の行方向の選択を行うものである。7はラッチで
、行デコーダ3によって選択されたメモリセル行列1の
1行分のデータを格納するものである。6は列デコーダ
で、アドレスバッファ2に格納された列アドレスを入力
としラッチ7の列方向の選択を行うものである。
以上のように構成された従来の半導体記憶装置において
、まず行アドレスを入力することによって行レコーダ3
がメモリ行列1の行方向を選択し、選択された1行分の
データ列をラッチ7に格納し、次に列アドレスを入力し
列レコーダ6がラッチ7の列方向を選択することによっ
て、メモリセル行列1の希望するビットを選択する。こ
のようにすることによって、行アドレスが変化しない間
は行デコーダ3への行アドレスの入力を行わずに、行デ
コーダ6に列アドレスの入力を行い、ラッチ7に列デコ
ーダ6がアクセスするだけでビット選択を行う。
発明が解決しようとする課題 しかしながら上記のような構成では、行デコーダ3に入
力される行アドレスが変化しない時にだけ高速化でき、
行アドレスが1でも変化した時には、再度行デコーダ3
に変化した行アドレスの入力を行いラッチ7に行方向の
データを格納した後に、列デコーダ6に列アドレスの入
力を行い、ラッチ7に対して列デコーダ6がアクセスす
ることによりビットを選択しなければならず、メモリセ
ル行列1での1行以上にわたる接続したデータへのアク
セスを行う時には、高速化の効率が低減するという課題
を有していた。
本発明はこうした点を考えて、連続したデータへのアク
セスを高速に行うことのできる半導体記憶装置を提供す
ることを目的とする。
課題を解決するための手段 本発明は、入力された、メモリセル行列内の行方向のア
ドレスである行アドレスとメモリセル行列内の列方向の
アドレスである列アドレスと列アドレスに付加された行
アドレス変化情報とから成るアドレスを格納しておくア
ドレスバッファと、前記行アドレスを入力としメモリセ
ル行列の行方向を選択する行デコーダと、メモリセル行
列1行分のデータを格納するラッチが少なくとも2つ以
上と、前記行アドレスを入力とし前記行デコーダに対し
前記行アドレスを出力しメモリセル行列とラッチとの間
の転送を行いかつ前記行アドレス変化情報を入力とし前
記ラッチの選択を行いかつ前記行アドレス変化情報によ
って行アドレスの変化が検出された場合に前記行デコー
ダに対し前記行アドレスを出力しメモリセル行列とラッ
チとの間の転送を行いラッチを常に満たしておく機構を
持つラッチ制御手段と、前記列アドレスを入力とし前記
ラッチ制御手段において選択されたラッチの列方向のビ
ット選択を行う列デコーダとを備えた半導体記憶装置で
ある。
作   用 本発明は前記した構成により、メモリセル行列のあるビ
ットを選択する場合にはまず始めに、行アドレスをラッ
チ制御手段に入力することによりラッチ制御手段が行デ
コーダにより行方向のデータ列を選択して、入力された
行アドレス付近の少な(とも2つ以上のデータ列をラッ
チに格納しておく。次に列アドレスを入力し、列アドレ
スに付加された行アドレス変化情報によってラッチ制御
手段はラッチを選択し、列アドレスによって列デコーダ
が選択されたラッチでメモリセル行列のビットの選択を
行う。この時、ラッチ制御手段によって選択されている
ラッチ以外のラッチを常に満たしておくことにより、次
のメモリセル行列のビットの選択時には、行アドレスが
変化しない時はもちろんのこと、変化する大きさがラッ
チの段数の中に納まっている間はアドレスを入力する必
要がなく、行アドレス変化情報を付加した列アドレスを
入力するだけでメモリセル行列のビットの選択を行うこ
七ができる。
実施例 第1図は本発明の一実施例における半導体記憶装置の概
略構成を示すものである。第1図において1はメモリセ
ル行列で、データを格納するものである。2はアドレス
バッファで、メモリセル行列1の行方向のアドレスであ
る行アドレスと、メモリセル行列1の列方向のアドレス
である列アドレスと、列アドレスに付加された前状態の
行アドレスとの変化を示す2ビツトの行アドレス変化情
報とを格納するものである。3は行デコーダで、行アド
レスによってメモリセル行列1の行方向の選択を行うも
のである。4は多段ラッチでメモリセル行列103行分
のデータ列を格納してお(ための3段のラッチで、5は
ラッチ制御手段で行アドレスと行アドレス変化情報によ
って行レコーダ3と多段ラッチ4とを制御し、6は列デ
コーダで列アドレスによってラッチ制御手段5により選
択されたラッチでのビット選択を行うものである。
以上のように構成された本実施例の半導体装置について
、その動作を説明する。まず始めに、行アドレスをラッ
チ制御手段5に入力し、ラッチ制御手段5は行デコーダ
3を制御することによって行方向のデータ列を選択して
、入力された行アドレスとその前後の行アドレスのデー
タ列の合計3つのデータ列を多段ラッチ4に格納してお
く。次に列アドレスを列デコーダ6に入力し、列アドレ
スに付加された行アドレス変化情報によってラッチ制御
手段5が多段ラッチ4のいづれかを選択した後に、列デ
コーダ6は入力されている列アドレスによって多段ラッ
チ4の中で選択されているラッチにおいてビットの選択
を行う。またラッチ制御手段5は、多段ラッチ4でのラ
ッチ選択を行った直後に、多段ラッチ4において選択さ
れているラッチ以外のラッチに、選択されているラッチ
の行アドレスの前後の行アドレスのメモリセル行列1の
データ列を常に満たしておく。このようにラッチを満た
しておくことにより次からのビット選択時には行アドレ
スが変化しない時はもちろんのこと、変化する大きさが
1の時は行アドレスを入力する必要がなく、行アドレス
変化情報を付加した列アドレスを入力するだけでメモリ
セル行列1のビットの選択を行う。
以上のように本実施例によれば列アドレスに行アドレス
変化情報を付加し、多段のラッチ4とこれを制御するた
めのラッチ制御手段5とを設けることにより連続したデ
ータへのアクセスを高速化することができる。
なお、本実施例では多段ラッチ4は3段とし行アドレス
変化情報を2ビツトとしたが、この多段ラッチ4は少な
くとも2段以上であればよく、その際は多段ラッチ4を
選択することのできるビット数の行アドレス変化情報を
列アドレスに付加すればよい。
発明の詳細 な説明したように、本発明によればメモリセル行列内の
連続したデータへのアクセスを行う場合には、行アドレ
スの入力を行わずに行アドレス変化情報を付加した列ア
ドレスの入力を行うだけで可能となり、データへのアク
セスを高速化することができ、その効果は大きい。
【図面の簡単な説明】
第1図は本発明における一実施例の半導体記憶装置の構
成図、第2図は従来の半導体記憶装置の構成図である。 1・・・・・・メモリセル行列、2・・・・・・アドレ
スバッファ、3・・・・・・行デコーダ、4・・・・・
・多段ラッチ、5・・・・・・ラッチ制御手段、6・・
・・・・列デコーダ、7・・・・・・ラッチ。

Claims (1)

    【特許請求の範囲】
  1.  入力された、メモリセル行列内の行方向のアドレスで
    ある行アドレスとメモリセル行列内の列方向のアドレス
    である列アドレスと列アドレスに付加された行アドレス
    変化情報とから成るアドレスを格納しておくアドレスバ
    ッファと、前記行アドレスを入力としメモリセル行列の
    行方向を選択する行デコーダと、メモリセル行列1行分
    のデータを格納するラッチが少なくとも2つ以上と、前
    記行アドレスを入力とし前記行デコーダに対し前記行ア
    ドレスを出力しメモリ行列とラッチとの間の転送を行い
    かつ前記アドレス変化情報を入力とし前記ラッチの選択
    を行いかつ前記行アドレス変化情報によって行アドレス
    の変化が検出された場合に前記行デコーダに対し前記行
    アドレスを出力しメモリセル行列とラッチとの間の転送
    を行いラッチを常に満たしておく機構を持つラッチ制御
    手段と、前記列アドレスを入力とし前記ラッチ制御手段
    において選択されたラッチの列方向のビット選択を行う
    列デコーダとを備えたことを特徴とする半導体記憶装置
JP63260047A 1988-10-14 1988-10-14 半導体記憶装置 Pending JPH02105384A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63260047A JPH02105384A (ja) 1988-10-14 1988-10-14 半導体記憶装置

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JP63260047A JPH02105384A (ja) 1988-10-14 1988-10-14 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH02105384A true JPH02105384A (ja) 1990-04-17

Family

ID=17342564

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Application Number Title Priority Date Filing Date
JP63260047A Pending JPH02105384A (ja) 1988-10-14 1988-10-14 半導体記憶装置

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JP (1) JPH02105384A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112185439A (zh) * 2019-07-03 2021-01-05 爱思开海力士有限公司 存储系统

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112185439A (zh) * 2019-07-03 2021-01-05 爱思开海力士有限公司 存储系统

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