JPS59180870A

JPS59180870A - 半導体記憶装置

Info

Publication number: JPS59180870A
Application number: JP58053594A
Authority: JP
Inventors: Yoshihiro Takemae; 義博竹前
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-03-31
Filing date: 1983-03-31
Publication date: 1984-10-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明は、半導体記憶装置に関し、特に大容量の画像デ
ータ等を関連度で読み書きできるようにした半導体記憶
装置に関する。

（２）技術の背景一般に、画像データを記憶する画像メモリ等においては
、記憶データを順次直列的に読み出して０ＲＴ７”イス
フレイ等に入力すると共に、プロセッサ等によって記憶
データを適宜処理する必要がある。従って、ＯＲＴディ
スプレイ等に入力するためのデータを直列的に読み出す
動作とプロセッサからランダムにアクセスする動作とが
相互に悪影響を与えることなく遂行できることが望まし
い。

（３）従来技術と問題点従来、画像メモリとしては一般的なダイナミックランダ
ムアクセスメモリ等を複数個用い、俵数のメモリから読
み出した画像データを並直列変換回路等を用いてシリア
ルデータに変換しＯＲＴディスプレイ装置等に入力して
画面表示を行なっていた。メモリを複数個用いるのは、
ＯＲＴにおいて、全画面の走査が約３０？？！、？程度
で行なわれるため、この３０２？＋　、？の間に所要ビ
ットのデータを読み出す必要があるからである。例えば
、一般的な１６ビンの２５６　ＫＸ　１ビツトのグイナ
ミ、クランダムアクセスメモリを用い゛た場合には、該
メモリのサイクルタイムは約２００　ｎ！　であり全ビ
ットのデータを読み出すには２００Ｘ２５６　Ｋ＝５１
ｙｙ＋、ｙが必要であり、１個のメモリでは上記要求を
満足できないことがわかる。６４ＫＸ１ビツトのメモリ
を用いた場合には全ビットのデータを読み出すに要する
時間は約１３ｒｎｒ　であり上記要求を満足できるが、
ＣＲＴ表示に１６ｍ８もの時間を必要とするためメモリ
内のデータを処理できる時間が３１ｍｓ−１３ｍｓ＝１
３ｍｓに減少すると共に、１つのメモリ素子に記憶され
る画像データのビット数が少なくなる。２５６にの容量
を有するメモリをニブルモードを使用して１回のアドレ
ス指定により例えば４ビツトずつデータを読み出すこと
にすれば６４にの容量のメモリとほぼ同じ時間で全ワー
ドのデータを読み出すことができるが、この場合にもプ
ロセッサ等からメモリ内のデータを処理できる時間が少
なくなる。また、１Ｍビットのメモリでは上記要求を全
く満足できないことは明らかである。従って、前述のよ
うに従来形の画像メモリとしては複数個のメモＩＪ　−
７子と並直列変換回路等を用いて画像データのｉ団速読
み出し等を行なっていた。

しかしながら、前記従来形においては、複数個のメモリ
素子および並直列変換回路等を用いるから、画像メモリ
装置の構成が複雑になると共に、装置の専有面積が増加
しかつ４１；ｉ格がａくなるという不都合があった。

（４）発明の目的本発明の目的は、前述の従来形における問題点に鑑み、
シリアル読み出しまたは紛き込み機能を有する半導体記
憶装置において、複数のビット線からの読み出しデータ
をシフトレジスタの各段に並列的に転送しまたは該シフ
トレジスタの各段のデータを複数のビット線に並列的に
入力し、該シフトレジスタを介してシリアルにデータの
入出力を行なわしめるという構想に基づき、極めて大容
量の画像データを高速度で入出力できるようにすると共
に、装置の専有面積を少なくしコストを低下させること
にある。

（５）発明の構成そしてこの目的は、本発明によれば、複数のワード線と
複数のビット線との各交差点に配置ぐされたメモリセル
を有し、ワード秤およびビット線を選択して所望のメモ
リセルのデータの読み出しまたは書き込みを行ない得る
ように構成され、且つ複数のビット線からの読み出しデ
ータを並列的に取り込みまたは複数のビット線に並列的
にデータ入力を行なうためのシフトレジスタを設け、該
シフトレジスタを介して選択ワード線に接続された複数
のメモリセルからの読み出しデータのシリアル出力また
は該複数のメモリセルへの書込データのシリアル入力を
も可能にしたことを特故とする半導体記憶装置を提供す
ることによって構成される。

（６）発明の実施例以下、図面により本発明の詳細な説明する。

第１図は、本発明の１実施例に葆わる半導体記憶装置の
概略を示す。同図の装置は、例えば５１２×５１２ビツ
トのメモリセルアレイ１、ワードデコーダ２、コラムデ
コーダ６、入出力ゲート４、等の通常のメモリ装置゛に
設けられている各回路の他に、ビット線の数と同じ段数
を有する、同図の場合は５１２段の、シフトレジスタ５
および各ビット線ＢＬＯ，・・・、ＢＬ５１１と該シフ
トレジスタ５の各段との間に接続されたスイッチング用
トランジスタＱ　・・・Ｔ　　Ｑ５１１を具備する。な
お、メモリｌセルアレイ１の各メモリセルＭＯはビット線ＢＬＯ。

・・・＋”Ｌ５１１と各ワード線ＷＬの間に接続されて
いる。

第１図の記憶装置においては、通常のランダムアクセス
動作は、ワードデコーダ２によって１本のワード線を選
択しかつコラムデコーダ６によって例えば１本のビット
線を選択しこれらのワード線およびビット線の交点にあ
るメモリセルＭＯからデータを読み出し、あるいは該メ
モリセルＭＯにデータ書き込みを行なう。データの書き
込みまたは読み出し動作の切り換えは例えば図示しない
ライトイネーブル信号によって入出力ゲート４の内部回
路を切り換えることによって行なわれる。

データ書き込みの場合には、入力データＤＩＮが入出力
ゲート内の書き込み回路を介して選択されたビット線に
入力される。データ読み出しの場合には、選択されたビ
ット線からの読み出し信号が入出力ゲート４内のセンス
アンプによって増幅されデータ出力り。ＵＴとして取り
出される。

第１図の装置において、シリアル読み出しを行なう場合
には、ワードデコーダ２によりワード線ＷＬを選択し該
ワードｉｗＬに接続された例えば５１２個のメモリセル
ＭＯからのデータを各ピッ）ＭＢＬＯ，・・・、ｎＬ５
Ｎに出力し例えば入出力ゲート回路４内に設けられたセ
ンスアンプによって増幅する。次に、クロックパルス〆
を例えば高レベルにしてトランジスタＱ。、・・・、Ｑ
５ｊ１をオンとし、各ビット線ＢＬＯ，・・・、ＢＬ５
１１　上の増幅された読み出し信号をシフトレジスタ５
の各段に並列的に格納する。そして、クロックパルスゲ
。を低レベルにして各トランジスタＱ。、・・・＋　　
ＱＳｌ１をカットオフにした後、シフトレジスタ５のデ
ータを順次各段に転送しシリアル出力り。ＵＴ（Ｓ）と
して出力する。一方、各ビット線ＢＬＯ，・・・、ＢＬ
５１１上のデータをシフトレジスタ５に並列的に格納し
た後は、各トランジスタＱ。、・・・Ｉ　　ＱＳｌ１を
カットオフ状態にすることにより、該シフトレジスタ５
以外の回路はシフトレジスタ５の動作に関係なく動作可
能となる。

第２図は、第１図の記憶装置の動作を示す波１１図であ
る。同図に示すように、まずシリアル読み出しを行なう
ために入力アドレス信号ＡＤＤとしてローアドレスＲＡ
を入力し、シリアルリード信号ごを高レベルから低レベ
ルに立下げる。これにより、ワードデコーダ２が動作し
て該ローアドレスＲＡに対応するワードｉｗ′Ｌの電位
が高レベルになり、該ワード線ＷＬに接続された５１．
２−個のメモリセルからの読み出しデータがそれぞれ対
応するビット線ＢＬＯ，・・・、ＢＬ５１１上に出力さ
れ増幅される。この時点で、クロックダ、を高レベルに
し各トランジスタＱ　・・・ＩＱ５１１　をオンとしｔ各ビット（ｅｉＡ　Ｂ　Ｌ　Ｏ，・・・、ＢＬ５１１　
からの読み出しデータをシフトレジスタ５に並列的に転
送する。次に、シリアルリードクロックＳＲＯを所定周
期でオンオフさせシフトレジスタ５の各段のデータを順
次シフトしシリアルデータＤＳＲとして出方する。すな
わち、シリアルリードクロック５ＲＯ１の最初の立ち下
がりに応じてシリアルリードデータ５ＲＤＯが出力され
、次にシリアルリードクロックＳＲＯが立ち下がるとシ
リアルリードデータ５ＲＤＩが出力される。このように
して順次シフトレジスタ５からシリアルデータが出力さ
れる。“一方、り四ックダ。が高レベルがら低レベルに
変化した後はシフトレジスタ５が他の回路と切り離され
るため、プルセッサ等から通常のランダムアクセス動作
を行なうことができる。すなわち、アドレス入力ＡＤＤ
に順次ローアドレスＲＡおよびコラムアドレスＯＡを時
分割的に入力すると共に、ローアドレスストローブ信号
ｉおよびコラムアドレスス）０−ブ信号ｉ　をそれぞれ
のアドレスデータＲＡおよびＯＡが入力されている時点
で立ち下げる。これにより、ローアドレスＲＡおよびコ
ラムアドレスＯＡがそれぞれワードデコーダ２およびコ
ラムデコーダ３に入力され、ワード線およびビット線が
選択されてデータの読み書きが行なわれる。なお、シフ
トレジスタ５に格納された５１２ビ、トのデータがすべ
て該シフトレジスタ５から出力された後は、シリアルリ
ード信号ＳＲが再び高レベルにされアドレス入力ＡＤＤ
に次のローアドレスデータＲＡが入力される。そして、
シリアルリード信号ｉが再び低レベルにされて前述と同
様にワード線が選択され、各ビット１ＢＬｏ、・・・、
ＢＩ、５１１　　上にデータが読み出される。

そして、これらのデータは前述と同様にクロックＯｓ　
の制御によりシフトレジスタ５に並列的に転送される。

第６図は、第１図の記憶装置に用いられているシフトレ
ジスタ５の具体的な回路を示す。同図のシフトレジスタ
は、７リツプフロツプＦＦＯ。

ＦＦｉ、ＦＦ２．・・・およびこれら各フリップフロッ
プ間を接続するトランジスタＱＳＯ，ＱＳｌ　、　ＱＳ
２゜Ｑｓ３　・・・等ニヨって構成される。トランジス
タＱＳＯＱＳ２　ＱＳ４　・・・　は反転シリアルリー
ドクロックグー　によって制御され、トランジスタＱＳ
１゜ＲＣＱＳ３・・・はシリアルリードクロック〆ｔｉｔ　　に
よって制御される。トランジスタＱ８１と７リツプフロ
ツプＦＦｉの接続点、トランジスタＱＳ５とフリップフ
ロップＦＦ３との接続点等は前述のゲート用トランジス
タＱ。Ｑｌ　・・・を介して各ビット線ＢＬＯ，ＢＬｊ
、・・・に接線されている。

第６図のシフトレジスタにおいては、シリアルリードク
ロックφ蓼、。および反転シリアルリードクロックダＴ
にが交互にオンオフをくり返すことによりトランジスタ
Ｑ８１　、　ＱＳ３．・・・およびトランジスタＱＳＯ
ＱＳ□Ｑｓ４　　・・・が交互にオンとなり、各７リツ
プフロツプＦＦＯ，ＦＦ１．　　ＦＦ、２．ＦＦ３゜・
・・の順にデータが順次シフトされる。また、クロック
ダ　を高レベルとすることにより、各トランジスタＱ。

Ｑｌ　・・・がオンとなりビット線ＢＬＯ。

ＥＬｌ、・・・からの読み出しデータが各フリップフロ
ップＦＦ１．ＦＦ３．・・・に転送される。すなわち、
第３図のシフトレジスタにおいては、１点銅線で囲んだ
部分が１ビツト分のユニットを構成する。

なお、第３図のシフトレジスタは複数ビットのデータを
並列的にロードレ直列的にシフト可能な回路であればい
かなる回路でも使用可能であり、例えばＣＯＤ等を用い
て構成することも可能である。

第４図は、本発明の他の実施例に係わる半導体記憶装置
を示す。同図の記憶装置においては、第１図の記憶装置
における５１２ビツトのシフトレジスタ５が２個の２５
６ビツトのシフトレジスタ７および８と置き換えられて
いる。シフトレジスタ７の各段の入力にはビット線ＢＬ
ｏ、ＢＩＩ２゜ＢＬ４．・・・ＢＬ５１０　　がトラン
ジスタＱ。Ｑ２Ｑ４　　・・・Ｑ５，２を介して接続さ
れ、他のシフトレジスタ８の各段の入力にはビット線Ｂ
Ｌｉ、ＢＬ３゜・・・ＥＬ５１１がそれぞれトランジス
タＱ１．Ｑ３．・・・。

Ｑ５４．を介して接続されている。そしてこれらの各ト
ランジスタＱＯ，Ｑｌ、　Ｑ２．　Ｑ３．　Ｑ４．　”
’ｌ　Ｑ５１０゜Ｑ５，１は共通のクロック９１８　に
よって制御される。

その他の部分は第１図の記憶装置と同一であり、同一参
照符号が示されている。

第４図の記憶装置においては、各ビット線ＢＬＢＬ１．
ＢＬ２．・・・、ＢＬ５１１上のデータが１ビツトおき
に分割されて各シフトレジスタ７および８に入力される
。したがってシフトレジスタ７および８としてはデータ
の転送速度が第１図のシフトレジスタ５に比べて半分の
ものを使用することが可能になり、ハードウェアのコス
トが低下しかつ信頼性を向上させることができる。

第５図は、本発明のさらに他の実施例に係わる半導体記
憶装置の構成を示す。同図の半導体記憶装置においては
、第１図の記憶装置におけるシフトレジスタ５の代りに
シリアルなデータ入力も可能な５１２ビツトのシフトレ
ジスタ９が用いられている。そして、クロックパルスダ
　によって各トランジスタＱ。・・・ＩＱ５１１をカッ
トオフした状態で、シリアルデータ入力Ｄ１Ｎ（Ｓ）を
シフトレジスタ９にシリアルに入力し、該シフトレジス
タ９の各段にデータがセットされた状態で該トランジス
タＱ。・・・１Ｑ５１１をオンとして各ビット線ＢＬＯ
。

・・・、ＥＬ５１１にデータを転送し選択されたワード
９４ＷＬに接続された５１２個のメモリセルＭＯにデー
タ書き込みを行なうように構成されている。

その他の構成および」１１作は第１図の実１ｒｎ；例に
ついて述べたとおりであるから説明を省略する。

（７）発明の効果上述のように、本発明によれば、＞ｍ択ワード線に接続
された１行分のメモリセルからのデータをシフトレジス
タに転送するのに要する時間は１メモリサイクル、例え
ば２００ｎθでよく、これらシフトレジスタ内のデータ
を順次シリアルに転送して出力することによりＣＲＴデ
ィスプレイ等における表示用のデータが得られる。一方
、シフトレジスタでデータをシリアルに転送している間
は、メモリセルアレイは自由にランダムアクセスが可能
となる。したがって、プロセッサ等からのランダムアク
セス動作はＣＲＴディスプレイ等における表示のための
データ出力動作にほとんど妨げられることなく独立的に
行なうことが可能となる。

また、本発明によれば、従来形の記憶装置のように１ビ
ツトずつアドレス指定をして読み出す場合に比較すると
、シフトレジスタの転送速度が充分早いため例えば１Ｍ
ビットのような大容量メモリにおいてもＣＲＴディスプ
レイ等における表示のために充分に高速度でシリアルデ
ータを得ることができる。また、第４図に示すように、
シフトレジスタを２列あるいは４列等に並列的に設ける
ことにより簡単な構成でシフトレジスタの速度をさらに
上昇させることも可能である。

また、ＯＲＴディスプレイ等における表示のためにデー
タを読み出す場合、従来方式では全メモリセルをｊ帽次
アドレス指定して読み出す必要があるのに対して、本発
明においては、シフトレジスタのデータを１ビツトずつ
転送するだけでよいから、記憶装置が消費する電力を大
幅に軽減することができる。

【図面の簡単な説明】

第１図は、本発明の１実施例に係わる半導体記惚装置の
概略の構成を示すブロック回路図、第２図は第１図の記
憶装置の庁１作を説明するためのタイムチャート、第６
図は第１図の記憶装置に用いロック回路図、そして第４
図および第５図は本発明の他の実施例を示すブロック回
路図である。１：メモリセルアレイ、２：ワードテコーダ、６：コラ
ムデコーダ、４：入出力ゲート、５，７゜８．９：シフ
トレジスタ、ＭＯ：メモリセル、ＷＬ：　　ワード線、
ＢＬＯ，ＢＬｌ、ＢＬ２．ＢＬ３．・・・。ＢＬ５１１：　　ビット線、ＱＯＩ　　Ｑｌｌ　　Ｑ２
．Ｑ３＋　’・・。Ｑ５１１　　”ランジスタ、Ｑ　　＋Ｑ　　　ｔＱＢ２
　　＋８０　　　　８１ＱＳ５＋　・・・：トランジスタ。特許出願人富士通株式会社特許出願代理人弁理士　青　木　　　朗弁理士西舘和之弁理士内田幸男弁理士山口昭之

Claims

【特許請求の範囲】

複数のワード線と複数のビット線との各交差点に配ＩＮ
されたメモリセルを有し、ワード線およびピッ）Ｍを選
択して所望のメモリセルのデータの読み出しまたは書き
込みを行ない得るように構成され、且つ複数のピッ１４
からの読み出しデータを並列的に取り込みまたは複数の
ビット線に並列的にデータ入力を行なうためのシフトレ
ジスタを設け、該シフトレジスタを介して選択ワード線
に接続された複数のメモリセルからの読み出しデータの
シリアル出力または該複数のメモリセルへの書込データ
のシリアル入力をも可能にしたことを特徴とする半導体
記憶装置。