KR920005121B1

KR920005121B1 - 반도체 기억장치

Info

Publication number: KR920005121B1
Application number: KR1019880011975A
Authority: KR
Inventors: 요지 와타나베
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1987-09-16
Filing date: 1988-09-16
Publication date: 1992-06-26
Also published as: KR890005738A; JP2743997B2; JPS6476496A

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 본 발명의 1실시예에 따른 dRAM의 개략구성을 나타낸 도면.

제2도는 제1도에 도시한 dRAM의 동작을 설명하기 위한 타이밍도.

제3도는 제1도에 도시한 실시예에서의 블록디코더의 구성례를 나타낸 도면.

제4도는 제1도에 도시한 실시예에서 직렬억세스의 어드레스방향에 대응되는 방향데이터의 일례를 나타낸 도면.

제5도는 열방향의 고속직렬억세스기능을 갖는 종래의 dRAM의 구성례를 나타낸 도면.

제6도는 제5도에 도시한 종래의 dRAM의 동작을 설명하기 위한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1(1₁,1₂,…1n) : 블록 2(2₁,2₂,…,2n),52 : 행디코더

3(3₁,3₂,…3n),53 : 센스앰프 4(4₁,4₂,…,4n) : 블록디코더

5(5₁,5₂,…,5n) : 열디코더 6 : 연산회로(바이패스/가산)

7 : 연산회로(바이패스/감산) 8,9 : 연산제어회로

10,55 : 입출력버퍼 11 : 행어드레스버퍼

12 : 행어드레스카운터 13 : 열어드레스버퍼

14 : 열어드레스카운터 15 : 제어회로

16 : 하위행어드레스 17 : 상위행어드레스

18 : 열어드레스 21 :

의 하강엣지

22,24,25,26 :

의 상승엣지 23 :

의 하강엣지

27 :

의 상승엣지 31∼34 : 앤드게이트

35 : 오아게이트 51 : 메모리어레이

54 : 쉬프트레지스터 MC : 메모리셀

WL : 워드선 BL : 비트선

[산업상의 이용분야]

본 발명은 고속억세스기능을 갖는 다이나믹형 반도체기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

최근 컴퓨터그래픽이나 패턴인식분야로부터 가정용 텔레비젼수상기, VTR에 이르기까지 화상신호를 디지탈방식으로 처리하는 기술이 급속히 진전됨에 따라 화상정보를 격납하는 화상용메모리 IC에 대해서는 점점더 고속의 억세스기능이 요구되고 있다.

다이나믹 RAM(이하, dRAM이라 칭함)에 있어서는 종래 고속억세스기능을 갖춘 것으로서 페이지모드와 스태틱 열모드 및 니블모드 등이 알려져 있는데, 이에 더하여 최근에는 고속의 직렬억세스기능을 갖는 dRAM이 발표되고 있다. 이러한 최근에 발표된 dRAM은 메모리어레이와 외부입출력버퍼의 사이에 신호의 병렬/직렬변환을 행하는 쉬프트레지스터가 설치되어 직렬데이터의 입출력이 아주 짧은 싸이클에서 가능하도록 되어 있다.

제5도는 상기한 바와 같은 직렬억세스가 가능한 dRAM의 개략구성도이고, 제6도는 제5도에 도시한 dRAM의 동작파형도인 바, 이 dRAM은 메모리셀(MC)이 매트릭스형태로 배열됨과 더불어 서로 직교하는 워드선(WL)과 비트선(BL)이 배치되어 구성된 메모리어레이(51)와 행디코더(52), 센스엠프(53) 및 데이터 입출력버퍼(55)로 구성되어 있고, 상기 센스앰프(53)와 입출력버퍼(55)의 사이에는 쉬프트레지스터(54)가 설치되어 있다. 이와 같이 구성된 dRAM의 직렬억세스기능을 간단히 설명하면,

(행어드레스 스트로브신호)의 하강엣지에 따라 행어드레스가 입력되어 이 행어드레스에 대응되는 워드선이 선택되고, 그후 센스앰프(53)가 활성화된다.

이에 따라 선택된 행의 메모리셀정보가 센스앰프(53)에 래치된 다음, 이 센스엠프(53)의 정보가 쉬프트레지스터(54)에 전송되고 출력클럭에 동기되어 그 데이터(메모리셀정보)가 직렬로 독출된다. 이와 같은 동작에 의해 1행문(1行文)의 데이터가 쉬프트레지스터(54)의 동작속도에 의해 결정되는 고속싸이클로 직렬로 출력되게 된다.

그러나, 상기한 회로구성에서는 다음과 같은 문제점이 있었다.

즉, 일반적으로 그래픽디스플레이나 패턴인식 등에 이용되는 화상용메모리에는 어드레스평면상에서 열방향만의 고속억세스기능 뿐 아니라 행방향이나 사선방향의 고속억세스기능이 요구되는데, 종래의 구성에서는 행방향에 대해서 워드선의 전위상승, 비트선센스재기록, 워드선의 전위하강, 비트선프리차지 등 일련의 회로동작이 필요하게 되어 상기한 고속억세스 기능에 대한 요구를 충족시킬 수가 없었다.

이상 설명한 바와 같이, 종래의 dRAM에서의 고속직렬억세스기능은 메모리어드레스평면상에서 열방향만의 고속억세스 외에는 불가능하다는 문제가 있었다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 메모리어드레스평면상에서 상하·좌우 및 사선방향의 어느 쪽으로도 고속억세스가 가능한 dRAM을 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명에 따른 dRAM에서는 메모리셀어레이가 복수개의 블록으로 분할되는데, 이들 복수개의 메모리블록은 예컨대 하위행어드레스(즉, 최하위로부터 m비트까지)에 의해 선택되는 2^m개로 구성되고, 논리어드레스평면상에서 서로 인접하는 행어드레스에 의해 선택되는 워드선은 서로 다른 블록에 배열, 설치되게 된다. 그리고, 논리어드레스 i행내의 메모리셀을 억세스하는 경우에는 동시에 i±1, i±2,…,i±j행(j＜m)의 워드선의 전위를 상승시키고, 또 그들 워드선에 속하는 블록의 센스앰프도 활성화시켜 그에 따라 선택된 메모리셀의 정보를 센스앰프내에 래치시켜 두게 된다.

작용

상기와 같은 본 발명에 따르면, 논리어드레스평면상에서 임의의 행어드레스가 선택된 때에 항상 그 선택된 행어드레스에 인접한 전후의 행어드레스의 데이터가 그 즉시 억세스가능한 상태, 즉 워드선의 전위가 상승하여 센스앰프가 활성화된 상태로 되어 있기 때문에, 열방향 뿐만 아니라 행방향 및 사선방향으로도 고속의 직렬억세스가 가능하게 된다.

[실시예)]

이하, 본 발명의 실시예에 대해 상세히 설명한다.

제1도는 본 발명의 1실시예에 따른 다방향 고속직렬억세스기능을 갖는 dRAM의 개략적인 구성을 도시한 것이다. dRAM은 일반적으로 복수개의 메모리셀이 매트릭스형태로 배열되고, 행어드레스에 의해 선택되는 워드선(WL)의 전위를 상승시켜 그 워드선에 접속된 모든 메모리셀의 정보를 각 비트선(BL)으로 독출한 후, 독출된 각각의 정보를 센스앰프에서 증폭·래치시켜 열어드레스의 지정에 따라 정보를 출력하도록구성된다.

상기와 같은 기본구성에 대하여, 본 실시예에서는 메모리셀어레이가 비트선방향으로 행어드레스의 하위정보(1; 1₁,1₂,…,1n)으로 분할되고, 각 메모리블록에는 각각 행디코더(2; 2₁,2₂,…,2n)와 센스앰프 (3; 3₁,3₂,…,3n) 및 열디코더(5; 5₁,5₂,…,5n)가 설치되어 있으며, 상기 각 블록(1)은 하위행어드레스(16; 즉 논리어드례스평면에서 행어드레스의 LSB로부터 m비트까지의 정보)를 근거로 후술할 블록디코더(4; 4₁,4₂,…4n)에 의해 활성화된다.

나머지 상위행어드레스(17)는 행디코더(2)로 입력되고, 그에 따라 워드선이 선택되게 된다. 다만, 첫번째의 블록(1₁; 하위행어드레스(16)가 모두 "0"으로 선택된다)과 n번째의 블록(1n; 하위행어드레스(16)가 모두 "1"로 선택된다)에 대해서는 행디코더(2₁,2n)와 행어드레스버스의 사이에 각각 연산회로(6,7)가 설치되어 있는데, 이때 상기 연산회로(6)는 어드레스버스의 정보를 그대로 바이패스시키는 기능과 그 어드례스버스의 정보에 1을 더하여 출력하는 기능을 갖고 있고, 이들 기능은 연산제어회로(8)에 의해 전환제어된다.

구체적으로는, 하위행어드레스(16)가 n번째의 블록(1n)을 선택하는 정보(1,1,1)와 일치하고 있는 경우에 가산기능이 선택되고, 그 이외의 경우에는 바이패스기능이 선택된다. 즉, 1을 가산하는 기능은 n번쩨의 블록(1n)이 선택되어 활성화된 때에, 그와 동시에 첫번째의 블록(1₁)에서 +1어드레스에 해당되는 워드선의 전위를 상승시키기 위한 기능이다.

좀 더 상세히 설명하면, 각 워드선에는 예컨대 표 1에 나타낸 바와 같이 5비트의 상위행어드레스와 3비트의 하위행어드레스로 이루어진 8비트의 행어드레스가 할당되는데,

[표 1]

이미 언급한 바와 같이 본 실시예에서는 현재 선택되어 있는 워드선 뿐만 아니라 그 전후의 어드레스가 할당되어 있는 워드선도 동시에 선택할 필요가 있다. 따라서, 예컨대 현재의 어드레스정보가 첫번째 메모리어레이(블록 1₁)의 2행째(00001/000)를 선택하는 상태로 되어 있는 경우에는 동시에 그 전후의 워드선, 즉 n번째 메모리어레이(블록 1n)의 1행째(00000/111)와 두번째 메모리어레이(블록 1₂)의 2행째(00001/001)를 선택상태로 한다.

이때, 어드레스정보는 하위행어드레스(16)가 (000)으로 되어 있고 상위행어드레스(17)가 (00001)로 되어 있으며, 이들 어드레스정보가 각 블록에 공통으로 입력되고 있다. 따라서, 첫번째 메모리어레이의 연산회로(6)는 상위행어드레스(00001)를 그대로 행디코더(2₁)에 입력하면 되기 때문에 바이패스동작을 실행하게 되는 한편, n번째의 메모리어레이에서는 후술할 연산회로(7)에 의해 상위행어드레스의 정보(00001)에서 1을 감산한 정보(00000)가 행디코더(2n)에 공급되게 된다.

반대로, 현재의 어드레스정보가 n번째 메모리어레이(1n)의 1행째를 선택하는 상태(00000/111)로 되어 있는 경우에는 동시에 선택하는 워드선이(00000/110) 및 (00001/000)으로 되기 때문에, 연산회로(7)는 상위행어드레스의 정보(00000)를 그대로 바이패스시키는 한편 연산회로(6)는 상위행어드레스의 정보(00000)에 1을 더하여(00001)을 행디코더(2₁)에 공급한다. 즉, 연산회로(7)는 바이패스기능과 1을 감산하는 기능을 갖고 있는 것으로, 이들 기능은 연산제어회로(9)에 의해 제어된다. 여기서, 감산기능은 하위행어드레스(16)가 첫번째의 블록(1₁)을 선택하는 정보(0,0,0)인 경우에 선택되고, 그 이외의 경우에는 바이패스기능이 선택된다. 이러한 연산기능은 첫번째의 블록(1₁)이 선택된 때에, 동시에 n번째의 블록(1n)에서 -1어드레스에 해당되는 워드선의 전위를 상승시키기 위한 것이다. 그러나, 블록(1₂∼1_n-1)에서는 상기한 바와 같은 상위행어드레스정보의 교환을 행할 필요가 없으므로, 연산회로(6,7)에 의한 가감처리를 하지 않고 상위행어드레스(17)의 정보를 직접 행디코더(2₂∼2_n-1)에 입력하게 된다. 또한, 하위행어드레스(16)의 정보교환은 후술할 블록디코더(4)에 의해 실행되게 된다.

한편, 상기 행어드레스(16,17)는 외부단자로부터 입력되는 어드레스신호를 행어드레스버퍼(11)가 초기값으로서 받아들이고, 이것을 제어회로(15)로부터의 직렬억세스제어신호에 의해 행어드레스카운터(12)가 카운트업 또는 카운트다운함으로써 얻어진다. 마찬가지로 열어드레스(18)는 외부단자로부터 입력되는 어드레스신호를 열어드레스버퍼(13)가 초기값으로서 받아들이고, 이것을 제어회로(15)로부터의 직렬억세스제어신호에 의해 열어드레스카운터(14)가 카운트업 또는 카운트다운함으로써 얻어진다. 여기서, 도면참조부호 10은 입출력버퍼를 나타낸다.

블록디코더(4)는 하위행어드레스(16)가 그 블록의 선택어드레스인 경우 및 선택어드레스 ±1인 경우에 블록활성화신호를 출력하는 기능을 갖고 있는 바, 여기서 블록(1₁)은 블록(1n)에서 보면 블록선택어드레스 +1의 관계에 있다. 또 블록디코더(4)는 일단 블록활성화신호를 출력한 다음 하위행어드레스(16)가 그 블록의 선택어드레스로부터 ±3만큼 떨어질 때까지는 블록활성화신호를 유지하도록 되어 있다.

구체적으로, 하위행어드레스(16)를 3비트(m=3)로 한 경우의 블록디코더(4)의 회로구성례를 하위행어드레스(16)가 (0,0,0)에서 선택되는 첫번째의 블록에 대해 제3도에 도시하였는 바, 제3도에서 앤드게이트(32,33)는 하위행어드레스(16; 3비트의 상보신호로 이루어짐)가 그 블록의 선택어드레스인 경우 및 선택어드레스 ±1인 경우를 검출하는 회로를 구성하고 있다. 즉, 이를 앤드게이트(32, 33)에 의해 (A_0R, A_1R, A_2R)=(0,0,0),(1,0,0),(1,1,1)을 검출하게 된다. 또한 앤드게이트(31,34)는 일단 블록활성화신호가 출력되고 오아게이트(35)의 출력이 "H"레벨로 된 다음 하위행어드레스(16)의 정보가 그 블록의 선택어드레스로부터 ±2 떨어진 곳까지, 즉(A_0R, A_1R, A_2R)=(0,1,0),(0,1,1)에서도 출력의 "H"레벨을 유지하기 위한 회로이다.

제2도는 상기와 같이 구성된 dRAM에서의 직렬억세스동작의 구체예를 설명하기 위한 타이밍챠트로서, 먼저 통상의 dRAM과 마찬가지로

(행어드레스 스트로브신호)의 하강엣지(21)에서 외부행어드레스를 받아들이고, 행어드레스버퍼(11)에서 상보신호를 생성하여 이것을 행어드레스카운터(l2)로 전송해서 래치시키며, 이 카운터(12)의 출력정보[상위행어드레스(17), 하위행어드레스(16)]에 의해 워드선(WL)의 전위를 상승시키게 된다. 지금, 입력된 하위행어드레스(16)가 (0,0,0)인 경우, 즉 첫번째 블록(1₁)의 선택어드레스인 경우, 블록디코더(4)에 의해 블록(1₁,1₂) 및 블록(1n)이 동시에 활성화되고, 이를 3블록에서 상위행어드레스(17)에 의해 선택되는 워드선의 전위를 상승시킨다. 이 경우, 상기한 바와 같이 블록(1n)에서는 연산회로(7)가 감산기로서 기능하여 상위행어드레스(17)의 정보-1로서 선택되는 워드선의 전위가 상승하게 되고, 워드선의 전위가 상승한 시점에서 이들 3블록의 센스앰프(3)가 동시에 활성화된다. 다음에

(열어드레스 스트로브신호)의 하강엣지에서 열어드레스를 받아들이고, 열어드레스버퍼813)에서 상보신호가 생성되어 이것이 열어드레스카운터(14)로 전송되어 래치된다. 이어 열어드레스카운터(14)의 출력(18)은 열어드레스버퍼를 매개하여 열디코더(5)로 전송되고, 그에 따라 열선택이 행해져 독출된 데이터가 I/O버퍼(10)에 래치된 다음 블록(1₁)의 데이터만이 출력단자(Dout)로 출력된다.

이 시점에서, 억세스된 어드레스에서 볼 때 논리어드레스평면상에서 인접한 두개의 행을 포함하는 3개의 워드선에 접속되어 있는 메모리셀이 모두 억세스가능한 상태, 즉 센스앰프가 활성화되어 어느 때라도 독출 또는 기록이 가능한 상태로 되어 있다.

다음에 직렬억세스이네이블신호(

)를 "L"레벨로 하고,

를 동기신호로 하여 직렬억세스동작시키는경우를 설명한다.

우선

의 상승엣지(22)에서 다음에 억세스할 방향데이터를 받아들이는 바, 이 방향데이터는 예컨대 3개의 어드레스핀을 이용하여 제4도에 도시한 바와 같이 3비트의 정보로서 입력된다.

[표 2]

예컨대, 표 2에 나타낸 바와 같이 첫번째 메모리어레이(1₁)의 2행째 워드선(00001/000)에 접속된 y번째의 메모리셀을를 현재 억세스하고 있는 것으로 하면, 다음에 억세스할 메모리셀이 2번째 메모리어레이(1₂)의 2행째 워드선(00001/001)에 접속된 y+1번째의 메모리셀인 경우에는 제4도에 도시한 바와 같이 어드레스핀의 정보를 (111)로 설정해 두고, 현재의 싸이클이 종료되었을 때(즉,

의 상승엣지(22)에서) 그 정보를 받아들여 행어드레스카운터(12) 및 열어드레스카운터(14)의 내용을 모두 1씩 카운트업한다.

또한, 그 다음의 싸이클에서(행,열)=(00001/001,y)를 억세스할 경우에는

의 상승엣지(24)에서 어드레스핀정보를(001)로 설정하고, 열어드레스카운터(14)의 내용을 1만큼 카운트다운한다. 이하, 마찬가지로 각 싸이클의 종료시(

의 상승시)에 다음의 억세스를 실행할 메모리셀의 현재 어드레스에 대한 상대적인 위치를 지정하는 방향데이터를 입력함으로써, 임의의 방향으로 연속적인 억세스가 가능하게 된다.

이때, 행방향의 쉬프트가 있는 경우에는 새로운 블록의 활성화(워드선의 전위상승, 센스앰프의 활성화)나 이미 활성화된 블록의 리셋트프리차지가 일어나게 된다. 구체적으로는, 예컨대 제2도에 도시한 바와 같이

의 상승엣지(22)에서 행방향 +1로서 블록(1₂)을 억세스하도록 하는 경우, 그 시점에서 인접블륵(1₃)이 활성화된다. 이와 동시에 I/O버퍼(10)내의 데이터도 바뀌게 되어, 다음의

하강엣지(23)에서 블록(1₂)의 데이터가 출력된다. 제2도는 이하, 블록이 2→3→4→3→2→1로 되도록 행어드레스를 변화시켜 직렬억세스를 행한 경우를 나타내고 있다. 또한, 열어드레스에 관해서도 마찬가지로 임의의 방향으로 동시에 데이터를 바꿀 수 있다.

상기한 바와 같이, 본 실시예에서는 항상 다음의 싸이클에서 억세스될 가능성이 있는 블록을 1싸이클 이상 전에 활성화시켜 둠으로써 임의의 방향으로 고속의 직렬억세스가 가능하게 된다. 단, dRAM에서는 센스앰프가 활성화되고나서 셀데이터의 재기록이 완료될때까지, 더욱이 워드선을 상승시켜 비트선을 프리차지시킬 때까지 상당한 시간을 필요로 하기 때문에, 행어드레스의 쌍방향스캔을 실현하기 위해서는 일단 활성화된 블록의 프리차지동작을 어느 타이밍에서 기동시키는지가 중요하다. 본 실시예의 경우, 일단 활성화된 블록은 억세스블록이 자신으로부터 3블록 떨어진 시점에서 프리차지동작에 들어가도록 되어 있다. 예컨대, 제2도에서 블록(1₁)은 블록(1₄)의 억세스신호를 받아

의 상승엣지(25)에서 프리차지동작에 들어간다. 그 결과, 같은 블록이 프리차지를 개시하여 재활성화되기까지에는 최소한

2싸이클분의 시간, 즉

의 상승엣지(26)까지의 시간이 걸리게 되어 프리차지동작은 충분히 완료될 수가 있다. 그리고, 본 실시예에서는 제2도에서 분명히 알 수 있는 바와 같이 메모리셀어레이를 최저 6분할함으로써, 종래의 dRAM에서의

싸이클타임의 1/4싸이클에서 행방향을 포함한 임의 방향의 직렬억세스가 가능하게 된다.

이상에서는 독출동작에 대해서 설명하였지만, 기록동작에 대해서도 마찬가지로 고속의 직렬억세스가 가능하다.

또한 본 발명은 상기 실시예에만 한정되는 것이 아니고, 예컨대 상기 실시예에서는

핀을 직렬억세스의 동기클럭용으로서 이용하였지만, 패키지의 핀수에 여유가 있는 경우에는 전용핀을 이용하여도 좋다. 어드레스쉬프트신호도 어드레스핀으로부터의 입력에 한정되지 않고 전용핀을 이용하여도 좋다. 또 상기 실시예에서는 어드레스쉬프트신호를 직렬억세스동기클럭인

의 상승시에 받아들였지만, 억세스타임에 여유가 있는 경우에는 데이터출력(Dout)의 트리거와 마찬가지로

의 하강엣지에서 받아들여도 좋다. 또한, 상기 실시예는 열어드레스방향에 대해서도 1비트만 쉬프트시켰지만, 열어드레스카운터를 변경시키거나 혹은 열어드레스를 매회 외부에서 받아들임으로써 동일 행내에서 임의의 열을 선택하도록 할 수도 있다. 그리고 열방향에 쉬프트레지스터를 설치함으로써 열방향에 대해서 보다 더 고속의 직렬억세스를 할 수도 있다. 행방향에 대해서도 블록의 분할을 많이 하여 동시에 활성화되는 블록의 수를 늘림으로써, 또 일단 활성화된블록의 활성화상태를 유지하는 시간, 즉 프리차지를 기다리는 선택블록과의 거리를 크게 함으로써 한층 더 고속화를 꾀할 수 있다.

그 외에도 본 발명은 그 요지를 벗어나지 않는 범위에서 다양하게 변형시켜 실시할 수 있다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 따르면, 논리어드레스평면상에서 인접한 행어드레스에 의해 선택되는 워드선을 서로 다른 메모리셀어레이블록으로 나누고, 하나의 워드선을 선택할 때 그와 동시에 논리어드레스평면상에서 상기 선택워드선에 인접하는 전후의 워드선의 전위를 상승시킴과 더불어 센스앰프가 활성화되도록 구성함으로써, 열방향 뿐만 아니라 행방향의 고속직렬억세스가 가능한 dRAM을 실현할 수가 있다.

Claims

매트릭스형태로 배열된 복수개의 다이나믹형 메모리셀과, 이들 메모리셀과 정보를 주고 받도록 각각 센스앰프에 접속된 복수개의 비트선 및, 이들 비트선과 교차하도록 배치되어 메모리셀을 선택하는 복수개의 워드선을 갖춘 반도체기억장치에 있어서, 상기 복수의 메모리셀은 논리어드레스평면상에서 서로 인접하는 행어드레스에 의해 선택되는 워드선이 서로 다른 블록에 배치되도록 하위행어드레스(16)에 의해 선택되는 복수의 블록(1₁,1₂,…,1n)으로 분할되면서 각 블록마다 상위행어드레스(17)에 의해 워드선을 선택하는 행디코더(2)와 비트선센스앰프(3)를 갖추도륵 구성되어, 1개의 워드선상의 메모리셀을 억세스할 때 그와 동시에 인접하는 행어드레스에 의해 선택되는 복수개의 워드선의 전위를 상승시킴과 더불어 이들 워드선이 속하는 불록의 센스앰프를 활성화시키도록 된 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 행어드레스가 외부단자로부터 입력되는 어드레스신호를 초기값으로서 받아들이면서 직렬억세스제어신호에 따라 그 어드레스신호를 카운트업 또는 카운트다운하는 행어드레스카운터(12)에 의해 출력되는 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 복수의 블록(1₁,1₂,…,1n)중 상기 하위행어드레스(16)의 LSB로부터 복수번째까지의 어드레스에 의해 선택되는 블록이 상기 상위행어드레스(17)의 버스와 상기 행디코더(2)의 사이에서 바이패스회로 또는 1가산회로로서 기능하는 연산회로(6)를 갖추고 있는 것을 특징으로 하는 반도체기억창치.
제1항에 있어서, 상기 복수의 불록(1₁,1₂,…,1n)중 상기 하위행어드레스(16)의 MSB로부터 복수번째까지의 어드레스에 의해 선택되는 블록이 상기 상위행어드레스(17)의 버스와 상기 행디코더(2)의 사이에서 바이패스회로 또는 1감산회로로서 기능하는 연산회로(7)를 갖추고 있는 것을 특징으로 하는 반도체기억창치.
제1항에 있어서, 상기 하위행어드레스(16)의 정보를 근거로 블록을 활성화시키는 블록디코더(14)가 블록이 활성화되기 전과 일단 활성화된 후에 그 디코드기능이 변화되도륵 된 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 열어드레스가 외부단자로부터 초기값을 받아들이는 열어드레스카운터(14)의 출력인 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 외부단자로부터 입력되는 복수 비트의 어드레스데이터가 행어드레스카운터(12) 및 열어드레스카운터(14)에 의해 직렬억세스의 방향데이터로서 카운트업 또는 카운트다운되는 것을 특징으로하는 반도체기억장치.
제7항에 있어서, 상기 직렬억세스의 제어신호가 열어드레스 스트로브신호(
)의 상승시에 생성되는 것을 특징으로 하는 반도체기억장치.