KR950007834B1 - 반도체 기억장치 - Google Patents

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KR950007834B1
KR950007834B1 KR1019890005087A KR890005087A KR950007834B1 KR 950007834 B1 KR950007834 B1 KR 950007834B1 KR 1019890005087 A KR1019890005087 A KR 1019890005087A KR 890005087 A KR890005087 A KR 890005087A KR 950007834 B1 KR950007834 B1 KR 950007834B1
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유키히토 오와키
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명의 1실시예에 따른 반도체 기억장치의 요부구성을 나타낸 회로도.
제2도는 제1도에 도시된 A, B계열 어드레스 제어회로의 회로도.
제3도는 열어드레스 디코더의 등가회로도.
제4도는 직렬독출사이클을 설명하는 타이밍도.
제5도는 기록제어회로의 회로도.
제6도는 직렬기록사이클을 설명하는 타이밍도.
제7도는 기록제어회로의 다른 실시예를 나타낸 도면.
제8도는 억세스사이클의 다른 예를 나타낸 타이밍도.
제9도는 종래의 반도체 기억장치에서의 동작모드를 설명하는 도면.
제10도는 종래의 반도체 기억장치가 이용된 컴퓨터시스템을 설명하는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11,12: 메모리뱅크 21,22: 비트선 감지증폭기
31,32: 입출력선 41,42: 전송게이트
51(S1∼S4), 52(S1'-S4') : 데이터증폭기
61,62: 독출용 게이트 7(L1∼L2) : 출력부 데이터 랫치회로
8 : 출력부 시프트 레지스터 9 : 데이터 출력버퍼
10 : 데이터 입력버퍼 111,112: 입력부 시프트 레지스터
121, 122: 기록용 게이트
131(L1'A∼L4'A), 132(L1'B∼L4'B) : 입력부 데이터 랫치회로
14 : /CAS사이클 카운터 15 : A, B계열 어드레스 제어회로
16 : 어드레스 버퍼 171,172: 열어드레스 디코더
[산업상의 이용분야]
본 발명의 반도체 기억장치에 관한 것으로서, 특히 다이나믹 RAM에서의 고속억세스에 관한 것이다.
[종래의 기술과 그 문제점]
종래의 반도체 기억장치 (예컨대 dRAM)의 고속억세스를 실현하는 수법으로서 니블 모드(nibble mode)라던지 페이지 모드(page mode), 스태틱 컬럼 모드(static column mode) 등이 제안되어 있는 바, (1)니블모드는 열어드레스와 행어드레스의 선택에 의해 4비트의 데이터를 4비트의 내부시프트 레지스터에 입력시켜둔 다음, 외부에서 입력되는 열어드레스 스트로브신호와 동기한 클럭에 의해 시프트시켜서 출력버퍼로 데이터를 전송하여 연속적으로 4비트의 직렬데이터를 출력하는 수법이고, (2)페이지 모드는 4K dRAM시대부터 사용되고 있는 모드로서, 통상 동작타이밍에서 최초의 데이터를 억세스한 다음에는 열어드레스 스트로브신호에 동기해서 취입한 임의의 열어드레스에 대응하는 동일행(行)의 열어드레스를 억세스하는 수법이며, (3)스태틱 컬럼 모드는 페이지 모드와 동일하게 통상 동작타이밍에서 최초의 데이터를 억세스한 다음 스태틱RAM(SRAM)과 동일하게 어드레스 입력단자에 입력된 어드레스에 대응하는 열어드레스를 칩선택신호(/CS)에 동기해서 억세스하는 수법이다.
제9도(a), (b), (c)는 상기한 각 억세스 모드의 동작타이밍 파형을 나타낸 도면으로, 이에 대해서는 각 반도체 제조회사의 기술자료, 예컨대 집적회로 기술자료 일본국 도시바 MOS메모리 제8판에 상세히 설명되어 있고, 상기 고속억세스기능은 현재 256K dRAM, 1M dRAM 등에서 유력하게 이용되고 있는 것이지만, 이들 dRAM을 고속캐시메모리가 장착된 전자식 계산기의 주메모리로서 사용하는 경우에는 다음과 같은 문제점을 갖게 된다.
먼저, 제10도를 참조해서 고속캐시메모리가 장착된 전자식 계산기에서 주메모리와 캐시메모리 및 CPU사이에서의 데이터전송에 대해 설명한다.
CPU로 부터 캐시메모리에 있는 어드레스를 억세스해서 데이터를 요구하게 되는데, 그 어드레스의 데이터가 캐시메모리에 존재하는 경우[적중(hit)된 경우]에는 캐시메모리로부터 데이터버스로 데이터를 전송하는 반면, 그 어드레스의 데이터가 캐시메모리에 존재하지 않는 경우(적중되지 않은 경우)에는 비적중(miss-hit)신호를 캐시메모리로 부터 제어회로가 받아들이고, 제어회로는 게이트를 열어 주메모리를 억세스해서 주메모리로부터 데이터버스로 데이터를 전송한다. 이때, 이 데이터를 CPU에서 받아들임과 동시에 캐시메모리에 입력한다.
여기서, 이러한 전자식 계산기의 성능을 향상시키기 위해서는 다음과 같은 2가지 조건이 필요하게 된다. 즉, (1)비적중율을 감소시킬 것, (2)비적중시의 주메모리로의 억세스시간을 단축시킬 것등이다.
그러나, 상기 (1)의 조건을 달성하기 위해서는 CPU로 부터 억세스하는 어드레스는 연속하는 것이 많기 때문에 비적중된 어드레스 뿐만 아니라 그 어드레스에 연속하는 어드레스의 데이터도 주메모리로부터 캐시 메모리로 읽어들이는 것이 유효하다. 단, 이 연속하는 어드레스의 데이터를 몇비트분정도 읽어들이면 가장 효율이 좋은가 하는 것은 캐시메모리의 용량에 크게 의존하게 되는 바, 캐시메모리의 용량 이 작은 시스템에서는 이 비트수가 적은 쪽이 적중율이 높은 반면, 캐시메모리의 용량이 큰 시스템에서는 캐시메모리의 이체(移替)가 적기 때문에 비트수가 많은 쪽이 적중율이 높아지게 된다. 예컨대, 64K바이트(byte)의 캐시메모리에서 데이터버스가 32비트인 경우에는 1비트로부터 2비트(1라인으로부터 2라인이라고 통칭한다)분, 256k바이트인 경우에는 4비트로 부터 8비트분을 취입하는 시스템이 많다. 여기서, 이 비트수는 캐시메모리의 용량이 해마다 커지고 현상황에서는 그에 따라 증대되어 간다고 생각할 수 있다. 따라서, 주메모리에는 시스템에 맞게 임의의 비트수를 고속으로 직렬억세스하는 기능이 요구되고 있다.
또, 상기 (2)의 조건을 달성하기 위해서는 상기 특정수의 비트로 직렬억세스한 다음에도 다른 임의로 열 어드레스로 고속으코 억세스하는 기능이 요구되고 있다.
그런데, 상기 페이지 모드와 스태틱 컬럼 모드에서는 열어드레스를 읽어들여 검출한 다음 칩내의 데이터를 증폭하여 출력버퍼로 전송하는 시간이 필요하게 되므로, 상기 (1)의 조건을 해결할 목적으로 복수비트를 직렬로 전송하는 경우에 고속성이 회생되게 되고, 또 상기 니블 모브에서는 캐시메모리의 용량의 크기에 따라 주메모리로부터 캐시메모리로 전송하는 최적 비트수가 변화할 때마다 유연하게 대응할 수 없게 된다. 즉, 4비트를 출력한 후, 다음의 4비트의 선두어드레스를 지정하는 어드레스를 취입하는 시간이 필요하게 되고, 이 어드레스를 취입하여 출력하기까지의 기간동안에는 어드레스의 검출 및 데이터의 레지스터로의 전송까지의 시간이 필요하게 된다.
[발명의 목적]
본 발명은 상기한 바와 같은 종래 기술상의 문제점을 해결하기 위괘 발명된 것으로, 캐시메모리와의 사이에서 데이터를 효율적이면서 고속으로 전송할 수 있는 고속억세스모드를 갖춘 반도체 기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 기억장치는. 복수의 부분으로 세분되고, 각각 제1및 제2메모리뱅크를 구성하며 미리 선택된 수의 메모리셀을 각각 갖춘 복수의 소부분을 포함하는 제1 및 제2부분을 포함하고 있는 메모리셀 어레이와, 상기 제1메모리뱅크에 접속된 제1열디로더에 연결된 상기 제1메모리뱅크용의 제1어드레스 버스부, 상기 제2메모리뱅크에 접속된 제2열디로더에 연결된 상기 제2메모리뱅크용의 제2어드레스 버스부, 상기 제1메모리뱅크와 연결되고 상기 제1메모리뱅크내의 각 소부분의 각 메모리셀에 접속된 제1데이터 전송선, 상기 제2메모리뱅크와 연결되고 스위칭 게이트를 매개해서 상기 제2메모리뱅크내의 각 소부분의 각 메모리셀에 접속된 제2데이터 전송선 및, 상기 제1 및 제2어드레스 버스부에 접속되어 어드레스신호에 응답하여 상기 제1 및 제2메모리뱅크를 지정하는 억세스 제어수단을 구비하고, 상기 제1 및 제2어드레스 버스부와 상기 제1 및 제2열디코더는 작용적으로 독립되어 있으며, 상기 데이터 전송선은, 독출데이터 래치에 연결되어 데이터비트를 수신하여 입력클럭과 관련된 내부클럭에 따라 데이터 출력버퍼로 전송하고, 상기 억세스 제어수단은, 상기 제1메모리뱅크가 억세스되고 있는동안 상기 메모리뱅크의 상기 소부분을 지정하는 제2어드레스신호를 선인출(prefetch)하여 그안에 저장하는 어드세스 데이터 저장수단을 포함하고 있는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 종래의 니블 모드에서 필요했던 시프트 레지스터의 비트수(M비트)의 데이터를 출력한 후 다음 M비트의 선두어드레스를 지정하는 어드레스를 취입하는 시간을 단축할 수가 있고, 또 임의의 열어드레스를 선두어드레스로 해서 1비트로부터 1행(行)에 접속되어 있는 열(列)수의 비트수범위에서 임의의 비트수를 직렬로 시프트 레지스터의 동작속도와 동등한 고속사이클로 출력할 수 있게 된다. 또, 예컨대 2계열의 메모리뱅크를 이용하는 경우에는 M비트의 2배(2M비트)단위로 출력(입력)한 후에는 다음의 2M비트의 선두어드레스를 동일 열 어드레스의 범위에서 임의로 선택할 수 있게 된다.
[실시예]
이하, 본 발명에 따른 반도체 기억장치에 대해 예시도면을 참조해서 상세히 설명한다.
제1도는 상술한 주메모리 등에 이용할 수 있는 본 발명의 1실시예에 따른 dRAM의 반도체칩 내부의 요부구성을 나타낸 도면으로, 반도체기판상예서 메모리셀 어레이는 좌우, 즉 A, B 2계열의 메모리뱅크(11,12)로 분할되어 있는데, 이 제1도에서는 1개의 워드선(WL)에 의해 구동되는 부분만을 도시하고 있다. 이 경우, 워드선은 메모리뱅크(11,12)에 공통으로 제공된다. 각 메모리뱅크(11,12)의 메모리셀은 각각 4비트단위로 비트선 감지증폭기[(21; SA1∼SA4,…, SAm∼SAm+3,…), (22; SA5∼SA8,…,SAm+4∼SAm+7,…)]와 전송게이트(41,42)를 매개해서 입출력선(31, 32)에 접속되어 있고, A계열 메모리뱅크(11)는 A계열 선택신호(CSLA1,…, CSLAm,…)에 의해, 또 B계열 메모리뱅크(12)는 B계열 선택신호(CSLB1,…, CSLBm,…)에 의해 각각 입출력선(31,32)과의 사이에서 데이터전송제어가 이루어진다. 이 제1도에서는 입출력선(31,32)으로서 각각 DQA1,~DQA4, DQB1-DQB4의 4개씩을 도시하고 있는데, 이것은 설명의 편의상 2개로 이루어진 1쌍의 선을 1개로 나타낸 것이다.
A계열용 입출력선(31)은 제어신호(QSEA)에 의해 활성화되는 데이터중폭기(51; S1∼S4)와 독출용 게이트(61)에 접속되는 반면, B계열용 입출력선(32)은 제어신호(QSEB)에 의해 활성화되는 데이터증폭기 (52; S1'-S4')와 독출용 게이트(62)에 접속되어 있다. 이들 독출용 게이트(61,62)를 매개해서 독출된 4비트의 병렬데이터는, 출력부 데이터 랫치회로(7 ; L1-L4)에 보존된 다음 출력부 시프트 레지스터(8)에 의해 직렬데이터로 변환되어 데이터 출력버퍼(9)로부터 독출되도록 되어 있다. 또, 도면의 참조부호 10은 데이터 입력버퍼로서, 이것으로부터 입력되는 4비트 직렬데이터는, 입력부 시프트 레지스터 (111,112)에 의해 제어되는 기록용 게이트(121,122)에 의해 병렬데이터로 변환되어 입력부 데이터 랫치회로[(131; L1'A∼L4'A), (132: L1'B-L4'B)]에 보존된 다음, 입출력선(31)으로 또는 입출력선(31)으로 전송되도록 되어 있다.
그리고, 열어드레스 스트로브(/CAS)는 /CAS사이클 카운터(14)를 매개해서, A, B계열 어드레스 제어회로(15)에 입력되고, 열어드레스(Aoc-Anc)는 /CAS의 하강시에 타이밍을 취해 TTL레벨로부터 MOS레벨로 변환하는 어드레스 버퍼(16)에 취입된 다음 A, B계열 어드레스 제어회로(15)로부터 열어드레스 디코더(171,172)로 공급되며, 상기 /CAS사이클 카운터 (14)는 /CAS토글(toggle)의 카운터신호를 A, B계열 어드레스 제어회로(15)와 기록이네이블신호(/WE)를 취입하는 기록제어회로(18)에 입력하여 데이터 입력버퍼(10)와 입력부 시프트 레지스터 (111, 112)를 제어하도록 되어 있다.
제2도에는 A, B계열 어드레스 제어회로(15)중 임의의 1개의 어드레스 제어회로의 회로도가 도시되어 있고, 제3도에는 열어드레스 디코더(171,172)중 임의의 1개의 어드레스 디코더의 구성을 나타낸 회로도가 도시되어 있으며, 제4도에는 직렬억세스 독출동작의 타이밍도가 도시되어 있다.
먼저, 제4도에 도시된 바와 같이 행어드레스 스트로브 (/RAS)가 로우레벨로 되고 이어서 열어드레스 스트로브(/CAS)가 로우레벨로 되면, 이 /CAS의 최초의 하강에서 내부클럭(/
Figure kpo00002
A)이 하이레벨로부터 로우레벨로 되는데, 이때 내부플럭 (/
Figure kpo00003
B)은 하이레벨을 유지한다. 이 경우, 제2도에 도시된 어드레스 제어회로에서는, 인버터 (211,212)가 모두 온상태로 부터 /
Figure kpo00004
A가 로우레벨로 됨으로써 A계열의 인버터(211)가 오프되어, 열어드레스 버퍼(16)로부터의 열어드레스(AMC; 0≤M≤n)가 랫치회로(L1)에 보존되므로, 4계열 열어드레스(AMCA,/AMCA)를 계속 출력하게 된다. 이때, 랫치회로(L2)는 /
Figure kpo00005
B가 하이레벨이므로 출력은 부정(不定)이다. 열어드레스 디코더(171, 172)는 이 어드레스 데이터를 수신해서 제3도에 나타낸 바와 같이 /
Figure kpo00006
A가 로우레벨인 기간에 A계열의 열어드레스 선택선(CSLA)의 1개를 상승시킨다. 이 경우, 어드레스(AOC)는 A계열, B계열의 선택에 이용되고 있다.
/RAS가 로우레벨로 되어 칩이 활성화되고 워드선(WL)이 상승하여 모든 비트선 감지증폭기 (21,22)가 활성화되었다고 하면, CSLA1의 선택에 의해 전송게이트(41)가 온되어 A계열 메모리뱅크(11)의 4비트분(M1∼M4)의 데이터가 비트선으로부터 입출력선으로 전송되게 된다. 이 데이터전송후, 제어신호(QSEA)가 상승하여 데이터증폭기(51)가 활성화됨과 동시에 독출게이트(61)가 온되어 입출력선(31)의 데이터는 출력선(RD1∼RD4)에 독출되어 출력부 데이터 랫치회로(7)에 랫치된다. 그 다음에, 이 출력부 데이터 랫치회로(7)에 랫치된 4비트의 데이터는, 시프트 레지스터(8)에서 직렬게이터로 변환된 다음 /CAS클럭의 토글 ①, ②, ③, ④에 동기해서 출력버퍼 (9)로부터 데이터 (R1∼R4)로서 출력된다.
한편, 입출력선(31)의 데이터가 출력부 데이터 랫치회로(7)에 랫치된 이후에는 입출력선(31)의 선충전(pre-charge) 등의 리셋트동작이 개시된다.
그 다음에, 내부클럭(/
Figure kpo00007
A,/
Figure kpo00008
B)이 반전되어 각각 하이레벨과 로우레벨로 되면, 독출가능하게 되어 있는 B계열 메모키뱅크의 메모리셀(M5~M8)의 감지데이터는, B계열 어드레스 디코더 (172)가 CSLB1을 상승시켜 전송게이트(42)를 온시킴으로써, 입출력선(32)으로 전송된다. 그리고, 제어신호(QSEB)가 상승하여 데이터증폭기(52)가 활성화됨과 동시에 독출게이트(62)가 온되므로, 입출력선(32)가 데이터가 출력선(RD2~RD4)에 독출된 다음 출력부 데이터 랫치회로(7)에 랫치되고, 이 랫치된 4비트의 데이터는 출력부 시프트레지스터(8)에 직렬데이터로 변환되어 /CAS의 토글 ⑤, ⑥, ⑦, ⑧에 동기해서 데이터 출력버퍼(9)로부터 데이터 (R5-R8)로서 출력된다 이 B계열 메모리뱅크가 선택되어 있는 기간에는, 제2도에 도시된 A, B계열 어드레스 제어회로에서는 클럭제어 인버터(clocked inverter : 212)가 오프되므로, 열어드레스 버퍼(16)에서 계속 발생되고 있던 어드레스는 A, B계열 어드레스 제어회로(15)의 랫치회로(L2; B계열측)에 랫치되어 B계열 어드레스로서 AMCB,/AMCB가 출력되게 되는데, 이 어드레스는 AMCA/AMCC로 변환되지 않게 된다. 이렇게 해서, B계열 열어드레스 디코더(172)에서는 제3도에 도시된 바와 같이 AMCB와 /
Figure kpo00009
B의 논리를 취하게 되므로, 1개의 열어드레스 선택선(CSLB1)이 선택되게 되는 것이다.
이 M1~M8의 독출사이클도중에 다음에 독출할 메모리셀의 선두열어드레스가 입력되고, /CAS의 6번째 토글에서 이 열어드레스(Aoc∼Anc)는 어드레스 버퍼(16)에 취입된다. /
Figure kpo00010
A는 하이레벨이므로 A, B계열 어드레스 제어회로(15)의 랫치회로(L1; A계열측)에는 새로운 열어드레스(AMC)가 입력되게 된다. 이 2회째의 어드레스입력으로 부터 Aoc는 "Don't Care"로 되지만, 최초회의 어드레스입력과 동일한 acc가 입력되도록 해도 좋다.
다음의 8비트에 대한 독출은 M1∼M8블럭의 바로 아래에 위치하는 A, B계열에서 합계 8비트의 블럭에 대해 수행해도 좋고, 아랫방향으로 블럭을 건너뛰고 시작해도 좋은데, 이 경우에는 그 선두어드레스가 상기 새로운 열어드레스(AMC)로 공급된다.
이 이어지는 8비트의 독출사이클에서는 입출력선(31)은 선충전이 완료되어 있으므로, A계열의 임의의 열, 예컨대 열어드레스 선택선(CSLAM)이 상승하여 메모리셀(M1∼M4)에 대한 설명한 바와 마찬가지로 메모리셀(Mm~Mm+3)이 /CAS토글 ⑨~⑫에 동기해서 독출되고, 이어서 CSLBm이 상승하여 메모리셀(M5∼M8)에서 설명한 바와 마찬가지로 메모리셀(Mm+4~Mm+7)이 /CAS토글 ⑬∼
Figure kpo00011
에 동기해서 독출되게 된다. 이하, 독출사이클을 마찬가지로 계속 수행할 수 있게 된다.
이상에서 설명한 바와 같이 메모리 어레이를 A계열과 B계열의 2개로 분할해서 4비트씩 계 8비트를 단위로 해서 독출한다. 다음의 8비트를 선택하는 열어드레스는 열어드레스 버퍼(16)에 /CAS의 6번째 토글에서 취입되어, A, B계열 어드레스 제어회로(15)의 A계열측 랫치회로(L1)에 계속해서 입력되고 있다. 즉, /CAS토글의 ⑥∼⑦번째에서 2사이클째의 내부열어드레스가 준비되고, 또 A계열 입출력선(31)은 B계열 데모리뱅크의 억세스기간동안 비선택상태이므로 선충전은 다음의 A계열의 억세스에 영향을 미치지 않게 된다. 이와 같이 해서 M1∼M8의 독출에 이어 Mm~Mm+7의 독출이 중단없이 계속 수행되게 된다.
이상은 독출사이클에 대해 설명하였지만, 다음에는 기록사이클에 대해 설명한다.
제5도는 기록제어회로(18)의 회로도가 도시되어 있고, 제6도에는 제5도의 기록제어회로(18)에 대한 타이밍도가 도시되어 있는 바, 상술한 독출동작과 마찬가지로 먼저 메모리셀(M1∼M8)에 기록하고, 계속해서 메모리셀(Mm~Mm+7)에 기록하는 경우를 설명한다.
제6도에 도시된 바와 같이, /RAS가 로우레벨로 되고 /CAS가 로우레벨로 되더 /CAS의 최초의 하강에서 내부클럭 (/
Figure kpo00012
A)이 하이레벨로 부터 로우레벨, /
Figure kpo00013
B는 하이레벨을 유지하게 되고, A, B계열 어드레스 제어회로(15)의 어드레스 데이터를 인가받아 열어드레스 디코더(171)의 1개 예컨대 CSLA1이 선택되며, 이어 /
Figure kpo00014
A, /
Figure kpo00015
B가 반전되어 CSLB1이 선택된 다음 8비트 억세스가 이루어지는 것을 상술한 독출의 경우와 동일하다.
/CAS의 최초의 하강에서 /WE가 로우레벨이면 기록제어회로(18)가 동작하게 되는데, 제5도에 도시된 기록제어회로는 /WE 및 내부클럭 (
Figure kpo00016
Wα1,
Figure kpo00017
Wβ1,
Figure kpo00018
Wα1,
Figure kpo00019
Wβ2)에 의해 제어된다. 내부클럭 (
Figure kpo00020
Wα1)은 /CAS의 최초의 하강에서 로우레벨로 되고, 그에 따라 괼스(
Figure kpo00021
Wα1)가 발생하게 된다.
Figure kpo00022
Wα1는 /CAS의 14번째의 토글의 상승에서 하이레벨로 되고, 17번째의 하강에서 로우레벨로 된다. 그리고,
Figure kpo00023
wβ1는 /CAS의 6번괘 토글의 하낭에서 하이레벨로 되는 반면 9번째 하강에서 로우레벨로 되어 이 타이밍에서
Figure kpo00024
Wβ2펄스를 발생시키게 된다(제 6도 참조).
기록제어회로는, 제5도에 도시된 바와 같이, /WE가 로우레벨인 경우, 이것을
Figure kpo00025
Wβ2펄스의 타이밍에서 랫치회로(L2)에 취입한 다음에 신호(WPLS α)를 발생시켜 데이터 입력버퍼 (10)와 입력부 시프트 레지스터(111, 112)를 활성화시킨다. 이 경우, 입력데이터 (D1∼D4)는 입력버퍼 (10)로부터 취입되어 /CAS의 토글 ①, ②, ③, ④에 동기해서 병렬데이터로 변환되면서 순차적으로 랫치회로(131; L1'A∼L4'A)에 랫치되고, 이렇게 랫치된 데이터는 입출력선(31)으로 전송되게.되논데, 이때 열선택신호(CSLA1)가 열려 있으므로 입출력선(31)의 데이터는 A계열 메모리뱅크의 메모리셀(M1∼M4)에 기록되게 된다.
이어서, 열선택신보(CSLA1)가 로우레벨로 되고, CSLB1이 하이레벨로 된다. 입력데이터 (D5∼D8)가 입력버퍼 (10)로부터 취입되어 /CAS의 토글 ⑤, ⑥, ⑦, ⑧에 동기해서 상기와 마찬가지로 순차로 랫치회로(132: L1'B∼L4'B)에 랫치되고, 이 랫치된 데이터는 입출력선(32)에 전송되어 B계열 메모리뱅크의 메모리셀(M5-M8)에 기록된다. B계열로의 기록동안 A계열의 입출력선(31)의 선충전 등이 수행된다.
제 6도에 도시된 바와 같이, /CAS토글의 6번째에서
Figure kpo00026
Wβ1이 하이레벨로 되고, /WE가 로우레벨이면 다음도 8비트의 기록사이클이라는 것을 검지하게 된다. 그리고, /CAS토글의 9번째 하강에서
Figure kpo00027
Wβ1이 로우레벨로 되어
Figure kpo00028
Wβ2펄스가 발생하고, WPLSβ가 하이레벨로 됨으로써 입력부 시프트 레지스터 (111, 112)를 재차 활성화시키며, 열어드레스(Aoc∼Anc)에 의해 선택된 열어드레스 선택썬(CSLAm)에 대응하는 메모리셀(Mm∼Mm+3)에 /CAS의 ⑨, ⑩, ⑪, ⑫번째의 토글에 동기해서 랫치회로(131)에 취입된 입력데이터 (Pm∼Pm+3)가 입출력선(31)으로 부터 기록되게 된다. 이 때, B계열의 입출력선(32)의 선충전이 이루어진다. 계속해서 /CAS의 ⑬, ⑭, ⑮,
Figure kpo00029
번째의 토글에 동기해서 랫치회로(132)에 랫치된 입력데이터 (Dm+4~Dm+7)가 기록되게 된다. 이하, 기록사이클을 마찬가지로 계속 수행할 수 있게 된다.
이와 같이, 메모리 어레이를 A계열, B계열의 2개로 분할해서 4비트씩 계 8비트를 단위로 해서 기록하게 되고, 다음의 8비트의 열선택은 독출과 동일하게 이루어지게 되는 바, /CAS의 6번째 토글에서 미리 취입된다. 이 때, /WE가 로우레벨이면 기록모드가 지정되어 이미 입출력선의 선충전이 완료된 A계열 메모리 뱅크로부터 연속해서 기록이 이루어지게 된다.
제 7도는 기록제어회로(18)의 다른 실시예를 나타낸 회로도이고, 제 8도는 8비트독출, 이어서 8비트 기록을 중단없이 교대로 수행하는 경우의 타이밍도로서, 열어드레스(C1)에 의해 지정된 A, B계열 메모리뱅크의 8비트로 부터 데이터 (R1∼R8)가 출력되고, /CAS토글의 6번째에서 /WE가 로우레벨이면 열어드레스(C2)에 의해 지썽된 A, B계열 메모리뱅크의 8비트에 데이터(Dm∼Dm+7)가 기록된다.
또 변형예로서, M1∼M4로부터의 독출을 종료하고 M5∼M8의 독출을 수행하고 있는 기간동안에 입출력선(31)으로 부터 M1∼M4에 데이터를 기록하는 독출/기록모드의 동작도 가능하게 된다.
본 발명은 상기 실시예에 한정되지 않는 바, 상기 실시예에서는 메모리뱅크를 2계열로 하였지만, 일반적으로 동일어드레스에 의해 선택되는 메모리셀군을 N(≥2) 계열의 메모리뱅크를 분할하는 것도 용이하다. 또 상기 실시예에서는 2개의 뱅크 A, B 각각으로부터 4비트를 취출(M=4)하여 8비트마다 열방향으로 임으로 선두어드레스를 취입하도록 되어 있지만, 취출비트수 M=2,3,4,5,6,7,8… 로 되도록 임의로 설정할 수 있다.
[발명의 효과]
상술한 바와 같이 본 발명에 의하면, 메모리 행어드레스상에서 복수개의 뱅크로 분할하고, 입출력선군을 설치해서 예컨대 4비트씩 2개의 뱅크로 계 8비트 데이터를 고속으로 직렬억세스한 후, 다음의 8비트 직렬억세스를 지정하는 행어드레스를 그 직렬사이클의 하나 전의 직렬사이클중에 A, 8계열 어드레스 제어회로에 취입함으로써 뱅크이행시라던지 직렬사이클과 직렬사이클 사이에 어드레스취입 및 열(列)계열 선충전의 시간손실을 갖지 않고, 동일 행에 접속된 열 수의 비트분이면 임의비트를 고속으로 중단없이 직렬억세스할 수 있게 된다.
특히 캐시메모리를 갖춘 계산기시스템의 주메모리로서 유효하다.

Claims (19)

  1. 복수의 부분으로 세분되고, 각각 제1 및 제2메모리뱅크를 구성하며 미리 선택된 수의 메모리셀을 각각 갖춘 복수의 소부분을 포함하는 제1 및 제2부분을 포함하고 있는 메모리셀 어레이와, 상기 제1메모리뱅크에 접속된 제1열디코더에 연결된 상기 제1메모리뱅크용의 제1어드레스 버스부, 상기 제2메모리뱅크에 접속된 제2열디로더에 연결된 상기 제2메모리뱅크용의 제2어드레스 버스부, 상기 제1메모리뱅크와 연결되고 상기 제1메모리뱅크내의 각 소부분의 각 메모리셀에 접속된 제1데이터 전송선, 상기 제2메모리 뱅크와 연결되고 스위칭 게이트를 매개해서 상기 제2메모리뱅크내의 각 소부분의 각 메모리셀에 접속된 제2데이터 전송선 및, 상기 제1 및 제2버드레스 버스부에 접속되어 어드레스신호에 응답하여 상기 제1 및 제2메모리뱅크를 지정하는 억세스 제어수단을 구비하고, 상기 제1 및 제2어드레스 버스부와 상기 제1 및 제2열디코더는 작용적으로 독립되어 있으며, 상기 데이터 전송선은, 독출데이터 래치에 연결되어 데이터비트를 수신하여 입력클럭과 관련된 내부클럭에 따라 데이터 출력버퍼로 전송하고, 상기 억세스 제어수단은, 상기 제1메모리뱅크가 억세스되고 있는 동안 상기 메모리뱅크의 상기 소부분을 지정하는 제2어드레스신호를 선인출(prefetch)하여 그안에 저장하는 어드레스 데이터 저장수단을 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  2. 제1항에 있어서, 상기 메모리셀 어레이와 연결되고, 제1메모리뱅크내의 소부분용의 제1워드선과 제2메모리뱅크내의 소부분용의 제2워드선이 본질적으로 공통접속되어 있는 워드선을 더 구비한 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  3. 제1항에 있어서, 상기 어드레스 데이터 저장수단은, 상기 제1 및 제2어드레스 버스부와 각각 연결되는 제1및 제2어드레스 저장회로를 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  4. 제1항에 있어서, 상기 억세스 제어수단은, 현재 선택된 소부분이 상기 제1메모리뱅크내에서 억세스되고 있는 동안 상기 제2메모리뱅크의 상기 소부분을 지정하는 어드레스신호를 선인출하여 그 안에 저장하는 어드레스 데이터 저장수단을 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  5. 제3항에 있어서, 상기 제1 및 제2어드레스 저장회로 각각은, 랫치회로를 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  6. 제1항에 있어서, 상기 제1데이터선 및 상기 제2데이터선은. 상기 제1 및 제2데이터비트가 상기 제1 및 제2메모리뱅크로부터 상기 레지스터수단으로 전송되는 경우의 데이터전송을 교대로 수행하는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  7. 제1항에 있어서, 상기 억세스 제어수단은, 제어신호가 인가되는 게이트전극을 갖추고서 상기 제1데이터선과 상기 출력레지스터간에 접속된 한 조의 스위칭 트랜지스터를 더 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  8. 제1항에 있어서, 상기 억세스 제어수단은, 제1제어신호가 인가되는 게이트전극을 갖추고서 상기 제1데이터선과 상기 출력레지스터간에 접속된 제1조의 스위칭트랜지스터와, 제2제어신호가 인가되는 게이트전극을 갖추고서 상기 제2데이터선과 상기 출력 레지스터간에 접속된 제2조의 스위칭 트랜지스터를 더 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  9. 제7항에 있어서, 상기 억세스 제어수단은, 입력이 제1 및 제2조의 트랜지스터에 접속되고, 출력이 상기 레지스터수단에 접속된 랫치회로 어레이를 더 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치 .
  10. 제9항에 있어서, 상기 랫치회로는, 그 수가 상기 제1 및 제2조의 트랜지스터의 각각의 수와 동등한 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  11. 복수의 부분으로 세분되고, 가각 제1 및 제2메모리뱅크를 구성하며 미리 선택된 수, 적어도 하나의 메모리셀을 각각 갖춘 복수의 소부분을 포함하는 제1 및 제2부분을 포함하고 있는 메모리셀 어레이와, 상기 메모리셀 어레이와 연결되며, 제1에모리뱅크내의 소부분용의 제1워드선과 제2메모리뱅크내의 소부분용의 제2워드선의 본질적으로 공통접속되어 있는 워드선군, 상기 제1메모리뱅크용의 제1어드레스 버스부, 상기 제2메모리뱅크용의 제2어드레스 버스부, 상기 제1메모리뱅크와 연결되고 상기 제1메모리뱅크내의 각 소부분의 가 메모리셀에 접속된 제1데이터 전송선, 상기 제2메모리뱅크와 연결되고 상기 제2메모리뱅크내의 각 소부분의 각 메모리셀에 접속된 제2데이터 전송선, 상기 제1 및 제2데이터전송선에 접속되고 출력을 갖춘 출력부 및, 상기 제1 및 제2어드레스 버스부와 상기 출력부에 연결되어, 어드레스신호에 응답하여 상기 제1 및 제2메모리뱅크를 지정하여 상기 제1메모리뱅크내의 상기 소부분중의 하나 및 상기 제2메모리뱅크내의 상기 소부분중의 대응하는 하나를 임의(random)로 선택하고, 상기 제1 및 제2메모리뱅크의 메모리셀을 직렬로 억세스하여 상기 제1메모리뱅크의 제1데이터비트와 상기 제2메모리뱅크의 제2데이터 비트를 상기 출력부로 동시에 전송하는 억세스 제어수단을 구비하고, 상기 출력부는, 제1데이터비트와 일련의 제2데이터비트를 수신하고, 이들 제1 및 제2데이터비트를 선택하여 상기 출력에 나올 일련의 데이터비트를 형성하는 레지스터수단을 포함하고 있으며, 상기 억세스 제어수단은, 현재 선택된 소부분이 상기 제1메모리뱅크에서 억세스되고 있는 동안 상기 제2메모리뱅크의 상기 소부분을 지정하는 어드레 스신호를 그 안에 저장하는 어드레스 데이터 저장수단을 포함하고 있고, 상기 어드레스 데이터 저장수단은, 상기 제1 및 제2어드레스 버스부와 각각 연결되는 제1 및 제2어드레스 저장회로를 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  12. 제11항에 있어서, 상기 제1 및 제2어드레스 저장회로 각각은, 랫치회로를 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  13. 제11항에 있어서, 상기 제1데이터선 및 상기 제2데이터선은, 상기 제1 및 제2데이터비트가 상기 제1 및 제2메모리뱅크로부터 상기 레지스터수단으로 전송되는 경우의 데이터전송을 교대로 수행하는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  14. 제11항에 있어서, 상기 억세스 제어수단은, 제1제어신호가 인가되는 게이트전극을 갖추고서 상기 제1데이터선과 상기 출력레지스터간에 접속된 제1조의 스위칭 트랜지스터와, 제2제어신호가 인가되는 게이트전극을 갖추고서 상기 제2데이터선과 상기 출력 레지스터간에 접속된 제2조의 스위칭 트랜지스터를 더 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  15. 제13항에 있어서, 상기 억세스 제어수단은 입력이 제1 및 제2조의 트랜지스터에 접속되고, 출력이 상기 레지스터수단에 접속된 랫치회로 어레이를 더 포함하고 있는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  16. 제15항에 있어서, 상기 랫치회로는, 그 수가 상기 제1 및 제2조의 트랜지스터의 각각의 수와 동등한 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  17. 복수의 부분으로 세분되고, 각각 제1 및 제2메모리뱅크를 구성하며 미리 선택된 후의 메모리셀을 각각 갖춘 복수의 소부분을 포함하는 제1 및 제2부분을 포함하고 있는 메모리셀 어레이와, 상기 제1메모리 뱅크의 접속된 제1열디코더와 제1어드레스 저장 레지스터에 연결된 상기 제1메모리뱅크용의 제1어드레스 버스부, 상기 제2메모리뱅크에 접속된 제2열디코더와 제2어드레스 저장 레지스터에 연결된 상기 제2메모리뱅크용의 제2어드레스 버스부, 상기 제1메모리뱅크와 연결되고 상기 제1메모리뱅크내의 각 소부분의 각 메모리셀에 접속된 제1데이터 전송선 및, 상기 제2메모리뱅크와 연결되고 상기 제2메모리뱅크내의 각 소부분의 각 메모리셀에 접속된 제2데이터 전송선을 구비하고, 상기 데이터 전송선은, 독출데이터 래치에 연결되어 데이터비트를 수신하여 입력클럭과 관련된 내부클럭에 따라 데이터 출력버퍼로 전송하는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  18. 복수의 부분으로 세분되고, 각각 제1 및 제2메모리뱅크를 구성하며 미리 선택된 수, 적어도 하나의 메모리셀을 각가 갖춘 복수의 소부분을 노함하는 제1 및 제2부분을 포함하고 있는 메모리셀 어레이와, 상기 메모리셀 어레이와 연결되며, 제1메모리뱅크내의 소부분용의 제1워드선과 제2메모리뱅크내의 소부분용의 제2워드선이 본질적으로 공통접속되어 있는 워드선군, 상기 제1메모리뱅크용의 제1어드레스 버스부, 상기 제2메모리뱅크용의 제2어드레스 버스부, 상기 제1메모리뱅크와 연결되고 상기 제1메모리뱅크 내의 각 소부분의 각 메모리셀에 접속된 제1데이터 전송선, 상기 제2메모리뱅크와 연결되고 상기 제2메모리뱅크내의 각 소부분의 각 메모리셀에 접속된 제2데이터 전송선, 상기 제1 및 제2데이터전송선에 접속되고 출력을 갖춘 출력부 및, 상기 제1 및 제2어드레스 버스부와 상기 출력부에 연결되어, 어드레스신호에 응답하여 상기 제1 및 제2메모리뱅크를 지정하여 상기 제1메모리뱅크내의 상기 소부분중의 하나 및 상기 제2메모리뱅크내의 상기 소부분중의 대응하는 하나를 임의로 선택하고, 상기 제1 및 제2메모리뱅크의 메모리셀을 직렬로 억세스하여 상기 제1메모리뱅크의 제1데이터비트와 상기 제2메모리뱅크의 제2데이터비트를 상기 출력부로 동시에 전송하는 억세스 제어수단을 구비하고, 상기 출력부는, 제1데이터비트와 일련의 제2데이터비트를 수신하고, 이들 제1 및 제2데이터비트를 선택하여 상기 출력에 나을 일련의 데이터비트를 형성하는 레지스터수단을 포함하고 있으며, 상기 억세스 제어수단은, 상기 제1소부분이 상기 제 1메모리뱅크에서 억세스되고 있는 동안 상기 제2메모리뱅크의 상기 대응하는 소부분을 지정하는 어드레스 신호를 그 안에 저장하는 어드레스 데이터 저장수단을 포함하고 있고, 상기 어드레스 데이터 저장수단은, 제1 및 제2어드레스 저장회로를 포함하고 있으며, 저장된 어드레스신호가 상기 제1 및 제2메모리뱅크를 선택하여 열선택선을 이따금 비활성화시키는 회로로 입력되는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
  19. 복수의 부분으로 세분되고, 각각 제1 및 제2메모리뱅크를 구성하며 미리 선택된 수, 적어도 하나의 메모리셀을 각각 갖춘 복수의 소부분을 포함하는 제1 및 제2부분츨 포함하고 있는 메모리셀 어레이와, 상기 메모리셀 어레이와 연결되며, 상기 제1 및 제2메모리뱅크의 소부분과 공통으로 접속되는 워드선을 포함하고 있는 워드선군, 상기 제1메모리뱅크에 접속된 제1열디코더에 연결된 상기 제1메모리뱅크용의 제1어드레스 버스부, 상기 제2메모리뱅크에 접속된 제2열디코더에 연결퇸 상기 제2메모리뱅크용의 제2어드레스 버스부, 상기 제1메모리뱅크와 연결되고 상기 제1메모리뱅크내의 각 소부분의 각 메모리셀에 접속된 제1데이터 전송선 및, 상기 제2메모리뱅크와 연결되고 상기 제2메모리뱅크내의 각 소부분의 각 메모리셀에 접속된 제2데이터 전송선을 구비하고, 상기 제1 및 제2어드레스 버스부와 상기 제1 및 제2열디코더는 작용적으로 독립되어 있으며, 상기 데이터 전송선은, 독출데이터 래치에 연결되어 데이터비트를 수신하여 입력클럭과 관련된 내부클럭에 따라 데이터 출력버퍼로 전송하는 것을 특징으로 하는 직렬억세스 반도체 기억장치.
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