JP3881477B2 - シリアルアクセスメモリ - Google Patents
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Description
【０００１】
【発明が属する技術分野】
この発明はシリアルアクセスメモリに関するもので、詳しくはテレビ等で用いられる大容量のＤＲＡＭで構成される非同期シリアルアクセスメモリに関するものである。
【０００２】
【従来の技術】
テレビ、ＶＴＲ等に使用されるシリアルアクセスメモリは、独立する入力端子と出力端子を有し、入力クロックと出力クロックを全く異なる周波数を用いることができる。このような非同期式シリアルアクセスメモリは同時に入出力アクセスができるため、様々な用途が存在する。一例として、ビデオカメラで撮影された映像テ−プをＶＴＲを使ってテレビ画面で見るような場合を考慮する。
この場合、ビデオカメラで映像をビデオテ−プに記録するときには、ビデオカメラシステムの同期クロックＣＬＫ１を用いる。しかしながら、ＶＴＲでビデオテ−プを再生する場合、テ−プの伸びやＶＴＲもサ−ボ系が機械動作であるため、そのタイミングクロックは、ビデオテ−プから映像デ−タを読み出すときの同期クロックＣＬＫ１とはならず、不整波形クロックとなる。
この不整波形クロックに同期した画像デ−タをＶＴＲで画像処理することはできないので、ＶＴＲシステム内で整った同期クロックＣＬＫ２に同期した映像デ−タに変換する必要がある。このため、不整波形クロックで書き込みが行え、読み出しを整形クロックで行える非同期シリアルアクセスメモリが使われる。
非同期シリアルアクセスメモリが使われる他の例としてパソコン画面をテレビやＬＣＤパネル等に移す場合がある。パソコン画面の描画周波数はテレビの描画数と異なる。そこで、パソコン画面をテレビに映すには描画周波数を変更しなければならない。この場合、入力をパソコンの描画周波数で行い、出力をテレビの周波数で行うことのできる非同期シリアルアクセスメモリは非常に有効である。
【０００３】
このような非同期シリアルアクセスメモリは、トランジスタとキャパシタからなるメモリセルをビットラインに複数接続したメモリコラムを多数有した２Ｍビット以上の大容量のＤＲＡＭアレイをデ−タ格納領域として有している。さらに非同期シリアルアクセスメモリは、入力されたデ−タを転送するライトデ−タバスと、このライトデ−タバスに接続され、入力されたデ−タを一時的に保存するライトデ−タレジスタを備えている。また、非同期シリアルアクセスメモリは、出力すべきデ−タを転送するリ−ドデ−タバスと、このリ−ドデ−タバスに接続され、出力すべきデ−タを一時的に保存するリ−ドデ−タレジスタも備えている。
【０００４】
【発明が解決しようとする課題】
通常、非同期シリアルアクセスメモリのメモリコラム数は、画像を構成するライン上のピクセル数と同じになる。大画面高解像度のテレビ画面、ＰＣ用高解像度ＬＣＤパネルに対応するようになると、画面を形成する単位ライン上のピクセル情報が多くなるため、メモリコラム数が多く必要となる。そのため、ライトデ−タバス及びリ−ドデ−タバス長が長くなり付加容量が増大する。また、数が増加した各ライトデ−タレジスタ、リ−ドデ−タレジスタはそれぞれ、ライトデ−タバス及びリ−ドデ−タバスに接続するので接続ノ−ドの付加容量も増大する。従って、増大した負荷容量によりアクセス速度が遅くなってしまう。
また、非同期シリアルアクセスメモリはＤＲＡＭアレイを有している。ＤＲＡＭアレイは、大容量化の必要性のため、ビットラインピッチ、ワ−ドラインピッチを最小化して作られている。非同期式シリアルアクセスメモリにおいては、１ビットライン対ごとにライトデ−タレジスタとリ−ドデ−タレジスタが接続する必要がある。しかし、使用できるプロセスル−ルで各デ−タレジスタパタ−ンを描画するにはビットライン対ピッチが小さくなりすぎ、ビットライン対ピッチそのものを広げなければならなくなっている。これでは、チップ面積が大きくなりすぎ、普通のＤＲＡＭに比較してコストが高くなりすぎる。
この発明は、ライトデ−タバス及びリ−ドデ−タバス長が長くなり付加容量が増大しても、アクセス速度を維持し、大容量化に対してもコストの高騰を抑えたシリアルアクセスメモリを提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するためこの発明では、デ−タが入力される入力回路と、この入力回路に接続されるライトデータバスと、入力されたアドレス信号に応答して第１の選択信号を出力する第１のデコ−ダと、デ−タを一時的に記憶するライトレジスタと、ライトデータバスとライトレジスタ間に接続され、第１の選択信号に応答してライトデータバスとライトレジスタ間を導通させる第１のスイッチと、複数のメモリセルを有し、これらのメモリセルをワ−ド線で接続したメモリコラムを複数有したメモリアレイと、ライトレジスタとメモリコラム間に接続され、第２の選択信号に応答してライトレジスタとメモリコラム間を導通させる第２のスイッチとを有するシリアルアクセスメモリにおいて、ライトレジスタを所定数のメモリコラムと接続し、第２のスイッチは第２の選択信号に応答してライトレジスタと所定数のメモリコラムのうちのひとつのみを導通させた。
【０００６】
【発明の実施の形態】
図１はこの発明の第１の実施例のシリアルアクセスメモリの部分回路図である。メモリコラム１０は一対のビット線ＢＬ１〜ｍ、ＢＬ１〜ｍ/に複数のメモリセル１１が接続されている。メモリセル１１はＤＲＡＭセルであり、ワ−ド線ＷＬ１〜ｎに接続されたひとつのトランジスタとキャパシタとから構成されている。メモリコラム１０は、センスアンプ活性化信号ＳＡＰ、ＳＡＮでコントロ−ルされ、メモリセル１１のデ−タを増幅するセンスアンプＳＡ１〜ｍも有している。
このメモリコラム１０の一端は第1のスイッチであるトランジスタ対ＳＷ１を介して、入力されたデ−タを一時的に保存するライトデ−タレジスタＴ１、Ｔ２．．．に接続される。ここで、ライトデ−タレジスタＴ１、Ｔ２．．．は２つのインバ−タからなるＳＲＡＭセルで構成されており、ライトデ−タレジスタＴ１、Ｔ２．．．一つに対してメモリコラム１０は4つが接続される。第１のスイッチＳＷ１にはライト転送信号ＷＴＲ１〜ＷＴＲ４が与えられ、ひとつのライトデ−タレジスタＴ１、Ｔ２．．．と一つのメモリコラム１０が選択的に接続されるようになっている。
ライトデ−タレジスタＴ１、Ｔ２．．．は第２のスイッチであるトランジスタ対ＳＷ２を介して入力された信号が転送されるライトデ−タバスＷＤ、ＷＤ/に接続されている。第２のスイッチＳＷ２には、受取ったライト用ＹアドレスＷＹＡＤに基づいてライト転送信号Ｗ１、Ｗ２．．．を出力するライトＹデコ−ダＷＹ１，ＷＹ２．．．が接続されている。ライト転送信号Ｗ１、Ｗ２．．．に応答して、第２のスイッチＳＷ２はライトデ−タバスＷＤ、ＷＤ/とライトデ−タレジスタＴ１、Ｔ２．．．とを接続する。
一方、メモリコラム１０の他端は第３のスイッチであるトランジスタ対ＳＷ３を介して、メモリセル１１から出力されたデ−タを一時的に保存するリ−ドデ−タレジスタＳ１、Ｓ２．．．に接続される。ここで、リ−ドデ−タレジスタＳ１、Ｓ２．．．は２つのインバ−タからなるＳＲＡＭセルで構成されており、リ−ドデ−タレジスタＳ１、Ｓ２．．．一つに対してメモリコラム１０は4つが接続される。第３のスイッチＳＷ３にはリ−ド転送信号ＲＴＲ１〜ＲＴＲ４が与えられ、ひとつのリ−ドデ−タレジスタＳ１、Ｓ２．．．と一つのメモリコラム１０が選択的に接続されるようになっている。
リ−ドデ−タレジスタＳ１、Ｓ２．．．は第４のスイッチであるトランジスタ対ＳＷ４を介して入力された信号が転送されるリ−ドデ−タバスＲＤ、ＲＤ/に接続されている。第４のスイッチＳＷ４には、受取ったリ−ド用ＹアドレスＲＹＡＤに基づいてリ−ド転送信号Ｒ１、Ｒ２．．．を出力するリ−ドＹデコ−ダＲＹ１、ＲＹ２．．．が接続されている。リ−ド転送信号Ｒ１、Ｒ２．．．に応答して、第４のスイッチＳＷ４はリ−ドデ−タバスＲＤ、ＲＤ/とリ−ドデ−タレジスタＳ１、Ｓ２．．．とを接続する。
【０００７】
ライトデ−タバスＷＤ、ＷＤ/は、デ−タが入力される入力端子ＤＩに入力回路２０を介して接続されている。また、リ−ドデ−タバスＲＤ、ＲＤ/は、デ−タが出力される出力端子ＤＯに出力回路２１を介して接続されている。
ワ−ド線ＷＬ１〜ｎはＸデコ−ダ２２に接続されている。このＸデコ−ダ２２は、ライト用ＸアドレスＷＸＡＤに応答してライト時にメモリセル１１を特定するためのワ−ド線ＷＬ１〜ｎを選択するとともに、リ−ド用ＸアドレスＲＸＡＤに応答してリ−ド時にメモリセル１１を特定するためのワ−ド線ＷＬ１〜ｎを選択する。
なお、同一のライトデ−タレジスタ及びリ−ドデ−タレジスタに接続された複数のメモリコラム（第１の実施例では４つ）及びライト用Ｙデコ−ダ、リ−ド用Ｙデコ−ダを含めた一つのグル−プを、ここではメモリコラムグル−プ１２と定義する。
第１の実施例のシリアルアクセスメモリでは、図１には図示していないが、第１および第２のバンクを有している。第１および第２のバンクはそれぞれ図１に示したような複数のメモリコラムグル−プ１２を含む構成を有しており、それぞれ独立に動作可能である。
なお、第１及び第２のバンクをコントロ−ルするための内部制御信号２３は、メモリ−コントロ−ル信号発生回路２４で生成される。メモリ−コントロ−ル信号発生回路２４は、外部信号であるライトクロック信号ＷＣＬＫ、ライトリセット信号ＷＲ、ライトイネ−ブル信号ＷＥ、リ−ドクロック信号ＲＣＬＫ、リ−ドリセット信号ＲＲ、リ−ドイネ−ブル信号ＲＥなどが入力される。
メモリ−コントロ−ル信号発生回路２４に接続されたア−ビタ２５は、リ−ド転送信号やライト転送信号の衝突を避けるために、それら各信号の順位付けを行う。
【０００８】
この発明の第１の実施例によれば、メモリコラム１０が４つに対して一つのライトレジスタＴ１またはリ−ドレジスタＳ１が接続されているため、メモリコラムに対するレジスタ数が減少し、図１に示すようにパタ−ン空間３０、３１が得られる。したがって、メモリコラム１０のビットラインピッチを広げることなく（図１における縦方向の寸法を大きくすることなく）ライトレジスタＴ１またはリ−ドレジスタＳ１のパタ−ンを余裕を持って作ることが可能である。このことから、従来技術のプロセスのままでのチップサイズの縮小が図れ、プロセス会発のコスト節約とチップサイズの縮小というメリットが得られる。
【０００９】
図２は第１の実施例のシリアルメモリの動作タイミング示すタイミングチャ−トである。以下、図２を参照しつつ、第１の実施例のシリアルメモリの動作を説明する。
なお、各コントロ−ル信号はリ−ドクロック信号ＲＣＬＫまたはライトクロック信号ＷＣＬＫの立ち上がりに同期して取り込まれ、回路動作を決定する。
まず、第１の実施例のシリアルメモリのリ−ド動作を図２で示した時刻ごとに説明する。
時刻Ｒｔ０
リ−ドリセット信号ＲＲがハイレベルであるので、ＸアドレスＸＡＤ（簡単化のためここでは、リ−ド用ＸアドレスＲＸＡＤ及びライト用ＸアドレスＷＸＡＤをまとめてＸアドレスＸＡＤとしている）、リ−ド用ＹアドレスＲＹＡＤはリセットされロ−レベルとなる。すなわち、リ−ド用ＹアドレスＲＹＡＤはアドレス“０”の状態になっている。
時刻Ｒｔ１
ワ−ドラインＷＬ１が立ち上がり、ワ−ドラインＷＬ１に接続するメモリセル群内のメモリセル情報がビットライン対ＢＬｉ、ＢＬｉ/（ｉ＝０〜ｍ−１）に転送される。図２には示されてはいないがセンスアンプ活性化信号ＳＡＰがハイレベル、センスアンプ活性化信号ＳＡＮがロウレベルとなることによりセンスアンプＳＡｉがアクティブになる。これによりビットライン対ＢＬｉ、ＢＬｉ/上の情報が増幅される。
時刻Ｒｔ２
リ−ド転送信号ＲＴＲ１が立ち上がり、リ−ド転送信号ＲＴＲ２〜４はロ−レベルを保つ。これによりリ−ドレジスタＲｋ−1とビットライン対ＢＬ４ｋ+１，ＢＬ４ｋ+１/が接続状態になる。したがって、ビットライン対ＢＬ４ｋ+１，ＢＬ４ｋ+１/上の情報はリ−ドレジスタＲｋ−1に転送される。
時刻Ｒｔ３
ワ−ドラインＷＬ１がロウレベルとなる。図２には示されてはいないがセンスアンプ活性化信号ＳＡＰ、ＳＡＮはともに中間レベル（ハイレベルとロ−レベルの中間電位となることによりビットライン対ＢＬ４ｋ+１，ＢＬ４ｋ+１/上の情報はリセットされる。このとき、リ−ド転送信号ＲＴＲ１はロ−レベルになっており、リ−ド転送信号ＲＴＲ２〜４はロ−レベルを保っている。
時刻Ｒｔ４
リ−ドイネ−ブル信号ＲＥがハイとなり、シリアルリ−ドのための内部動作が開始する。
【００１０】
時刻Ｒｔ５
リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“０”）に応答してＹデコ−ダＲＹ１の出力Ｒ１がハイレベルになる。これにより、リ−ドレジスタＳ１のデ−タがリードデータバス対ＲＤ、ＲＤ/に転送される。リードデータバス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送され出力端子ＤＯより出力される。その後、リ−ド用ＹアドレスＲＹＡＤはインクリメントされて時刻Ｒｔ６で使われるアドレス（“１”）となる。
時刻Ｒｔ６
リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“１”）に応答してＹデコ−ダＲＹ２の出力Ｒ２がハイレベルになる。これにより、リ−ドレジスタＳ２のデ−タがリードデータバス対ＲＤ、ＲＤ/に転送される。リードデータバス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送され出力端子ＤＯより出力される。その後、リ−ド用ＹアドレスＲＹＡＤはインクリメントされて時刻Ｒｔ７で使われるアドレス（“２”）となる。
時刻Ｒｔ７
リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“２”）に応答してＹデコ−ダＲＹ３の出力Ｒ３がハイレベルになる。これにより、リ−ドレジスタＳ３のデ−タがリードデータバス対ＲＤ、ＲＤ/に転送される。リードデータバス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送され出力端子ＤＯより出力される。その後、リ−ド用ＹアドレスＲＹＡＤはインクリメントされてアドレス（“３”）となる。
以上の回路動作をリ−ド用Yアドレス信号のアドレスが“ｋ”になるまで繰り返えされ、一連のシリアルリ−ド動作が行われる。
次の一連のシリアルリ−ド動作では、時刻Ｒｔ２で説明した動作とは異なり、リ−ド転送信号ＲＴＲ２のみがハイレベルになり、その他のリ−ド転送信号ＲＴＲ１、３、４はロ−レベルを保つ。これによりリ−ドレジスタＲｋ-1とビットライン対ＢＬ４ｋ+２，ＢＬ４ｋ+２/が接続状態になる。したがって、ビットライン対ＢＬ４ｋ+２，ＢＬ４ｋ+２/上の情報はリ−ドレジスタＲｋ-1に転送される。この後、時刻Ｒｔ４〜７で説明した動作が順次繰り返される。
さらに一連のシリアル動作の前にリ−ド転送信号ＲＴＲ３のみがハイレベル、リ−ド転送信号ＲＴＲ４のみがハイレベルになった後、リ−ド転送信号ＲＴＲ１のみがハイレベルになるという順序で動作が繰り返される。
【００１１】
次に、第１の実施例のシリアルメモリのライト動作を図２で示した時刻ごとに説明する。
時刻Ｗｔ０
ライトリセット信号ＷＲがハイレベルになっているため、ライト用ＹアドレスＷＹＡＤはリセットされアドレス“０”の状態になっている。入力端子ＤＩから第１ビット目の入力情報が入力回路２０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転送される。ライトＹデコ−ダＷＹ１の出力Ｗ１がハイレベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ/上のデ−タはライトレジスタＴ１に転送される。
時刻Ｗｔ１
入力端子ＤＩから第２ビット目の入力情報が入力回路２０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転送される。ライトＹデコ−ダＷＹ２の出力Ｗ２がハイレベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ/上のデ−タはライトレジスタＴ２に転送される。
時刻Ｗｔ２
入力端子ＤＩから第ｊビット目の入力情報が入力回路２０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転送される。ライトＹデコ−ダＷＹｊの出力Ｗｊがハイレベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ/上のデ−タはライトレジスタＴｊに転送される。
時刻Ｗｔ３
入力端子ＤＩから第ｋ+１ビット目の入力情報が入力回路２０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転送される。ライトＹデコ−ダＷＹｋ+１の出力Ｗｋ+１がハイレベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ/上のデ−タはライトレジスタＴｋ+１に転送される。これにより全体的な一連のライトレジスタへの書き込み動作が完了する。
【００１２】
時刻Ｗｔ４
ライト転送信号ＷＲＴ１のみがハイレベルになり、他のライト転送信号ＷＲＴ２〜４はロ−レベルを保つ。これにより、各ライトレジスタＴｉ（ここで、ｉ＝０〜ｋ）とビットライン対ＢＬ４ｉ+１、ＢＬ４ｉ+１/とが接続される。図２には示されていないが、センスアンプ活性化信号ＳＡＮがロ−レベル、センスアンプ活性化信号ＳＡＰがハイレベルになっているためセンスアンプＳＡ４ｉ+１は活性化している。ワ−ドラインＷＬ１がハイレベルになるため、このワ−ドラインＷＬ１に接続され、ビットライン対ＢＬ４ｉ+１、ＢＬ４ｉ+１/と接続されているメモリセル１１にビットライン対ＢＬ４ｉ+１、ＢＬ４ｉ+１/上のデ−タが書き込まれる。その他のビットライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/、 ＢＬ４ｉ+３、ＢＬ４ｉ+３/、 ＢＬ４ｉ+４、ＢＬ４ｉ+４/では、ワ−ドラインＷＬ１に接続されているメモリセルの情報が一度ビットライン対に読み出され、センスアンプで増幅された後元のメモリセルに書き込まれる。この動作は一般的に「再書き込み」と呼ばれている。
この後、再び時刻Ｗｔ０から時刻Ｗｔ３で説明した一連のライトレジスタへの書き込み動作が行われる。さらにその後、ライト転送信号ＷＲＴ２のみがハイレベルになり、他のライト転送信号ＷＲＴ１、３、４はロ−レベルを保つ。これにより、各ライトレジスタＴｉ（ここで、ｉ＝０〜ｋ）とビットライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/とが接続される。そして、活性化されたワ−ドライン及び、ビットライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/と接続されているメモリセル１１にビットライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/上のデ−タが書き込まれる。その他のビットライン対では再書き込み動作が行われる。
以上の動作がライト転送信号ＷＲＴ３、４についても同様に行われ、シリアルライト動作は最初に説明したＷｔ０に戻る。
【００１３】
なお、第１の実施例において一つのメモリコラムグル−プ１２が４つのメモリコラムから構成されている例を示したが、複数のメモリコラムを有しておればよく、その数は任意に選択可能である。また、第１の実施例ではリ−ドレジスタおよびライトレジスタの両方を有した構成を説明したが、用途によってはリ−ドレジスタのみまたはライトレジスタのみであってもこの発明のメリットを十分享受できる。さらに、第１の実施例ではＹデコ−ダをライト用Ｙデコ−ダとリ−ド用Ｙデコ−ダに分けて説明したが、これらを共用した共用Ｙデコ−ダを用いることもできる。バンクに関して、第１の実施例では第１及び第２のバンクを有すると説明したが、バンクは単数でも複数でもかまわない。
【００１４】
ここで、第１の実施例におけるライト転送信号ＷＴＲ１〜４を生成する回路について説明する。図３はライト用ＹアドレスＷＹＡＤ及びライト転送信号ＷＴＲ１〜４（ここでは、第１のバンク用のライト転送信号ＷＴＲ１ａ〜ＷＴＲ４ａ及び第２のバンク用のライト転送信号ＷＴＲ１ｂ〜ＷＴＲ４ｂ）を生成するライトアドレス発生回路を示す回路図、図４はこのライトアドレス発生回路の動作を示すタイミングチャ−トである。
ライトアドレス発生回路は、シフトレジスタ３０、第１のデコ−ダ３１及び第２のデコ−ダ３２から構成される。
シフトレジスタ３０はｎ+１個のフリップフロップＣ０〜Ｃｎを有している。
フリップフロップＣ０〜Ｃｎのクロック入力端子ｃにはライトクロック信号ＷＣＬＫが入力される。フリップフロップＣ０〜Ｃｎのリセット端子にはＮＭＯＳトランジスタの第１の端子が接続されている。このＮＭＯＳトランジスタの第２の端子は接地され、ゲ−トには共通にライトリセット信号ＷＲが与えられる。
第１のフリップフロップＣ０の入力ａは接地され、出力ｄは第２のフリップフロップＣ１の入力に接続される。第１のフリップフロップＣ０の他の出力ｅからの出力信号及びその反転信号は、ライト用ＹアドレスＷＹＡＤの一部であるアドレス信号ＷＡＹ０、ＷＡＹ０/になる。
第２のフリップフロップＣ１の出力ｄは第３のフリップフロップＣ２の入力に接続される。第２のフリップフロップＣ１の他の出力ｅからの出力信号及びその反転信号は、ライト用ＹアドレスＷＹＡＤの一部であるアドレス信号ＷＡＹ１、ＷＡＹ１/になる。
さらに第ｎのフリップフロップまでの接続関係は同様であるが、ライト用ＹアドレスＷＹＡＤはアドレス信号ＷＡＹ１〜ｎ-２、ＷＡＹ１〜ｎ-２/である。アドレス信号ＷＡＹｎ-１、ＷＡＹｎ-１/、ＷＡＹｎ、ＷＡＹｎ/はライト転送信号ＷＴＲ１ａ〜ＷＴＲ４ｂの生成のために利用される。
【００１５】
第１のデコ−ダ３１は、ＮＡＮＤ回路で構成される。第１のＮＡＮＤ回路には、アドレス信号ＷＡＹｎ-１、 ＷＡＹｎ及びライト転送信号ＷＴＲが入力され、その出力はインバ−タで反転され信号１１となる。第２のＮＡＮＤ回路には、アドレス信号ＷＡＹｎ-１/、 ＷＡＹｎ及びライト転送信号ＷＴＲが入力され、その出力はインバ−タで反転され信号１０となる。第３のＮＡＮＤ回路には、アドレス信号ＷＡＹｎ-１、 ＷＡＹｎ/及びライト転送信号ＷＴＲが入力され、その出力はインバ−タで反転され信号０１となる。第４のＮＡＮＤ回路には、アドレス信号ＷＡＹｎ-１/、 ＷＡＹｎ/及びライト転送信号ＷＴＲが入力され、その出力はインバ−タで反転され信号００となる。
第２のデコ−ダ３２もＮＡＮＤ回路で構成される。第１のＮＡＮＤ回路には、第１のデコ−ダの出力信号００及びアドレス信号ＷＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのライト転送信号ＷＴＲ１ａとなる。第２のＮＡＮＤ回路には、第１のデコ−ダの出力信号０１及びアドレス信号ＷＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのライト転送信号ＷＴＲ２ａとなる。第３のＮＡＮＤ回路には、第１のデコ−ダの出力信号１０及びアドレス信号ＷＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのライト転送信号ＷＴＲ３ａとなる。第４のＮＡＮＤ回路には、第１のデコ−ダの出力信号１１及びアドレス信号ＷＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのライト転送信号ＷＴＲ４ａとなる。第５のＮＡＮＤ回路には、第１のデコ−ダの出力信号００及びアドレス信号ＷＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＷＴＲ１ｂとなる。第６のＮＡＮＤ回路には、第１のデコ−ダの出力信号０１及びアドレス信号ＷＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＷＴＲ２ｂとなる。第７のＮＡＮＤ回路には、第１のデコ−ダの出力信号１０及びアドレス信号ＷＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＷＴＲ３ｂとなる。第８のＮＡＮＤ回路には、第１のデコ−ダの出力信号１１及びアドレス信号ＷＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＷＴＲ４ｂとなる。
【００１６】
図４は、図３に示したライトアドレス発生回路の動作を説明するタイミングチャ−トである。
ライトクロック信号ＷＣＬＫが立ち上がる時刻ｔ０においてライトイネ−ブル信号ＷＥとライトリセット信号ＷＲとがハイレベルになるとアドレス信号の発生を開始する。次にライトクロック信号が立ち上がる時刻ｔ１になるとアドレス信号ＷＡＹ０がハイレベルになる。さらにライトクロック信号が立ち上がる時刻ｔ２になるとアドレス信号ＷＡＹ０が再びハイレベルになり、アドレス信号ＷＡＹ１がハイレベルになる。アドレス信号ＷＡＹ０〜ｎについては、以後ライトクロック信号を順次分周したものになるので、その説明は省略する。
時刻ｔ３になるとライト転送信号ＷＴＲ及び、アドレス信号ＷＡＹｎ-２がハイレベルになり、アドレス信号ＷＡＹｎ-１、ＷＡＹｎはロ−レベルのままである。これにより、第１のバンクのライト転送信号ＷＴＲ１ａはハイレベルになる。また、時刻ｔ４においては、ライト転送信号ＷＴＲ及び、アドレス信号ＷＡＹｎ-１がハイレベルになり、アドレス信号ＷＡＹｎ-２、ＷＡＹｎがロ−レベルになる。これにより、第２のバンクのライト転送信号ＷＴＲ１ｂはハイレベルになる。これ以外のライト転送信号ＷＴＲ２ａ〜ＷＴＲ４ｂについては、論理を参照すれば理解できるため、その説明は省略する。
【００１７】
つぎに、リ−ド転送信号ＲＴＲ１〜４を生成する回路について説明する。図５はリ−ド用ＹアドレスＲＹＡＤ及びリ−ド転送信号ＲＴＲ１〜４（ここでは、第１のバンク用のリ−ド転送信号ＲＴＲ１ａ〜ＲＴＲ４ａ及び第２のバンク用のリ−ド転送信号ＲＴＲ１ｂ〜ＲＴＲ４ｂ）を生成するリ−ドアドレス発生回路を示す回路図、図６はこのリ−ドアドレス発生回路の動作を示すタイミングチャ−トである。
リ−ドアドレス発生回路は、シフトレジスタ５０、第１のデコ−ダ５１、第２のデコ−ダ５２及び初期転送コントロ−ル回路５３から構成される。
シフトレジスタ５０はｎ+１個のフリップフロップＣ０〜Ｃｎを有している。
フリップフロップＣ０〜Ｃｎのクロック入力端子ｃにはリ−ドクロック信号ＲＣＬＫが入力される。フリップフロップＣ０〜Ｃｎのリセット端子にはＮＭＯＳトランジスタの第１の端子が接続されている。このＮＭＯＳトランジスタの第２の端子は接地され、ゲ−トには共通にリ−ドリセット信号ＲＲが与えられる。
第１のフリップフロップＣ０の入力ａは接地され、出力ｄは第２のフリップフロップＣ１の入力に接続される。第１のフリップフロップＣ０の他の出力ｅからの出力信号及びその反転信号は、リ−ド用ＹアドレスＲＹＡＤの一部であるアドレス信号ＲＡＹ０、ＲＡＹ０/になる。
第２のフリップフロップＣ１の出力ｄは第３のフリップフロップＣ２の入力に接続される。第２のフリップフロップＣ１の他の出力ｅからの出力信号及びその反転信号は、リ−ド用ＹアドレスＲＹＡＤの一部であるアドレス信号ＲＡＹ１、ＲＡＹ１/になる。
さらに第ｎのフリップフロップまでの接続関係は同様であるが、リ−ド用ＹアドレスＲＹＡＤはアドレス信号ＲＡＹ１〜ｎ-２、ＲＡＹ１〜ｎ-２/である。アドレス信号ＲＡＹｎ-１、ＲＡＹｎ-１/、ＲＡＹｎ、ＲＡＹｎ/はリ−ド転送信号ＲＴＲ１ａ〜ＲＴＲ４ｂの生成のために利用される。
【００１８】
第１のデコ−ダ５１は、ＮＡＮＤ回路で構成される。第１のＮＡＮＤ回路には、アドレス信号ＲＡＹｎ-１、 ＲＡＹｎ及びリ−ド転送信号ＲＴＲが入力され、その出力はインバ−タで反転され信号１１となる。第２のＮＡＮＤ回路には、アドレス信号ＲＡＹｎ-１/、 ＲＡＹｎ及びリ−ド転送信号ＲＴＲが入力され、その出力はインバ−タで反転され信号１０となる。第３のＮＡＮＤ回路には、アドレス信号ＲＡＹｎ-１、 ＲＡＹｎ/及びリ−ド転送信号ＲＴＲが入力され、その出力はインバ−タで反転され信号０１となる。第４のＮＡＮＤ回路には、アドレス信号ＲＡＹｎ-１/、 ＲＡＹｎ/及びリ−ド転送信号ＲＴＲが入力され、その出力はインバ−タで反転され信号００となる。
第２のデコ−ダ５２もＮＡＮＤ回路で構成される。第１のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号００及びアドレス信号ＲＡＹｎ-２が入力される。第１のＮＡＮＤ回路の出力は初期転送コントロ−ル回路の出力信号ＲＲＳ/と否定論理和がなされ、第１のバンクのリ−ド転送信号ＲＴＲ１ａとなる。第２のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号０１及びアドレス信号ＲＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのリ−ド転送信号ＲＴＲ２ａとなる。第３のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号１０及びアドレス信号ＲＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのリ−ド転送信号ＲＴＲ３ａとなる。第４のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号１１及びアドレス信号ＲＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのリ−ド転送信号ＲＴＲ４ａとなる。第５のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号００及びアドレス信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのリ−ド転送信号ＲＴＲ１ｂとなる。第６のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号０１及びアドレス信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのリ−ド転送信号ＲＴＲ２ｂとなる。第７のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号１０及びアドレス信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＲＴＲ３ｂとなる。第８のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号１１及びアドレス信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＲＴＲ４ｂとなる。
初期転コントロ−ル回路はリ−ド転送の初期状態を調整するために設けられた回路であり、リ−ドリセット信号を受取り、このリ−ドリセット信号に応答してリ−ド転送信号ＲＴＲより若干長い期間活性化状態である信号ＲＲＳ/を出力する回路でる。
【００１９】
図６は、図５に示したリ−ドアドレス発生回路の動作を説明するタイミングチャ−トである。
リ−ドクロック信号ＲＣＬＫが立ち上がる時刻ｔ０においてリ−ドリセット信号ＲＲがハイレベルになる。この時、リ−ドイネ−ブル信号ＲＥはロ−レベルのままであり、初期転送回路の出力信号ＲＲＳ/はリ−ドリセット信号ＲＲに応答してロ−レベルになっている。さらに、リ−ド転送信号ＲＴＲもハイレベルになるため、第１のバンクのリ−ド転送信号ＲＴＲ１ａもハイレベルになる。その後リ−ド転送信号ＲＴＲがロ−レベルになると、第１のバンクのリ−ド転送信号ＲＴＲ１ａもロ−レベルになり、さらにその後に初期転送回路の出力信号ＲＲＳ/がハイレベルになる。
リ−ドリセット信号ＲＲが立ち上がって最初にリ−ドクロック信号ＲＣＬＫが立ち上がる時刻ｔ１になるとアドレス信号の発生を開始する。
次にライトクロック信号ＲＣＬＫが立ち上がる時刻ｔ２になるとアドレス信号ＲＡＹ０がハイレベルになる。さらにライトクロック信号ＲＣＬＫが立ち上がる時刻ｔ３になるとアドレス信号ＲＡＹ０が再びハイレベルになり、アドレス信号ＲＡＹ２がハイレベルになる。この時リ−ド転送信号ＲＴＲもハイレベルになるため、第２のバンクのリ−ド転送信号ＲＴＲ１ｂもハイレベルになる。
アドレス信号ＲＡＹ０〜ｎについては、以後リ−ドクロック信号ＲＣＬＫを順次分周したものになるので、その説明は省略する。
時刻ｔ４になるとリ−ド転送信号ＲＴＲ及び、アドレス信号ＲＡＹｎ-２がハイレベルになり、アドレス信号ＷＡＹｎ-１、ＷＡＹｎはロ−レベルのままである。これにより、第１のバンクのリ−ド転送信号ＲＴＲ２ａはハイレベルになる。また、時刻ｔ５においては、リ−ド転送信号ＲＴＲ及び、アドレス信号ＲＡＹｎ-１がハイレベルになり、アドレス信号ＲＡＹｎ-２、ＲＡＹｎがロ−レベルになる。これにより、第２のバンクのリ−ド転送信号ＲＴＲ２ｂはハイレベルになる。これ以外のリ−ド転送信号ＲＴＲ３ａ〜ＲＴＲ４ｂについては、論理を参照すれば理解できるため、その説明は省略する。
【００２０】
図７はこの発明の第２の実施例のシリアルアクセスメモリの部分回路図である。なお、第１の実施例と同一部分には同一符号を付してその説明を省略する。
第２の実施例のシリアルアクセスメモリは、回路的には全く同一構成であるが、回路の配置が異なっている。
第１の実施例のシリアルアクセスメモリでは、ライト用Ｙデコ−ダＷＹ１、ＷＹ２．．．とライトレジスタＴ１、Ｔ２．．． はメモリコラム１０の一端に接続され、リ−ド用Ｙデコ−ダＲＹ１、ＲＹ２．．．とリ−ドレジスタＳ１、Ｓ２．．．はメモリコラム１０の他端に接続されていた。第２の実施例のシリアルアクセスメモリでは、ライト用Ｙデコ−ダＷＹ１、ＷＹ２．．．、ライトレジスタＴ１、Ｔ２．．． 、リ−ド用Ｙデコ−ダＲＹ１、ＲＹ２．．．及びリ−ドレジスタＳ１、Ｓ２．．．を同一端側に接続した。
なお、第２の実施例のシリアルアクセスメモリはその回路構成が第１の実施例のシリアルアクセスメモリと同一であるため、動作も同一である。したがって、第２の実施例のシリアルアクセスメモリの動作の説明は省略する。
上記接続関係により、ライトレジスタＴ１、Ｔ２．．． とリ−ドレジスタＳ１、Ｓ２．．．とが近接した場所に設けられるため、パタ−ン設計のための面積は第１の実施例より狭くなるが、その分チップ面積の縮小化が図られ、製造コストを減少できるメリットがある。
【００２１】
図８はこの発明の第３の実施例のシリアルアクセスメモリの部分回路図である。なお、第１の実施例と同一部分には同一符号を付してその説明を省略する。
第３の実施例のシリアルアクセスメモリでは、第２の実施例同様ライトレジスタＴ１、Ｔ２．．．とリ−ドレジスタＳ１、Ｓ２．．．をメモリコラム１０の同一端側で接続している。
第３の実施例のシリアルアクセスメモリの特徴的な点は、メモリコラムグル−プ１２を形成するメモリコラム１０を一つおきにした構成を取っている点である。すなわち、ビットライン対ＢＬ１、ＢＬ１/、 ＢＬ３、ＢＬ３/、 ＢＬ５、ＢＬ５/、 ＢＬ７、ＢＬ７/によってひとつのメモリコラムグル−プ１２が形成される。そして、このメモリコラムグル−プ１２においては、ライトレジスタＴ１とリ−ドレジスタＳ１をメモリコラムの一方側（図面では左側）で接続している。さらに、メモリカラムのセンスアンプＳＡ１、ＳＡ３．．．をライトレジスタＴ１とリ−ドレジスタＳ１の外側に配置している。
一方、ビットライン対ＢＬ２、ＢＬ２/、 ＢＬ４、ＢＬ４/、 ＢＬ６、ＢＬ６/、 ＢＬ８、ＢＬ８/によってふたつのメモリコラムグル−プ１２が形成される。そして、このメモリコラムグル−プ１２においては、ライトレジスタＴ２ とリ−ドレジスタＳ２をメモリコラムの他方側（図面では右側）で接続している。さらに、メモリカラムのセンスアンプＳＡ２、ＳＡ４．．．をライトレジスタＴ２とリ−ドレジスタＳ２の外側に配置している。
なお、第３の実施例ではライト転送信号及びリ−ド転送信号をメモリコラムに対して、一端側と他端側にわけ、それぞれａ、ｂをつけ明確化している。しかしながら、センスアンプ活性化信号ＳＡＮａ、ＳＡＰａ、 ＳＡＮｂ、ＳＡＰｂ、ライトデ−タバスＷＤａ、ＷＤａ/、ＷＤｂ、ＷＤｂ/、リ−ドデ−タバスはＲＤａ、ＲＤａ/、 ＲＤｂ、ＲＤｂ/、リ−ド転送信号ＲＴＲａ１〜ＲＴＲｂ４、ライト転送信号ＷＲＴａ１〜ｂ４は、 ａ、ｂの区別なく同一の信号または最終的に同一のラインになっても構わない。ここで注意してもらいたいのは、図３〜６で説明した第１および第２のバンク用の信号との区別である。以前にも述べたように、第１のバンクと第２のバンクは独立して動作することが可能である。しかしながら、第３の実施例においては、同一バンク内の回路配置を問題にしているので、各信号は第１の実施例と同様のものを用いることが可能なのである。
なお、第３の実施例では、選択信号ＳＥＬａ、ＳＥＬｂが新たに加わっている。この選択信号ＳＥＬａ、ＳＥＬｂは 、ａ側（図の右側）からアクセスするかｂ側（図の左側）からアクセスするかを決めるための信号である。一方、ライトレジスタＴ１、Ｔ２の選択には、共通に入力されたライトＹアドレスＷＹＡと、選択信号ＳＥＬａ、ＳＥＬｂとの論理積によって選択している。また、リ−ドレジスタＳ１、Ｓ２の選択も、共通に入力されたリ−ドＹアドレスＲＹＡと、選択信号ＳＥＬａ、ＳＥＬｂとの論理積によって選択している。
第３の実施例のシリアルアクセスメモリの動作については、第１の実施例のシリアルアクセスメモリと同様なため、その説明は省略する。
第３の実施例では、センスアンプが２メモリコラムピッチの間に形成できるため、メモリコラムピッチを小さくすることができる。また、ライトレジスタ及びリ−ドレジスタをメモリコラムグル−プ１２の２倍のピッチの間に形成できるため、第２の実施例の倍の余裕で形成できる。したがって、チップ面積を縮小でき、コストの安いシリアルアクセスメモリを提供できる。
【００２２】
図９および図１０はこの発明の第４の実施例のシリアルアクセスメモリの部分回路図である。なお、第３の実施例と同一部分には同一符号を付してその説明を省略する。
第４の実施例のシリアルアクセスメモリでは、第３の実施例同様モリコラムグル−プを形成するメモリコラム１０を一つおきにした構成を取り、ライトレジスタＴ１、Ｔ２．．．とリ−ドレジスタＳ１、Ｓ２．．．をメモリコラム１０の同一端側で接続している。
第４の実施例のシリアルアクセスメモリの特徴的な点は図９に示したように、メモリコラムグル−プ１２を形成するメモリコラム１０を縦に複数列配置し、この列と列の間にセンスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１を設けている点である。
メモリコラム列間に設けられたセンスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１は両側のメモリコラム１０と選択的に接続されている。即ち、図９におけるセンスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１はトランスファトランジスタｔｒ３３〜４０を介して一方側（図面では右側）の図示しないメモリコラムに接続されている。また、センスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１はトランスファトランジスタｔｒ１〜８を介して他方側（図面では左側）の図示しないメモリコラムにも接続されている。トランスファトランジスタｔｒ１〜８はビットライン対選択信号ＢＬＢによって開閉制御される。トランスファトランジスタｔｒ３３〜４０はビットライン対選択信号ＢＬＡによって開閉制御される。なお、第４の実施例ではビットラインをイコライズするトランジスタＴｒ２９〜３２が各ビットライン対に設けられている。トランジスタｔｒ２９〜３２は、イコライズ信号ＥＱに応答してビットライン対をイコライズする。
【００２３】
図１０は第４の実施例のシリアルアクセスメモリのメモリコラム列の一端部分の回路図を示している。したがって、図１０は図９の右側に接続される。なお、図１０と図９の間にはメモリコラム（場合によってはメモリコラムが２列あり、その中央には更に図９のような回路が存在する場合もある）が存在していることは言うまでもない。図１０に示したセンスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１もランスファトランジスタｔｒ１〜８を介して他方側（図面では左側）の図示しないメモリコラムにも接続されている。トランスファトランジスタｔｒ１〜８はビットライン対選択信号ＢＬＡによって開閉制御される。なお、図９同様にトランジスタｔｒ２９〜３２は、イコライズ信号ＥＱに応答してビットライン対をイコライズする。
第４の実施例では、図９及び図１０には開示していないが、図９の左側にメモリコラムを介して接続されるセンスアンプ、リ−ドレジスタ及びライトレジスタが存在する。その回路構成は図１０の回路を左右対称にしたものである。なお、回路に与えられる信号としては、トランスファトランジスタＴｒ１〜８にはビットライン対選択信号ＢＬＢが与えられ、リ−ドレジスタ、ライトレジスタには選択信号ＳＥＬｂが与えられる以外は、図１０の回路と同一である。
【００２４】
次に、第４の実施例のシリアルアクセスメモリの動作について説明する。なお、動作説明は、図９に記載した回路の右側には第１のメモリカラム列を介して図１０に記載した回路が接続され、図９に記載した回路の左側には第２のメモリカラム列を介して、上述した図１０に記載した回路の左右対称にした回路が接続されたシリアルアクセスメモリを対象とする。
まず、ビットライン対選択信号ＢＬＡをハイレベル、ビットライン対選択信号ＢＬＢをロ−レベルにする。これにより、図９に示したトランスファトランジスタｔｒ３３〜４０と、図１０に示したトランスファトランジスタｔｒ１〜８がＯＮ状態になる。したがって、図９に示したセンスアンプＳＡ１〜４及び図１０に示したセンスアンプＳＡ１〜４は図９に示した回路と図１０に示した回路の間にある（図９における右側の）第１のメモリカラム列に接続される。その後の動作については第３の実施例と同様であるため、その説明は省略する。
次に、ビットライン対選択信号ＢＬＡをロ−レベル、ビットライン対選択信号ＢＬＢをハイレベルにする。これにより、図９に示したトランスファトランジスタｔｒ１〜８と、図１０に示した回路の左右対称の回路におけるトランスファトランジスタｔｒ１〜８がＯＮ状態になる。したがって、図９に示したセンスアンプＳＡ１〜４及び図１０に示した回路の左右対称の回路におけるセンスアンプＳＡ１〜４は図９に示した回路と図１０に示した回路の左右対称の回路間にある（図９における左側の）第２のメモリカラム列に接続される。その後の動作については第３の実施例と同様であるため、その説明は省略する。
第４の実施例では、メモリセルアレイにおけるビットライン対の長さが長くなった時に有効である。メモリセルアレイのビットラインが長くなる（例えば図１に示した横方向が長くなる）と、ビットラインの寄生容量が大きくなり、メモリの書き込み/読み出し時間が長くなってしまう。このため、ビットラインの長さを短くした第４の実施例では、大容量のシリアルアクセスメモリに対応できる。しかも、第３の実施例同様チップ面積を縮小でき、安価で大容量のシリアルアクセスメモリを提供できる。
【００２５】
図１１および図１２はこの発明の第５の実施例のシリアルアクセスメモリの部分回路図である。なお、第４の実施例と同一部分には同一符号を付してその説明を省略する。
第５の実施例のシリアルアクセスメモリでは、第４の実施例同様メモリコラムグル−プ１２を形成するメモリコラム１０を縦に複数列配置し、この列と列の間にセンスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１を設けている。第５の実施例のシリアルアクセスメモリはリ−ドレジスタも二が存在し、ライトレジスタは存在しない。したがってメモリセルへの情報の書き込みは直接行われる。また、第５の実施例のシリアルアクセスメモリではメモリコラムグル−プ１２を二つのメモリコラムから構成している。
以下、第５の実施例のシリアルアクセスメモリの構成を第４の実施例との差異を中心にして説明する。図１１及び図１２の回路は第３の実施例の図９及び図１０と同様な配置をとる。即ち、図１１におけるセンスアンプＳＡ１、２及びリ−ドレジスタＳ１はトランスファトランジスタｔｒ１〜４を介して一方側（図面では左側）の図示しないメモリコラム１０（ビットライン対ＢＬａ１、ＢＬａ１/、 ＢＬａ２、ＢＬａ２/）に接続されている。また、センスアンプＳＡ１、２及びリ−ドレジスタＳ１はトランスファトランジスタｔｒ１７〜２０を介して他方側（図面では右側）の図示しないメモリコラム（ビットライン対ＢＬｂ１、ＢＬｂ１/、 ＢＬｂ２、ＢＬｂ２/）にも接続されている。トランスファトランジスタｔｒ１〜４はビットライン対選択信号ＢＬＢによって開閉制御される。トランスファトランジスタｔｒ１７〜２０はビットライン対選択信号ＢＬＡによって開閉制御される。なお、第４の実施例ではライトデータバス対ＷＤ、ＷＤ/はトランスファトランジスタｔｒ１５、ｔｒ１６、ｔｒ５、ｔｒ６、ｔｒ１１及びｔｒ１２を介してビットラインに接続されている。また、リードデータバス対ＲＤ、ＲＤ/はトランスファトランジスタｔｒ１３、ｔｒ１４を介してリ−ドレジスタＳ１に接続されている。リ−ドレジスタＳ１はトランスファトランジスタｔｒ７〜１０を介してビットラインに接続される。
トランスファトランジスタｔｒ１３〜１６はＹデコ−ダ出力信号Ｙ１によって共通に開閉制御される。トランスファトランジスタｔｒ５、６は書き込み選択信号ＷＳＥＬ０に、トランスファトランジスタｔｒ１１、１２は書き込み選択信号ＷＳＥＬ１に、トランスファトランジスタｔｒ９、１０は読み出し選択信号ＲＳＥＬ０に、トランスファトランジスタｔｒ７、８は読み出し選択信号ＲＳＥＬ１によって開閉制御される。
図１２のに示した回路において、図１１に示した回路と同一部分についてはその説明を省略する。図１２の回路においては、図１１のトランスファトランジスタｔｒ１７〜２０に相当する部分がない。また、トランスファトランジスタｔｒ１〜４に接続されるのは、ビットライン対ＢＬｂ３、ＢＬｂ３/、 ＢＬｂ４、ＢＬｂ４/である。
第４の実施例同様、図１１及び図１２には開示していないが、図９の左側にメモリコラムを介して接続されるセンスアンプ及びリ−ドレジスタが存在する。その回路構成は図１２の回路を左右対称にしたものである。なお、回路に与えられる信号としては、トランスファトランジスタＴｒ１〜４にはビットライン対選択信号ＢＬＢが与えられる以外は、図１２の回路と同一である。
【００２６】
次に、第５の実施例のシリアルアクセスメモリの動作について説明する。なお、動作説明は、図１１に記載した回路の右側には第１のメモリカラム列を介して図１２に記載した回路が接続され、図１１に記載した回路の左側には第２のメモリカラム列を介して、上述した図１２に記載した回路の左右対称にした回路が接続されたシリアルアクセスメモリを対象とする。
まず、ビットライン対選択信号ＢＬＡをハイレベル、ビットライン対選択信号ＢＬＢをロ−レベルにする。これにより、図１１に示したトランスファトランジスタｔｒ１７〜２０と、図１２に示したトランスファトランジスタｔｒ１〜４がＯＮ状態になる。したがって、図１１に示したセンスアンプＳＡ１、２及び図１０に示したセンスアンプＳＡ１、２は図１１に示した回路と図１２に示した回路の間にある（図１１における右側の）第１のメモリカラム列に接続される。
この後ライト動作が行われるの場合、Ｙデコ−ダの出力信号Ｙ１がハイレベルになり、書き込み選択信号ＳＥＬ０がハイレベル、書き込み選択信号ＳＥＬ１がロ−レベルになる。これによりライトデータバスＷＤ、ＷＤ/とビットラインＢＬ２ｂ、Ｂｌ２ｂ/が接続される。したがって、ライトデータバスＷＤ、ＷＤ/上のデ−タが直接ビットラインＢＬ２ｂ、Ｂｌ２ｂ/に接続されたメモリセルに書き込まれる。
なお、リ−ド動作については、ビット線の選択は成就鬱のライト動作と同じであり、その他の動作は第３の実施例と同様であるため、その説明は省略する。
次に、ビットライン対選択信号ＢＬＡをロ−レベル、ビットライン対選択信号ＢＬＢをハイレベルにする。これにより、図９に示したトランスファトランジスタｔｒ１〜８と、図１０に示した回路の左右対称の回路におけるトランスファトランジスタｔｒ１〜８がＯＮ状態になる。したがって、図９に示したセンスアンプＳＡ１〜４及び図１０に示した回路の左右対称の回路におけるセンスアンプＳＡ１〜４は図９に示した回路と図１０に示した回路の左右対称の回路間にある（図９における左側の）第２のメモリカラム列に接続される。その後の動作については上述のリ−ド動作及びライト動作と同様であるため、その説明は省略する。
【００２７】
図１３及び図１４は第５の実施例の変形例であるシリアルアクセスメモリの部分回路図である。なお、第５の実施例と同一部分には同一符号を付してその説明を省略する。
第５の実施例の変形例であるシリアルアクセスメモリでは、第５の実施例におけるリ−ド/ライト共用で用いていたＹデコ−ダ出力信号Ｙ１を、リ−ド用Ｙデコ−ダ出力信号ＲＹ１、ライト用デコ−ダ出力信号ＷＹ１に分けたことである。したがって、リ−ド用Ｙデコ−ダ出力信号ＲＹ１がトランスファトランジスタｔｒ１３、ｔｒ１４に与えられ、ライト用デコ−ダ出力信号ＷＹ１がトランスファトランジスタｔｒ１５、ｔｒ１６に与えられる。
上記の点を除けば、回路構成及び動作については第５の実施例と同様であるため、それらの説明については省略する。
【００２８】
図１５〜図１８は、第１の実施例のシリアルアクセスメモリの動作をより詳細に示した模式図である。
第１の実施例の説明で記載したように、第１の実施例のシリアルアクセスメモリでは、メモリコラム４つでメモリコラムグル−プ１２が構成されている。ここで、図１５〜１８において、第１のバンクにおけるメモリコラムをCa4i+1, Ca4i+2, C4ai+3, Ca4i+4, で表わし、第２のバンクにおけるメモリコラムをCb4i+1, Cb4i+2, C4bi+3, Cb4i+4, （i=0〜n-1）と表わす。ライトアクセス、リ−ドアクセスともにアクセスの順番をCa1から開始する場合（どこからでもよいが簡単化のため、ここではCa1から開始することにする）には、
Ca1,Ca5,Ca9...Ca4n-3, Cb1,Cb5,Cb9...Cb4n-3,
Ca2,Ca6,Ca10...Ca4n-2, Cb2,Cb6,Cb10...Cb4n-2,
Ca3,Ca7,Ca11...Ca4n-1, Cb3,Cb7,Cb11...Cb4n-1,
Ca4,Ca8,Ca12.. .Ca4n, Cb4,Cb8,Cb12...Cb4n,
の順にアクセスを行う事になる。
以下、順を追って動作を詳細に説明する。
図１５に示すように、第１の実施例のシリアルアクセスメモリは第１のメモリバンク６１と第２のメモリバンク６２を有している。第１のメモリバンク６１においては、ライト用Ｙデコ−ダ６３ａ、ライトレジスタＴ１〜Ｔｎ、リ−ド用Ｙデコ−ダ６４ａ、リ−ドレジスタＳ１〜Ｓｎ、Ｘデコ−ダ２２ａ及びメモリカラムCa1〜Ca4nを有している。第２のメモリバンク６２においては、ライト用Ｙデコ−ダ６３ｂ、ライトレジスタＴｎ+１〜Ｔ２ｎ、リ−ド用Ｙデコ−ダ６４ｂ、リ−ドレジスタＳｎ+１〜Ｓ２ｎ、Ｘデコ−ダ２２ｂ及びメモリカラムCb1〜Cb4nを有している。
さらに、第1、第2のバンクに共通する回路として、入力回路２０、出力回路２１、ライトＹアドレスを発生するライトＹアドレス発生回路６５、リ−ドＹアドレスを発生するリ−ドＹアドレス発生回路６６、ライトＹアドレスを発生するライトＸアドレス発生回路６７、リ−ドＸアドレスを発生するリ−ドＸアドレス発生回路６８を第１の実施例のシリアルアクセスメモリは有している。
【００２９】
ここで、シリアルライトが開始するメモリアドレスをワ−ドラインＷＬａｉで指定されるメモリコラムCa1中のアドレスと仮定し、シリアルリ−ドが開始するメモリアドレスをワ−ドラインＷＬａｊで指定されるメモリコラムCa4中のアドレスとすると仮定する。
ライトクロックＷＣＬＫに同期して一連の連続する黒丸で示されるシリアル入力デ−タが入力回路２０を介してライトデ−タバスに入力される。ライトＹデコ−ダ６３ａの出力Ｗ１、Ｗ２．．．Ｗｎが順次ハイレベルとなることでライトレジスタＴ１、Ｔ２．．．Ｔｎにライトデ−タバス上のシリアルデ−タが順次に書き込まれる。
この間、ワ−ドラインＷＬａｊが立ち上がり、そのワ−ドラインＷＬａｊに接続された複数のメモリセル中の情報は、それぞれ対応するセンスアンプに増幅され、センスアンプが接続されたビットライン対上に確定する。その後、スイッチ（先の実施例１説明したリ−ド選択転送信号により開閉されるスイッチＳＷ４）によりメモリコラムCa4, Ca8 ...Ca4nがリ−ドレジスタＳ１、Ｓ２．．．Ｓｎにそれぞれ選択転送される。
同時期に、リ−ドＹデコ−ダ６４ａの出力Ｒ１、Ｒ２．．．Ｒｎがハイレベルとなることによりリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されていた情報は、 Ｓ１、Ｓ２．．．Ｓｎの順にリ−ドデ−タバスＲＤ、ＲＤ/を介して出力回路２１よりリ−ドクロックＲＣＬＫに同期して一連の連続する白丸で示されるようにシリアル出力される。
リ−ドレジスタＳｎに転送されていた情報が出力される前に、第２のバンクのワ−ドラインＷＬｂｊが立ち上がり、そのワ−ドラインＷＬｂｊに接続する複数のメモリセル中の情報は、それぞれ対応するセンスアンプに増幅され、センスアンプが接続されたビットライン対上に確定する。その後、スイッチ（先の実施例１説明したリ−ド選択転送信号により開閉されるスイッチＳＷ４）によりメモリコラムCb4,Cb8... Cb4n上の情報がリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎにそれぞれ選択転送される。この転送により図１６で説明するリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドをリ−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−ドの後、リ−ドクロックＲＣＬＫにたいし間断なく行える。
【００３０】
上述の動作に続いた動作の説明を図１６を参照しつつ説明する。
引き続き、ライトクロックＷＣＬＫに同期して一連の連続する黒丸で示されるシリアル入力デ−タが入力回路２０を介してライトデ−タバスに入力される。このとき、ライトＹデコ−ダ６３ｂの出力Ｗｎ+１、Ｗｎ+２．．．Ｗ２ｎが順次ハイレベルとなることでライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎの順に書き込まれる。
このライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに対する書き込みが行われている間、第１のバンクのワ−ドラインＷＬａｉが立ち上がる。その後、ライトレジスタＴ１、Ｔ２．．．Ｔｎに書き込まれていた情報は、スイッチ（先の実施例１説明したリ−ド選択転送信号により開閉されるスイッチＳＷ２）により選択されるメモリコラムCa1,Ca5...Ca4n-3にそれぞれ転送され、それらメモリコラム及びワ−ドラインＷＬａｉに接続されたメモリセルに書き込まれる。このライトアクセスが行われている間、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに選択転送されていた情報はリ−ドデ−タバスＲＤ，ＲＤ/を介して出力回路２０よりリ−ドクロックＲＣＬＫに同期して一連の連続する白丸で示されるシリアルデ−タが出力される。
リ−ドレジスタＳ２ｎに転送されていた情報が出力される前に、図１５で説明した第１のバンクで立ち上がったワ−ドラインＷＬａｊのＸアドレスを１インクリメントしたワ−ドラインＷＬａｊ+１が立ち上がる。このワ−ドラインＷＬａｊ+１に接続された複数のメモリセル中の情報は、それぞれ対応するセンスアンプによって増幅され、そのセンスアンプが接続するビットライン対上に確定する。その後、スイッチＳＷ４によりメモリコラム、Ca1, Ca5... Ca4n-3上の情報がリ−ドレジスタＳ１、Ｓ２．．．Ｓｎにそれぞれ選択転送される。この前もって行われる転送により図１７で説明するリ−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−ドが、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドの後、リ−ドクロックＲＣＬＫにたいし間断なく行える。
【００３１】
上述の動作に続いた動作の説明を図１７を参照しつつ説明する。
ライトクロックＷＣＬＫに同期して一連の連続する黒丸で示されるシリアル入力デ−タが入力回路２０を介してライトデ−タバスＷＤ、ＷＤ/に入力される。
ライトＹデコ−ダ６３ａの出力信号Ｗ１、Ｗ２．．．Ｗｎが順次ハイレベルとなることで、入力されたデ−タがライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。
デ−タがライトレジスタＴ１、Ｔ２．．．Ｔｎに書き込まれている間、リ−ドＹデコ−ダ６４ａの出力信号Ｒ１、Ｒ２．．．Ｒｎがハイレベルとなることにより、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されていた情報は、その順でリ−ドデ−タバスＲＤ、ＲＤ/を介して出力回路２１よりリ−ドクロックＲＣＬＫに同期して一連の連続する白丸で示されるようにシリアルデ−タとして出力される。
リ−ドレジスタＳｎに転送されていた情報が出力される前に、第２のバンクのワ−ドラインＷＬｂｊ+１が立ち上がる。ワ−ドラインＷＬｂｊ+１に接続する複数のメモリセル中の情報は、それぞれ対応するセンスアンプによって増幅され、そのセンスアンプが接続するビットライン対上に確定する。その後、スイッチＳＷ４によりメモリコラムCb1, Cb5...Cb4n-3上の情報がリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎにそれぞれ選択転送される。この前もって行われる転送により図１８で説明するリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドをリ−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−ドの後、ライトクロック信号ＲＣＬＫにたいし間断なく行える。
【００３２】
上述の動作に続いた動作の説明を図１８を参照しつつ説明する。
引き続き、ライトクロック信号ＷＣＬＫに同期して一連の連続する黒丸で示されるシリアル入力デ−タが入力回路２０を介してライトデ−タバスＲＤ、ＲＤ/に入力される。ライトＹデコ−ダ６３ｂの出力信号Ｗｎ+１、Ｗｎ+２．．．Ｗ２ｎが順次ハイとなることでライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次に書き込まれる。
このライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに対する書き込みが行われている間、第１のバンク６１の前回のワ−ドラインのＸアドレスに１インクリメントしたＸアドレスで選択されるワ−ドラインＷＬａｉ+１が立ち上がる。その後、ライトレジスタＴ１、Ｔ２．．．Ｔｎに書き込まれていた情報は、スイッチＳＷ２により選択されるメモリコラムCa2, Ca6...Ca4n-2にそれぞれ転送され、それらメモリコラムにおいてワ−ドラインＷＬａｉ+１に接続されたメモリセルに書き込まれる。
上述のライトアクセスが行われている間、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに選択転送されていた情報は、リ−ドデ−タバスＲＤ、ＲＤ/を介して出力回路２１よりリ−ドクロック信号ＲＣＬＫに同期して一連の連続する白丸で示されるシリアルデ−タとして出力される。
リ−ドレジスタＳ２ｎに転送されていた情報が出力される前に、第１のバンク６１で以前立ち上がったワ−ドラインＷＬａｊ+１のＸアドレスを１インクリメントしたワ−ドラインＷＬａｊ+２が立ち上がる。そして、このワ−ドラインＷＬａｊ+２に接続する複数のメモリセル中の情報は、それぞれ対応するセンスアンプによって増幅され、そのセンスアンプが接続するビットライン対上に確定する。その後、スイッチＳＷ４によりメモリコラムCa2, Ca6... Ca4n-2上の情報がリ−ドレジスタＳ１、Ｓ２．．．Ｓｎにそれぞれ選択転送される。この前もって行われる転送によりリ−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−ドをリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドの後、リ−ドクロック信号ＲＣＬＫにたいし間断なく行える。
【００３３】
以上説明したこの発明のシリアルアクセスメモリにおけるライト転送動作及びリ−ド転送動作の順序を図１９及び図２０を参照しつつ説明する。
図１９はこの発明のシリアルアクセスメモリにおけるライト転送動作を説明する模式図である。ライト転送動作では、まず第１のバンク６１のライトレジスタＴ１、Ｔ２．．．Ｔｎにシリアルデ−タを順次書き込む。その後、（ａ）に示すようにライトレジスタＴ１、Ｔ２．．．Ｔｎを第１のバンク６１のメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３にそれぞれ接続する。そしてライトレジスタＴ１、Ｔ２．．．Ｔｎに転送されたデ−タをそれぞれメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３のうちの特定のワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれる。
次に（ｂ）に示すように、第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３にそれぞれ接続する。そしてライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ−タをそれぞれメモリカラムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３のうちの特定のワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第１のバンク６１のライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。
その後（ｃ）に示すように、ライトレジスタＴ１、Ｔ２．．．Ｔｎを第１のバンク６１のメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２にそれぞれ接続する。そしてライトレジスタＴ１、Ｔ２．．．Ｔｎに転送されたデ−タをそれぞれメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２のうちの（ａ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれる。
さらに（ｄ）に示すように、第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２にそれぞれ接続する。そしてライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ−タをそれぞれメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２のうちの（ｂ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第１のバンク６１のライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。
【００３４】
次に（ｅ）に示すように、ライトレジスタＴ１、Ｔ２．．．Ｔｎを第１のバンク６１のメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１にそれぞれ接続する。そしてライトレジスタＴ１、Ｔ２．．．Ｔｎに転送されたデ−タをそれぞれメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１のうちの（ｃ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれる。
さらに（ｆ）に示すように、第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラムＣ４ｍ+３、Ｃ４ｍ+７．．．Ｃ８ｍ-１にそれぞれ接続する。そしてライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ−タをそれぞれメモリカラムＣ４ｍ+３、Ｃ４ｍ+７．．．Ｃ８ｍ-１のうちの（ｄ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第１のバンク６１のライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。
この後（ｇ）に示すように、ライトレジスタＴ１、Ｔ２．．．Ｔｎを第１のバンク６１のメモリカラムＣ４、Ｃ８．．．Ｃ４ｍにそれぞれ接続する。そしてライトレジスタＴ１、Ｔ２．．．Ｔｎに転送されたデ−タをそれぞれメモリカラムＣ４、Ｃ８．．．Ｃ４ｍのうちの（ｅ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれる。
さらに（ｈ）に示すように、第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラムＣ４ｍ+４、Ｃ４ｍ+８．．．Ｃ８ｍにそれぞれ接続する。そしてライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ−タをそれぞれメモリカラムＣ４ｍ+４、Ｃ４ｍ+８．．．Ｃ８ｍのうちの（ｆ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第１のバンク６１のライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。
この後、ライトレジスタとメモリカラムとの接続関係は図１９の（ａ）に戻り、ワ−ドラインは（ｈ）以降順次インクリメントしたアドレスを対象としてシリアルライトが行われる。
【００３５】
図２０はこの発明のシリアルアクセスメモリにおけるリ−ド転送動作を説明する模式図である。リ−ド転送動作では（ａ）に示すように、第１のバンク６１のメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３とリ−ドレジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。そしてメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３のうちの特定のワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送する。
次に（ｂ）に示すように、第２のバンク６２のメモリカラムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３とリ−ドレジスタＳｎ、Ｓｎ+１．．．Ｓ２ｎとをそれぞれ接続する。そしてメモリカラムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３のうちの特定のワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳｎ、Ｓｎ+１．．．Ｓ２ｎに転送する。この間第１のバンク６１においては、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
その後（ｃ）に示すように、第１のバンク６１のメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２とリ−ドレジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。そしてメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２のうちの（ａ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送する。この間第２のバンク６２においては、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
さらに（ｄ）に示すように、第２のバンク６２のメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２とリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎとをそれぞれ接続する。そしてメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２のうちの（ｂ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送する。この間第１のバンク６１においては、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
【００３６】
その後（ｅ）に示すように、第１のバンク６１のメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１とリ−ドレジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。そしてメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１のうちの（ｃ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送する。この間第２のバンク６２においては、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
さらに（ｆ）に示すように、第２のバンク６２のメモリカラムＣ４ｍ+３、Ｃ４ｍ+７．．．Ｃ８ｍ-１とリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎとをそれぞれ接続する。そしてメモリカラムＣ４ｍ+３、Ｃ４ｍ+７．．．Ｃ８ｍ-１のうちの（ｄ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送する。この間第１のバンク６１においては、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
さらに（ｇ）に示すように、第１のバンク６１のメモリカラムＣ４、Ｃ８．．．Ｃ４ｍとリ−ドレジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。そしてメモリカラムＣ４、Ｃ８．．．Ｃ４ｍのうちの（ｅ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送する。この間第２のバンク６２においては、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
さらに（ｈ）に示すように、第２のバンク６２のメモリカラムＣ４ｍ+４、Ｃ４ｍ+８．．．Ｃ８ｍとリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎとをそれぞれ接続する。そしてメモリカラムＣ４ｍ+４、Ｃ４ｍ+８．．．Ｃ８ｍのうちの（ｆ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送する。この間第１のバンク６１においては、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
この後、リ−ドレジスタとメモリカラムとの接続関係は図２０の（ａ）に戻り、ワ−ドラインは（ｈ）以降順次インクリメントしたアドレスを対象としてシリアルリ−ドが行われる。
【００３７】
【発明の効果】
以上詳細に説明したように、この発明のシリアルアクセスメモリによれば、メモリコラムに対するレジスタ数が減少し、レジスタのパタ−ンを余裕を持って作ることが可能である。このことから、従来技術のプロセスのままでのチップサイズの縮小が図れ、プロセス開発のコスト節約とチップサイズの縮小というメリットが得られる。
【図面の簡単な説明】
【図１】この発明の第1の実施例のシリアルアクセスメモリの部分回路図である。
【図２】第１の実施例のシリアルメモリの動作タイミング示すタイミングチャ−トである。
【図３】ライトアドレス発生回路を示す回路図である。
【図４】ライトアドレス発生回路の動作を示すタイミングチャ−トである。
【図５】リ−ドアドレス発生回路を示す回路図である。
【図６】リ−ドアドレス発生回路の動作を示すタイミングチャ−トである。
【図７】第２の実施例のシリアルアクセスメモリの部分回路図である。
【図８】この発明の第３の実施例のシリアルアクセスメモリの部分回路図である。
【図９】この発明の第４の実施例のシリアルアクセスメモリの部分回路図である。
【図１０】この発明の第４の実施例のシリアルアクセスメモリの部分回路である。
【図１１】この発明の第５の実施例のシリアルアクセスメモリの部分回路図である。
【図１２】この発明の第５の実施例のシリアルアクセスメモリの部分回路図である。
【図１３】第５の実施例の変形例であるシリアルアクセスメモリの部分回路図である。
【図１４】第５の実施例の変形例であるシリアルアクセスメモリの部分回路図である。
【図１５】第１の実施例のシリアルアクセスメモリの動作をより詳細に示した模式図である。
【図１６】第１の実施例のシリアルアクセスメモリの動作をより詳細に示した模式図である。
【図１７】第１の実施例のシリアルアクセスメモリの動作をより詳細に示した模式図である。
【図１８】第１の実施例のシリアルアクセスメモリの動作をより詳細に示した模式図である。
【図１９】この発明のシリアルアクセスメモリにおけるライト転送動作を説明する模式図である。
【図２０】この発明のシリアルアクセスメモリにおけるリ−ド転送動作を説明する模式図である。
【符号の説明】
１０ メモリコラム
１１ メモリセル
２２ Ｘデコ−ダ
２４ メモリ−コントロ−ル信号発生回路
２５ ア−ビタ
ＢＬ１〜ｍ、ＢＬ１〜ｍ/ ビット線
ＷＬ１〜ｎ ワ−ド線
ＳＡ１〜ｍ センスアンプ
Ｔ１、Ｔ２ ライトデ−タレジスタ
ＷＤ、ＷＤ/ ライトデ−タバス
Ｓ１、Ｓ２ リ−ドデ−タレジスタ
ＲＤ、ＲＤ/ リ−ドデ−タバス
【発明が属する技術分野】
この発明はシリアルアクセスメモリに関するもので、詳しくはテレビ等で用いられる大容量のＤＲＡＭで構成される非同期シリアルアクセスメモリに関するものである。
【０００２】
【従来の技術】
テレビ、ＶＴＲ等に使用されるシリアルアクセスメモリは、独立する入力端子と出力端子を有し、入力クロックと出力クロックを全く異なる周波数を用いることができる。このような非同期式シリアルアクセスメモリは同時に入出力アクセスができるため、様々な用途が存在する。一例として、ビデオカメラで撮影された映像テ−プをＶＴＲを使ってテレビ画面で見るような場合を考慮する。
この場合、ビデオカメラで映像をビデオテ−プに記録するときには、ビデオカメラシステムの同期クロックＣＬＫ１を用いる。しかしながら、ＶＴＲでビデオテ−プを再生する場合、テ−プの伸びやＶＴＲもサ−ボ系が機械動作であるため、そのタイミングクロックは、ビデオテ−プから映像デ−タを読み出すときの同期クロックＣＬＫ１とはならず、不整波形クロックとなる。
この不整波形クロックに同期した画像デ−タをＶＴＲで画像処理することはできないので、ＶＴＲシステム内で整った同期クロックＣＬＫ２に同期した映像デ−タに変換する必要がある。このため、不整波形クロックで書き込みが行え、読み出しを整形クロックで行える非同期シリアルアクセスメモリが使われる。
非同期シリアルアクセスメモリが使われる他の例としてパソコン画面をテレビやＬＣＤパネル等に移す場合がある。パソコン画面の描画周波数はテレビの描画数と異なる。そこで、パソコン画面をテレビに映すには描画周波数を変更しなければならない。この場合、入力をパソコンの描画周波数で行い、出力をテレビの周波数で行うことのできる非同期シリアルアクセスメモリは非常に有効である。
【０００３】
このような非同期シリアルアクセスメモリは、トランジスタとキャパシタからなるメモリセルをビットラインに複数接続したメモリコラムを多数有した２Ｍビット以上の大容量のＤＲＡＭアレイをデ−タ格納領域として有している。さらに非同期シリアルアクセスメモリは、入力されたデ−タを転送するライトデ−タバスと、このライトデ−タバスに接続され、入力されたデ−タを一時的に保存するライトデ−タレジスタを備えている。また、非同期シリアルアクセスメモリは、出力すべきデ−タを転送するリ−ドデ−タバスと、このリ−ドデ−タバスに接続され、出力すべきデ−タを一時的に保存するリ−ドデ−タレジスタも備えている。
【０００４】
【発明が解決しようとする課題】
通常、非同期シリアルアクセスメモリのメモリコラム数は、画像を構成するライン上のピクセル数と同じになる。大画面高解像度のテレビ画面、ＰＣ用高解像度ＬＣＤパネルに対応するようになると、画面を形成する単位ライン上のピクセル情報が多くなるため、メモリコラム数が多く必要となる。そのため、ライトデ−タバス及びリ−ドデ−タバス長が長くなり付加容量が増大する。また、数が増加した各ライトデ−タレジスタ、リ−ドデ−タレジスタはそれぞれ、ライトデ−タバス及びリ−ドデ−タバスに接続するので接続ノ−ドの付加容量も増大する。従って、増大した負荷容量によりアクセス速度が遅くなってしまう。
また、非同期シリアルアクセスメモリはＤＲＡＭアレイを有している。ＤＲＡＭアレイは、大容量化の必要性のため、ビットラインピッチ、ワ−ドラインピッチを最小化して作られている。非同期式シリアルアクセスメモリにおいては、１ビットライン対ごとにライトデ−タレジスタとリ−ドデ−タレジスタが接続する必要がある。しかし、使用できるプロセスル−ルで各デ−タレジスタパタ−ンを描画するにはビットライン対ピッチが小さくなりすぎ、ビットライン対ピッチそのものを広げなければならなくなっている。これでは、チップ面積が大きくなりすぎ、普通のＤＲＡＭに比較してコストが高くなりすぎる。
この発明は、ライトデ−タバス及びリ−ドデ−タバス長が長くなり付加容量が増大しても、アクセス速度を維持し、大容量化に対してもコストの高騰を抑えたシリアルアクセスメモリを提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するためこの発明では、デ−タが入力される入力回路と、この入力回路に接続されるライトデータバスと、入力されたアドレス信号に応答して第１の選択信号を出力する第１のデコ−ダと、デ−タを一時的に記憶するライトレジスタと、ライトデータバスとライトレジスタ間に接続され、第１の選択信号に応答してライトデータバスとライトレジスタ間を導通させる第１のスイッチと、複数のメモリセルを有し、これらのメモリセルをワ−ド線で接続したメモリコラムを複数有したメモリアレイと、ライトレジスタとメモリコラム間に接続され、第２の選択信号に応答してライトレジスタとメモリコラム間を導通させる第２のスイッチとを有するシリアルアクセスメモリにおいて、ライトレジスタを所定数のメモリコラムと接続し、第２のスイッチは第２の選択信号に応答してライトレジスタと所定数のメモリコラムのうちのひとつのみを導通させた。
【０００６】
【発明の実施の形態】
図１はこの発明の第１の実施例のシリアルアクセスメモリの部分回路図である。メモリコラム１０は一対のビット線ＢＬ１〜ｍ、ＢＬ１〜ｍ/に複数のメモリセル１１が接続されている。メモリセル１１はＤＲＡＭセルであり、ワ−ド線ＷＬ１〜ｎに接続されたひとつのトランジスタとキャパシタとから構成されている。メモリコラム１０は、センスアンプ活性化信号ＳＡＰ、ＳＡＮでコントロ−ルされ、メモリセル１１のデ−タを増幅するセンスアンプＳＡ１〜ｍも有している。
このメモリコラム１０の一端は第1のスイッチであるトランジスタ対ＳＷ１を介して、入力されたデ−タを一時的に保存するライトデ−タレジスタＴ１、Ｔ２．．．に接続される。ここで、ライトデ−タレジスタＴ１、Ｔ２．．．は２つのインバ−タからなるＳＲＡＭセルで構成されており、ライトデ−タレジスタＴ１、Ｔ２．．．一つに対してメモリコラム１０は4つが接続される。第１のスイッチＳＷ１にはライト転送信号ＷＴＲ１〜ＷＴＲ４が与えられ、ひとつのライトデ−タレジスタＴ１、Ｔ２．．．と一つのメモリコラム１０が選択的に接続されるようになっている。
ライトデ−タレジスタＴ１、Ｔ２．．．は第２のスイッチであるトランジスタ対ＳＷ２を介して入力された信号が転送されるライトデ−タバスＷＤ、ＷＤ/に接続されている。第２のスイッチＳＷ２には、受取ったライト用ＹアドレスＷＹＡＤに基づいてライト転送信号Ｗ１、Ｗ２．．．を出力するライトＹデコ−ダＷＹ１，ＷＹ２．．．が接続されている。ライト転送信号Ｗ１、Ｗ２．．．に応答して、第２のスイッチＳＷ２はライトデ−タバスＷＤ、ＷＤ/とライトデ−タレジスタＴ１、Ｔ２．．．とを接続する。
一方、メモリコラム１０の他端は第３のスイッチであるトランジスタ対ＳＷ３を介して、メモリセル１１から出力されたデ−タを一時的に保存するリ−ドデ−タレジスタＳ１、Ｓ２．．．に接続される。ここで、リ−ドデ−タレジスタＳ１、Ｓ２．．．は２つのインバ−タからなるＳＲＡＭセルで構成されており、リ−ドデ−タレジスタＳ１、Ｓ２．．．一つに対してメモリコラム１０は4つが接続される。第３のスイッチＳＷ３にはリ−ド転送信号ＲＴＲ１〜ＲＴＲ４が与えられ、ひとつのリ−ドデ−タレジスタＳ１、Ｓ２．．．と一つのメモリコラム１０が選択的に接続されるようになっている。
リ−ドデ−タレジスタＳ１、Ｓ２．．．は第４のスイッチであるトランジスタ対ＳＷ４を介して入力された信号が転送されるリ−ドデ−タバスＲＤ、ＲＤ/に接続されている。第４のスイッチＳＷ４には、受取ったリ−ド用ＹアドレスＲＹＡＤに基づいてリ−ド転送信号Ｒ１、Ｒ２．．．を出力するリ−ドＹデコ−ダＲＹ１、ＲＹ２．．．が接続されている。リ−ド転送信号Ｒ１、Ｒ２．．．に応答して、第４のスイッチＳＷ４はリ−ドデ−タバスＲＤ、ＲＤ/とリ−ドデ−タレジスタＳ１、Ｓ２．．．とを接続する。
【０００７】
ライトデ−タバスＷＤ、ＷＤ/は、デ−タが入力される入力端子ＤＩに入力回路２０を介して接続されている。また、リ−ドデ−タバスＲＤ、ＲＤ/は、デ−タが出力される出力端子ＤＯに出力回路２１を介して接続されている。
ワ−ド線ＷＬ１〜ｎはＸデコ−ダ２２に接続されている。このＸデコ−ダ２２は、ライト用ＸアドレスＷＸＡＤに応答してライト時にメモリセル１１を特定するためのワ−ド線ＷＬ１〜ｎを選択するとともに、リ−ド用ＸアドレスＲＸＡＤに応答してリ−ド時にメモリセル１１を特定するためのワ−ド線ＷＬ１〜ｎを選択する。
なお、同一のライトデ−タレジスタ及びリ−ドデ−タレジスタに接続された複数のメモリコラム（第１の実施例では４つ）及びライト用Ｙデコ−ダ、リ−ド用Ｙデコ−ダを含めた一つのグル−プを、ここではメモリコラムグル−プ１２と定義する。
第１の実施例のシリアルアクセスメモリでは、図１には図示していないが、第１および第２のバンクを有している。第１および第２のバンクはそれぞれ図１に示したような複数のメモリコラムグル−プ１２を含む構成を有しており、それぞれ独立に動作可能である。
なお、第１及び第２のバンクをコントロ−ルするための内部制御信号２３は、メモリ−コントロ−ル信号発生回路２４で生成される。メモリ−コントロ−ル信号発生回路２４は、外部信号であるライトクロック信号ＷＣＬＫ、ライトリセット信号ＷＲ、ライトイネ−ブル信号ＷＥ、リ−ドクロック信号ＲＣＬＫ、リ−ドリセット信号ＲＲ、リ−ドイネ−ブル信号ＲＥなどが入力される。
メモリ−コントロ−ル信号発生回路２４に接続されたア−ビタ２５は、リ−ド転送信号やライト転送信号の衝突を避けるために、それら各信号の順位付けを行う。
【０００８】
この発明の第１の実施例によれば、メモリコラム１０が４つに対して一つのライトレジスタＴ１またはリ−ドレジスタＳ１が接続されているため、メモリコラムに対するレジスタ数が減少し、図１に示すようにパタ−ン空間３０、３１が得られる。したがって、メモリコラム１０のビットラインピッチを広げることなく（図１における縦方向の寸法を大きくすることなく）ライトレジスタＴ１またはリ−ドレジスタＳ１のパタ−ンを余裕を持って作ることが可能である。このことから、従来技術のプロセスのままでのチップサイズの縮小が図れ、プロセス会発のコスト節約とチップサイズの縮小というメリットが得られる。
【０００９】
図２は第１の実施例のシリアルメモリの動作タイミング示すタイミングチャ−トである。以下、図２を参照しつつ、第１の実施例のシリアルメモリの動作を説明する。
なお、各コントロ−ル信号はリ−ドクロック信号ＲＣＬＫまたはライトクロック信号ＷＣＬＫの立ち上がりに同期して取り込まれ、回路動作を決定する。
まず、第１の実施例のシリアルメモリのリ−ド動作を図２で示した時刻ごとに説明する。
時刻Ｒｔ０
リ−ドリセット信号ＲＲがハイレベルであるので、ＸアドレスＸＡＤ（簡単化のためここでは、リ−ド用ＸアドレスＲＸＡＤ及びライト用ＸアドレスＷＸＡＤをまとめてＸアドレスＸＡＤとしている）、リ−ド用ＹアドレスＲＹＡＤはリセットされロ−レベルとなる。すなわち、リ−ド用ＹアドレスＲＹＡＤはアドレス“０”の状態になっている。
時刻Ｒｔ１
ワ−ドラインＷＬ１が立ち上がり、ワ−ドラインＷＬ１に接続するメモリセル群内のメモリセル情報がビットライン対ＢＬｉ、ＢＬｉ/（ｉ＝０〜ｍ−１）に転送される。図２には示されてはいないがセンスアンプ活性化信号ＳＡＰがハイレベル、センスアンプ活性化信号ＳＡＮがロウレベルとなることによりセンスアンプＳＡｉがアクティブになる。これによりビットライン対ＢＬｉ、ＢＬｉ/上の情報が増幅される。
時刻Ｒｔ２
リ−ド転送信号ＲＴＲ１が立ち上がり、リ−ド転送信号ＲＴＲ２〜４はロ−レベルを保つ。これによりリ−ドレジスタＲｋ−1とビットライン対ＢＬ４ｋ+１，ＢＬ４ｋ+１/が接続状態になる。したがって、ビットライン対ＢＬ４ｋ+１，ＢＬ４ｋ+１/上の情報はリ−ドレジスタＲｋ−1に転送される。
時刻Ｒｔ３
ワ−ドラインＷＬ１がロウレベルとなる。図２には示されてはいないがセンスアンプ活性化信号ＳＡＰ、ＳＡＮはともに中間レベル（ハイレベルとロ−レベルの中間電位となることによりビットライン対ＢＬ４ｋ+１，ＢＬ４ｋ+１/上の情報はリセットされる。このとき、リ−ド転送信号ＲＴＲ１はロ−レベルになっており、リ−ド転送信号ＲＴＲ２〜４はロ−レベルを保っている。
時刻Ｒｔ４
リ−ドイネ−ブル信号ＲＥがハイとなり、シリアルリ−ドのための内部動作が開始する。
【００１０】
時刻Ｒｔ５
リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“０”）に応答してＹデコ−ダＲＹ１の出力Ｒ１がハイレベルになる。これにより、リ−ドレジスタＳ１のデ−タがリードデータバス対ＲＤ、ＲＤ/に転送される。リードデータバス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送され出力端子ＤＯより出力される。その後、リ−ド用ＹアドレスＲＹＡＤはインクリメントされて時刻Ｒｔ６で使われるアドレス（“１”）となる。
時刻Ｒｔ６
リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“１”）に応答してＹデコ−ダＲＹ２の出力Ｒ２がハイレベルになる。これにより、リ−ドレジスタＳ２のデ−タがリードデータバス対ＲＤ、ＲＤ/に転送される。リードデータバス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送され出力端子ＤＯより出力される。その後、リ−ド用ＹアドレスＲＹＡＤはインクリメントされて時刻Ｒｔ７で使われるアドレス（“２”）となる。
時刻Ｒｔ７
リ−ド用Ｙアドレス信号ＲＹＡＤ（アドレス“２”）に応答してＹデコ−ダＲＹ３の出力Ｒ３がハイレベルになる。これにより、リ−ドレジスタＳ３のデ−タがリードデータバス対ＲＤ、ＲＤ/に転送される。リードデータバス対ＲＤ、ＲＤ/上のデ−タは、出力回路２１に転送され出力端子ＤＯより出力される。その後、リ−ド用ＹアドレスＲＹＡＤはインクリメントされてアドレス（“３”）となる。
以上の回路動作をリ−ド用Yアドレス信号のアドレスが“ｋ”になるまで繰り返えされ、一連のシリアルリ−ド動作が行われる。
次の一連のシリアルリ−ド動作では、時刻Ｒｔ２で説明した動作とは異なり、リ−ド転送信号ＲＴＲ２のみがハイレベルになり、その他のリ−ド転送信号ＲＴＲ１、３、４はロ−レベルを保つ。これによりリ−ドレジスタＲｋ-1とビットライン対ＢＬ４ｋ+２，ＢＬ４ｋ+２/が接続状態になる。したがって、ビットライン対ＢＬ４ｋ+２，ＢＬ４ｋ+２/上の情報はリ−ドレジスタＲｋ-1に転送される。この後、時刻Ｒｔ４〜７で説明した動作が順次繰り返される。
さらに一連のシリアル動作の前にリ−ド転送信号ＲＴＲ３のみがハイレベル、リ−ド転送信号ＲＴＲ４のみがハイレベルになった後、リ−ド転送信号ＲＴＲ１のみがハイレベルになるという順序で動作が繰り返される。
【００１１】
次に、第１の実施例のシリアルメモリのライト動作を図２で示した時刻ごとに説明する。
時刻Ｗｔ０
ライトリセット信号ＷＲがハイレベルになっているため、ライト用ＹアドレスＷＹＡＤはリセットされアドレス“０”の状態になっている。入力端子ＤＩから第１ビット目の入力情報が入力回路２０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転送される。ライトＹデコ−ダＷＹ１の出力Ｗ１がハイレベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ/上のデ−タはライトレジスタＴ１に転送される。
時刻Ｗｔ１
入力端子ＤＩから第２ビット目の入力情報が入力回路２０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転送される。ライトＹデコ−ダＷＹ２の出力Ｗ２がハイレベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ/上のデ−タはライトレジスタＴ２に転送される。
時刻Ｗｔ２
入力端子ＤＩから第ｊビット目の入力情報が入力回路２０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転送される。ライトＹデコ−ダＷＹｊの出力Ｗｊがハイレベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ/上のデ−タはライトレジスタＴｊに転送される。
時刻Ｗｔ３
入力端子ＤＩから第ｋ+１ビット目の入力情報が入力回路２０に取り込まれ、ライトデ−タバス対ＷＤ、ＷＤ/に転送される。ライトＹデコ−ダＷＹｋ+１の出力Ｗｋ+１がハイレベルになっているため、ライトデ−タバス対ＷＤ、ＷＤ/上のデ−タはライトレジスタＴｋ+１に転送される。これにより全体的な一連のライトレジスタへの書き込み動作が完了する。
【００１２】
時刻Ｗｔ４
ライト転送信号ＷＲＴ１のみがハイレベルになり、他のライト転送信号ＷＲＴ２〜４はロ−レベルを保つ。これにより、各ライトレジスタＴｉ（ここで、ｉ＝０〜ｋ）とビットライン対ＢＬ４ｉ+１、ＢＬ４ｉ+１/とが接続される。図２には示されていないが、センスアンプ活性化信号ＳＡＮがロ−レベル、センスアンプ活性化信号ＳＡＰがハイレベルになっているためセンスアンプＳＡ４ｉ+１は活性化している。ワ−ドラインＷＬ１がハイレベルになるため、このワ−ドラインＷＬ１に接続され、ビットライン対ＢＬ４ｉ+１、ＢＬ４ｉ+１/と接続されているメモリセル１１にビットライン対ＢＬ４ｉ+１、ＢＬ４ｉ+１/上のデ−タが書き込まれる。その他のビットライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/、 ＢＬ４ｉ+３、ＢＬ４ｉ+３/、 ＢＬ４ｉ+４、ＢＬ４ｉ+４/では、ワ−ドラインＷＬ１に接続されているメモリセルの情報が一度ビットライン対に読み出され、センスアンプで増幅された後元のメモリセルに書き込まれる。この動作は一般的に「再書き込み」と呼ばれている。
この後、再び時刻Ｗｔ０から時刻Ｗｔ３で説明した一連のライトレジスタへの書き込み動作が行われる。さらにその後、ライト転送信号ＷＲＴ２のみがハイレベルになり、他のライト転送信号ＷＲＴ１、３、４はロ−レベルを保つ。これにより、各ライトレジスタＴｉ（ここで、ｉ＝０〜ｋ）とビットライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/とが接続される。そして、活性化されたワ−ドライン及び、ビットライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/と接続されているメモリセル１１にビットライン対ＢＬ４ｉ+２、ＢＬ４ｉ+２/上のデ−タが書き込まれる。その他のビットライン対では再書き込み動作が行われる。
以上の動作がライト転送信号ＷＲＴ３、４についても同様に行われ、シリアルライト動作は最初に説明したＷｔ０に戻る。
【００１３】
なお、第１の実施例において一つのメモリコラムグル−プ１２が４つのメモリコラムから構成されている例を示したが、複数のメモリコラムを有しておればよく、その数は任意に選択可能である。また、第１の実施例ではリ−ドレジスタおよびライトレジスタの両方を有した構成を説明したが、用途によってはリ−ドレジスタのみまたはライトレジスタのみであってもこの発明のメリットを十分享受できる。さらに、第１の実施例ではＹデコ−ダをライト用Ｙデコ−ダとリ−ド用Ｙデコ−ダに分けて説明したが、これらを共用した共用Ｙデコ−ダを用いることもできる。バンクに関して、第１の実施例では第１及び第２のバンクを有すると説明したが、バンクは単数でも複数でもかまわない。
【００１４】
ここで、第１の実施例におけるライト転送信号ＷＴＲ１〜４を生成する回路について説明する。図３はライト用ＹアドレスＷＹＡＤ及びライト転送信号ＷＴＲ１〜４（ここでは、第１のバンク用のライト転送信号ＷＴＲ１ａ〜ＷＴＲ４ａ及び第２のバンク用のライト転送信号ＷＴＲ１ｂ〜ＷＴＲ４ｂ）を生成するライトアドレス発生回路を示す回路図、図４はこのライトアドレス発生回路の動作を示すタイミングチャ−トである。
ライトアドレス発生回路は、シフトレジスタ３０、第１のデコ−ダ３１及び第２のデコ−ダ３２から構成される。
シフトレジスタ３０はｎ+１個のフリップフロップＣ０〜Ｃｎを有している。
フリップフロップＣ０〜Ｃｎのクロック入力端子ｃにはライトクロック信号ＷＣＬＫが入力される。フリップフロップＣ０〜Ｃｎのリセット端子にはＮＭＯＳトランジスタの第１の端子が接続されている。このＮＭＯＳトランジスタの第２の端子は接地され、ゲ−トには共通にライトリセット信号ＷＲが与えられる。
第１のフリップフロップＣ０の入力ａは接地され、出力ｄは第２のフリップフロップＣ１の入力に接続される。第１のフリップフロップＣ０の他の出力ｅからの出力信号及びその反転信号は、ライト用ＹアドレスＷＹＡＤの一部であるアドレス信号ＷＡＹ０、ＷＡＹ０/になる。
第２のフリップフロップＣ１の出力ｄは第３のフリップフロップＣ２の入力に接続される。第２のフリップフロップＣ１の他の出力ｅからの出力信号及びその反転信号は、ライト用ＹアドレスＷＹＡＤの一部であるアドレス信号ＷＡＹ１、ＷＡＹ１/になる。
さらに第ｎのフリップフロップまでの接続関係は同様であるが、ライト用ＹアドレスＷＹＡＤはアドレス信号ＷＡＹ１〜ｎ-２、ＷＡＹ１〜ｎ-２/である。アドレス信号ＷＡＹｎ-１、ＷＡＹｎ-１/、ＷＡＹｎ、ＷＡＹｎ/はライト転送信号ＷＴＲ１ａ〜ＷＴＲ４ｂの生成のために利用される。
【００１５】
第１のデコ−ダ３１は、ＮＡＮＤ回路で構成される。第１のＮＡＮＤ回路には、アドレス信号ＷＡＹｎ-１、 ＷＡＹｎ及びライト転送信号ＷＴＲが入力され、その出力はインバ−タで反転され信号１１となる。第２のＮＡＮＤ回路には、アドレス信号ＷＡＹｎ-１/、 ＷＡＹｎ及びライト転送信号ＷＴＲが入力され、その出力はインバ−タで反転され信号１０となる。第３のＮＡＮＤ回路には、アドレス信号ＷＡＹｎ-１、 ＷＡＹｎ/及びライト転送信号ＷＴＲが入力され、その出力はインバ−タで反転され信号０１となる。第４のＮＡＮＤ回路には、アドレス信号ＷＡＹｎ-１/、 ＷＡＹｎ/及びライト転送信号ＷＴＲが入力され、その出力はインバ−タで反転され信号００となる。
第２のデコ−ダ３２もＮＡＮＤ回路で構成される。第１のＮＡＮＤ回路には、第１のデコ−ダの出力信号００及びアドレス信号ＷＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのライト転送信号ＷＴＲ１ａとなる。第２のＮＡＮＤ回路には、第１のデコ−ダの出力信号０１及びアドレス信号ＷＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのライト転送信号ＷＴＲ２ａとなる。第３のＮＡＮＤ回路には、第１のデコ−ダの出力信号１０及びアドレス信号ＷＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのライト転送信号ＷＴＲ３ａとなる。第４のＮＡＮＤ回路には、第１のデコ−ダの出力信号１１及びアドレス信号ＷＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのライト転送信号ＷＴＲ４ａとなる。第５のＮＡＮＤ回路には、第１のデコ−ダの出力信号００及びアドレス信号ＷＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＷＴＲ１ｂとなる。第６のＮＡＮＤ回路には、第１のデコ−ダの出力信号０１及びアドレス信号ＷＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＷＴＲ２ｂとなる。第７のＮＡＮＤ回路には、第１のデコ−ダの出力信号１０及びアドレス信号ＷＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＷＴＲ３ｂとなる。第８のＮＡＮＤ回路には、第１のデコ−ダの出力信号１１及びアドレス信号ＷＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＷＴＲ４ｂとなる。
【００１６】
図４は、図３に示したライトアドレス発生回路の動作を説明するタイミングチャ−トである。
ライトクロック信号ＷＣＬＫが立ち上がる時刻ｔ０においてライトイネ−ブル信号ＷＥとライトリセット信号ＷＲとがハイレベルになるとアドレス信号の発生を開始する。次にライトクロック信号が立ち上がる時刻ｔ１になるとアドレス信号ＷＡＹ０がハイレベルになる。さらにライトクロック信号が立ち上がる時刻ｔ２になるとアドレス信号ＷＡＹ０が再びハイレベルになり、アドレス信号ＷＡＹ１がハイレベルになる。アドレス信号ＷＡＹ０〜ｎについては、以後ライトクロック信号を順次分周したものになるので、その説明は省略する。
時刻ｔ３になるとライト転送信号ＷＴＲ及び、アドレス信号ＷＡＹｎ-２がハイレベルになり、アドレス信号ＷＡＹｎ-１、ＷＡＹｎはロ−レベルのままである。これにより、第１のバンクのライト転送信号ＷＴＲ１ａはハイレベルになる。また、時刻ｔ４においては、ライト転送信号ＷＴＲ及び、アドレス信号ＷＡＹｎ-１がハイレベルになり、アドレス信号ＷＡＹｎ-２、ＷＡＹｎがロ−レベルになる。これにより、第２のバンクのライト転送信号ＷＴＲ１ｂはハイレベルになる。これ以外のライト転送信号ＷＴＲ２ａ〜ＷＴＲ４ｂについては、論理を参照すれば理解できるため、その説明は省略する。
【００１７】
つぎに、リ−ド転送信号ＲＴＲ１〜４を生成する回路について説明する。図５はリ−ド用ＹアドレスＲＹＡＤ及びリ−ド転送信号ＲＴＲ１〜４（ここでは、第１のバンク用のリ−ド転送信号ＲＴＲ１ａ〜ＲＴＲ４ａ及び第２のバンク用のリ−ド転送信号ＲＴＲ１ｂ〜ＲＴＲ４ｂ）を生成するリ−ドアドレス発生回路を示す回路図、図６はこのリ−ドアドレス発生回路の動作を示すタイミングチャ−トである。
リ−ドアドレス発生回路は、シフトレジスタ５０、第１のデコ−ダ５１、第２のデコ−ダ５２及び初期転送コントロ−ル回路５３から構成される。
シフトレジスタ５０はｎ+１個のフリップフロップＣ０〜Ｃｎを有している。
フリップフロップＣ０〜Ｃｎのクロック入力端子ｃにはリ−ドクロック信号ＲＣＬＫが入力される。フリップフロップＣ０〜Ｃｎのリセット端子にはＮＭＯＳトランジスタの第１の端子が接続されている。このＮＭＯＳトランジスタの第２の端子は接地され、ゲ−トには共通にリ−ドリセット信号ＲＲが与えられる。
第１のフリップフロップＣ０の入力ａは接地され、出力ｄは第２のフリップフロップＣ１の入力に接続される。第１のフリップフロップＣ０の他の出力ｅからの出力信号及びその反転信号は、リ−ド用ＹアドレスＲＹＡＤの一部であるアドレス信号ＲＡＹ０、ＲＡＹ０/になる。
第２のフリップフロップＣ１の出力ｄは第３のフリップフロップＣ２の入力に接続される。第２のフリップフロップＣ１の他の出力ｅからの出力信号及びその反転信号は、リ−ド用ＹアドレスＲＹＡＤの一部であるアドレス信号ＲＡＹ１、ＲＡＹ１/になる。
さらに第ｎのフリップフロップまでの接続関係は同様であるが、リ−ド用ＹアドレスＲＹＡＤはアドレス信号ＲＡＹ１〜ｎ-２、ＲＡＹ１〜ｎ-２/である。アドレス信号ＲＡＹｎ-１、ＲＡＹｎ-１/、ＲＡＹｎ、ＲＡＹｎ/はリ−ド転送信号ＲＴＲ１ａ〜ＲＴＲ４ｂの生成のために利用される。
【００１８】
第１のデコ−ダ５１は、ＮＡＮＤ回路で構成される。第１のＮＡＮＤ回路には、アドレス信号ＲＡＹｎ-１、 ＲＡＹｎ及びリ−ド転送信号ＲＴＲが入力され、その出力はインバ−タで反転され信号１１となる。第２のＮＡＮＤ回路には、アドレス信号ＲＡＹｎ-１/、 ＲＡＹｎ及びリ−ド転送信号ＲＴＲが入力され、その出力はインバ−タで反転され信号１０となる。第３のＮＡＮＤ回路には、アドレス信号ＲＡＹｎ-１、 ＲＡＹｎ/及びリ−ド転送信号ＲＴＲが入力され、その出力はインバ−タで反転され信号０１となる。第４のＮＡＮＤ回路には、アドレス信号ＲＡＹｎ-１/、 ＲＡＹｎ/及びリ−ド転送信号ＲＴＲが入力され、その出力はインバ−タで反転され信号００となる。
第２のデコ−ダ５２もＮＡＮＤ回路で構成される。第１のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号００及びアドレス信号ＲＡＹｎ-２が入力される。第１のＮＡＮＤ回路の出力は初期転送コントロ−ル回路の出力信号ＲＲＳ/と否定論理和がなされ、第１のバンクのリ−ド転送信号ＲＴＲ１ａとなる。第２のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号０１及びアドレス信号ＲＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのリ−ド転送信号ＲＴＲ２ａとなる。第３のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号１０及びアドレス信号ＲＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのリ−ド転送信号ＲＴＲ３ａとなる。第４のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号１１及びアドレス信号ＲＡＹｎ-２が入力され、その出力はインバ−タで反転され、第１のバンクのリ−ド転送信号ＲＴＲ４ａとなる。第５のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号００及びアドレス信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのリ−ド転送信号ＲＴＲ１ｂとなる。第６のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号０１及びアドレス信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのリ−ド転送信号ＲＴＲ２ｂとなる。第７のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号１０及びアドレス信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＲＴＲ３ｂとなる。第８のＮＡＮＤ回路には、第１のデコ−ダ５１の出力信号１１及びアドレス信号ＲＡＹｎ-２/が入力され、その出力はインバ−タで反転され、第２のバンクのライト転送信号ＲＴＲ４ｂとなる。
初期転コントロ−ル回路はリ−ド転送の初期状態を調整するために設けられた回路であり、リ−ドリセット信号を受取り、このリ−ドリセット信号に応答してリ−ド転送信号ＲＴＲより若干長い期間活性化状態である信号ＲＲＳ/を出力する回路でる。
【００１９】
図６は、図５に示したリ−ドアドレス発生回路の動作を説明するタイミングチャ−トである。
リ−ドクロック信号ＲＣＬＫが立ち上がる時刻ｔ０においてリ−ドリセット信号ＲＲがハイレベルになる。この時、リ−ドイネ−ブル信号ＲＥはロ−レベルのままであり、初期転送回路の出力信号ＲＲＳ/はリ−ドリセット信号ＲＲに応答してロ−レベルになっている。さらに、リ−ド転送信号ＲＴＲもハイレベルになるため、第１のバンクのリ−ド転送信号ＲＴＲ１ａもハイレベルになる。その後リ−ド転送信号ＲＴＲがロ−レベルになると、第１のバンクのリ−ド転送信号ＲＴＲ１ａもロ−レベルになり、さらにその後に初期転送回路の出力信号ＲＲＳ/がハイレベルになる。
リ−ドリセット信号ＲＲが立ち上がって最初にリ−ドクロック信号ＲＣＬＫが立ち上がる時刻ｔ１になるとアドレス信号の発生を開始する。
次にライトクロック信号ＲＣＬＫが立ち上がる時刻ｔ２になるとアドレス信号ＲＡＹ０がハイレベルになる。さらにライトクロック信号ＲＣＬＫが立ち上がる時刻ｔ３になるとアドレス信号ＲＡＹ０が再びハイレベルになり、アドレス信号ＲＡＹ２がハイレベルになる。この時リ−ド転送信号ＲＴＲもハイレベルになるため、第２のバンクのリ−ド転送信号ＲＴＲ１ｂもハイレベルになる。
アドレス信号ＲＡＹ０〜ｎについては、以後リ−ドクロック信号ＲＣＬＫを順次分周したものになるので、その説明は省略する。
時刻ｔ４になるとリ−ド転送信号ＲＴＲ及び、アドレス信号ＲＡＹｎ-２がハイレベルになり、アドレス信号ＷＡＹｎ-１、ＷＡＹｎはロ−レベルのままである。これにより、第１のバンクのリ−ド転送信号ＲＴＲ２ａはハイレベルになる。また、時刻ｔ５においては、リ−ド転送信号ＲＴＲ及び、アドレス信号ＲＡＹｎ-１がハイレベルになり、アドレス信号ＲＡＹｎ-２、ＲＡＹｎがロ−レベルになる。これにより、第２のバンクのリ−ド転送信号ＲＴＲ２ｂはハイレベルになる。これ以外のリ−ド転送信号ＲＴＲ３ａ〜ＲＴＲ４ｂについては、論理を参照すれば理解できるため、その説明は省略する。
【００２０】
図７はこの発明の第２の実施例のシリアルアクセスメモリの部分回路図である。なお、第１の実施例と同一部分には同一符号を付してその説明を省略する。
第２の実施例のシリアルアクセスメモリは、回路的には全く同一構成であるが、回路の配置が異なっている。
第１の実施例のシリアルアクセスメモリでは、ライト用Ｙデコ−ダＷＹ１、ＷＹ２．．．とライトレジスタＴ１、Ｔ２．．． はメモリコラム１０の一端に接続され、リ−ド用Ｙデコ−ダＲＹ１、ＲＹ２．．．とリ−ドレジスタＳ１、Ｓ２．．．はメモリコラム１０の他端に接続されていた。第２の実施例のシリアルアクセスメモリでは、ライト用Ｙデコ−ダＷＹ１、ＷＹ２．．．、ライトレジスタＴ１、Ｔ２．．． 、リ−ド用Ｙデコ−ダＲＹ１、ＲＹ２．．．及びリ−ドレジスタＳ１、Ｓ２．．．を同一端側に接続した。
なお、第２の実施例のシリアルアクセスメモリはその回路構成が第１の実施例のシリアルアクセスメモリと同一であるため、動作も同一である。したがって、第２の実施例のシリアルアクセスメモリの動作の説明は省略する。
上記接続関係により、ライトレジスタＴ１、Ｔ２．．． とリ−ドレジスタＳ１、Ｓ２．．．とが近接した場所に設けられるため、パタ−ン設計のための面積は第１の実施例より狭くなるが、その分チップ面積の縮小化が図られ、製造コストを減少できるメリットがある。
【００２１】
図８はこの発明の第３の実施例のシリアルアクセスメモリの部分回路図である。なお、第１の実施例と同一部分には同一符号を付してその説明を省略する。
第３の実施例のシリアルアクセスメモリでは、第２の実施例同様ライトレジスタＴ１、Ｔ２．．．とリ−ドレジスタＳ１、Ｓ２．．．をメモリコラム１０の同一端側で接続している。
第３の実施例のシリアルアクセスメモリの特徴的な点は、メモリコラムグル−プ１２を形成するメモリコラム１０を一つおきにした構成を取っている点である。すなわち、ビットライン対ＢＬ１、ＢＬ１/、 ＢＬ３、ＢＬ３/、 ＢＬ５、ＢＬ５/、 ＢＬ７、ＢＬ７/によってひとつのメモリコラムグル−プ１２が形成される。そして、このメモリコラムグル−プ１２においては、ライトレジスタＴ１とリ−ドレジスタＳ１をメモリコラムの一方側（図面では左側）で接続している。さらに、メモリカラムのセンスアンプＳＡ１、ＳＡ３．．．をライトレジスタＴ１とリ−ドレジスタＳ１の外側に配置している。
一方、ビットライン対ＢＬ２、ＢＬ２/、 ＢＬ４、ＢＬ４/、 ＢＬ６、ＢＬ６/、 ＢＬ８、ＢＬ８/によってふたつのメモリコラムグル−プ１２が形成される。そして、このメモリコラムグル−プ１２においては、ライトレジスタＴ２ とリ−ドレジスタＳ２をメモリコラムの他方側（図面では右側）で接続している。さらに、メモリカラムのセンスアンプＳＡ２、ＳＡ４．．．をライトレジスタＴ２とリ−ドレジスタＳ２の外側に配置している。
なお、第３の実施例ではライト転送信号及びリ−ド転送信号をメモリコラムに対して、一端側と他端側にわけ、それぞれａ、ｂをつけ明確化している。しかしながら、センスアンプ活性化信号ＳＡＮａ、ＳＡＰａ、 ＳＡＮｂ、ＳＡＰｂ、ライトデ−タバスＷＤａ、ＷＤａ/、ＷＤｂ、ＷＤｂ/、リ−ドデ−タバスはＲＤａ、ＲＤａ/、 ＲＤｂ、ＲＤｂ/、リ−ド転送信号ＲＴＲａ１〜ＲＴＲｂ４、ライト転送信号ＷＲＴａ１〜ｂ４は、 ａ、ｂの区別なく同一の信号または最終的に同一のラインになっても構わない。ここで注意してもらいたいのは、図３〜６で説明した第１および第２のバンク用の信号との区別である。以前にも述べたように、第１のバンクと第２のバンクは独立して動作することが可能である。しかしながら、第３の実施例においては、同一バンク内の回路配置を問題にしているので、各信号は第１の実施例と同様のものを用いることが可能なのである。
なお、第３の実施例では、選択信号ＳＥＬａ、ＳＥＬｂが新たに加わっている。この選択信号ＳＥＬａ、ＳＥＬｂは 、ａ側（図の右側）からアクセスするかｂ側（図の左側）からアクセスするかを決めるための信号である。一方、ライトレジスタＴ１、Ｔ２の選択には、共通に入力されたライトＹアドレスＷＹＡと、選択信号ＳＥＬａ、ＳＥＬｂとの論理積によって選択している。また、リ−ドレジスタＳ１、Ｓ２の選択も、共通に入力されたリ−ドＹアドレスＲＹＡと、選択信号ＳＥＬａ、ＳＥＬｂとの論理積によって選択している。
第３の実施例のシリアルアクセスメモリの動作については、第１の実施例のシリアルアクセスメモリと同様なため、その説明は省略する。
第３の実施例では、センスアンプが２メモリコラムピッチの間に形成できるため、メモリコラムピッチを小さくすることができる。また、ライトレジスタ及びリ−ドレジスタをメモリコラムグル−プ１２の２倍のピッチの間に形成できるため、第２の実施例の倍の余裕で形成できる。したがって、チップ面積を縮小でき、コストの安いシリアルアクセスメモリを提供できる。
【００２２】
図９および図１０はこの発明の第４の実施例のシリアルアクセスメモリの部分回路図である。なお、第３の実施例と同一部分には同一符号を付してその説明を省略する。
第４の実施例のシリアルアクセスメモリでは、第３の実施例同様モリコラムグル−プを形成するメモリコラム１０を一つおきにした構成を取り、ライトレジスタＴ１、Ｔ２．．．とリ−ドレジスタＳ１、Ｓ２．．．をメモリコラム１０の同一端側で接続している。
第４の実施例のシリアルアクセスメモリの特徴的な点は図９に示したように、メモリコラムグル−プ１２を形成するメモリコラム１０を縦に複数列配置し、この列と列の間にセンスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１を設けている点である。
メモリコラム列間に設けられたセンスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１は両側のメモリコラム１０と選択的に接続されている。即ち、図９におけるセンスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１はトランスファトランジスタｔｒ３３〜４０を介して一方側（図面では右側）の図示しないメモリコラムに接続されている。また、センスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１はトランスファトランジスタｔｒ１〜８を介して他方側（図面では左側）の図示しないメモリコラムにも接続されている。トランスファトランジスタｔｒ１〜８はビットライン対選択信号ＢＬＢによって開閉制御される。トランスファトランジスタｔｒ３３〜４０はビットライン対選択信号ＢＬＡによって開閉制御される。なお、第４の実施例ではビットラインをイコライズするトランジスタＴｒ２９〜３２が各ビットライン対に設けられている。トランジスタｔｒ２９〜３２は、イコライズ信号ＥＱに応答してビットライン対をイコライズする。
【００２３】
図１０は第４の実施例のシリアルアクセスメモリのメモリコラム列の一端部分の回路図を示している。したがって、図１０は図９の右側に接続される。なお、図１０と図９の間にはメモリコラム（場合によってはメモリコラムが２列あり、その中央には更に図９のような回路が存在する場合もある）が存在していることは言うまでもない。図１０に示したセンスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１もランスファトランジスタｔｒ１〜８を介して他方側（図面では左側）の図示しないメモリコラムにも接続されている。トランスファトランジスタｔｒ１〜８はビットライン対選択信号ＢＬＡによって開閉制御される。なお、図９同様にトランジスタｔｒ２９〜３２は、イコライズ信号ＥＱに応答してビットライン対をイコライズする。
第４の実施例では、図９及び図１０には開示していないが、図９の左側にメモリコラムを介して接続されるセンスアンプ、リ−ドレジスタ及びライトレジスタが存在する。その回路構成は図１０の回路を左右対称にしたものである。なお、回路に与えられる信号としては、トランスファトランジスタＴｒ１〜８にはビットライン対選択信号ＢＬＢが与えられ、リ−ドレジスタ、ライトレジスタには選択信号ＳＥＬｂが与えられる以外は、図１０の回路と同一である。
【００２４】
次に、第４の実施例のシリアルアクセスメモリの動作について説明する。なお、動作説明は、図９に記載した回路の右側には第１のメモリカラム列を介して図１０に記載した回路が接続され、図９に記載した回路の左側には第２のメモリカラム列を介して、上述した図１０に記載した回路の左右対称にした回路が接続されたシリアルアクセスメモリを対象とする。
まず、ビットライン対選択信号ＢＬＡをハイレベル、ビットライン対選択信号ＢＬＢをロ−レベルにする。これにより、図９に示したトランスファトランジスタｔｒ３３〜４０と、図１０に示したトランスファトランジスタｔｒ１〜８がＯＮ状態になる。したがって、図９に示したセンスアンプＳＡ１〜４及び図１０に示したセンスアンプＳＡ１〜４は図９に示した回路と図１０に示した回路の間にある（図９における右側の）第１のメモリカラム列に接続される。その後の動作については第３の実施例と同様であるため、その説明は省略する。
次に、ビットライン対選択信号ＢＬＡをロ−レベル、ビットライン対選択信号ＢＬＢをハイレベルにする。これにより、図９に示したトランスファトランジスタｔｒ１〜８と、図１０に示した回路の左右対称の回路におけるトランスファトランジスタｔｒ１〜８がＯＮ状態になる。したがって、図９に示したセンスアンプＳＡ１〜４及び図１０に示した回路の左右対称の回路におけるセンスアンプＳＡ１〜４は図９に示した回路と図１０に示した回路の左右対称の回路間にある（図９における左側の）第２のメモリカラム列に接続される。その後の動作については第３の実施例と同様であるため、その説明は省略する。
第４の実施例では、メモリセルアレイにおけるビットライン対の長さが長くなった時に有効である。メモリセルアレイのビットラインが長くなる（例えば図１に示した横方向が長くなる）と、ビットラインの寄生容量が大きくなり、メモリの書き込み/読み出し時間が長くなってしまう。このため、ビットラインの長さを短くした第４の実施例では、大容量のシリアルアクセスメモリに対応できる。しかも、第３の実施例同様チップ面積を縮小でき、安価で大容量のシリアルアクセスメモリを提供できる。
【００２５】
図１１および図１２はこの発明の第５の実施例のシリアルアクセスメモリの部分回路図である。なお、第４の実施例と同一部分には同一符号を付してその説明を省略する。
第５の実施例のシリアルアクセスメモリでは、第４の実施例同様メモリコラムグル−プ１２を形成するメモリコラム１０を縦に複数列配置し、この列と列の間にセンスアンプＳＡ１〜４及びリ−ドレジスタＳ１及びライトレジスタＴ１を設けている。第５の実施例のシリアルアクセスメモリはリ−ドレジスタも二が存在し、ライトレジスタは存在しない。したがってメモリセルへの情報の書き込みは直接行われる。また、第５の実施例のシリアルアクセスメモリではメモリコラムグル−プ１２を二つのメモリコラムから構成している。
以下、第５の実施例のシリアルアクセスメモリの構成を第４の実施例との差異を中心にして説明する。図１１及び図１２の回路は第３の実施例の図９及び図１０と同様な配置をとる。即ち、図１１におけるセンスアンプＳＡ１、２及びリ−ドレジスタＳ１はトランスファトランジスタｔｒ１〜４を介して一方側（図面では左側）の図示しないメモリコラム１０（ビットライン対ＢＬａ１、ＢＬａ１/、 ＢＬａ２、ＢＬａ２/）に接続されている。また、センスアンプＳＡ１、２及びリ−ドレジスタＳ１はトランスファトランジスタｔｒ１７〜２０を介して他方側（図面では右側）の図示しないメモリコラム（ビットライン対ＢＬｂ１、ＢＬｂ１/、 ＢＬｂ２、ＢＬｂ２/）にも接続されている。トランスファトランジスタｔｒ１〜４はビットライン対選択信号ＢＬＢによって開閉制御される。トランスファトランジスタｔｒ１７〜２０はビットライン対選択信号ＢＬＡによって開閉制御される。なお、第４の実施例ではライトデータバス対ＷＤ、ＷＤ/はトランスファトランジスタｔｒ１５、ｔｒ１６、ｔｒ５、ｔｒ６、ｔｒ１１及びｔｒ１２を介してビットラインに接続されている。また、リードデータバス対ＲＤ、ＲＤ/はトランスファトランジスタｔｒ１３、ｔｒ１４を介してリ−ドレジスタＳ１に接続されている。リ−ドレジスタＳ１はトランスファトランジスタｔｒ７〜１０を介してビットラインに接続される。
トランスファトランジスタｔｒ１３〜１６はＹデコ−ダ出力信号Ｙ１によって共通に開閉制御される。トランスファトランジスタｔｒ５、６は書き込み選択信号ＷＳＥＬ０に、トランスファトランジスタｔｒ１１、１２は書き込み選択信号ＷＳＥＬ１に、トランスファトランジスタｔｒ９、１０は読み出し選択信号ＲＳＥＬ０に、トランスファトランジスタｔｒ７、８は読み出し選択信号ＲＳＥＬ１によって開閉制御される。
図１２のに示した回路において、図１１に示した回路と同一部分についてはその説明を省略する。図１２の回路においては、図１１のトランスファトランジスタｔｒ１７〜２０に相当する部分がない。また、トランスファトランジスタｔｒ１〜４に接続されるのは、ビットライン対ＢＬｂ３、ＢＬｂ３/、 ＢＬｂ４、ＢＬｂ４/である。
第４の実施例同様、図１１及び図１２には開示していないが、図９の左側にメモリコラムを介して接続されるセンスアンプ及びリ−ドレジスタが存在する。その回路構成は図１２の回路を左右対称にしたものである。なお、回路に与えられる信号としては、トランスファトランジスタＴｒ１〜４にはビットライン対選択信号ＢＬＢが与えられる以外は、図１２の回路と同一である。
【００２６】
次に、第５の実施例のシリアルアクセスメモリの動作について説明する。なお、動作説明は、図１１に記載した回路の右側には第１のメモリカラム列を介して図１２に記載した回路が接続され、図１１に記載した回路の左側には第２のメモリカラム列を介して、上述した図１２に記載した回路の左右対称にした回路が接続されたシリアルアクセスメモリを対象とする。
まず、ビットライン対選択信号ＢＬＡをハイレベル、ビットライン対選択信号ＢＬＢをロ−レベルにする。これにより、図１１に示したトランスファトランジスタｔｒ１７〜２０と、図１２に示したトランスファトランジスタｔｒ１〜４がＯＮ状態になる。したがって、図１１に示したセンスアンプＳＡ１、２及び図１０に示したセンスアンプＳＡ１、２は図１１に示した回路と図１２に示した回路の間にある（図１１における右側の）第１のメモリカラム列に接続される。
この後ライト動作が行われるの場合、Ｙデコ−ダの出力信号Ｙ１がハイレベルになり、書き込み選択信号ＳＥＬ０がハイレベル、書き込み選択信号ＳＥＬ１がロ−レベルになる。これによりライトデータバスＷＤ、ＷＤ/とビットラインＢＬ２ｂ、Ｂｌ２ｂ/が接続される。したがって、ライトデータバスＷＤ、ＷＤ/上のデ−タが直接ビットラインＢＬ２ｂ、Ｂｌ２ｂ/に接続されたメモリセルに書き込まれる。
なお、リ−ド動作については、ビット線の選択は成就鬱のライト動作と同じであり、その他の動作は第３の実施例と同様であるため、その説明は省略する。
次に、ビットライン対選択信号ＢＬＡをロ−レベル、ビットライン対選択信号ＢＬＢをハイレベルにする。これにより、図９に示したトランスファトランジスタｔｒ１〜８と、図１０に示した回路の左右対称の回路におけるトランスファトランジスタｔｒ１〜８がＯＮ状態になる。したがって、図９に示したセンスアンプＳＡ１〜４及び図１０に示した回路の左右対称の回路におけるセンスアンプＳＡ１〜４は図９に示した回路と図１０に示した回路の左右対称の回路間にある（図９における左側の）第２のメモリカラム列に接続される。その後の動作については上述のリ−ド動作及びライト動作と同様であるため、その説明は省略する。
【００２７】
図１３及び図１４は第５の実施例の変形例であるシリアルアクセスメモリの部分回路図である。なお、第５の実施例と同一部分には同一符号を付してその説明を省略する。
第５の実施例の変形例であるシリアルアクセスメモリでは、第５の実施例におけるリ−ド/ライト共用で用いていたＹデコ−ダ出力信号Ｙ１を、リ−ド用Ｙデコ−ダ出力信号ＲＹ１、ライト用デコ−ダ出力信号ＷＹ１に分けたことである。したがって、リ−ド用Ｙデコ−ダ出力信号ＲＹ１がトランスファトランジスタｔｒ１３、ｔｒ１４に与えられ、ライト用デコ−ダ出力信号ＷＹ１がトランスファトランジスタｔｒ１５、ｔｒ１６に与えられる。
上記の点を除けば、回路構成及び動作については第５の実施例と同様であるため、それらの説明については省略する。
【００２８】
図１５〜図１８は、第１の実施例のシリアルアクセスメモリの動作をより詳細に示した模式図である。
第１の実施例の説明で記載したように、第１の実施例のシリアルアクセスメモリでは、メモリコラム４つでメモリコラムグル−プ１２が構成されている。ここで、図１５〜１８において、第１のバンクにおけるメモリコラムをCa4i+1, Ca4i+2, C4ai+3, Ca4i+4, で表わし、第２のバンクにおけるメモリコラムをCb4i+1, Cb4i+2, C4bi+3, Cb4i+4, （i=0〜n-1）と表わす。ライトアクセス、リ−ドアクセスともにアクセスの順番をCa1から開始する場合（どこからでもよいが簡単化のため、ここではCa1から開始することにする）には、
Ca1,Ca5,Ca9...Ca4n-3, Cb1,Cb5,Cb9...Cb4n-3,
Ca2,Ca6,Ca10...Ca4n-2, Cb2,Cb6,Cb10...Cb4n-2,
Ca3,Ca7,Ca11...Ca4n-1, Cb3,Cb7,Cb11...Cb4n-1,
Ca4,Ca8,Ca12.. .Ca4n, Cb4,Cb8,Cb12...Cb4n,
の順にアクセスを行う事になる。
以下、順を追って動作を詳細に説明する。
図１５に示すように、第１の実施例のシリアルアクセスメモリは第１のメモリバンク６１と第２のメモリバンク６２を有している。第１のメモリバンク６１においては、ライト用Ｙデコ−ダ６３ａ、ライトレジスタＴ１〜Ｔｎ、リ−ド用Ｙデコ−ダ６４ａ、リ−ドレジスタＳ１〜Ｓｎ、Ｘデコ−ダ２２ａ及びメモリカラムCa1〜Ca4nを有している。第２のメモリバンク６２においては、ライト用Ｙデコ−ダ６３ｂ、ライトレジスタＴｎ+１〜Ｔ２ｎ、リ−ド用Ｙデコ−ダ６４ｂ、リ−ドレジスタＳｎ+１〜Ｓ２ｎ、Ｘデコ−ダ２２ｂ及びメモリカラムCb1〜Cb4nを有している。
さらに、第1、第2のバンクに共通する回路として、入力回路２０、出力回路２１、ライトＹアドレスを発生するライトＹアドレス発生回路６５、リ−ドＹアドレスを発生するリ−ドＹアドレス発生回路６６、ライトＹアドレスを発生するライトＸアドレス発生回路６７、リ−ドＸアドレスを発生するリ−ドＸアドレス発生回路６８を第１の実施例のシリアルアクセスメモリは有している。
【００２９】
ここで、シリアルライトが開始するメモリアドレスをワ−ドラインＷＬａｉで指定されるメモリコラムCa1中のアドレスと仮定し、シリアルリ−ドが開始するメモリアドレスをワ−ドラインＷＬａｊで指定されるメモリコラムCa4中のアドレスとすると仮定する。
ライトクロックＷＣＬＫに同期して一連の連続する黒丸で示されるシリアル入力デ−タが入力回路２０を介してライトデ−タバスに入力される。ライトＹデコ−ダ６３ａの出力Ｗ１、Ｗ２．．．Ｗｎが順次ハイレベルとなることでライトレジスタＴ１、Ｔ２．．．Ｔｎにライトデ−タバス上のシリアルデ−タが順次に書き込まれる。
この間、ワ−ドラインＷＬａｊが立ち上がり、そのワ−ドラインＷＬａｊに接続された複数のメモリセル中の情報は、それぞれ対応するセンスアンプに増幅され、センスアンプが接続されたビットライン対上に確定する。その後、スイッチ（先の実施例１説明したリ−ド選択転送信号により開閉されるスイッチＳＷ４）によりメモリコラムCa4, Ca8 ...Ca4nがリ−ドレジスタＳ１、Ｓ２．．．Ｓｎにそれぞれ選択転送される。
同時期に、リ−ドＹデコ−ダ６４ａの出力Ｒ１、Ｒ２．．．Ｒｎがハイレベルとなることによりリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されていた情報は、 Ｓ１、Ｓ２．．．Ｓｎの順にリ−ドデ−タバスＲＤ、ＲＤ/を介して出力回路２１よりリ−ドクロックＲＣＬＫに同期して一連の連続する白丸で示されるようにシリアル出力される。
リ−ドレジスタＳｎに転送されていた情報が出力される前に、第２のバンクのワ−ドラインＷＬｂｊが立ち上がり、そのワ−ドラインＷＬｂｊに接続する複数のメモリセル中の情報は、それぞれ対応するセンスアンプに増幅され、センスアンプが接続されたビットライン対上に確定する。その後、スイッチ（先の実施例１説明したリ−ド選択転送信号により開閉されるスイッチＳＷ４）によりメモリコラムCb4,Cb8... Cb4n上の情報がリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎにそれぞれ選択転送される。この転送により図１６で説明するリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドをリ−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−ドの後、リ−ドクロックＲＣＬＫにたいし間断なく行える。
【００３０】
上述の動作に続いた動作の説明を図１６を参照しつつ説明する。
引き続き、ライトクロックＷＣＬＫに同期して一連の連続する黒丸で示されるシリアル入力デ−タが入力回路２０を介してライトデ−タバスに入力される。このとき、ライトＹデコ−ダ６３ｂの出力Ｗｎ+１、Ｗｎ+２．．．Ｗ２ｎが順次ハイレベルとなることでライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎの順に書き込まれる。
このライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに対する書き込みが行われている間、第１のバンクのワ−ドラインＷＬａｉが立ち上がる。その後、ライトレジスタＴ１、Ｔ２．．．Ｔｎに書き込まれていた情報は、スイッチ（先の実施例１説明したリ−ド選択転送信号により開閉されるスイッチＳＷ２）により選択されるメモリコラムCa1,Ca5...Ca4n-3にそれぞれ転送され、それらメモリコラム及びワ−ドラインＷＬａｉに接続されたメモリセルに書き込まれる。このライトアクセスが行われている間、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに選択転送されていた情報はリ−ドデ−タバスＲＤ，ＲＤ/を介して出力回路２０よりリ−ドクロックＲＣＬＫに同期して一連の連続する白丸で示されるシリアルデ−タが出力される。
リ−ドレジスタＳ２ｎに転送されていた情報が出力される前に、図１５で説明した第１のバンクで立ち上がったワ−ドラインＷＬａｊのＸアドレスを１インクリメントしたワ−ドラインＷＬａｊ+１が立ち上がる。このワ−ドラインＷＬａｊ+１に接続された複数のメモリセル中の情報は、それぞれ対応するセンスアンプによって増幅され、そのセンスアンプが接続するビットライン対上に確定する。その後、スイッチＳＷ４によりメモリコラム、Ca1, Ca5... Ca4n-3上の情報がリ−ドレジスタＳ１、Ｓ２．．．Ｓｎにそれぞれ選択転送される。この前もって行われる転送により図１７で説明するリ−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−ドが、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドの後、リ−ドクロックＲＣＬＫにたいし間断なく行える。
【００３１】
上述の動作に続いた動作の説明を図１７を参照しつつ説明する。
ライトクロックＷＣＬＫに同期して一連の連続する黒丸で示されるシリアル入力デ−タが入力回路２０を介してライトデ−タバスＷＤ、ＷＤ/に入力される。
ライトＹデコ−ダ６３ａの出力信号Ｗ１、Ｗ２．．．Ｗｎが順次ハイレベルとなることで、入力されたデ−タがライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。
デ−タがライトレジスタＴ１、Ｔ２．．．Ｔｎに書き込まれている間、リ−ドＹデコ−ダ６４ａの出力信号Ｒ１、Ｒ２．．．Ｒｎがハイレベルとなることにより、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されていた情報は、その順でリ−ドデ−タバスＲＤ、ＲＤ/を介して出力回路２１よりリ−ドクロックＲＣＬＫに同期して一連の連続する白丸で示されるようにシリアルデ−タとして出力される。
リ−ドレジスタＳｎに転送されていた情報が出力される前に、第２のバンクのワ−ドラインＷＬｂｊ+１が立ち上がる。ワ−ドラインＷＬｂｊ+１に接続する複数のメモリセル中の情報は、それぞれ対応するセンスアンプによって増幅され、そのセンスアンプが接続するビットライン対上に確定する。その後、スイッチＳＷ４によりメモリコラムCb1, Cb5...Cb4n-3上の情報がリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎにそれぞれ選択転送される。この前もって行われる転送により図１８で説明するリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドをリ−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−ドの後、ライトクロック信号ＲＣＬＫにたいし間断なく行える。
【００３２】
上述の動作に続いた動作の説明を図１８を参照しつつ説明する。
引き続き、ライトクロック信号ＷＣＬＫに同期して一連の連続する黒丸で示されるシリアル入力デ−タが入力回路２０を介してライトデ−タバスＲＤ、ＲＤ/に入力される。ライトＹデコ−ダ６３ｂの出力信号Ｗｎ+１、Ｗｎ+２．．．Ｗ２ｎが順次ハイとなることでライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次に書き込まれる。
このライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに対する書き込みが行われている間、第１のバンク６１の前回のワ−ドラインのＸアドレスに１インクリメントしたＸアドレスで選択されるワ−ドラインＷＬａｉ+１が立ち上がる。その後、ライトレジスタＴ１、Ｔ２．．．Ｔｎに書き込まれていた情報は、スイッチＳＷ２により選択されるメモリコラムCa2, Ca6...Ca4n-2にそれぞれ転送され、それらメモリコラムにおいてワ−ドラインＷＬａｉ+１に接続されたメモリセルに書き込まれる。
上述のライトアクセスが行われている間、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに選択転送されていた情報は、リ−ドデ−タバスＲＤ、ＲＤ/を介して出力回路２１よりリ−ドクロック信号ＲＣＬＫに同期して一連の連続する白丸で示されるシリアルデ−タとして出力される。
リ−ドレジスタＳ２ｎに転送されていた情報が出力される前に、第１のバンク６１で以前立ち上がったワ−ドラインＷＬａｊ+１のＸアドレスを１インクリメントしたワ−ドラインＷＬａｊ+２が立ち上がる。そして、このワ−ドラインＷＬａｊ+２に接続する複数のメモリセル中の情報は、それぞれ対応するセンスアンプによって増幅され、そのセンスアンプが接続するビットライン対上に確定する。その後、スイッチＳＷ４によりメモリコラムCa2, Ca6... Ca4n-2上の情報がリ−ドレジスタＳ１、Ｓ２．．．Ｓｎにそれぞれ選択転送される。この前もって行われる転送によりリ−ドレジスタＳ１、Ｓ２．．．Ｓｎからのシリアルリ−ドをリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎからのシリアルリ−ドの後、リ−ドクロック信号ＲＣＬＫにたいし間断なく行える。
【００３３】
以上説明したこの発明のシリアルアクセスメモリにおけるライト転送動作及びリ−ド転送動作の順序を図１９及び図２０を参照しつつ説明する。
図１９はこの発明のシリアルアクセスメモリにおけるライト転送動作を説明する模式図である。ライト転送動作では、まず第１のバンク６１のライトレジスタＴ１、Ｔ２．．．Ｔｎにシリアルデ−タを順次書き込む。その後、（ａ）に示すようにライトレジスタＴ１、Ｔ２．．．Ｔｎを第１のバンク６１のメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３にそれぞれ接続する。そしてライトレジスタＴ１、Ｔ２．．．Ｔｎに転送されたデ−タをそれぞれメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３のうちの特定のワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれる。
次に（ｂ）に示すように、第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３にそれぞれ接続する。そしてライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ−タをそれぞれメモリカラムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３のうちの特定のワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第１のバンク６１のライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。
その後（ｃ）に示すように、ライトレジスタＴ１、Ｔ２．．．Ｔｎを第１のバンク６１のメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２にそれぞれ接続する。そしてライトレジスタＴ１、Ｔ２．．．Ｔｎに転送されたデ−タをそれぞれメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２のうちの（ａ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれる。
さらに（ｄ）に示すように、第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２にそれぞれ接続する。そしてライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ−タをそれぞれメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２のうちの（ｂ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第１のバンク６１のライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。
【００３４】
次に（ｅ）に示すように、ライトレジスタＴ１、Ｔ２．．．Ｔｎを第１のバンク６１のメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１にそれぞれ接続する。そしてライトレジスタＴ１、Ｔ２．．．Ｔｎに転送されたデ−タをそれぞれメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１のうちの（ｃ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれる。
さらに（ｆ）に示すように、第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラムＣ４ｍ+３、Ｃ４ｍ+７．．．Ｃ８ｍ-１にそれぞれ接続する。そしてライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ−タをそれぞれメモリカラムＣ４ｍ+３、Ｃ４ｍ+７．．．Ｃ８ｍ-１のうちの（ｄ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第１のバンク６１のライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。
この後（ｇ）に示すように、ライトレジスタＴ１、Ｔ２．．．Ｔｎを第１のバンク６１のメモリカラムＣ４、Ｃ８．．．Ｃ４ｍにそれぞれ接続する。そしてライトレジスタＴ１、Ｔ２．．．Ｔｎに転送されたデ−タをそれぞれメモリカラムＣ４、Ｃ８．．．Ｃ４ｍのうちの（ｅ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに順次書き込まれる。
さらに（ｈ）に示すように、第２のバンク６２のライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎをメモリカラムＣ４ｍ+４、Ｃ４ｍ+８．．．Ｃ８ｍにそれぞれ接続する。そしてライトレジスタＴｎ+１、Ｔｎ+２．．．Ｔ２ｎに転送されたデ−タをそれぞれメモリカラムＣ４ｍ+４、Ｃ４ｍ+８．．．Ｃ８ｍのうちの（ｆ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルに書き込む。この間、連続したシリアルデ−タは第１のバンク６１のライトレジスタＴ１、Ｔ２．．．Ｔｎに順次書き込まれる。
この後、ライトレジスタとメモリカラムとの接続関係は図１９の（ａ）に戻り、ワ−ドラインは（ｈ）以降順次インクリメントしたアドレスを対象としてシリアルライトが行われる。
【００３５】
図２０はこの発明のシリアルアクセスメモリにおけるリ−ド転送動作を説明する模式図である。リ−ド転送動作では（ａ）に示すように、第１のバンク６１のメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３とリ−ドレジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。そしてメモリカラムＣ１、Ｃ５．．．Ｃ４ｍ-３のうちの特定のワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送する。
次に（ｂ）に示すように、第２のバンク６２のメモリカラムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３とリ−ドレジスタＳｎ、Ｓｎ+１．．．Ｓ２ｎとをそれぞれ接続する。そしてメモリカラムＣ４ｍ+１、Ｃ４ｍ+５．．．Ｃ８ｍ-３のうちの特定のワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳｎ、Ｓｎ+１．．．Ｓ２ｎに転送する。この間第１のバンク６１においては、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
その後（ｃ）に示すように、第１のバンク６１のメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２とリ−ドレジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。そしてメモリカラムＣ２、Ｃ６．．．Ｃ４ｍ-２のうちの（ａ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送する。この間第２のバンク６２においては、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
さらに（ｄ）に示すように、第２のバンク６２のメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２とリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎとをそれぞれ接続する。そしてメモリカラムＣ４ｍ+２、Ｃ４ｍ+６．．．Ｃ８ｍ-２のうちの（ｂ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送する。この間第１のバンク６１においては、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
【００３６】
その後（ｅ）に示すように、第１のバンク６１のメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１とリ−ドレジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。そしてメモリカラムＣ３、Ｃ７．．．Ｃ４ｍ-１のうちの（ｃ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送する。この間第２のバンク６２においては、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
さらに（ｆ）に示すように、第２のバンク６２のメモリカラムＣ４ｍ+３、Ｃ４ｍ+７．．．Ｃ８ｍ-１とリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎとをそれぞれ接続する。そしてメモリカラムＣ４ｍ+３、Ｃ４ｍ+７．．．Ｃ８ｍ-１のうちの（ｄ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送する。この間第１のバンク６１においては、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
さらに（ｇ）に示すように、第１のバンク６１のメモリカラムＣ４、Ｃ８．．．Ｃ４ｍとリ−ドレジスタＳ１、Ｓ２．．．Ｓｎとをそれぞれ接続する。そしてメモリカラムＣ４、Ｃ８．．．Ｃ４ｍのうちの（ｅ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送する。この間第２のバンク６２においては、リ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
さらに（ｈ）に示すように、第２のバンク６２のメモリカラムＣ４ｍ+４、Ｃ４ｍ+８．．．Ｃ８ｍとリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎとをそれぞれ接続する。そしてメモリカラムＣ４ｍ+４、Ｃ４ｍ+８．．．Ｃ８ｍのうちの（ｆ）で特定したワ−ドラインを一つインクリメントしたワ−ドラインに接続されたメモリセルのデ−タを読み出し、それぞれリ−ドレジスタＳｎ+１、Ｓｎ+２．．．Ｓ２ｎに転送する。この間第１のバンク６１においては、リ−ドレジスタＳ１、Ｓ２．．．Ｓｎに転送されたデ−タを順次リ−ドデ−タバスに出力し、連続したシリアルデ−タとして出力する。
この後、リ−ドレジスタとメモリカラムとの接続関係は図２０の（ａ）に戻り、ワ−ドラインは（ｈ）以降順次インクリメントしたアドレスを対象としてシリアルリ−ドが行われる。
【００３７】
【発明の効果】
以上詳細に説明したように、この発明のシリアルアクセスメモリによれば、メモリコラムに対するレジスタ数が減少し、レジスタのパタ−ンを余裕を持って作ることが可能である。このことから、従来技術のプロセスのままでのチップサイズの縮小が図れ、プロセス開発のコスト節約とチップサイズの縮小というメリットが得られる。
【図面の簡単な説明】
【図１】この発明の第1の実施例のシリアルアクセスメモリの部分回路図である。
【図２】第１の実施例のシリアルメモリの動作タイミング示すタイミングチャ−トである。
【図３】ライトアドレス発生回路を示す回路図である。
【図４】ライトアドレス発生回路の動作を示すタイミングチャ−トである。
【図５】リ−ドアドレス発生回路を示す回路図である。
【図６】リ−ドアドレス発生回路の動作を示すタイミングチャ−トである。
【図７】第２の実施例のシリアルアクセスメモリの部分回路図である。
【図８】この発明の第３の実施例のシリアルアクセスメモリの部分回路図である。
【図９】この発明の第４の実施例のシリアルアクセスメモリの部分回路図である。
【図１０】この発明の第４の実施例のシリアルアクセスメモリの部分回路である。
【図１１】この発明の第５の実施例のシリアルアクセスメモリの部分回路図である。
【図１２】この発明の第５の実施例のシリアルアクセスメモリの部分回路図である。
【図１３】第５の実施例の変形例であるシリアルアクセスメモリの部分回路図である。
【図１４】第５の実施例の変形例であるシリアルアクセスメモリの部分回路図である。
【図１５】第１の実施例のシリアルアクセスメモリの動作をより詳細に示した模式図である。
【図１６】第１の実施例のシリアルアクセスメモリの動作をより詳細に示した模式図である。
【図１７】第１の実施例のシリアルアクセスメモリの動作をより詳細に示した模式図である。
【図１８】第１の実施例のシリアルアクセスメモリの動作をより詳細に示した模式図である。
【図１９】この発明のシリアルアクセスメモリにおけるライト転送動作を説明する模式図である。
【図２０】この発明のシリアルアクセスメモリにおけるリ−ド転送動作を説明する模式図である。
【符号の説明】
１０ メモリコラム
１１ メモリセル
２２ Ｘデコ−ダ
２４ メモリ−コントロ−ル信号発生回路
２５ ア−ビタ
ＢＬ１〜ｍ、ＢＬ１〜ｍ/ ビット線
ＷＬ１〜ｎ ワ−ド線
ＳＡ１〜ｍ センスアンプ
Ｔ１、Ｔ２ ライトデ−タレジスタ
ＷＤ、ＷＤ/ ライトデ−タバス
Ｓ１、Ｓ２ リ−ドデ−タレジスタ
ＲＤ、ＲＤ/ リ−ドデ−タバス
Claims (4)
- センスアンプと複数のメモリセルを有し、該センスアンプとメモリセルとをビット線で接続した奇数番目及び偶数番目のメモリコラムを複数有したメモリアレイと、
データが入力される入力回路と、
この入力回路に接続されるライトデータバスと、
データを出力する出力回路と、
この出力回路に接続されるリードデータバスと、
第 1 のライトアドレス部分と該第 1 のライトアドレス部分とは異なる第２のライトアドレス部分とで構成されるライトアドレスのうち前記第１のライトアドレス部分をデコードし、該デコード結果に基づいて奇数番目のメモリコラムへのライトのための複数の第１のライト転送信号、偶数番目のメモリコラムへのライトのための複数の第２のライト転送信号を出力し、前記第２のライトアドレス部分をデコードし、該デコード結果に基づいてライトレジスタ選択信号を出力するライトデコーダと、
データを一時的に記憶する、前記メモリコラムの一端側に配置された第 1 のライトレジスタ及び前記メモリコラムの他端側に配置された第２のライトレジスタと、
第１のリードアドレス部分と該第１のリードアドレス部分とは異なる第２のリードアドレス部分とで構成されるリードアドレスのうち前記第１のリードアドレス部分をデコードし、該デコード結果に基づいて奇数番目のメモリコラムからのリードのための複数の第１のリード転送信号、偶数番目のメモリコラムからのリードのための複数の第２のリード転送信号を出力し、前記第２のリードアドレス部分をデコードし、該デコード結果に基づいてリードレジスタ選択信号を出力するリードデコーダと、
データを一時的に記憶する、前記メモリコラムの一端側に配置された第 1 のリードレジスタ及び前記メモリコラムの他端側に配置された第２のリードレジスタと、
前記メモリコラムの一端側に配置されて、前記ライトデータバスと前記第 1 のライトレジスタ間に接続され、前記ライトレジスタ選択信号と第 1 の選択信号とに応答して前記ライトデータバスと前記第 1 のライトレジスタ間を導通させる第１のライト用スイッチと、
前記メモリコラムの他端側に配置されて、前記ライトデータバスと前記第２のライトレジスタ間に接続され、前記ライトレジスタ選択信号と第２の選択信号とに応答して前記ライトデータバスと前記第２のライトレジスタ間を導通させる第２のライト用スイッチと、
前記メモリコラムの一端側に配置されて、前記リードデータバスと前記第１のリードレジスタ間に接続され、前記リードレジスタ選択信号と前記第 1 の選択信号とに応答して前記リードデータバスと前記第１のリードレジスタ間を導通させる第１のリード用スイッチと、
前記メモリコラムの他端側に配置されて、前記リードデータバスと前記第２のリードレジスタ間に接続され、前記リードレジスタ選択信号と前記第２の選択信号とに応答して前記リードデータバスと前記第２のリードレジスタ間を導通させる第２のリード用スイッチと、
各々が前記メモリコラムの一端側に配置されて、前記第１のライトレジスタと奇数番目に配置された複数のメモリコラムのうちの対応する１つとの間に接続され、前記複数の第１のライト転送信号のうちの対応する１つに応答して前記第１のライトレジスタと奇数番目に配置された複数のメモリコラムのうちの対応する１つとの間を導通させる複数の第３のライト用スイッチと、
各々が前記メモリコラムの他端側に配置されて、前記第２のライトレジスタと偶数番目に配置された複数のメモリコラムのうちの対応する１つとの間に接続され、前記複数の第２のライト転送信号のうちの対応する１つに応答して前記第２のライトレジスタと偶数番目に配置された複数のメモリコラムのうちの対応する１つとの間を導通させる複数の第４のライト用スイッチと、
各々が前記メモリコラムの一端側に配置されて、前記第１のリードレジスタと奇数番目に配置された複数のメモリコラムのうちの対応する１つとの間に接続され、前記複数の第１のリード転送信号のうちの対応する１つに応答して前記第１のリードレジスタと奇数番目に配置された複数のメモリコラムのうちの対応する１つとの間を導通させる複数の第３のリード用スイッチと、
各々が前記メモリコラムの他端側に配置されて、前記第２のリードレジスタと偶数番目に配置された複数のメモリコラムのうちの対応する１つとの間に接続され、前記複数の第２のリード転送信号のうちの対応する１つに応答して前記第２のリードレジスタと偶数番目に配置された複数のメモリコラムのうちの対応する１つとの間を導通させる複数の第４のリード用スイッチと、
を有することを特徴とするシリアルアクセスメモリ。 - 前記ライトデータバスは前記複数のメモリコラムが縦列配置された第１の方向に延在し、前記ビット線は前記第１の方向と略直交する第２の方向に延在する請求項１記載のシリアルアクセスメモリ。
- 前記メモリセルはトランジスタとキャパシタからなるＤＲＡＭメモリセルである請求項１または２記載のシリアルアクセスメモリ。
- 前記リードデータバスは前記第１の方向に延在する請求項１〜３のいずれか１つに記載のシリアルアクセスメモリ。
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