KR102698037B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 내부라이트신호를 전치시프팅구간만큼 시프팅하여 전치라이트신호를 생성하는 전치시프팅회로; 및 상기 전치라이트신호를 시프팅구간만큼 시프팅하여 컬럼선택신호를 생성하기 위한 시프팅라이트신호를 생성하는 시프팅회로를 포함한다. 상기 컬럼선택신호는 데이터가 입출력되는 컬럼경로를 선택하기 위해 활성화되고, 상기 전치시프팅구간은 클럭의 L 주기구간의 배수로 설정되며, 상기 L는 2 이상의 자연수로 설정된다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 라이트레이턴시를 갖는 반도체장치에 관한 것이다.
현재 디램(DRAM) 등의 반도체장치는 라이트 레이턴시(write latency)와 함께 라이트 동작을 수행한다. 라이트 레이턴시는 라이트 명령이 반도체장치에 인가되는 시점과 데이터가 메모리 셀에 입력되는 시점 사이의 지연 구간에 해당하며, 클록의 주기들의 수로서 표현된다. 예를 들어, 라이트 레이턴시가 1이면 라이트 명령이 인가된 후 클록의 1 주기 구간 후에 데이터가 입력되는 것을 말하고, 라이트레이턴시가 3이면 라이트 명령이 인가된 후 클록의 3 주기 구간 후에 데이터가 입력되는 것을 말한다.
본 발명은 라이트레이턴시를 지원하는 반도체장치를 제공한다.
이를 위해 본 발명은 내부라이트신호를 전치시프팅구간만큼 시프팅하여 전치라이트신호를 생성하는 전치시프팅회로; 및 상기 전치라이트신호를 시프팅구간만큼 시프팅하여 컬럼선택신호를 생성하기 위한 시프팅라이트신호를 생성하는 시프팅회로를 포함하되, 상기 컬럼선택신호는 데이터가 입출력되는 컬럼경로를 선택하기 위해 활성화되고, 상기 전치시프팅구간은 클럭의 L 주기구간의 배수로 설정되며, 상기 L는 2 이상의 자연수로 설정되는 반도체장치를 제공한다.
또한, 본 발명은 입력모드신호 및 홀수모드신호를 토대로 제1 내부칩선택신호 및 제1 내부제어신호로부터 제1 내부라이트신호를 생성하고, 제2 내부칩선택신호 및 제2 내부제어신호로부터 제2 내부라이트신호를 생성하는 내부라이트신호생성회로; 상기 제1 내부라이트신호 및 상기 제2 내부라이트신호를 전치시프팅구간만큼 시프팅하여 제1 전치라이트신호 및 제2 전치라이트신호를 생성하는 전치시프팅회로; 및 상기 제1 전치라이트신호 및 상기 제2 전치라이트신호를 시프팅구간만큼 시프팅하여 컬럼선택신호를 생성하기 위한 제1 시프팅라이트신호 및 제2 시프팅라이트신호를 생성하는 시프팅회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 클럭의 복수의 주기 구간단위로 시프팅동작이 수행되는 시프팅회로를 이용함으로써, 라이트커맨드로부터 컬럼선택신호를 생성하기 위한 시프팅동작을 빠르게 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 다수의 시프팅회로를 사용함으로써, 시프팅동작에 필요한 시프팅제어신호들의 수를 최소화하여 시프팅하는 회로 간의 팬아웃(fan out)을 감소시킬 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 내부라이트신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 내부라이트신호생성회로에 포함된 제1 모드라이트신호생성회로의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 내부라이트신호생성회로에 포함된 제2 모드라이트신호생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 2에 도시된 내부라이트신호생성회로에 포함된 내부라이트신호출력회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 내부라이트신호출력회로에 포함된 선택제어신호생성회로의 일 실시예에 따른 회로도이다.
도 7은 도 6에 도시된 선택제어신호생성회로의 동작을 설명하기 위한 표이다.
도 8은 도 5에 도시된 내부라이트신호출력회로에 포함된 선택출력회로의 일 실시예에 따른 회로도이다.
도 9는 도 1에 도시된 반도체장치에 포함된 시프팅제어회로의 동작을 설명하기 위한 표이다.
도 10은 도 1에 도시된 반도체장치에 포함된 전치시프팅회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 11은 도 10에 도시된 전치시프팅회로에 포함된 제1 전치시프팅회로의 일 실시예에 따른 회로도이다.
도 12는 도 1에 도시된 반도체장치에 포함된 시프팅회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 13은 도 12에 도시된 시프팅보상회로에 포함된 제1 시프팅회로의 일 실시예에 따른 회로도이다.
도 14는 도 13에 도시된 제1 시프팅회로에 포함된 선택출력플립플롭의 일 실시예에 따른 회로도이다.
도 15 및 도 16은 도 1에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 17은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(1)는 클럭분주회로(101), 시프팅클럭생성회로(103), 제어신호입력회로(111), 칩선택신호입력회로(113), 내부라이트신호생성회로(115), 모드레지스터(121), 시프팅제어회로(123), 전치시프팅회로(131), 시프팅회로(133) 및 컬럼선택신호생성회로(135)를 포함할 수 있다.
클럭분주회로(101)는 클럭(CLK)을 분주하여 제1 분주클럭(DCLKR) 및 제2 분주클럭(DCLKF)을 생성할 수 있다. 제1 분주클럭(DCLKR) 및 제2 분주클럭(DCLKF)은 클럭(CLK)의 2 분주 신호로 생성될 수 있다. 제1 분주클럭(DCLKR) 및 제2 분주클럭(DCLKF)의 주기는 클럭(CLK)의 주기보다 2배 크게 설정될 수 있다. 제1 분주클럭(DCLKR) 및 제2 분주클럭(DCLKF)은 서로 반전된 신호로 생성될 수 있다.
시프팅클럭생성회로(103)는 제1 분주클럭(DCLKR) 및 제2 분주클럭(DCLKF)으로부터 제1 시프팅클럭(SCLKR) 및 제2 시프팅클럭(SCLKF)을 생성할 수 있다. 시프팅클럭생성회로(103)는 제1 분주클럭(DCLKR)을 버퍼링하여 제1 시프팅클럭(SCLKR)을 생성할 수 있다. 시프팅클럭생성회로(103)는 제2 분주클럭(DCLKF)을 버퍼링하여 제2 시프팅클럭(SCLKF)을 생성할 수 있다. 실시예에 따라서, 시프팅클럭생성회로(103)는 1 분주클럭(DCLKR)을 지연시켜 제1 시프팅클럭(SCLKR)을 생성하고, 제2 분주클럭(DCLKF)을 지연시켜 제2 시프팅클럭(SCLKF)을 생성할 수 있다.
제어신호입력회로(111)는 제어신호(CA<1:L>), 제1 분주클럭(DCLKR) 및 제2 분주클럭(DCLKF)을 토대로 제1 내부제어신호(ICAR<1:L>) 및 제2 내부제어신호(ICAF<1:L>)를 생성할 수 있다. 제어신호입력회로(111)는 제1 분주클럭(DCLKR)의 라이징에지에 동기하여 제어신호(CA<1:L>)로부터 제1 내부제어신호(ICAR<1:L>)를 생성할 수 있다. 제어신호입력회로(111)는 제1 분주클럭(DCLKR)이 로직로우레벨에서 로직하이레벨로 천이할 때 제어신호(CA<1:L>)를 버퍼링하여 제1 내부제어신호(ICAR<1:L>)를 생성할 수 있다. 제어신호입력회로(111)는 제2 분주클럭(DCLKF)의 라이징에지에 동기하여 제어신호(CA<1:L>)로부터 제2 내부제어신호(ICAF<1:L>)를 생성할 수 있다. 제어신호입력회로(111)는 제2 분주클럭(DCLKF)이 로직로우레벨에서 로직하이레벨로 천이할 때 제어신호(CA<1:L>)를 버퍼링하여 제2 내부제어신호(ICAF<1:L>)를 생성할 수 있다. 제어신호(CA<1:L>), 제1 내부제어신호(ICAR<1:L>) 및 제2 내부제어신호(ICAF<1:L>)의 각각에 포함된 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다.
칩선택신호입력회로(113)는 칩선택신호(CS), 제1 분주클럭(DCLKR) 및 제2 분주클럭(DCLKF)을 토대로 제1 내부칩선택신호(ICSR) 및 제2 내부칩선택신호(ICSF)를 생성할 수 있다. 칩선택신호입력회로(113)는 제1 분주클럭(DCLKR)의 라이징에지에 동기하여 칩선택신호(CS)로부터 제1 내부칩선택신호(ICSR)를 생성할 수 있다. 칩선택신호입력회로(113)는 제1 분주클럭(DCLKR)이 로직로우레벨에서 로직하이레벨로 천이할 때 칩선택신호(CS)를 버퍼링하여 제1 내부칩선택신호(ICSR)를 생성할 수 있다. 칩선택신호입력회로(113)는 제2 분주클럭(DCLKF)의 라이징에지에 동기하여 칩선택신호(CS)로부터 제2 내부칩선택신호(ICSF)를 생성할 수 있다. 칩선택신호입력회로(113)는 제2 분주클럭(DCLKF)이 로직로우레벨에서 로직하이레벨로 천이할 때 칩선택신호(CS)를 버퍼링하여 제2 내부칩선택신호(ICSF)를 생성할 수 있다.
내부라이트신호생성회로(115)는 제1 내부제어신호(ICAR<1:L>), 제2 내부제어신호(ICAF<1:L>), 제1 내부칩선택신호(ICSR), 제2 내부칩선택신호(ICSF), 입력모드신호(MN), 홀수모드신호(MODD), 제1 분주클럭(DCLKR) 및 제2 분주클럭(DCLKF)을 토대로 제1 내부라이트신호(IWR) 및 제2 내부라이트신호(IWF)를 생성할 수 있다.
내부라이트신호생성회로(115)는 제1 내부칩선택신호(ICSR)를 토대로 제1 내부제어신호(ICAR<1:L>)를 디코딩하여 제1 디코딩신호(도 2의 DWR)를 생성하고, 제2 내부칩선택신호(ICSF)를 토대로 제2 내부제어신호(ICAF<1:L>)를 디코딩하여 제2 디코딩신호(도 2의 DWF)를 생성할 수 있다. 내부라이트신호생성회로(115)는 입력모드신호(MN) 및 제1 분주클럭(DCLKR)을 토대로 제1 디코딩신호(DWR) 및 제2 디코딩신호(DWF)를 시프팅하여 제1 모드라이트신호(도 2의 MWR) 및 제2 모드라이트신호(도 2의 MWF)를 생성할 수 있다. 입력모드신호(MN)는 제어신호(CA<1:L>)를 통해 커맨드 및 어드레스가 클럭(CLK)의 1 주기 구간동안 입력되는 제1 입력모드에서 제1 로직레벨로 설정될 수 있고, 커맨드 및 어드레스가 클럭(CLK)의 2 주기 구간동안 입력되는 제2 입력모드에서 제2 로직레벨로 설정될 수 있다. 내부라이트신호생성회로(115)는 제1 입력모드에서 제1 디코딩신호(DWR) 및 제2 디코딩신호(DWF)를 제1 입력구간만큼 시프팅하여 제1 모드라이트신호(MWR) 및 제2 모드라이트신호(MWF)를 생성할 수 있다. 내부라이트신호생성회로(115)는 제2 입력모드에서 제1 디코딩신호(DWR) 및 제2 디코딩신호(DWF)를 제2 입력구간만큼 시프팅하여 제1 모드라이트신호(MWR) 및 제2 모드라이트신호(MWF)를 생성할 수 있다. 본 실시예에서, 입력모드신호(MN)의 제1 로직레벨은 로직로우레벨로 설정될 수 있고, 입력모드신호(MN)의 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 본 실시예에서, 제1 입력구간은 제1 분주클럭(DCLKR)의 0.5 주기 구간(클럭(CLK)의 1 주기 구간)으로 설정될 수 있고, 제2 입력구간은 제1 분주클럭(DCLKR)의 1 주기 구간(클럭(CLK)의 2 주기 구간)으로 설정될 수 있다.
내부라이트신호생성회로(115)는 입력모드신호(MN), 홀수모드신호(MODD), 제1 모드라이트신호(MWR) 및 제2 모드라이트신호(MWF)를 토대로 제1 내부라이트신호(IWR) 및 제2 내부라이트신호(IWF)를 생성할 수 있다. 홀수모드신호(MODD)는 라이트레이턴시가 짝수로 설정된 상태에서 제1 로직레벨로 설정될 수 있고, 홀수로 설정된 상태에서 제2 로직레벨로 설정될 수 있다. 본 실시예에서, 홀수모드신호(MODD)의 제1 로직레벨은 로직로우레벨로 설정될 수 있고, 홀수모드신호(MODD)의 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 내부라이트신호생성회로(115)는 입력모드신호(MN) 및 홀수모드신호(MODD)의 로직레벨조합에 따라 제1 모드라이트신호(MWR) 및 제2 모드라이트신호(MWF)를 선택적으로 제1 내부라이트신호(IWR) 및 제2 내부라이트신호(IWF)로 출력할 수 있다. 내부라이트신호생성회로(115)의 보다 구체적인 구성 및 동작은 도 2 내지 도 8을 참고하여 설명한다.
모드레지스터(121)는 제1 내지 제M 라이트레이턴시코드(CWL<1:M>) 및 제1 내지 제N 오프셋코드(COFF<1:N>)를 모드레지스터셋(Mode Register Set) 동작에 의해 저장하고 출력할 수 있다. 제1 내지 제M 라이트레이턴시코드(CWL<1:M>)는 라이트레이턴시(write latency)에 대응되는 로직레벨조합을 갖는다. 제1 내지 제N 오프셋코드(COFF<1:N>)는 라이트레벨링(write leveling)을 통해 설정되어 라이트레이턴시(write latency)를 보정하기 위한 보정값에 대응되는 로직레벨조합을 갖는다. 라이트레벨링은 클럭(CLK)과 데이터스트로브신호 간의 스큐(skew)를 제거하기 위해 수행될 수 있다. 제1 내지 제M 라이트레이턴시코드(CWL<1:M>)의 비트 수(M)와 제1 내지 제N 오프셋코드(COFF<1:N>)의 비트 수(N)는 실시예에 따라서 다양하게 설정될 수 있다.
시프팅제어회로(123)는 제1 내지 제M 라이트레이턴시코드(CWL<1:M>) 및 제1 내지 제N 오프셋코드(COFF<1:N>)를 토대로 제1 내지 제6 시프팅제어신호(SC<1:6>) 및 제1 내지 제5 래치선택신호(LS<1:5>)를 생성할 수 있다. 시프팅제어회로(123)는 보정레이턴시에 따라 제1 내지 제6 시프팅제어신호(SC<1:6>) 및 제1 내지 제5 래치선택신호(LS<1:5>)을 생성할 수 있다. 보정레이턴시는 제1 내지 제M 라이트레이턴시코드(CWL<1:M>)에 의해 설정된 라이트레이턴시에서 제1 내지 제N 오프셋코드(COFF<1:N>)에 의해 설정된 보정값을 차감하여 생성될 수 있다. 제1 내지 제6 시프팅제어신호(SC<1:6>)는 보정레이턴시를 8로 나누었을 때 몫(quotient)에 대응되는 로직레벨조합을 갖도록 설정될 수 있고, 제1 내지 제5 래치선택신호(LS<1:5>)는 보정레이턴시를 8로 나누었을 때 나머지(remainder)에 대응되하는 로직레벨조합을 갖도록 설정될 수 있다. 시프팅제어신호 및 래치선택신호의 비트 수는 실시예에 따라서 다양하게 설정될 수 있고, 시프팅제어신호 및 래치선택신호는 보정레이턴시를 다양한 자연수로 나누었을 때 몫과 나머지로 설정될 수 있다. 시프팅제어회로(123)에서 생성되는 제1 내지 제6 시프팅제어신호(SC<1:6>) 및 제1 내지 제5 래치선택신호(LS<1:5>)는 도 9를 참고하여 구체적으로 설명한다.
전치시프팅회로(131)는 제1 내지 제5 시프팅제어신호(SC<1:5>), 제1 시프팅클럭(SCLKR) 및 제2 시프팅클럭(SCLKF)을 토대로 제1 내부라이트신호(IWR) 및 제2 내부라이트신호(IWF)로부터 제1 전치라이트신호(PWR) 및 제2 전치라이트신호(PWF)를 생성할 수 있다. 전치시프팅회로(131)는 제1 내지 제5 시프팅제어신호(SC<1:5>)에 의해 설정된 전치시프팅구간만큼 제1 내부라이트신호(IWR) 및 제2 내부라이트신호(IWF)를 시프팅하여 제1 전치라이트신호(PWR) 및 제2 전치라이트신호(PWF)를 생성할 수 있다. 전치시프팅구간은 클럭(CLK)의 주기의 8K 단위로 설정될 수 있다. 여기서, 'K'는 제1 내지 제5 시프팅제어신호(SC<1:5>)의 로직레벨조합에 대응되는 자연수로 설정될 수 있다. 전치시프팅구간은 실시예에 따라서 클럭(CLK)의 다양한 주기 구간으로 설정될 수 있다. 전치시프팅회로(131)의 보다 구체적인 구성 및 동작은 도 10 및 도 11을 참고하여 설명한다.
시프팅회로(133)는 제6 시프팅제어신호(SC<6>), 제1 내지 제5 래치선택신호(LS<1:5>), 제1 및 제2 출력선택신호(MS<1:2>), 제1 시프팅클럭(SCLKR) 및 제2 시프팅클럭(SCLKF)을 토대로 제1 전치라이트신호(PWR), 제1 내부라이트신호(IWR), 제2 전치라이트신호(PWF) 및 제2 내부라이트신호(IWF)로부터 제1 시프팅라이트신호(CWR) 및 제2 시프팅라이트신호(CWF)를 생성할 수 있다. 시프팅회로(133)는 제6 시프팅제어신호(SC<6>) 및 제1 내지 제5 래치선택신호(LS<1:5>)에 의해 설정되는 시프팅구간만큼 제1 전치라이트신호(PWR) 또는 제1 내부라이트신호(IWR)를 시프팅하여 제1 시프팅라이트신호(CWR)를 생성할 수 있다. 시프팅회로(133)는 제1 및 제2 출력선택신호(MS<1:2>)를 토대로 제1 내부라이트신호(IWR)로부터 제1 시프팅라이트신호(CWR)를 생성할 수 있다. 제1 출력선택신호(MS<1>)는 보상레이턴시가 제1 시프팅클럭(SCLKR)의 8 주기 구간(클럭(CLK)의 16 주기 구간)으로 설정될 때 활성화될 수 있다. 제2 출력선택신호(MS<2>)는 보상레이턴시가 제1 시프팅클럭(SCLKR)의 7 주기 구간(클럭(CLK)의 14 주기 구간)으로 설정될 때 활성화될 수 있다. 시프팅회로(133)는 제1 출력선택신호(MS<1>)가 활성화될 때 제1 내부라이트신호(IWR)를 제1 시프팅클럭(SCLKR)의 1 주기 구간만큼 시프팅하여 제1 시프팅라이트신호(CWR)를 생성할 수 있다. 시프팅회로(133)는 제2 출력선택신호(MS<2>)가 활성화될 때 제1 내부라이트신호(IWR)를 제1 시프팅라이트신호(CWR)로 출력할 수 있다.
시프팅회로(133)는 제6 시프팅제어신호(SC<6>) 및 제1 내지 제5 래치선택신호(LS<1:5>)에 의해 설정되는 시프팅구간만큼 제2 전치라이트신호(PWF) 또는 제2 내부라이트신호(IWF)를 시프팅하여 제2 시프팅라이트신호(CWF)를 생성할 수 있다. 시프팅회로(133)는 제1 및 제2 출력선택신호(MS<1:2>)를 토대로 제2 내부라이트신호(IWF)로부터 제2 시프팅라이트신호(CWF)를 생성할 수 있다. 시프팅회로(133)는 제1 출력선택신호(MS<1>)가 활성화될 때 제2 내부라이트신호(IWF)를 제2 시프팅클럭(SCLKF)의 1 주기 구간만큼 시프팅하여 제2 시프팅라이트신호(CWF)를 생성할 수 있다. 시프팅회로(133)는 제2 출력선택신호(MS<2>)가 활성화될 때 제2 내부라이트신호(IWF)를 제2 시프팅라이트신호(CWF)로 출력할 수 있다. 시프팅회로(133)의 보다 구체적인 구성 및 동작은 도 12 내지 도 14를 참고하여 설명한다.
컬럼선택신호생성회로(135)는 제1 시프팅클럭(SCLKR) 및 제2 시프팅클럭(SCLKF)을 토대로 제1 시프팅라이트신호(CWR) 및 제2 시프팅라이트신호(CWF)를 고정시프팅구간만큼 시프팅하여 데이터가 입출력되는 컬럼경로를 선택하기 위해 활성화되는 컬럼선택신호(YI)를 생성할 수 있다. 고정시프팅구간은 제1 시프팅클럭(SCLKR) 및 제2 시프팅클럭(SCLKF)의 7 주기 구간(클럭(CLK)의 14 주기 구간)으로 설정될 수 있다.
도 2를 참고하면 내부라이트신호생성회로(115)는 디코딩신호생성회로(21), 모드라이트신호생성회로(23) 및 내부라이트신호출력회로(25)를 포함할 수 있다. 디코딩신호생성회로(21)는 제1 디코딩신호생성회로(211) 및 제2 디코딩신호생성회로(213)를 포함할 수 있다. 모드라이트신호생성회로(23)는 제1 모드라이트신호생성회로(231) 및 제2 모드라이트신호생성회로(233)를 포함할 수 있다.
제1 디코딩신호생성회로(211)는 제1 내부칩선택신호(ICSR)를 토대로 제1 내부제어신호(ICAR<1:L>)를 디코딩하여 제1 디코딩신호(DWR)를 생성할 수 있다. 제1 디코딩신호생성회로(211)는 제1 내부칩선택신호(ICSR)에 동기하여 제1 로직레벨조합의 제1 내부제어신호(ICAR<1:L>)가 입력될 때 제1 디코딩신호(DWR)를 로직하이레벨로 발생시킬 수 있다. 제1 내부제어신호(ICAR<1:L>)의 제1 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
제2 디코딩신호생성회로(213)는 제2 내부칩선택신호(ICSF)를 토대로 제2 내부제어신호(ICAF<1:L>)를 디코딩하여 제2 디코딩신호(DWF)를 생성할 수 있다. 제2 디코딩신호생성회로(213)는 제2 내부칩선택신호(ICSF)에 동기하여 제2 로직레벨조합의 제2 내부제어신호(ICAF<1:L>)가 입력될 때 제2 디코딩신호(DWF)를 로직하이레벨로 발생시킬 수 있다. 제2 내부제어신호(ICAF<1:L>)의 제2 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
제1 모드라이트신호생성회로(231)는 입력모드신호(MN) 및 제1 분주클럭(DCLKR)을 토대로 제1 디코딩신호(DWR)를 시프팅하여 제1 모드라이트신호(MWR)를 생성할 수 있다. 제1 모드라이트신호생성회로(231)는 제1 입력모드에서 제1 로직레벨의 입력모드신호(MN)가 입력될 때 제1 디코딩신호(DWR)를 제1 분주클럭(DCLKR)의 0.5 주기 구간만큼 시프팅하여 제1 모드라이트신호(MWR)를 생성할 수 있다. 제1 모드라이트신호생성회로(231)는 제2 입력모드에서 제2 로직레벨의 입력모드신호(MN)가 입력될 때 제1 디코딩신호(DWR)를 제1 분주클럭(DCLKR)의 1 주기 구간만큼 시프팅하여 제1 모드라이트신호(MWR)를 생성할 수 있다. 입력모드신호(MN)의 제1 로직레벨은 로직로우레벨로 설정될 수 있고, 입력모드신호(MN)의 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 제1 모드라이트신호생성회로(231)의 보다 구체적인 구성 및 동작에 대한 설명은 도 3을 참고하여 살펴본다.
제2 모드라이트신호생성회로(233)는 입력모드신호(MN) 및 제2 분주클럭(DCLKF)을 토대로 제2 디코딩신호(DWF)를 시프팅하여 제2 모드라이트신호(MWF)를 생성할 수 있다. 제2 모드라이트신호생성회로(233)는 제1 입력모드에서 로직로우레벨의 입력모드신호(MN)가 입력될 때 제2 디코딩신호(DWF)를 제2 분주클럭(DCLKF)의 0.5 주기 구간만큼 시프팅하여 제2 모드라이트신호(MWF)를 생성할 수 있다. 제2 모드라이트신호생성회로(233)는 제2 입력모드에서 로직하이레벨의 입력모드신호(MN)가 입력될 때 제2 디코딩신호(DWF)를 제2 분주클럭(DCLKF)의 1 주기 구간만큼 시프팅하여 제2 모드라이트신호(MWF)를 생성할 수 있다. 제2 모드라이트신호생성회로(233)의 보다 구체적인 구성 및 동작에 대한 설명은 도 4를 참고하여 살펴본다.
내부라이트신호출력회로(25)는 입력모드신호(MN), 홀수모드신호(MODD), 제1 모드라이트신호(MWR) 및 제2 모드라이트신호(MWF)를 토대로 제1 내부라이트신호(IWR) 및 제2 내부라이트신호(IWF)를 생성할 수 있다. 내부라이트신호출력회로(25)는 입력모드신호(MN) 및 홀수모드신호(MODD)를 토대로 선택제어신호(도 5의 SCNT)를 생성할 수 있다. 내부라이트신호출력회로(25)는 선택제어신호(SCNT)를 토대로 제1 모드라이트신호(MWR) 및 제2 모드라이트신호(MWF)로부터 제1 내부라이트신호(IWR) 및 제2 내부라이트신호(IWF)를 생성할 수 있다. 내부라이트신호출력회로(25)체적인 구성 및 동작에 대한 설명은 도 5 내지 도 8을 참고하여 살펴본다.
도 3을 참고하면 제1 모드라이트신호생성회로(231)는 플립플롭들(311, 317, 321), 클럭반전회로(313), 전송클럭생성회로(315) 및 선택전달회로(319)를 포함할 수 있다. 플립플롭(311)은 제1 분주클럭(DCLKR)에 동기하여 제1 디코딩신호(DWR)를 래치하여 출력할 수 있다. 클럭반전회로(313)는 낸드게이트(ND311)를 포함할 수 있다. 클럭반전회로(313)는 입력모드신호(MN)를 토대로 제1 분주클럭(DCLKR)으로부터 제1 반전분주클럭(DCLKRB)을 생성할 수 있다. 클럭반전회로(313)는 제1 입력모드에서 로직로우레벨의 입력모드신호(MN)가 입력될 때 로직하이레벨의 제1 반전분주클럭(DCLKRB)을 생성할 수 있다. 클럭반전회로(313)는 제2 입력모드에서 로직하이레벨의 입력모드신호(MN)가 입력될 때 제1 분주클럭(DCLKR)을 반전버퍼링하여 제1 반전분주클럭(DCLKRB)을 생성할 수 있다. 전송클럭생성회로(315)는 인버터들(IV311, IV312) 및 전달게이트들(T311, T313)을 포함할 수 있다. 전송클럭생성회로(315)는 입력모드신호(MN)를 토대로 제1 분주클럭(DCLKR)으로부터 전송클럭(TCLK)을 생성할 수 있다. 전송클럭생성회로(315)는 제2 입력모드에서 로직하이레벨의 입력모드신호(MN)가 입력될 때 전달게이트(T311)를 통해 제1 분주클럭(DCLKR)을 전송클럭(TCLK)으로 출력할 수 있다. 전송클럭생성회로(315)는 제1 입력모드에서 로직로우레벨의 입력모드신호(MN)가 입력될 때 인버터(IV312) 및 전달게이트(T313)를 통해 제1 분주클럭(DCLKR)을 반전버퍼링하여 전송클럭(TCLK)으로 출력할 수 있다. 플립플롭(317)은 제1 반전분주클럭(DCLKRB)에 동기하여 플립플롭(311)의 출력신호를 래치하여 출력할 수 있다. 선택전달회로(319)는 인버터(IV313) 및 전달게이트들(T315, T317)을 포함할 수 있다. 선택전달회로(319)는 입력모드신호(MN)를 토대로 제1 디코딩신호(DWR) 또는 플립플롭(317)의 출력신호를 노드(nd31)로 출력할 수 있다. 선택전달회로(319)는 제1 입력모드에서 로직로우레벨의 입력모드신호(MN)가 입력될 때 전달게이트(T315)를 통해 제1 디코딩신호(DWR)을 노드(nd31)로 출력할 수 있다. 선택전달회로(319)는 제2 입력모드에서 로직하이레벨의 입력모드신호(MN)가 입력될 때 전달게이트(T317)를 통해 플립플롭(317)의 출력신호를 노드(nd31)로 출력할 수 있다. 플립플롭(321)은 전송클럭(TCLK)에 동기하여 노드(nd31)의 신호를 래치하여 제1 모드라이트신호(MWR)로 출력할 수 있다.
제1 모드라이트신호생성회로(231)는 제1 입력모드에서 로직로우레벨의 입력모드신호(MN)가 입력될 때 제1 디코딩신호(DWR)를 제1 분주클럭(DCLKR)의 0.5 주기 구간만큼 시프팅하여 제1 모드라이트신호(MWR)를 생성할 수 있다. 제1 모드라이트신호생성회로(231)는 제2 입력모드에서 로직하이레벨의 입력모드신호(MN)가 입력될 때 제1 디코딩신호(DWR)를 제1 분주클럭(DCLKR)의 1 주기 구간만큼 시프팅하여 제1 모드라이트신호(MWR)를 생성할 수 있다.
도 4를 참고하면 제2 모드라이트신호생성회로(233)는 플립플롭들(331, 337, 341), 클럭반전회로(333), 전송클럭생성회로(335) 및 선택전달회로(339)를 포함할 수 있다. 플립플롭(331)은 제2 분주클럭(DCLKF)에 동기하여 제2 디코딩신호(DWF)를 래치하여 출력할 수 있다. 클럭반전회로(333)는 낸드게이트(ND331)를 포함할 수 있다. 클럭반전회로(333)는 입력모드신호(MN)를 토대로 제2 분주클럭(DCLKF)으로부터 제2 반전분주클럭(DCLKFB)을 생성할 수 있다. 클럭반전회로(333)는 제1 입력모드에서 로직로우레벨의 입력모드신호(MN)가 입력될 때 로직하이레벨의 제2 반전분주클럭(DCLKB)을 생성할 수 있다. 클럭반전회로(333)는 제2 입력모드에서 로직하이레벨의 입력모드신호(MN)가 입력될 때 제2 분주클럭(DCLKF)을 반전버퍼링하여 제2 반전분주클럭(DCLKB)을 생성할 수 있다. 전송클럭생성회로(335)는 인버터들(IV331, IV332) 및 전달게이트들(T331, T333)을 포함할 수 있다. 전송클럭생성회로(335)는 입력모드신호(MN)를 토대로 제2 분주클럭(DCLKF)으로부터 전송클럭(TCLK)을 생성할 수 있다. 전송클럭생성회로(335)는 제2 입력모드에서 로직하이레벨의 입력모드신호(MN)가 입력될 때 전달게이트(T331)를 통해 제2 분주클럭(DCLKF)을 전송클럭(TCLK)으로 출력할 수 있다. 전송클럭생성회로(335)는 제1 입력모드에서 로직로우레벨의 입력모드신호(MN)가 입력될 때 인버터(IV332) 및 전달게이트(T333)를 통해 제2 분주클럭(DCLKF)을 반전버퍼링하여 전송클럭(TCLK)으로 출력할 수 있다. 플립플롭(337)은 제2 반전분주클럭(DCLKB)에 동기하여 플립플롭(331)의 출력신호를 래치하여 출력할 수 있다. 선택전달회로(339)는 인버터(IV333) 및 전달게이트들(T335, T337)을 포함할 수 있다. 선택전달회로(339)는 입력모드신호(MN)를 토대로 제2 디코딩신호(DWF) 또는 플립플롭(337)의 출력신호를 노드(nd32)로 출력할 수 있다. 선택전달회로(339)는 제1 입력모드에서 로직로우레벨의 입력모드신호(MN)가 입력될 때 전달게이트(T335)를 통해 제2 디코딩신호(DWF)을 노드(nd32)로 출력할 수 있다. 선택전달회로(339)는 제2 입력모드에서 로직하이레벨의 입력모드신호(MN)가 입력될 때 전달게이트(T337)를 통해 플립플롭(337)의 출력신호를 노드(nd32)로 출력할 수 있다. 플립플롭(341)은 전송클럭(TCLK)에 동기하여 노드(nd32)의 신호를 래치하여 제2 모드라이트신호(MWF)로 출력할 수 있다.
제2 모드라이트신호생성회로(233)는 제1 입력모드에서 로직로우레벨의 입력모드신호(MN)가 입력될 때 제2 디코딩신호(DWF)를 제2 분주클럭(DCLKF)의 0.5 주기 구간만큼 시프팅하여 제2 모드라이트신호(MWF)를 생성할 수 있다. 제2 모드라이트신호생성회로(233)는 제2 입력모드에서 로직하이레벨의 입력모드신호(MN)가 입력될 때 제2 디코딩신호(DWF)를 제2 분주클럭(DCLKF)의 1 주기 구간만큼 시프팅하여 제2 모드라이트신호(MWF)를 생성할 수 있다.
도 5를 참고하면 내부라이트신호출력회로(25)는 선택제어신호생성회로(41) 및 선택출력회로(43)를 포함할 수 있다.
선택제어신호생성회로(41)는 입력모드신호(MN) 및 홀수모드신호(MODD)를 토대로 선택제어신호(SCNT)를 생성할 수 있다. 선택제어신호생성회로(41)는 제1 입력모드에서 라이트레이턴시가 짝수로 설정될 때 제1 로직레벨의 입력모드신호(MN) 및 제1 로직레벨의 홀수모드신호(MODD)를 입력받아 제1 로직레벨의 선택제어신호(SCNT)를 생성할 수 있다. 선택제어신호생성회로(41)는 제2 입력모드에서 라이트레이턴시가 짝수로 설정될 때 제2 로직레벨의 입력모드신호(MN) 및 제1 로직레벨의 홀수모드신호(MODD)를 입력받아 제2 로직레벨의 선택제어신호(SCNT)를 생성할 수 있다. 선택제어신호생성회로(41)는 제1 입력모드에서 라이트레이턴시가 홀수로 설정될 때 제1 로직레벨의 입력모드신호(MN) 및 제2 로직레벨의 홀수모드신호(MODD)를 입력받아 제2 로직레벨의 선택제어신호(SCNT)를 생성할 수 있다. 선택제어신호생성회로(41)는 제2 입력모드에서 라이트레이턴시가 홀수로 설정될 때 제2 로직레벨의 입력모드신호(MN) 및 제2 로직레벨의 홀수모드신호(MODD)를 입력받아 제1 로직레벨의 선택제어신호(SCNT)를 생성할 수 있다. 선택제어신호생성회로(41)에 대한 위의 설명과 선택출력회로(43)에 대한 아래의 설명에서, 제1 로직레벨은 로직로우레벨로 설정될 수 있고, 제2 로직레벨은 로직하이레벨로 설정될 수 있다.
선택출력회로(43)는 선택제어신호(SCNT)를 토대로 제1 모드라이트신호(MWR) 및 제2 모드라이트신호(MWF)로부터 제1 내부라이트신호(IWR) 및 제2 내부라이트신호(IWF)를 생성할 수 있다. 선택출력회로(43)는 선택제어신호(SCNT)가 제2 로직레벨일 때 제1 모드라이트신호(MWR)를 제1 내부라이트신호(IWR)로 출력할 수 있고, 제2 모드라이트신호(MWF)를 제2 내부라이트신호(IWF)로 출력할 수 있다. 선택출력회로(43)는 선택제어신호(SCNT)가 제1 로직레벨일 때 제1 모드라이트신호(MWR)를 제2 내부라이트신호(IWF)로 출력할 수 있고, 제2 모드라이트신호(MWF)를 제1 내부라이트신호(IWR)로 출력할 수 있다.
도 6을 참고하면 선택제어신호생성회로(41)는 인버터들(IV411, IV413) 및 낸드게이트들(NAND411, NAND413, NAND415)을 포함할 수 있다. 인버터(IV411)는 홀수모드신호(MODD)를 반전버퍼링하여 출력할 수 있다. 인버터(IV413)는 입력모드신호(MN)를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND411)는 입력모드신호(MN) 및 인버터(IV411)의 출력신호를 입력받아 부정논리곱 연산을 수행할 수 있다. 낸드게이트(NAND413)는 홀수모드신호(MODD) 및 인버터(IV413)의 출력신호를 입력받아 부정논리곱 연산을 수행할 수 있다. 낸드게이트(NAND415)는 낸드게이트(NAND411)의 출력신호 및 낸드게이트(NAND413)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 선택제어신호(SCNT)를 생성할 수 있다.
도 7을 참고하면 선택제어신호생성회로(41)에서 입력모드신호(MN) 및 홀수모드신호(MODD)의 로직레벨조합에 따라 생성되는 선택제어신호(SCNT)의 로직레벨을 확인할 수 있다. 선택제어신호생성회로(41)는 제1 입력모드에서 라이트레이턴시가 짝수로 설정될 때 로직로우레벨의 입력모드신호(MN) 및 로직로우레벨의 홀수모드신호(MODD)를 입력받아 로직로우레벨의 선택제어신호(SCNT)를 생성할 수 있다. 선택제어신호생성회로(41)는 제2 입력모드에서 라이트레이턴시가 짝수로 설정될 때 로직하이레벨의 입력모드신호(MN) 및 로직로우레벨의 홀수모드신호(MODD)를 입력받아 로직하이레벨의 선택제어신호(SCNT)를 생성할 수 있다. 선택제어신호생성회로(41)는 제1 입력모드에서 라이트레이턴시가 홀수로 설정될 때 로직로우레벨의 입력모드신호(MN) 및 로직하이레벨의 홀수모드신호(MODD)를 입력받아 로직하이레벨의 선택제어신호(SCNT)를 생성할 수 있다. 선택제어신호생성회로(41)는 제2 입력모드에서 라이트레이턴시가 홀수로 설정될 때 로직하이레벨의 입력모드신호(MN) 및 로직하이레벨의 홀수모드신호(MODD)를 입력받아 로직로우레벨의 선택제어신호(SCNT)를 생성할 수 있다.
도 8을 참고하면 선택출력회로(43)는 인버터들(IV431, IV433, IV435, IV437, IV438, IV439) 및 전달게이트들(T431, T433, T435, T437)을 포함할 수 있다. 인버터(IV431)는 제1 모드라이트신호(MWR)를 반전버퍼링하여 출력할 수 있다. 인버터(IV433)는 제2 모드라이트신호(MWF)를 반전버퍼링하여 출력할 수 있다. 전달게이트(T431)는 선택제어신호(SCNT)가 로직하이레벨일 때 턴온되어 인버터(IV431)의 출력신호를 노드(nd41)로 출력할 수 있다. 전달게이트(T433)는 선택제어신호(SCNT)가 로직로우레벨일 때 턴온되어 인버터(IV433)의 출력신호를 노드(nd41)로 출력할 수 있다. 전달게이트(T435)는 선택제어신호(SCNT)가 로직로우레벨일 때 턴온되어 인버터(IV431)의 출력신호를 노드(nd43)로 출력할 수 있다. 전달게이트(T437)는 선택제어신호(SCNT)가 로직하이레벨일 때 턴온되어 인버터(IV433)의 출력신호를 노드(nd43)로 출력할 수 있다. 인버터(IV438)는 노드(nd41)의 신호를 반전버퍼링하여 제1 내부라이트신호(IWR)로 출력할 수 있다. 인버터(IV439)는 노드(nd43)의 신호를 반전버퍼링하여 제2 내부라이트신호(IWF)로 출력할 수 있다.
선택출력회로(43)는 선택제어신호(SCNT)가 로직하이레벨일 때 제1 모드라이트신호(MWR)를 제1 내부라이트신호(IWR)로 출력할 수 있고, 제2 모드라이트신호(MWF)를 제2 내부라이트신호(IWF)로 출력할 수 있다. 선택출력회로(43)는 선택제어신호(SCNT)가 로직로우레벨일 때 제1 모드라이트신호(MWR)를 제2 내부라이트신호(IWF)로 출력할 수 있고, 제2 모드라이트신호(MWF)를 제1 내부라이트신호(IWR)로 출력할 수 있다.
도 9를 참고하면 제1 내지 제M 라이트레이턴시코드(CWL<1:M>)에 의해 설정된 라이트레이턴시로부터 제1 내지 제N 오프셋코드(COFF<1:N>)에 의해 설정된 보정값을 차감하여 생성된 보정레이턴시들(CWL-OFFSET)에 따라서 생성되는 제1 내지 제6 시프팅제어신호(SC<1:6>)의 로직레벨조합 및 제1 내지 제5 래치선택신호(LS<1:5>)의 로직레벨조합들이 리스트되어 있다. 보정레이턴시(CWL-OFFSET)가 64일 때 제1 시프팅제어신호(SC<1>)는 로직로우레벨로 생성되고, 제2 내지 제6 시프팅제어신호(SC<1:6>)는 모두 로직하이레벨로 생성되며, 제1 내지 제4 래치선택신호(LS<1:4>)는 모두 로직로우레벨로 생성되고, 제5 래치선택신호(LS<5>)는 로직하이레벨로 생성된다. 보정레이턴시(CWL-OFFSET)가 62일 때 제1 시프팅제어신호(SC<1>)는 로직로우레벨로 생성되고, 제2 내지 제6 시프팅제어신호(SC<1:6>)는 모두 로직하이레벨로 생성되며, 제1 내지 제3 래치선택신호(LS<1:3>) 및 제5 래치선택신호(LS<5>)는 모두 로직로우레벨로 생성되고, 제4 래치선택신호(LS<4>)는 로직하이레벨로 생성된다. 보정레이턴시(CWL-OFFSET)가 18일 때 제1 내지 제6 시프팅제어신호(SC<1:6>)는 모두 로직로우레벨로 생성되고, 제1 래치선택신호(LS<1>) 및 제3 내지 제5 래치선택신호(LS<3:5>)는 모두 로직로우레벨로 생성되고, 제2 래치선택신호(LS<2>)는 로직하이레벨로 생성된다.
도 10을 참고하면 전치시프팅회로(131)는 제1 전치시프팅회로(51) 및 제2 전치시프팅회로(53)를 포함할 수 있다. 제1 전치시프팅회로(51)는 제1 내지 제5 시프팅제어신호(SC<1:5>) 및 제1 시프팅클럭(SCLKR)을 토대로 제1 내부라이트신호(IWR)로부터 제1 전치라이트신호(PWR)를 생성할 수 있다. 제1 전치시프팅회로(51)는 제1 내지 제5 시프팅제어신호(SC<1:5>)에 의해 설정된 전치시프팅구간만큼 제1 내부라이트신호(IWR)를 시프팅하여 제1 전치라이트신호(PWR)를 생성할 수 있다. 제2 전치시프팅회로(53)는 제1 내지 제5 시프팅제어신호(SC<1:5>) 및 제2 시프팅클럭(SCLKF)을 토대로 제2 내부라이트신호(IWF)로부터 제2 전치라이트신호(PWF)를 생성할 수 있다. 제2 전치시프팅회로(53)는 제1 내지 제5 시프팅제어신호(SC<1:5>)에 의해 설정된 전치시프팅구간만큼 제2 내부라이트신호(IWF)를 시프팅하여 제2 전치라이트신호(PWF)를 생성할 수 있다.
도 11을 참고하면 제1 전치시프팅회로(51)는 선택입력회로(511), 제1 전치구간시프터(513), 제2 전치구간시프터(515), 제3 전치구간시프터(517), 제4 전치구간시프터(519) 및 제5 전치구간시프터(521)를 포함할 수 있다. 선택입력회로(511)는 멀티플렉서들(M511, M513, M515, M517, M519)를 포함할 수 있다. 제1 전치구간시프터(513)는 제1 시프팅클럭(SCLKR)에 동기하여 동작하는 플립플롭들(FF511, FF513, FF515, FF517)을 포함할 수 있다. 제2 전치구간시프터(515)는 제1 시프팅클럭(SCLKR)에 동기하여 동작하는 플립플롭들(FF521, FF523, FF525, FF527)을 포함할 수 있다. 제3 전치구간시프터(517)는 제1 시프팅클럭(SCLKR)에 동기하여 동작하는 플립플롭들(FF531, FF533, FF535, FF537)을 포함할 수 있다. 제4 전치구간시프터(519)는 제1 시프팅클럭(SCLKR)에 동기하여 동작하는 플립플롭들(FF541, FF543, FF545, FF547)을 포함할 수 있다. 제5 전치구간시프터(521)는 제1 시프팅클럭(SCLKR)에 동기하여 동작하는 플립플롭들(FF551, FF553, FF555, FF557)을 포함할 수 있다.
멀티플렉서(M511)는 제1 시프팅제어신호(SC<1>)가 로직하이레벨일 때 접지전압(VSS)을 출력할 수 있고, 제1 시프팅제어신호(SC<1>)가 로직로우레벨일 때 제1 내부라이트신호(IWR)를 출력할 수 있다. 제1 전치구간시프터(513)는 멀티플렉서(M511)의 출력신호를 플립플롭들(FF511, FF513, FF515, FF517)을 통해 제1 시프팅클럭(SCLKR)의 4 주기 구간(클럭(CLK)의 8 주기 구간)만큼 시프팅하여 출력할 수 있다. 멀티플렉서(M513)는 제2 시프팅제어신호(SC<2>)가 로직하이레벨일 때 제1 전치구간시프터(513)의 출력신호를 출력할 수 있고, 제2 시프팅제어신호(SC<2>)가 로직로우레벨일 때 제1 내부라이트신호(IWR)를 출력할 수 있다. 제2 전치구간시프터(515)는 멀티플렉서(M513)의 출력신호를 플립플롭들(FF521, FF523, FF525, FF527)을 통해 제1 시프팅클럭(SCLKR)의 4 주기 구간(클럭(CLK)의 8 주기 구간)만큼 시프팅하여 출력할 수 있다. 멀티플렉서(M515)는 제3 시프팅제어신호(SC<3>)가 로직하이레벨일 때 제2 전치구간시프터(515)의 출력신호를 출력할 수 있고, 제3 시프팅제어신호(SC<3>)가 로직로우레벨일 때 제1 내부라이트신호(IWR)를 출력할 수 있다. 제3 전치구간시프터(517)는 멀티플렉서(M515)의 출력신호를 플립플롭들(FF531, FF533, FF535, FF537)을 통해 제1 시프팅클럭(SCLKR)의 4 주기 구간(클럭(CLK)의 8 주기 구간)만큼 시프팅하여 출력할 수 있다. 멀티플렉서(M517)는 제4 시프팅제어신호(SC<4>)가 로직하이레벨일 때 제3 전치구간시프터(517)의 출력신호를 출력할 수 있고, 제4 시프팅제어신호(SC<4>)가 로직로우레벨일 때 제1 내부라이트신호(IWR)를 출력할 수 있다. 제4 전치구간시프터(519)는 멀티플렉서(M517)의 출력신호를 플립플롭들(FF541, FF543, FF545, FF547)을 통해 제1 시프팅클럭(SCLKR)의 4 주기 구간(클럭(CLK)의 8 주기 구간)만큼 시프팅하여 출력할 수 있다. 멀티플렉서(M519)는 제5 시프팅제어신호(SC<5>)가 로직하이레벨일 때 제4 전치구간시프터(519)의 출력신호를 출력할 수 있고, 제5 시프팅제어신호(SC<5>)가 로직로우레벨일 때 제1 내부라이트신호(IWR)를 출력할 수 있다. 제5 전치구간시프터(521)는 멀티플렉서(M519)의 출력신호를 플립플롭들(FF551, FF553, FF555, FF557)을 통해 제1 시프팅클럭(SCLKR)의 4 주기 구간(클럭(CLK)의 8 주기 구간)만큼 시프팅하여 제1 전치라이트신호(PWR)를 출력할 수 있다.
제1 전치시프팅회로(51)는 제1 시프팅제어신호(SC<1>)가 로직로우레벨로 생성되고, 제2 내지 제5 시프팅제어신호(SC<2:5>)가 모두 로직하이레벨로 생성될 때 제1 내부라이트신호(IWR)를 제1 시프팅클럭(SCLKR)의 20 주기 구간(클럭(CLK)의 40 주기 구간)만큼 시프팅하여 제1 전치라이트신호(PWR)를 출력할 수 있다. 제1 시프팅제어신호(SC<1>)가 로직로우레벨로 생성되고, 제2 내지 제5 시프팅제어신호(SC<2:5>)가 모두 로직하이레벨로 생성될 때 전치시프팅구간은 제1 시프팅클럭(SCLKR)의 20 주기 구간으로 설정될 수 있다.
제1 전치시프팅회로(51)는 제1 내지 제2 시프팅제어신호(SC<1:2>)가 모두 로직로우레벨로 생성되고, 제3 내지 제5 시프팅제어신호(SC<3:5>)가 모두 로직하이레벨로 생성될 때 제1 내부라이트신호(IWR)를 제1 시프팅클럭(SCLKR)의 16 주기 구간(클럭(CLK)의 32 주기 구간)만큼 시프팅하여 제1 전치라이트신호(PWR)를 출력할 수 있다. 제1 내지 제2 시프팅제어신호(SC<1:2>)가 모두 로직로우레벨로 생성되고, 제3 내지 제5 시프팅제어신호(SC<3:5>)가 모두 로직하이레벨로 생성될 때 전치시프팅구간은 제1 시프팅클럭(SCLKR)의 16 주기 구간으로 설정될 수 있다.
제1 전치시프팅회로(51)는 제1 내지 제3 시프팅제어신호(SC<1:3>)가 모두 로직로우레벨로 생성되고, 제4 내지 제5 시프팅제어신호(SC<4:5>)가 모두 로직하이레벨로 생성될 때 제1 내부라이트신호(IWR)를 제1 시프팅클럭(SCLKR)의 12 주기 구간(클럭(CLK)의 24 주기 구간)만큼 시프팅하여 제1 전치라이트신호(PWR)를 출력할 수 있다. 제1 내지 제3 시프팅제어신호(SC<1:3>)가 모두 로직로우레벨로 생성되고, 제4 내지 제5 시프팅제어신호(SC<4:5>)가 모두 로직하이레벨로 생성될 때 전치시프팅구간은 제1 시프팅클럭(SCLKR)의 12 주기 구간으로 설정될 수 있다.
제1 전치시프팅회로(51)는 제1 내지 제4 시프팅제어신호(SC<1:4>)가 모두 로직로우레벨로 생성되고, 제5 시프팅제어신호(SC<5>)가 로직하이레벨로 생성될 때 제1 내부라이트신호(IWR)를 제1 시프팅클럭(SCLKR)의 8 주기 구간(클럭(CLK)의 16 주기 구간)만큼 시프팅하여 제1 전치라이트신호(PWR)를 출력할 수 있다. 제1 내지 제4 시프팅제어신호(SC<1:4>)가 모두 로직로우레벨로 생성되고, 제5 시프팅제어신호(SC<5>)가 로직하이레벨로 생성될 때 전치시프팅구간은 제1 시프팅클럭(SCLKR)의 8 주기 구간으로 설정될 수 있다.
제1 전치시프팅회로(51)는 제1 내지 제5 시프팅제어신호(SC<1:5>)가 모두 로직로우레벨로 생성될 때 제1 내부라이트신호(IWR)를 제1 시프팅클럭(SCLKR)의 4 주기 구간(클럭(CLK)의 8 주기 구간)만큼 시프팅하여 제1 전치라이트신호(PWR)를 출력할 수 있다. 제1 내지 제5 시프팅제어신호(SC<1:5>)가 모두 로직로우레벨로 생성될 때 전치시프팅구간은 제1 시프팅클럭(SCLKR)의 4 주기 구간으로 설정될 수 있다.
도 12를 참고하면 시프팅회로(133)는 제1 시프팅회로(61) 및 제2 시프팅회로(63)를 포함할 수 있다.
제1 시프팅회로(61)는 제6 시프팅제어신호(SC<6>), 제1 내지 제5 래치선택신호(LS<1:5>), 제1 및 제2 출력선택신호(MS<1:2>) 및 제1 시프팅클럭(SCLKR)을 토대로 제1 전치라이트신호(PWR) 및 제1 내부라이트신호(IWR)로부터 제1 시프팅라이트신호(CWR)를 생성할 수 있다. 제1 시프팅회로(61)는 제6 시프팅제어신호(SC<6>)의 로직레벨, 제1 내지 제5 래치선택신호(LS<1:5>)의 로직레벨조합 및 제1 및 제2 출력선택신호(MS<1:2>)의 로직레벨조합에 따라 제1 전치라이트신호(PWR) 또는 제1 내부라이트신호(IWR)를 제1 시프팅클럭(SCLKR)에 동기하여 시프팅하여 제1 시프팅라이트신호(CWR)를 생성할 수 있다. 제2 시프팅회로(63)는 제6 시프팅제어신호(SC<6>), 제1 내지 제5 래치선택신호(LS<1:5>), 제1 및 제2 출력선택신호(MS<1:2>) 및 제2 시프팅클럭(SCLKF)을 토대로 제2 전치라이트신호(PWF) 및 제2 내부라이트신호(IWF)로부터 제2 시프팅라이트신호(CWF)를 생성할 수 있다. 제2 시프팅회로(63)는 제6 시프팅제어신호(SC<6>)의 로직레벨, 제1 내지 제5 래치선택신호(LS<1:5>)의 로직레벨조합 및 제1 및 제2 출력선택신호(MS<1:2>)의 로직레벨조합에 따라 제2 전치라이트신호(PWF) 또는 제2 내부라이트신호(IWF)를 제2 시프팅클럭(SCLKF)에 동기하여 시프팅하여 제2 시프팅라이트신호(CWF)를 생성할 수 있다.
도 13을 참고하면 제1 시프팅회로(61)는 멀티플렉서(M61, M63), 플립플롭들(FF611, FF613), 앤드게이트(AND611) 및 선택출력플립플롭들(611, 613, 615, 617)을 포함할 수 있다.
멀티플렉서(M61)는 제6 시프팅제어신호(SC<6>)를 토대로 제1 전치라이트신호(PWR) 또는 제1 내부라이트신호(IWR)를 선택하여 출력할 수 있다. 멀티플렉서(M61)는 보상레이턴시가 제1 시프팅클럭(SCLKR)의 13 주기 구간부터 32 주기 구간(클럭(CLK)의 26 주기 구간부터 64 주기 구간)으로 설정되어 제6 시프팅제어신호(SC<6>)가 로직하이레벨일 때 제1 전치라이트신호(PWR)를 출력할 수 있다. 멀티플렉서(M61)는 보상레이턴시가 제1 시프팅클럭(SCLKR)의 9 주기 구간부터 12 주기 구간(클럭(CLK)의 18 주기 구간부터 24 주기 구간)으로 설정되어 제6 시프팅제어신호(SC<6>)가 로직로우레벨일 때 제1 내부라이트신호(IWR)를 출력할 수 있다.
플립플롭(FF611)은 제1 시프팅클럭(SCLKR)에 동기하여 멀티플렉서(M61)의 출력신호를 래치하고, 래치된 멀티플렉서(M61)의 출력신호를 노드(nd61)로 출력할 수 있다. 앤드게이트(AND611)는 노드(nd61)의 신호 및 제1 래치선택신호(LS<1>)를 입력받아 논리곱 연산을 수행하여 출력할 수 있다. 앤드게이트(AND611)는 제1 래치선택신호(LS<1>)가 로직하이레벨일 때 노드(nd61)의 신호를 버퍼링하여 노드(nd62)로 출력할 수 있다. 선택출력플립플롭(611)은 제1 시프팅클럭(SCLKR)에 동기하여 플립플롭(FF611)의 출력신호를 래치하고, 래치된 플립플롭(FF611)의 출력신호를 제1 출력단(Q1)을 통해 출력할 수 있고, 제2 래치선택신호(LS<2>)가 로직하이레벨일 때 래치된 플립플롭(FF611)의 출력신호를 제2 출력단(Q2)을 통해 노드(nd62)로 출력할 수 있다. 선택출력플립플롭(613)은 제1 시프팅클럭(SCLKR)에 동기하여 선택출력플립플롭(611)의 출력신호를 래치하고, 래치된 선택출력플립플롭(611)의 출력신호를 제1 출력단(Q1)을 통해 출력할 수 있고, 제3 래치선택신호(LS<3>)가 로직하이레벨일 때 래치된 선택출력플립플롭(611)의 출력신호를 제2 출력단(Q2)을 통해 노드(nd62)로 출력할 수 있다. 선택출력플립플롭(615)은 제1 시프팅클럭(SCLKR)에 동기하여 선택출력플립플롭(613)의 출력신호를 래치하고, 래치된 선택출력플립플롭(613)의 출력신호를 제1 출력단(Q1)을 통해 출력할 수 있고, 제4 래치선택신호(LS<4>)가 로직하이레벨일 때 래치된 선택출력플립플롭(613)의 출력신호를 제2 출력단(Q2)을 통해 노드(nd62)로 출력할 수 있다. 선택출력플립플롭(617)은 제1 시프팅클럭(SCLKR)에 동기하여 선택출력플립플롭(615)의 출력신호를 래치하고, 래치된 선택출력플립플롭(615)의 출력신호를 제1 출력단(Q1)을 통해 출력할 수 있고, 제5 래치선택신호(LS<5>)가 로직하이레벨일 때 래치된 선택출력플립플롭(615)의 출력신호를 제2 출력단(Q2)을 통해 노드(nd62)로 출력할 수 있다.
플립플롭(FF613)은 제1 시프팅클럭(SCLKR)에 동기하여 제1 내부라이트신호(IWR)를 래치하고, 래치된 제1 내부라이트신호(IWR)를 출력할 수 있다. 멀티플렉서(M63)는 제6 시프팅제어신호(SC<6>), 제1 출력선택신호(MS<1>) 및 제2 출력선택신호(MS<2>)를 토대로 노드(nd62)의 신호, 플립플롭(FF613)의 출력신호 및 제1 내부라이트신호(IWR) 중 하나를 선택하여 제1 시프팅라이트신호(CWR)로 출력할 수 있다. 멀티플렉서(M63)는 보상레이턴시가 제1 시프팅클럭(SCLKR)의 9 주기 구간부터 32 주기 구간(클럭(CLK)의 18 주기 구간부터 64 주기 구간)으로 설정되어 제6 시프팅제어신호(SC<6>)가 로직하이레벨이고, 제1 출력선택신호(MS<1>) 및 제2 출력선택신호(MS<2>)가 모두 로직로우레벨일 때 노드(nd62)의 신호를 제1 시프팅라이트신호(CWR)로 출력할 수 있다. 멀티플렉서(M63)는 보상레이턴시가 제1 시프팅클럭(SCLKR)의 8 주기 구간(클럭(CLK)의 16 주기 구간)으로 설정되어 제6 시프팅제어신호(SC<6>)가 로직로우레벨이고, 제1 출력선택신호(MS<1>)가 로직하이레벨이며, 제2 출력선택신호(MS<2>)가 로직로우레벨일 때 플립플롭(FF613)의 출력신호를 제1 시프팅라이트신호(CWR)로 출력할 수 있다. 멀티플렉서(M63)는 보상레이턴시가 제1 시프팅클럭(SCLKR)의 7 주기 구간(클럭(CLK)의 14 주기 구간)으로 설정되어 제6 시프팅제어신호(SC<6>) 및 제1 출력선택신호(MS<1>)가 모두 로직로우레벨이고, 제2 출력선택신호(MS<2>)가 로직하이레벨일 때 제1 내부라이트신호(IWR)를 제1 시프팅라이트신호(CWR)로 출력할 수 있다.
도 14를 참고하면 선택출력플립플롭(611)은 인버터들(IV611, IV613, IV615, IV617, IV619, IV621) 및 전달게이트들(T611, T613, T615)을 포함할 수 있다. 인버터(IV611)는 제1 시프팅클럭(SCLKR)을 반전버피링하여 출력할 수 있다. 전달게이트(T611)는 제1 시프팅클럭(SCLKR)이 로직하이레벨일 때 턴온되어 선택출력플립플롭(611)의 입력단(D)의 신호를 노드(nd61)로 전달할 수 있다. 인버터(IV613)는 노드(nd61)의 신호를 반전버퍼링하여 노드(nd63)로 출력할 수 있다. 인버터(IV615)는 제1 시프팅클럭(SCLKR)이 로직로우레벨일 때 노드(nd63)의 신호를 반전버퍼링하여 노드(nd61)로 출력할 수 있다. 전달게이트(T613)는 제1 시프팅클럭(SCLKR)이 로직로우레벨일 때 턴온되어 노드(nd63)의 신호를 노드(nd65)로 전달할 수 있다. 인버터(IV617)는 노드(nd65)의 신호를 반전버퍼링하여 선택출력플립플롭(611)의 제1 출력단(Q1)인 노드(nd67)로 출력할 수 있다. 인버터(IV619)는 제1 시프팅클럭(SCLKR)이 로직하이레벨일 때 노드(nd67)의 신호를 반전버퍼링하여 노드(nd65)로 출력할 수 있다. 인버터(IV621)는 제2 래치선택신호(LS<2>)를 반전버퍼링하여 출력할 수 있다. 전달게이트(T615)는 제2 래치선택신호(LS<2>)가 로직하이레벨일 때 턴온되어 노드(nd67)의 신호를 선택출력플립플롭(611)의 제2 출력단(Q2)로 전달할 수 있다.
선택출력플립플롭(611)은 제1 시프팅클럭(SCLKR)에 동기하여 입력단(D)의 신호를 래치하고, 래치된 선택출력플립플롭(611)의 입력단(D)의 신호를 제1 출력단(Q1)을 통해 출력할 수 있고, 제2 래치선택신호(LS<2>)가 로직하이레벨일 때 래치된 입력단(D)의 신호를 제2 출력단(Q2)을 통해 출력할 수 있다. 선택출력플립플롭들(613, 615, 617)의 각각은 도 14에 도시된 선택출력플립플롭(611)과 동일한 회로로 구현될 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치(1)의 동작을 도 15 및 도 16을 참고하여 살펴보면 다음과 같다.
도 15에 도시된 바와 같이, 클럭(CLK)이 분주되어 제1 분주클럭(DCLKR) 및 제2 분주클럭(DCLKF)이 생성된다. 제1 분주클럭(DCLKR)에 동기하여 칩선택신호(CS)가 버퍼링되어 제1 내부칩선택신호(ICSR)가 생성되고, 제1 분주클럭(DCLKR)에 동기하여 제어신호(CA<1:L>)가 버퍼링되어 제1 내부제어신호(ICAR<1:L>)가 생성된다. 라이트레이턴시가 짝수(even)로 설정된 상태에서 라이트커맨드(WT CMD) 및 라이트어드레스(WT ADD)가 클럭(CLK)의 2 주기 구간동안 제어신호(CA<1:L>)를 통해 입력되면 제1 내부칩선택신호(ICSR)가 로직하이레벨인 구간동안 라이트커맨드(WT CMD)를 생성하기 위한 로직레벨조합을 갖는 제1 내부제어신호(ICAR<1:L>)가 입력된 시점부터 제1 시프팅클럭(SCLKR)의 1 주기 구간이 경과된 시점에서 제1 내부라이트신호(IWR)가 생성된다. 제1 내부라이트신호(IWR)가 생성된 시점부터 전치시프팅구간(td11)이 경과된 시점에서 제1 전치라이트신호(PWR)가 생성된다. 제1 전치라이트신호(PWR)가 생성된 시점부터 시프팅구간(td12)이 경과된 시점에서 제1 시프팅라이트신호(CWR)가 생성된다. 제1 시프팅라이트신호(CWR)가 생성된 시점부터 고정시프팅구간(td13)이 경과된 시점에서 컬럼선택신호(YI)가 생성된다. 한편, 라이트레이턴시가 홀수(odd)로 설정된 상태에서 제1 내부라이트신호(IWR)는 라이트레이턴시가 짝수(even)로 설정된 상태에서 생성된 제1 내부라이트신호(IWR)에 비해 제1 시프팅클럭(SCLKR)의 0.5 주기(td14)만큼 시프팅되어 생성된다. 따라서, 라이트레이턴시가 홀수(odd)로 설정된 상태에서 제1 내부라이트신호(IWR)로부터 생성되는 컬럼선택신호(YI)도 라이트레이턴시가 짝수(even)로 설정된 상태에서 생성되는 컬럼선택신호(YI)에 비해 제1 시프팅클럭(SCLKR)의 0.5 주기(td14)만큼 시프팅되어 생성된다.
도 16에 도시된 바와 같이, 라이트레이턴시가 짝수(even)로 설정된 상태에서 라이트커맨드(WT CMD) 및 라이트어드레스(WT ADD)가 클럭(CLK)의 1 주기 구간동안 제어신호(CA<1:L>)를 통해 입력되면 제1 내부칩선택신호(ICSR)가 로직하이레벨인 구간동안 라이트커맨드(WT CMD)를 생성하기 위한 로직레벨조합을 갖는 제1 내부제어신호(ICAR<1:L>)가 입력된 시점부터 제1 시프팅클럭(SCLKR)의 0.5 주기 구간이 경과된 시점에서 제1 내부라이트신호(IWR)가 생성된다. 제1 내부라이트신호(IWR)가 생성된 시점부터 전치시프팅구간(td21)이 경과된 시점에서 제1 전치라이트신호(PWR)가 생성된다. 제1 전치라이트신호(PWR)가 생성된 시점부터 시프팅구간(td22)이 경과된 시점에서 제1 시프팅라이트신호(CWR)가 생성된다. 제1 시프팅라이트신호(CWR)가 생성된 시점부터 고정시프팅구간(td23)이 경과된 시점에서 컬럼선택신호(YI)가 생성된다. 한편, 라이트레이턴시가 홀수(odd)로 설정된 상태에서 제1 내부라이트신호(IWR)는 라이트레이턴시가 짝수(even)로 설정된 상태에서 생성된 제1 내부라이트신호(IWR)에 비해 제1 시프팅클럭(SCLKR)의 0.5 주기(td24)만큼 시프팅되어 생성된다. 따라서, 라이트레이턴시가 홀수(odd)로 설정된 상태에서 제1 내부라이트신호(IWR)로부터 생성되는 컬럼선택신호(YI)도 라이트레이턴시가 짝수(even)로 설정된 상태에서 생성되는 컬럼선택신호(YI)에 비해 제1 시프팅클럭(SCLKR)의 0.5 주기(td24)만큼 시프팅되어 생성된다.
본 실시예에 따른 반도체장치(1)는 클럭(CLK)의 8K 주기 구간으로 설정된 전치시프팅구간만큼 내부라이트신호를 시프팅시키는 전치시프팅회로(131)를 이용하여 라이트커맨드(WT CMD)가 입력된 시점부터 시프팅동작을 빠르게 수행하여 컬럼선택신호(YI)를 생성할 수 있다. 또한, 본 실시예에 따른 반도체장치(1)는 전치시프팅회로(131), 시프팅회로(133) 및 컬럼선택신호생성회로(135)로 구분하여 보상레이턴시만큼 시프팅동작을 수행함으로써, 시프팅동작에 필요한 시프팅제어신호들의 수를 최소화하여 시프팅하는 회로 간의 팬아웃(fan out)을 감소시킬 수 있다.
앞서, 도 1에서 살펴본 반도체장치(1)는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 17을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 17에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다. 버퍼메모리(1003)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 반도체장치 101: 클럭분주회로
103: 시프팅클럭생성회로 111: 제어신호입력회로
113: 칩선택신호입력회로 115: 내부라이트신호생성회로
121: 모드레지스터 123: 시프팅제어회로
131: 전치시프팅회로 133: 시프팅회로
135: 컬럼선택신호생성회로

Claims (20)

  1. 내부라이트신호를 전치시프팅구간만큼 시프팅하여 전치라이트신호를 생성하는 전치시프팅회로; 및
    상기 전치라이트신호를 시프팅구간만큼 시프팅하여 컬럼선택신호를 생성하기 위한 시프팅라이트신호를 생성하는 시프팅회로를 포함하되, 상기 컬럼선택신호는 데이터가 입출력되는 컬럼경로를 선택하기 위해 활성화되고, 상기 전치시프팅구간은 클럭의 L 주기구간의 배수로 설정되며, 상기 L는 2 이상의 자연수로 설정되는 반도체장치.
  2. 제 1 항에 있어서, 입력모드신호 및 홀수모드신호를 토대로 내부칩선택신호 및 내부제어신호로부터 상기 내부라이트신호를 생성하는 내부라이트신호생성회로를 더 포함하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 입력모드신호는 제어신호를 통해 커맨드 및 어드레스가 상기 클럭의 M 주기 구간동안 입력될 때 제1 로직레벨을 갖고,
    상기 입력모드신호는 상기 제어신호를 통해 상기 커맨드 및 상기 어드레스가 상기 클럭의 N 주기 구간동안 입력될 때 제2 로직레벨을 갖으며,
    M 및 N는 서로 다른 자연수로 설정되는 반도체장치.
  4. 제 2 항에 있어서, 상기 홀수모드신호는 라이트레이턴시가 짝수로 설정될 때 제1 로직레벨을 갖고, 상기 홀수모드신호는 상기 라이트레이턴시가 홀수로 설정될 때 제2 로직레벨을 갖는 반도체장치.
  5. 제 2 항에 있어서, 상기 내부라이트신호생성회로는
    상기 내부칩선택신호를 토대로 상기 내부제어신호를 디코딩하여 디코딩신호를 생성하는 디코딩신호생성회로; 및
    상기 입력모드신호를 토대로 상기 디코딩신호로부터 모드라이트신호를 생성하는 모드라이트신호생성회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 모드라이트신호는 제1 모드라이트신호 및 제2 모드라이트신호를 포함하고, 상기 내부라이트신호는 제1 내부라이트신호 및 제2 내부라이트신호를 포함하며, 상기 내부라이트신호생성회로는
    상기 입력모드신호 및 홀수모드신호를 토대로 상기 제1 모드라이트신호 및 상기 제2 모드라이트신호로부터 상기 제1 내부라이트신호 및 상기 제2 내부라이트신호를 생성하는 내부라이트신호출력회로를 더 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 내부라이트신호출력회로는
    상기 입력모드신호 및 상기 홀수모드신호의 로직레벨조합에 따라 선택제어신호를 생성하는 선택제어신호생성회로; 및
    상기 선택제어신호를 토대로, 상기 제1 모드라이트신호를 상기 제1 내부라이트신호로 출력하고 상기 제2 모드라이트신호를 상기 제2 내부라이트신호로 출력하거나, 상기 제1 모드라이트신호를 상기 제2 내부라이트신호로 출력하고 상기 제2 모드라이트신호를 상기 제1 내부라이트신호로 출력하는 선택출력회로를 포함하는 반도체장치.
  8. 제 1 항에 있어서, 상기 전치시프팅구간 및 상기 시프팅구간을 설정하기 위한 시프팅제어신호 및 래치선택신호를 생성하는 시프팅제어회로를 더 포함하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 시프팅제어회로는 레이턴시코드와 오프셋코드에 의해 설정되는 보상레이턴시를 K로 나누어 몫과 나머지를 생성하고, 상기 몫에 대응되는 로직레벨조합을 갖는 상기 시프팅제어신호 및 상기 나머지에 대응되는 로직레벨조합을 갖는 상기 래치선택신호를 생성하되,
    상기 K는 2이상의 자연수로 설정되는 반도체장치.
  10. 제 9 항에 있어서, 상기 레이턴시코드는 라이트레이턴시에 대응되는 로직레벨조합을 갖고, 상기 오프셋코드는 라이트레벨링을 통해 상기 라이트레이턴시를 보정하기 위한 보정값에 대응되는 로직레벨조합을 갖는 반도체장치.
  11. 제 1 항에 있어서, 상기 전치시프팅회로는
    제1 시프팅제어신호를 토대로 상기 내부라이트신호를 출력하는 제1 멀티플렉서;
    상기 제1 멀티플렉서의 출력신호를 제1 구간만큼 시프팅하는 제1 전치구간시프터;
    제2 시프팅제어신호를 토대로 상기 내부라이트신호 또는 상기 제1 전치구간시프터의 출력신호를 선택적으로 출력하는 제2 멀티플렉서; 및
    상기 제2 멀티플렉서의 출력신호를 제2 구간만큼 시프팅하는 제2 전치구간시프터를 포함하는 반도체장치.
  12. 제 1 항에 있어서, 상기 시프팅회로는
    시프팅제어신호를 토대로 상기 전치라이트신호 또는 상기 내부라이트신호를 선택적으로 출력하는 제1 멀티플렉서; 및
    상기 시프팅제어신호 및 출력선택신호를 토대로, 래치선택신호를 토대로 상기 제1 멀티플렉서의 출력신호를 시프팅하여 생성된 신호 또는 상기 내부라이트신호를 선택적으로 상기 시프팅라이트신호로 출력하는 제2 멀티플렉서를 포함하는 반도체장치.
  13. 입력모드신호 및 홀수모드신호를 토대로 제1 내부칩선택신호 및 제1 내부제어신호로부터 제1 내부라이트신호를 생성하고, 제2 내부칩선택신호 및 제2 내부제어신호로부터 제2 내부라이트신호를 생성하는 내부라이트신호생성회로;
    상기 제1 내부라이트신호 및 상기 제2 내부라이트신호를 전치시프팅구간만큼 시프팅하여 제1 전치라이트신호 및 제2 전치라이트신호를 생성하는 전치시프팅회로; 및
    상기 제1 전치라이트신호 및 상기 제2 전치라이트신호를 시프팅구간만큼 시프팅하여 컬럼선택신호를 생성하기 위한 제1 시프팅라이트신호 및 제2 시프팅라이트신호를 생성하는 시프팅회로를 포함하는 반도체장치.
  14. 제 13 항에 있어서,
    상기 제1 내부제어신호는 제1 분주클럭에 동기되어 입력되는 제어신호로부터 생성되고,
    상기 제1 내부칩선택신호는 상기 제1 분주클럭에 동기되어 입력되는 칩선택신호로부터 생성되며,
    상기 제2 내부제어신호는 제2 분주클럭에 동기되어 입력되는 상기 제어신호로부터 생성되고,
    상기 제2 내부칩선택신호는 상기 제2 분주클럭에 동기되어 입력되는 상기 칩선택신호로부터 생성되는 반도체장치.
  15. 제 13 항에 있어서, 상기 내부라이트신호생성회로는
    상기 제1 내부칩선택신호를 토대로 상기 제1 내부제어신호를 디코딩하여 제1 디코딩신호를 생성하는 제1 디코딩신호생성회로;
    상기 제2 내부칩선택신호를 토대로 상기 제2 내부제어신호를 디코딩하여 제2 디코딩신호를 생성하는 제2 디코딩신호생성회로;
    상기 입력모드신호를 토대로 상기 제1 디코딩신호로부터 제1 모드라이트신호를 생성하는 제1 모드라이트신호생성회로; 및
    상기 입력모드신호를 토대로 상기 제2 디코딩신호로부터 제2 모드라이트신호를 생성하는 제2 모드라이트신호생성회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 내부라이트신호생성회로는
    상기 입력모드신호 및 상기 홀수모드신호를 토대로 상기 제1 모드라이트신호 및 상기 제2 모드라이트신호로부터 상기 제1 내부라이트신호 및 상기 제2 내부라이트신호를 생성하는 내부라이트신호출력회로를 더 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 내부라이트신호출력회로는
    상기 입력모드신호 및 상기 홀수모드신호의 로직레벨조합에 따라 선택제어신호를 생성하는 선택제어신호생성회로; 및
    상기 선택제어신호를 토대로, 상기 제1 모드라이트신호를 상기 제1 내부라이트신호로 출력하고 상기 제2 모드라이트신호를 상기 제2 내부라이트신호로 출력하거나, 상기 제1 모드라이트신호를 상기 제2 내부라이트신호로 출력하고 상기 제2 모드라이트신호를 상기 제1 내부라이트신호로 출력하는 선택출력회로를 포함하는 반도체장치.
  18. 제 13 항에 있어서, 상기 전치시프팅구간 및 상기 시프팅구간을 설정하기 위한 시프팅제어신호 및 래치선택신호를 생성하는 시프팅제어회로를 더 포함하는 반도체장치.
  19. 제 18 항에 있어서,
    상기 시프팅제어회로는 레이턴시코드와 오프셋코드에 의해 설정되는 보상레이턴시를 K로 나누어 몫과 나머지를 생성하고, 상기 몫에 대응되는 로직레벨조합을 갖는 상기 시프팅제어신호 및 상기 나머지에 대응되는 로직레벨조합을 갖는 상기 래치선택신호를 생성하되,
    상기 K는 2이상의 자연수로 설정되는 반도체장치.
  20. 제 19 항에 있어서, 상기 레이턴시코드는 라이트레이턴시에 대응되는 로직레벨조합을 갖고, 상기 오프셋코드는 라이트레벨링을 통해 상기 라이트레이턴시를 보정하기 위한 보정값에 대응되는 로직레벨조합을 갖는 반도체장치.
KR1020190111074A 2019-09-06 2019-09-06 반도체장치 KR102698037B1 (ko)

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