KR100799124B1 - 동기식 반도체 메모리 소자 및 그의 구동방법 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 동기식 반도체 메모리 소자의 컬럼 어드레스 경로 제어에 관한 것이다. 본 발명은 부가 레이턴시 채용에 따른 리드-투-라이트 동작시의 라이트 오류 발생을 방지할 수 있는 동기식 반도체 메모리 소자 및 그의 구동방법을 제공하는데 그 목적이 있다. 본 발명의 제1 측면에 따르면, 내부 클럭신호에 응답하여 리드 커맨드 신호를 설정된 부가 레이턴시(AL) 만큼 쉬프트시키기 위한 제1 쉬프팅 수단; 상기 내부 클럭신호에 응답하여 라이트 커맨드 신호를 설정된 부가 레이턴시 만큼 쉬프트시키기 위한 제2 쉬프팅 수단; 상기 제2 쉬프팅 수단의 출력신호를 설정된 카스 레이턴시(CL) 만큼 쉬프트시키기 위한 제3 쉬프팅 수단; 상기 제1 쉬프팅 수단의 출력신호와 상기 제2 쉬프팅 수단의 출력신호에 응답하여 라이트 어드레스 제어신호를 생성하기 위한 라이트 어드레스 제어 수단을 구비하는 동기식 반도체 메모리 소자가 제공된다.
부가 레이턴시, 카스 레이턴시, 버스트 길이, 리드-투-라이트 커맨드, 라이트 어드레스 쉬프트 클럭신호

Description

동기식 반도체 메모리 소자 및 그의 구동방법{SYNCHRONOUS SEAMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도 1의 DDR II SDRAM의 컬럼 경로를 나타낸 블럭 다이어그램.
도 2는 도 1의 컬럼 경로의 타이밍 다이어그램.
도 3은 본 발명의 일 실시예에 따른 DDR II SDRAM의 컬럼 경로를 나타낸 블럭 다이어그램.
도 4는 도 3의 컬럼 경로의 타이밍 다이어그램.
도 5는 도 3의 WTAL 쉬프터의 회로 구현예를 나타낸 도면.
도 6은 도 3의 어드레스 쉬프트 클럭 생성기의 로직 구현예를 나타낸 도면.
도 7은 도 3의 WTS 제어기(322)의 로직 구현예를 나타낸 도면.
도 8은 본 발명의 다른 실시예에 따른 DDR II SDRAM의 컬럼 경로를 나타낸 블럭 다이어그램.
도 9는 도 8의 WTS 제어기(522)의 로직 구현예를 나타낸 도면.
도 10은 도 8의 컬럼 경로의 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
318: 리드 AL 쉬프터
320: 라이트 AL 쉬프터
324: 라이트 CL 쉬프터
본 발명은 반도체 설계 기술에 관한 것으로, 특히 동기식 반도체 메모리 소자의 컬럼 어드레스 경로 제어에 관한 것이다.
최근의 반도체 메모리 분야의 주된 이슈는 집적도에서 동작 속도로 변모하고 있다. 이에 따라 SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate Synchronous DRAM), RAMBUS DRAM 등의 고속 동기식 메모리가 양산 반도체 메모리 시장의 주류를 형성하고 있다.
동기식 메모리는 외부의 시스템 클럭에 동기되어 동작하는 메모리를 말한다. SDRAM의 경우, 입/출력 동작을 클럭의 라이징 에지(rising edge)에 동기시켜 매 클럭 마다 하나의 데이터 입/출력이 이루어진다. 이에 비해, DDR SDRAM은 클럭의 라이징 에지뿐만 아니라, 폴링 에지(falling edge)에도 입/출력 동작이 동기되어 매 클럭 마다 두 개의 데이터 입/출력이 가능하다.
DRAM에서 커맨드가 입력되어 유효한 데이터가 입/출력되는데 걸리는 시간을 나타내는 AC 지표로서 tAA 특성이 있다. 리드 동작의 경우를 예로 들면, 리드 커맨 드가 인가된 시점 즉, 외부 클럭의 라이징 에지로부터 유효한 첫 번째 데이터가 출력되기까지 걸리는 시간을 tAA라 하며, 이 값이 적을수록 고속 동작이 가능해진다. 일반적으로 SDRAM 이후의 DRAM 제품들에서는 카스 레이턴시(CAS Latency, CL)를 정해주는데, 이는 커맨드가 인가된 후 몇 클럭 이후에 데이터를 내보낼 것인가를 규정해 주는 일종의 지연(delay) 시스템이다.
tAA 값이 비교적 큰 경우에는 CL 값을 크게 하여 데이터가 도착할 때까지 충분한 시간 지연을 제공하여 유효한 데이터가 출력될 수 있도록 한다. 반대로, tAA 값이 작을 경우에는 유효한 데이터가 출력단에 더 빠르게 도달되어 있을 것이므로 CL 값이 더 작아질 수 있는 가능성이 커지게 된다. 즉, tAA 값의 감소는 CL 값을 동시에 감소시켜 줄 수 있기 때문에 성능의 향상과 밀접한 연관성을 갖는다.
한편, DDR SDRAM의 후속 제품인 DDR II SDRAM에서는 부가 레이턴시(Additive Latency, AL)를 규격으로 채택하고 있다. AL이 정의되지 않은 일반적인 경우라면, 액티브 신호가 인가되면 tRCD(RAS to CAS Delay) 이후에 리드/라이트 커맨드가 인가된다. 그러나, AL을 가지는 경우에는 최소 tRCD 이전에도 리드/라이트 커맨드가 인가될 수 있다. 예컨대, AL이 '2'인 경우에는 원래 리드/라이트 커맨드가 입력될 수 있는 시점의 2 클럭 주기 전에 미리 리드/라이트 커맨드를 인가할 수 있다. 이러한 AL의 채택은 데이터 버스의 효율을 높여줄 수 있다.
결국, AL을 채택한 메모리의 경우, 리드 커맨드가 인가된 시점으로부터 유효한 데이터가 출력될 때까지 걸리는 시간, 즉 리드 레이턴시(Read Latency)는 AL과 CL의 합이 된다.
도 1의 DDR II SDRAM의 컬럼 경로를 나타낸 블럭 다이어그램이다.
도 1을 참조하면, DDR II SDRAM의 컬럼 경로는 컬럼 어드레스 경로와 컬럼 커맨드 경로로 구성된다.
우선, 컬럼 커맨드 경로에는 외부로부터 인가된 커맨드(RASB, CASB, WEB, CSB)를 버퍼링하기 위한 커맨드 버퍼(114)와, 내부 클럭신호(BCK)에 응답하여 버퍼링된 커맨드(RAS, CAS, WE, CS)를 디코딩하여 컬럼 커맨드 신호(ERD, EWT, IRDWT)를 생성하기 위한 커맨드 디코더(116)와, 내부 클럭신호(BCK)에 응답하여 리드 커맨드 신호(ERD)를 설정된 부가 레이턴시(AL<0:6>) 만큼 쉬프트시키기 위한 리드 AL 쉬프터(118)와, 내부 클럭신호(BCK)에 응답하여 라이트 커맨드 신호(EWT)를 설정된 부가 레이턴시(AL<0:6>) 및 카스 레이턴시(CL<2:7>) 만큼 쉬프트시키기 위한 라이트 ALCL 쉬프터(120)와, 라이트 커맨드 신호(EWT)와 리드 AL 쉬프터(118)로부터 출력된 리드 커맨드 신호(IRDP)에 응답하여 라이트 어드레스 제어신호(EWTS)를 생성하기 위한 라이트 어드레스(WTS) 제어기(122)가 구비된다.
또한, 컬럼 어드레스 경로에는 외부로부터 인가된 어드레스(ADD)를 버퍼링하기 위한 어드레스 버퍼(102)와, 리드/라이트 커맨드 신호(IRDWT) - 리드 커맨드 또는 라이트 커맨드가 인가되면 활성화되는 커맨드 신호임 - 에 응답하여 버퍼링된 어드레스(LA)를 래치하기 위한 어드레스 래치(104)와, 내부 클럭신호(BCK) 및 라이트 어드레스 제어신호(EWTS)에 응답하여 어드레스 쉬프트 클럭신호(BCKD) 및 라이트 어드레스 쉬프트 클럭신호(BCKDWT)를 생성하기 위한 어드레스 쉬프트 클럭 생성기(108)와, 어드레스 쉬프트 클럭신호(BCKD)에 응답하여 어드레스 래치(104)로부터 출력된 어드레스 신호(LAI)를 설정된 부가 레이턴시(AL<0:6>) 만큼 쉬프트시키기 위한 AL 쉬프터(106)와, 라이트 어드레스 쉬프트 클럭신호(BCKDWT)에 응답하여 AL 쉬프터(106)로부터 출력된 리드 어드레스 신호(RDLA)를 설정된 카스 레이턴시(CL<2:7>) 만큼 쉬프트시키기 위한 CL 쉬프터(110)와, 리드 커맨드 신호(IRDP)와 ALCL 쉬프터(120)로부터 출력된 라이트 커맨드 신호(IWTP)에 응답하여 CL 쉬프터(110)로부터 출력된 라이트 어드레스 신호(WTLA) 및 AL 쉬프터(106)로부터 출력된 리드 어드레스 신호(RDLA)를 선택적으로 컬럼 어드레스(CAI)로서 출력하기 위한 컬럼 어드레스(YA) 선택기(112)가 구비된다.
도 2는 도 1의 컬럼 경로의 타이밍 다이어그램이다.
도 2를 참조하면, 라이트 커맨드(WT)에 의해 라이트 커맨드 신호(EWT)가 활성화되고, 라이트 커맨드 신호(EWT)에 의해 라이트 어드레스 제어신호(EWTS)가 논리레벨 하이로 활성화되어 라이트 어드레스 쉬프트 클럭신호(BCKDWT)를 인에이블 시킨다.
한편, 리드 커맨드(RD)에 의해 리드 커맨드 신호(ERD)가 활성화되고, 리드 커맨드 신호(ERD)는 RDAL 쉬프터(118)에서 설정된 부가 레이턴시(AL<0:6>) 만큼 쉬프트된 상태로 리드 커맨드 신호(IRDP)를 활성화시킨다. 리드 커맨드 신호(IRDP)는 라이트 어드레스 제어신호(EWTS)를 논리레벨 로우로 비활성화시키고, 이에 따라 라이트 어드레스 쉬프트 클럭신호(BCKDWT)가 디스에이블 되어 CL 쉬프터(110)가 디스에이블 된다.
한편, 리드-투-라이트(Read to Write) 커맨드가 인가되는 경우, 앞선 리드 커맨드(RD) 인가 시점으로부터 설정된 부가 레이턴시(AL<0:6>) 이후에 리드 커맨드 신호(IRDP)가 활성화되고, 뒤이은 라이트 커맨드(WT)에 의해 곧바로 라이트 커맨드 신호(EWT)가 활성화된다. 이때, 버스트 길이(Burst Lenth, BL)와 AL에 따라 앞선 리드 커맨드(RD)에 의한 리드 커맨드 신호(IRDP)가 라이트 커맨드 신호(EWT) 보다 늦게 활성화되는 경우가 발생할 수 있다(BL/2 + 2 ≤ AL인 경우). 이 경우, 라이트 커맨드(WT)에 의해 라이트 어드레스 쉬프트 클럭(BCKDWT)이 활성화되더라도 AL만큼 쉬프트된 리드 커맨드(RD)에 의해 라이트 어드레스 쉬프트 클럭(BCKDWT)이 비활성화되어 CL 쉬프터(110)에서 라이트 어드레스 쉬프트 동작이 이루어지지 않게 되고, 결국 잘못된 어드레스에 라이트 동작을 수행하는 결과를 초래한다.
BL/2 + 2 ≤ AL인 상황은 예컨대, BL이 4이면 AL이 4, 5, 6인 경우, BL이 8이면 AL이 6인 경우에 해당한다. 참고적으로, DDR II SDRAM에서 AL은 EMRS(Extended Mode Register Set)에 의해 설정되고, BL 및 CL은 MRS(Mode Register Set)에 의해 설정된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 부가 레이턴시 채용에 따른 리드-투-라이트 동작시의 라이트 오류 발생을 방지할 수 있는 동기식 반도체 메모리 소자 및 그의 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 제1 측면에 따르면, 내부 클럭신호에 응답하여 리드 커맨드 신호를 설정된 부가 레이턴시(AL) 만큼 쉬프트시키기 위한 제1 쉬프팅 수단; 상기 내부 클럭신호에 응답하여 라이트 커맨드 신호를 설정된 부가 레이턴시 만큼 쉬프트시키기 위한 제2 쉬프팅 수단; 상기 제2 쉬프팅 수단의 출력신호를 설정된 카스 레이턴시(CL) 만큼 쉬프트시키기 위한 제3 쉬프팅 수단; 상기 제1 쉬프팅 수단의 출력신호와 상기 제2 쉬프팅 수단의 출력신호에 응답하여 라이트 어드레스 제어신호를 생성하기 위한 라이트 어드레스 제어 수단을 구비하는 동기식 반도체 메모리 소자가 제공된다.
또한, 본 발명의 제2 측면에 따르면, 내부 클럭신호에 응답하여 리드 커맨드 신호를 설정된 부가 레이턴시(AL) 만큼 쉬프트시키기 위한 제1 쉬프팅 수단; 상기 내부 클럭신호에 응답하여 라이트 커맨드 신호를 상기 설정된 부가 레이턴시 및 설정된 카스 레이턴시(CL) 만큼 쉬프트시키기 위한 제2 쉬프팅 수단; 상기 제1 쉬프팅 수단의 출력신호와 상기 라이트 신호에 응답하여 라이트 어드레스 제어신호를 생성하기 위한 라이트 어드레스 제어 수단을 구비하며, 상기 라이트 어드레스 제어 수단은 BL/2 + 2 ≤ AL 조건(단, BL은 버스트 길이임)을 만족하는 특정 부가 레이턴시에 대응하는 부가 레이턴시 신호가 활성화됨에 따라 상기 리드 커맨드 신호와 관계없이 상기 라이트 어드레스 제어신호의 활성화 상태를 유지하는 것을 특징으로 하는 동기식 반도체 메모리 소자가 제공된다.
또한, 본 발명의 제3 측면에 따르면, 내부 클럭신호에 응답하여 리드 커맨드 신호를 설정된 부가 레이턴시(AL) 만큼 쉬프트시키는 단계; 상기 내부 클럭신호에 응답하여 라이트 커맨드 신호를 설정된 부가 레이턴시 만큼 쉬프트시키는 단계; 상기 설정된 부가 레이턴시 만큼 쉬프트된 라이트 커맨드 신호를 설정된 카스 레이턴시(CL) 만큼 쉬프트시키는 단계; 및 상기 설정된 부가 레이턴시 만큼 쉬프트된 리드 커맨드 신호와 상기 설정된 부가 레이턴시 만큼 쉬프트된 라이트 커맨드 신호에 응답하여 라이트 어드레스 제어신호를 생성하는 단계를 포함하는 동기식 반도체 메모리 소자의 구동방법이 제공된다.
또한, 본 발명의 제4 측면에 따르면, 내부 클럭신호에 응답하여 리드 커맨드 신호를 설정된 부가 레이턴시(AL) 만큼 쉬프트시키는 단계; 상기 내부 클럭신호에 응답하여 라이트 커맨드 신호를 상기 설정된 부가 레이턴시 및 설정된 카스 레이턴시(CL) 만큼 쉬프트시키는 단계; 및 라이트 커맨드 신호 및 상기 설정된 부가 레이턴시 만큼 쉬프트된 리드 커맨드 신호에 응답하여 라이트 어드레스 제어신호를 생성하는 단계를 포함하며, 상기 라이트 어드레스 제어신호를 생성하는 단계에서, BL/2 + 2 ≤ AL 조건(단, BL은 버스트 길이임)을 만족하는 특정 부가 레이턴시에 대응하는 부가 레이턴시 신호가 활성화됨에 따라 상기 리드 커맨드 신호와 관계없이 상기 라이트 어드레스 제어신호의 활성화 상태를 유지하는 것을 특징으로 하는 동기식 반도체 메모리 소자의 구동방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기 로 한다.
도 3은 본 발명의 일 실시예에 따른 DDR II SDRAM의 컬럼 경로를 나타낸 블럭 다이어그램이다.
도 3을 참조하면, 본 실시예에 따른 DDR II SDRAM의 컬럼 경로 역시 컬럼 어드레스 경로와 컬럼 커맨드 경로로 구성된다. 여기서, 컬럼 어드레스 경로는 어드레스 버퍼(302), 어드레스 래치(304), AL 쉬프터(306), 어드레스 쉬프트 클럭 생성기(308), CL 쉬프터(310), 컬럼 어드레스(YA) 선택기(312) 등 종래기술(도 1 참조)과 동일한 구성을 가진다.
한편, 본 실시예에 따른 컬럼 커맨드 경로에는 외부로부터 인가된 커맨드(RASB, CASB, WEB, CSB)를 버퍼링하기 위한 커맨드 버퍼(314)와, 내부 클럭신호(BCK)에 응답하여 버퍼링된 커맨드(RAS, CAS, WE, CS)를 디코딩하여 컬럼 커맨드 신호(ERD, EWT, IRDWT)를 생성하기 위한 커맨드 디코더(316)와, 내부 클럭신호(BCK)에 응답하여 리드 커맨드 신호(ERD)를 설정된 부가 레이턴시(AL<0:6>) 만큼 쉬프트시키기 위한 리드 AL 쉬프터(318)와, 내부 클럭신호(BCK)에 응답하여 라이트 커맨드 신호(EWT)를 설정된 부가 레이턴시(AL<0:6>) 만큼 쉬프트시키기 위한 라이트 AL 쉬프터(320)와, 라이트 AL 쉬프터(320)로부터 출력된 라이트 커맨드 신호(IWTAL)를 설정된 카스 레이턴시(CL<2:7>) 만큼 쉬프트시켜 라이트 커맨드 신호(IWTP)로서 출력하기 위한 라이트 CL 쉬프터(324)와, 라이트 AL 쉬프터(320)로부터 출력된 라이트 커맨드 신호(IWTAL)와 리드 AL 쉬프터(318)로부터 출력된 리드 커맨드 신호(IRDP)에 응답하여 라이트 어드레스 제어신호(EWTS)를 생성하기 위한 라이트 어드레스(WTS) 제어기(322)가 구비된다.
도 4는 도 3의 컬럼 경로의 타이밍 다이어그램이다.
도 4를 참조하면, 라이트 커맨드(WT)에 의해 라이트 커맨드 신호(EWT)가 활성화되고, 라이트 커맨드 신호(EWT)는 WTAL 쉬프터(320)에서 설정된 부가 레이턴시(AL<0:6>) 만큼 쉬프트되어 라이트 커맨드 신호(IWTAL)로서 출력되고, 이 라이트 커맨드 신호(IWTAL)에 의해 라이트 어드레스 제어신호(EWTS)가 논리레벨 하이로 활성화되어 라이트 어드레스 쉬프트 클럭신호(BCKDWT)를 인에이블 시킨다.
한편, 리드 커맨드(RD)에 의해 리드 커맨드 신호(ERD)가 활성화되고, 리드 커맨드 신호(ERD)는 RDAL 쉬프터(318)에서 설정된 부가 레이턴시(AL<0:6>) 만큼 쉬프트된 상태로 리드 커맨드 신호(IRDP)를 활성화시킨다. 리드 커맨드 신호(IRDP)는 라이트 어드레스 제어신호(EWTS)를 논리레벨 로우로 비활성화시키고, 이에 따라 라이트 어드레스 쉬프트 클럭신호(BCKDWT)가 디스에이블 되어 CL 쉬프터(310)가 디스에이블 된다.
한편, 리드-투-라이트(Read to Write) 커맨드가 인가되는 경우, 앞선 리드 커맨드(RD) 인가 시점으로부터 설정된 부가 레이턴시(AL<0:6>) 이후에 리드 커맨드 신호(IRDP)가 활성화되고, 뒤이은 라이트 커맨드(WT) 인가 시점으로부터 설정된 부가 레이턴시(AL<0:6>) 이후에 라이트 커맨드 신호(IWTAL)가 활성화된다. 따라서, 버스트 길이(Burst Lenth, BL)와 AL에 관계없이 앞선 리드 커맨드(RD)에 의한 리드 커맨드 신호(IRDP)가 라이트 커맨드 신호(IWTAL) 보다 늦게 활성화되는 경우가 발생하지 않는다. 이 경우, 라이트 커맨드(WT)에 의해 라이트 어드레스 쉬프트 클럭(BCKDWT)이 활성화될 때 AL만큼 쉬프트되어 활성화되기 때문에 앞선 리드 커맨드(RD)에 의해 해당 라이트 어드레스 쉬프트 클럭(BCKDWT)이 비활성화될 여지가 없게 된다.
도 5는 도 3의 WTAL 쉬프터(320)의 회로 구현예를 나타낸 도면으로서, WTAL 쉬프터(320)는 부가 레이턴시 신호(AL<0:6>)에 제어 받아 내부 클럭신호(BCK) 주기에 맞춰 라이트 커맨드 신호(EWT)를 쉬프트시키는 일반적인 쉬프트 레지스터의 형태를 보이고 있다.
도 6은 도 3의 어드레스 쉬프트 클럭 생성기(308)의 로직 구현예를 나타낸 도면이다.
도 6을 참조하면, 어드레스 쉬프트 클럭 생성기(308)는, 반전된 내부 클럭신호(BCKB)를 입력으로 하는 인버터(INV11)와, 인버터(INV11)의 출력신호를 입력으로 하는 인버터(INV12)와, 인버터(INV12)의 입력신호를 입력으로 하여 어드레스 쉬프트 클럭신호(BCKD)를 출력하기 위한 인버터(INV13)와, 반전된 내부 클럭신호(BCKB)와 라이트 어드레스 제어신호(EWTS)를 입력으로 하는 낸드 게이트(NAND11)와, 낸드 게이트(NAND11)의 출력신호를 입력으로 하는 인버터(INV14)와, 인버터(INV14)의 출력신호를 입력으로 하여 라이트 어드레스 쉬프트 클럭신호(BCKDWT)를 생성하기 위한 인버터(INV15)를 구비한다.
도 7은 도 3의 WTS 제어기(322)의 로직 구현예를 나타낸 도면이다.
도 7을 참조하면, WTS 제어기(322)는, 라이트 커맨드 신호(IWTAL) 및 래치 초기화 신호(RST)를 입력으로 하는 노아 게이트(NOR11)와, 리드 커맨드 신호(IRDP) 를 입력으로 하는 인버터(INV16)와, 노아 게이트(NOR11)의 출력신호를 리셋 입력으로 하고 인버터(INV16)의 출력신호를 셋 입력으로 하는 크로스 커플드 낸드 래치(NAND12 및 NAND13)와, 크로스 커플드 낸드 래치(NAND12 및 NAND13)의 출력신호를 입력으로 하는 인버터(INV17)와, 인버터(INV17)의 출력신호를 입력으로 하여 라이트 어드레스 제어신호(EWTS)를 출력하기 위한 인버터(INV18)를 구비한다.
도 8은 본 발명의 다른 실시예에 따른 DDR II SDRAM의 컬럼 경로를 나타낸 블럭 다이어그램이다.
도 8을 참조하면, 본 실시예에 따른 DDR II SDRAM의 컬럼 경로 역시 컬럼 어드레스 경로와 컬럼 커맨드 경로로 구성되며, 컬럼 어드레스 경로는 어드레스 버퍼(502), 어드레스 래치(504), AL 쉬프터(506), 어드레스 쉬프트 클럭 생성기(508), CL 쉬프터(510), 컬럼 어드레스(YA) 선택기(512) 등 종래기술(도 1 참조)과 동일한 구성을 가진다.
한편, 본 실시예에 따른 컬럼 커맨드 경로에는 외부로부터 인가된 커맨드(RASB, CASB, WEB, CSB)를 버퍼링하기 위한 커맨드 버퍼(514)와, 내부 클럭신호(BCK)에 응답하여 버퍼링된 커맨드(RAS, CAS, WE, CS)를 디코딩하여 컬럼 커맨드 신호(ERD, EWT, IRDWT)를 생성하기 위한 커맨드 디코더(516)와, 내부 클럭신호(BCK)에 응답하여 리드 커맨드 신호(ERD)를 설정된 부가 레이턴시(AL<0:6>) 만큼 쉬프트시키기 위한 리드 AL 쉬프터(518)와, 내부 클럭신호(BCK)에 응답하여 라이트 커맨드 신호(EWT)를 설정된 부가 레이턴시(AL<0:6>) 만큼 쉬프트시키기 위한 라이트 AL 쉬프터(520)와, 라이트 AL 쉬프터(320)로부터 출력된 라이트 커맨드 신호(IWTAL)를 설정된 카스 레이턴시(CL<2:7>) 만큼 쉬프트시켜 라이트 커맨드 신호(IWTP)로서 출력하기 위한 라이트 CL 쉬프터(524)와, 일부 부가 레이턴시 신호(AL<4:6>), 라이트 커맨드 신호(EWT), 리드 AL 쉬프터(518)로부터 출력된 리드 커맨드 신호(IRDP)에 응답하여 라이트 어드레스 제어신호(EWTS)를 생성하기 위한 라이트 어드레스(WTS) 제어기(522)가 구비된다.
여기서, 라이트 AL 쉬프터(520)와 라이트 CL 쉬프터(524)의 전후 배치 순서를 바꾸거나, 종래기술(도 1 참조)과 같이 하나의 라이트 ALCL 쉬프터로 구현하는 것도 결과적으로는 동일한 구성으로 볼 수 있다.
도 9는 도 8의 WTS 제어기(522)의 로직 구현예를 나타낸 도면이다.
도 9를 참조하면, WTS 제어기(522)는, 라이트 커맨드 신호(EWT) 및 래치 초기화 신호(RST)를 입력으로 하는 노아 게이트(NOR12)와, 리드 커맨드 신호(IRDP)를 입력으로 하는 인버터(INV19)와, 노아 게이트(NOR12)의 출력신호를 리셋 입력으로 하고 인버터(INV19)의 출력신호를 셋 입력으로 하는 크로스 커플드 낸드 래치(NAND14 및 NAND15)와, 부가 레이턴시 신호 AL<4>, AL<5>, AL<6>를 입력으로 하는 노아 게이트(NOR13)와, 노아 게이트(NOR13)의 출력신호를 입력으로 하는 인버터(INV20)와, 크로스 커플드 낸드 래치(NAND14 및 NAND15)의 출력신호와 인버터(INV20)의 출력신호를 입력으로 하는 노아 게이트(NOR14)와, 노아 게이트(NOR14)의 출력신호를 입력으로 하여 라이트 어드레스 제어신호(EWTS)를 출력하기 위한 인버터(INV21)를 구비한다.
WTS 제어기(522)는 부가 레이턴시 신호 AL<4>, AL<5>, AL<6> 중 어느 하나라도 논리레벨 하이로 활성화된 경우, 즉 AL이 4, 5, 6 중 어느 하나로 설정된 경우에는 리드 커맨드 신호(IRDP)에 관계없이 라이트 어드레스 제어신호(EWTS)를 논리레벨 하이로 유지되도록 한다.
도 10은 도 8의 컬럼 경로의 타이밍 다이어그램이다.
도 10을 참조하면, 라이트 커맨드(WT)에 의해 라이트 커맨드 신호(EWT)가 활성화되고, 라이트 커맨드 신호(EWT)에 의해 라이트 어드레스 제어신호(EWTS)가 논리레벨 하이로 활성화되어 라이트 어드레스 쉬프트 클럭신호(BCKDWT)를 인에이블 시킨다.
한편, 리드 커맨드(RD)에 의해 리드 커맨드 신호(ERD)가 활성화되고, 리드 커맨드 신호(ERD)는 RDAL 쉬프터(518)에서 설정된 부가 레이턴시(AL<0:6>) 만큼 쉬프트된 상태로 리드 커맨드 신호(IRDP)를 활성화시킨다. 리드 커맨드 신호(IRDP)는 라이트 어드레스 제어신호(EWTS)를 논리레벨 로우로 비활성화시키고, 이에 따라 라이트 어드레스 쉬프트 클럭신호(BCKDWT)가 디스에이블 되어 CL 쉬프터(510)가 디스에이블 된다.
한편, 설정된 부가 레이턴시(AL)가 0, 1, 2, 3인 경우에는 리드-투-라이트(Read to Write) 커맨드가 인가시 앞선 리드 커맨드(RD) 인가 시점으로부터 설정된 부가 레이턴시(AL<0:6>) 이후에 리드 커맨드 신호(IRDP)가 활성화되고, 뒤이은 라이트 커맨드(WT) 인가시 곧바로 라이트 커맨드 신호(EWT)가 활성화되더라도 앞선 리드 커맨드(RD)에 의한 리드 커맨드 신호(IRDP)가 라이트 커맨드 신호(IWTAL) 보다 늦게 활성화되는 경우가 발생하지 않는다(BL이 4 이상이면, AL이 0, 1, 2, 3인 경우에는 BL/2 + 2 ≤ AL 상황에 해당되지 않음).
반면, 설정된 부가 레이턴시(AL)가 4, 5, 6인 경우에는 라이트 커맨드(WT)와 리드 커맨드(RD)에 관계없이 항상 어드레스 쉬프트 제어신호(EWTS)가 비활성화되기 때문에 앞선 리드 커맨드(RD)에 의해 해당 라이트 어드레스 쉬프트 클럭(BCKDWT)이 비활성화될 여지가 없게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예의 로직 구현예는 사용된 신호의 종류나 액티브 극성이 바뀌면 로직의 변경이 불가피하다.
또한, 전술한 다른 실시예에서는 부가 레이턴시(AL)가 4, 5, 6인 경우를 오류 발생 케이스로 가정한 경우를 일례로 들어 설명하였으나, 버스트 길이(BL)에 따라 BL/2 + 2 ≤ AL의 조건을 만족하는 값을 설정하면 된다.
또한, 전술한 실시예에서는 DDR II SDRAM을 일례로 들어 설명하였으나, 본 발명은 DDR2, DDR3와 같이 부가 레이턴시를 정의할 수 있는 모든 동기식 반도체 메모리 소자에 적용될 수 있다.
전술한 본 발명은 부가 레이턴시 채용에 따른 리드-투-라이트 동작시의 라이트 오류 발생을 방지할 수 있으며, 이로 인하여 반도체 메모리 소자의 동작 특성 및 신뢰도 개선을 기대할 수 있다.

Claims (16)

  1. 내부 클럭신호에 응답하여 리드 커맨드 신호를 설정된 부가 레이턴시(AL) 만큼 쉬프트시키기 위한 제1 쉬프팅 수단;
    상기 내부 클럭신호에 응답하여 라이트 커맨드 신호를 설정된 부가 레이턴시 만큼 쉬프트시키기 위한 제2 쉬프팅 수단;
    상기 제2 쉬프팅 수단의 출력신호를 설정된 카스 레이턴시(CL) 만큼 쉬프트시키기 위한 제3 쉬프팅 수단;
    상기 제1 쉬프팅 수단의 출력신호와 상기 제2 쉬프팅 수단의 출력신호에 응답하여 라이트 어드레스 제어신호를 생성하기 위한 라이트 어드레스 제어 수단
    을 구비하는 동기식 반도체 메모리 소자.
  2. 제1항에 있어서,
    리드/라이트 커맨드 신호에 응답하여 어드레스 신호를 래치하기 위한 어드레스 래칭 수단;
    상기 내부 클럭신호 및 상기 라이트 어드레스 제어신호에 응답하여 제1 어드레스 쉬프트 클럭신호 및 제2 어드레스 쉬프트 클럭신호를 생성하기 위한 어드레스 쉬프트 클럭 생성 수단;
    상기 제1 어드레스 쉬프트 클럭신호에 응답하여 상기 어드레스 래칭 수단의 출력신호를 상기 설정된 부가 레이턴시 만큼 쉬프트시키기 위한 제4 쉬프팅 수단;
    상기 제2 어드레스 쉬프트 클럭신호에 응답하여 상기 설정된 카스 레이턴시 만큼 쉬프트시키기 위한 제5 쉬프팅 수단; 및
    상기 제1 및 제3 쉬프팅 수단의 출력신호에 응답하여 상기 제4 및 제5 쉬프팅 수단의 출력신호를 선택적으로 컬럼 어드레스로서 출력하기 위한 컬럼 어드레스 선택 수단을 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제2 쉬프팅 수단은,
    부가 레이턴시 신호에 제어 받아 상기 내부 클럭신호 주기에 맞춰 상기 라이트 커맨드 신호를 쉬프트시키는 쉬프트 레지스터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  4. 제2항에 있어서,
    상기 어드레스 쉬프트 클럭 생성 수단은,
    반전된 상기 내부 클럭신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호를 입력으로 하는 제2 인버터;
    상기 제2 인버터의 입력신호를 입력으로 하여 상기 제1 어드레스 쉬프트 클럭신호를 출력하기 위한 제3 인버터;
    상기 반전된 내부 클럭신호와 상기 라이트 어드레스 제어신호를 입력으로 하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력신호를 입력으로 하는 제4 인버터; 및
    상기 제4 인버터의 출력신호를 입력으로 하여 상기 제2 어드레스 쉬프트 클럭신호를 생성하기 위한 제5 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 라이트 어드레스 제어 수단은,
    상기 제2 쉬프팅 수단의 출력신호 및 래치 초기화 신호를 입력으로 하는 제1 노아 게이트;
    상기 제1 쉬프팅 수단의 출력신호를 입력으로 하는 제6 인버터;
    상기 제1 노아 게이트의 출력신호를 리셋 입력으로 하고 상기 제6 인버터의 출력신호를 셋 입력으로 하는 크로스 커플드 낸드 래치;
    상기 크로스 커플드 낸드 래치의 출력신호를 입력으로 하는 제7 인버터; 및
    상기 제7 인버터의 출력신호를 입력으로 하여 상기 라이트 어드레스 제어신호를 출력하기 위한 제8 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 메 모리 소자.
  6. 내부 클럭신호에 응답하여 리드 커맨드 신호를 설정된 부가 레이턴시(AL) 만큼 쉬프트시키기 위한 제1 쉬프팅 수단;
    상기 내부 클럭신호에 응답하여 라이트 커맨드 신호를 상기 설정된 부가 레이턴시 및 설정된 카스 레이턴시(CL) 만큼 쉬프트시키기 위한 제2 쉬프팅 수단;
    상기 제1 쉬프팅 수단의 출력신호와 상기 라이트 신호에 응답하여 라이트 어드레스 제어신호를 생성하기 위한 라이트 어드레스 제어 수단을 구비하며,
    상기 라이트 어드레스 제어 수단은 BL/2 + 2 ≤ AL 조건(단, BL은 버스트 길이임)을 만족하는 특정 부가 레이턴시에 대응하는 부가 레이턴시 신호가 활성화됨에 따라 상기 리드 커맨드 신호와 관계없이 상기 라이트 어드레스 제어신호의 활성화 상태를 유지하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제2 쉬프팅 수단은,
    상기 내부 클럭신호에 응답하여 상기 라이트 커맨드 신호를 상기 설정된 부가 레이턴시 만큼 쉬프트시키기 위한 제3 쉬프팅 수단과,
    상기 제3 쉬프팅 수단의 출력신호를 설정된 카스 레이턴시 만큼 쉬프트시키기 위한 제4 쉬프팅 수단을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 제2 쉬프팅 수단은,
    상기 내부 클럭신호에 응답하여 상기 라이트 커맨드 신호를 설정된 카스 레이턴시 만큼 쉬프트시키기 위한 제3 쉬프팅 수단과,
    상기 제3 쉬프팅 수단의 출력신호를 상기 설정된 부가 레이턴시 만큼 쉬프트시키기 위한 제4 쉬프팅 수단을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  9. 제7항 또는 제8항에 있어서,
    리드/라이트 커맨드 신호에 응답하여 어드레스 신호를 래치하기 위한 어드레스 래칭 수단;
    상기 내부 클럭신호 및 상기 라이트 어드레스 제어신호에 응답하여 제1 어드레스 쉬프트 클럭신호 및 제2 어드레스 쉬프트 클럭신호를 생성하기 위한 어드레스 쉬프트 클럭 생성 수단;
    상기 제1 어드레스 쉬프트 클럭신호에 응답하여 상기 어드레스 래칭 수단의 출력신호를 상기 설정된 부가 레이턴시 만큼 쉬프트시키기 위한 제5 쉬프팅 수단;
    상기 제2 어드레스 쉬프트 클럭신호에 응답하여 상기 설정된 카스 레이턴시 만큼 쉬프트시키기 위한 제6 쉬프팅 수단; 및
    상기 제2 쉬프팅 수단의 출력신호에 응답하여 상기 제5 및 제6 쉬프팅 수단의 출력신호를 선택적으로 컬럼 어드레스로서 출력하기 위한 컬럼 어드레스 선택 수단을 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  10. 제7항에 있어서,
    상기 제3 쉬프팅 수단은,
    부가 레이턴시 신호에 제어 받아 상기 내부 클럭신호 주기에 맞춰 상기 라이트 커맨드 신호를 쉬프트시키는 쉬프트 레지스터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  11. 제8항에 있어서,
    상기 제2 쉬프팅 수단은,
    부가 레이턴시 신호에 제어 받아 상기 내부 클럭신호 주기에 맞춰 상기 라이트 커맨드 신호를 쉬프트시키는 쉬프트 레지스터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  12. 제9항에 있어서,
    상기 어드레스 쉬프트 클럭 생성 수단은,
    반전된 상기 내부 클럭신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호를 입력으로 하는 제2 인버터;
    상기 제2 인버터의 입력신호를 입력으로 하여 상기 제1 어드레스 쉬프트 클럭신호를 출력하기 위한 제3 인버터;
    상기 반전된 내부 클럭신호와 상기 라이트 어드레스 제어신호를 입력으로 하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력신호를 입력으로 하는 제4 인버터; 및
    상기 제4 인버터의 출력신호를 입력으로 하여 상기 제2 어드레스 쉬프트 클럭신호를 생성하기 위한 제5 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 라이트 어드레스 제어 수단은,
    상기 제2 쉬프팅 수단의 출력신호 및 래치 초기화 신호를 입력으로 하는 제1 노아 게이트;
    상기 제1 쉬프팅 수단의 출력신호를 입력으로 하는 제6 인버터;
    상기 제1 노아 게이트의 출력신호를 리셋 입력으로 하고 상기 제6 인버터의 출력신호를 셋 입력으로 하는 크로스 커플드 낸드 래치;
    상기 특정 부가 레이턴시에 대응하는 다수의 부가 레이턴시 신호를 입력으로 하는 제2 노아 게이트;
    상기 제2 노아 게이트의 출력신호를 입력으로 하는 제7 인버터;
    상기 크로스 커플드 낸드 래치의 출력신호 및 상기 제7 인버터의 출력신호를 입력으로 하는 제3 노아 게이트; 및
    상기 제3 노아 게이트의 출력신호를 입력으로 하여 상기 라이트 어드레스 제어신호를 출력하기 위한 제8 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  14. 제6항 또는 제13항에 있어서,
    상기 특정 부가 레이턴시는 AL이 4, 5, 6인 경우인 것을 특징으로 하는 동기식 반도체 메모리 소자.
  15. 내부 클럭신호에 응답하여 리드 커맨드 신호를 설정된 부가 레이턴시(AL) 만큼 쉬프트시키는 단계;
    상기 내부 클럭신호에 응답하여 라이트 커맨드 신호를 설정된 부가 레이턴시 만큼 쉬프트시키는 단계;
    상기 설정된 부가 레이턴시 만큼 쉬프트된 라이트 커맨드 신호를 설정된 카스 레이턴시(CL) 만큼 쉬프트시키는 단계; 및
    상기 설정된 부가 레이턴시 만큼 쉬프트된 리드 커맨드 신호와 상기 설정된 부가 레이턴시 만큼 쉬프트된 라이트 커맨드 신호에 응답하여 라이트 어드레스 제어신호를 생성하는 단계
    를 포함하는 동기식 반도체 메모리 소자의 구동방법.
  16. 내부 클럭신호에 응답하여 리드 커맨드 신호를 설정된 부가 레이턴시(AL) 만큼 쉬프트시키는 단계;
    상기 내부 클럭신호에 응답하여 라이트 커맨드 신호를 상기 설정된 부가 레이턴시 및 설정된 카스 레이턴시(CL) 만큼 쉬프트시키는 단계; 및
    라이트 커맨드 신호 및 상기 설정된 부가 레이턴시 만큼 쉬프트된 리드 커맨드 신호에 응답하여 라이트 어드레스 제어신호를 생성하는 단계를 포함하며,
    상기 라이트 어드레스 제어신호를 생성하는 단계에서, BL/2 + 2 ≤ AL 조건(단, BL은 버스트 길이임)을 만족하는 특정 부가 레이턴시에 대응하는 부가 레이턴시 신호가 활성화됨에 따라 상기 리드 커맨드 신호와 관계없이 상기 라이트 어드레스 제어신호의 활성화 상태를 유지하는 것을 특징으로 하는 동기식 반도체 메모리 소자의 구동방법.
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