KR100924340B1 - 데이터 출력 제어 장치 - Google Patents

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Abstract

본 발명은 출력 인에이블 신호의 인에이블 구간에서, 일정 구간 지연된 제1 클럭 신호로부터 제어신호를 생성하는 제어신호 생성부와, 입력되는 데이터 신호를 상기 제어신호에 응답하여 래치하는 래치부를 포함하는 데이터 출력 제어 장치에 관한 것이다.
Figure R1020070063929
패드, 데이터 출력, 클럭신호

Description

데이터 출력 제어 장치{DATA OUTPUT CONTROLLER}
도 1 은 종래 기술에 의한 데이터 출력 제어 장치의 회로도이다.
도 2 는 도 1 의 동작 타이밍도이다.
도 3 은 본 발명에 의한 데이터 출력 제어 장치의 블럭도이다.
도 4a 와 도 4b 는 도 3 의 제어신호 생성부의 회로도이다.
도 5 은 본 발명에 의한 데이터 출력 제어 장치의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 데이터 출력 제어부
20 : 제어신호 생성부
30 : 래치부
40 : 메모리 코어부
50 : DQ PAD
60 : 커맨드 디코더
70 : 모드 레지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 데이터 출력 제어 장치에 관한 것이다.
일반적으로 외부 칩셋에서 리드 명령을 주면, 디램 칩 내의 커맨드 디코더에서 리드 커맨드가 활성화되고, 모드 레지스터 셋팅(Mode Register Setting)에 의해 지정된 버스트 랭스(Burst length)와 카스 레이턴시(CAS Latency) 신호에 따라 데이터 제어부는 클럭 신호에 동기하여 데이터의 출력을 제어하기 위한 제어신호들을 생성하고, 이러한 제어신호에 의해 디램 코어 내의 내부 데이터는 외부로 출력된다.
도 1 은 종래 기술에 의한 데이터 출력 제어 장치의 회로도이고, 도 2 는 도 1 의 동작 타이밍도이다.
도 1 에서, 클럭 신호(fclk)는 외부 클럭 신호(Clock)의 폴링 에지에 동기하여 외부 클럭 신호(Clock)와 동일한 주기로 생성되는 신호이고, 출력 인에이블신호(outen)는 버스트 랭스(Burst length, BL) 크기 만큼 하이 펄스 폭을 갖는 신호로 내부 데이터를 외부에 내보낼 때 정해진 버스트 랭스(BL)의 크기만큼 내보내는 역할을 하고 있다.
제어신호(outen_d)는 내부 데이터의 출력을 클럭 신호(fclk)에 동기하여 제어하기 위한 신호로, 도 1 에 도시한 바와 같이, 상기 클럭 신호(fclk)와 출력 인에이블신호(outen)의 논리곱 연산에 의해 생성된다. 즉, 제어신호(outen_d)는 출력 인에이블신호(outen)의 하이레벨 구간동안 클럭 신호(fclk)에 동기하여 버스트 랭스(BL)의 크기만큼 생성된다. 예를 들어, 버스트 랭스(BL)가 4인 경우, 제어신호(outen_d)는 클럭 신호(fclk)에 동기하여 4번 생성된다.
그런데, 도 2 에 도시한 바와 같이, 외부 클럭 신호(Clock)의 하이 펄스 폭이 줄어들게 되면, 외부 클럭 신호(Clock)의 폴링 시점이 빨라지므로, 외부 클럭 신호(Clock)의 폴링 에지에 동기하여 생성되는 클럭 신호(fclk)의 생성 시점도 앞당겨진다.
한편, 외부 클럭 신호(Clock)의 듀티비가 50:50이면 출력 인에이블신호(outen)의 하이레벨 구간동안 생성되는 클럭 신호(fclk)의 수는 버스트 랭스(BL)의 크기와 동일하지만, 외부 클럭 신호(Clock)의 하이 펄스 폭이 줄어들어 듀티비가 감소하면, 출력 인에이블신호(outen)의 하이레벨 구간동안 생성되는 클럭 신호(fclk)의 수가 버스트랭스(BL)+1이 되는 경우가 생긴다.
따라서, 연속적으로 리드되는 데이터가 버스트 랭스(BL) 크기보다 더 출력되는 오동작이 발생할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 클럭 신호의 펄스 폭의 변화에도 내부 신호 간의 지연에 대한 영향을 줄여 데이터 출력의 오동작으로 방지하는 데이터 출력 제어 장치를 제시한다.
상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 데이터 출력 제어 장치는 출력 인에이블 신호의 인에이블 구간에서, 일정 구간 지연된 제1 클럭 신호로부터 제어신호를 생성하는 제어신호 생성부와, 입력되는 데이터 신호를 상기 제어신호에 응답하여 래치하는 래치부를 포함한다.
본 발명에서, 상기 제1 클럭 신호는 외부 클럭 신호의 라이징 에지에 동기하여 생성된다.
본 발명에서, 상기 제어신호 생성부는 상기 출력 인에이블 신호의 인에이블 구간동안 상기 제1 클럭 신호에 응답하여 제어신호를 생성한다.
그리고, 본 발명의 다른 실시예에 따른 데이터 출력 제어 장치는 커맨드 신호 및 외부 클럭신호에 응답하여 출력 인에이블 신호와 제1 클럭 신호 및 제2 클럭 신호를 출력하는 데이터 출력 제어부와, 상기 출력 인에이블 신호에 응답하여 제1 클럭 신호로부터 제어신호를 생성하는 제어신호 생성부와, 입력되는 데이터 신호를 상기 제어신호에 응답하여 래치하는 래치부를 포함한다.
본 발명에서, 상기 제1 클럭 신호는 외부 클럭 신호의 라이징 에지에 동기하여 생성된다.
본 발명에서, 상기 제어신호 생성부는 상기 출력 인에이블 신호의 인에이블 구간동안 상기 제1 클럭 신호에 응답하여 제어신호를 생성한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 3 은 본 발명에 의한 데이터 출력 제어 장치의 블럭도이고, 도 4a 와 도 4b 는 도 3 의 제어신호 생성부의 회로도이다.
도 3 에 도시한 바와 같이, 외부 칩셋에서 리드 명령(CSB=Low, RASB=High, CASB=Low, WEB=High)을 주면, 디램 칩 내의 커맨드 디코더(60)에서 리드 커맨드(Read Command)가 활성화된다. 또한, 모드 레지스터(70)에 의해 버스트 랭스(Burst length, BL)와 카스 레이턴시(CAS Latency, CL)가 지정되면 데이터 출력 제어부(10)는 데이터 출력을 제어하기 위한 출력 인에이블신호(outen) 및 클럭신호(rclk, fclk)를 생성한다.
도 3 에 도시한 바와 같이, 본원의 데이터 출력 제어 장치(10)는 리드 /라이트 커맨드(Read Command, Write Command), 버스트 랭스 커맨드 신호(BL Command) 및 카스 레이턴시 커맨드 신호(CL Command)를 입력받아, 외부 클럭 신호(CLK,CLKB)를 버퍼링한 내부 클럭 신호(iCLK)에 동기하여 출력 인에이블신호(outen)와 클럭 신호(rclk,fclk)를 출력하는 데이터 출력 제어부(10)와, 상기 출력 인에이블 신호(outen)의 하이 인에이블 구간에서 상기 클럭 신호(rclk)에 응답하여 제어신호(outen_d)를 생성하는 제어신호 생성부(20)와, 메모리 코어부(40)로부터 입력되는 내부 데이터 신호(iData)를 상기 제어신호(outen_d)에 응답하여 래치하는 래치부(30)를 포함한다.
여기서, 상기 출력 인에이블신호(outen)는 버스트 랭스(BL) 크기 만큼 하이 펄스 폭을 갖는 신호이고, 클럭 신호(rclk)는 내부 클럭 신호(iCLK)의 라이징 에지에 동기하여 내부 클럭 신호(iCLK)와 동일한 주기로 생성되는 신호이다.
도 4a에 도시한 바와 같이, 상기 제어신호 생성부(20)는 상기 클럭 신호(rclk)를 일정 구간 지연시켜 출력하는 지연부(21)와, 상기 지연부(21)의 출력신호 및 상기 출력 인에이블신호(outen)를 논리곱 연산하는 연산부(22)를 포함한다.
지연부(21)는 출력 인에이블신호(outen)의 하이 인에이블 구간에 클럭 신호(rclk)의 하이 펄스가 입력되도록 클럭 신호(rclk)를 일정 구간 지연시켜 출력한다.
연산부(22)는 지연부(21)의 출력신호 및 출력 인에이블신호(outen)를 부정 논리곱 연산하는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 제어신호(outen_d)를 생성하는 인버터(IV1)를 포함한다.
이와 같이 구성된 제어신호 생성부(20)는 출력 인에이블신호(outen)의 하이 인에이블 구간동안 클럭 신호(rclk)에 응답하여 제어신호(outen_d)를 생성한다.
상기 제어신호 생성부(20)의 다른 실시예는 도4b에 도시한 바와 같이 클럭 신호(rclk)를 일정 구간 지연시켜 출력하는 지연부(21')와, 상기 지연부(21')의 출력신호 및 상기 출력 인에이블 신호(outen)를 논리합 연산하는 연산부(22')를 포함한다.
연산부(22')는 지연부(21')의 출력신호를 반전시켜 출력하는 인버터(IV11)와, 출력 인에이블신호(outen)를 반전시켜 출력하는 인버터(IV12)와, 인버터(IV11)의 출력신호와 인버터(IV12)의 출력신호를 부정 논리합 연산하여 제어신호(outen_d)를 생성하는 노아게이트(NR11)를 포함한다.
이와 같이 구성된 제어신호 생성부(20)는 출력 인에이블신호(outen)의 하이 인에이블 구간동안 상기 클럭 신호(rclk)에 응답하여 제어신호(outen_d)를 생성한다.
이하, 본 발명의 데이터 출력 제어 장치의 동작을 도면을 참조하여 설명하면 다음과 같다.
도 5 은 본 발명에 의한 데이터 출력 제어 장치의 타이밍도이다.
도 3을 참조하면, 외부 칩셋에서 리드 명령을 주면, 디램 칩 내의 커맨드 디코더(60)에서 리드 커맨드(Read Command)를 활성화한다.
이어서, 모드 레지스터(70)는 기설정된 버스트 랭스(BL)와 카스 레이턴시(CL)에 따라 버스트 랭스 커맨드 신호(BL Command) 및 카스 레이턴시 커맨드 신호(CL Command)를 출력하고, 데이터 출력 제어부(10)는 리드 /라이트 커맨드(Read Command, Write Command), 버스트 랭스 커맨드 신호(BL Command) 및 카스 레이턴시 커맨드 신호(CL Command)를 입력받아, 내부 클럭(iCLK)에 응답하여 내부 데이터(iDATA)의 출력을 제어하기 위한 출력 인에이블신호(outen) 및 클럭 신호(rclk, fclk)를 생성한다.
도5에 도시된 바와 같이, 클럭 신호(rclk)는 내부 클럭 신호(iCLK)의 라이징 에지에 동기하여 생성되고, 클럭 신호(fclk)는 내부 클럭 신호(iCLK)의 폴링 에지에 동기하여 생성된다.
한편, 상기 제어신호 생성부(20)는 도 4a와 도 4b에 도시한 바와 같이, 출력 인에이블신호(outen)의 하이 인에이블 구간동안 지연부(21)를 통해 일정 구간 지연된 클럭 신호(rclk)에 응답하여 제어신호(outen_d)를 생성한다.
만일, 내부 클럭 신호(iCLK)의 하이 펄스 폭이 줄어들면, 내부 클럭 신호(iCLK)의 폴링 시점도 하이 펄스 폭이 줄어든 만큼 빨라지므로, 클럭 신호(fclk)의 생성 시점도 빨라진다. 반면, 하이 펄스 폭의 변동과 상관없이 내부 클럭 신호(iCLK)의 라이징 에지의 생성 시점은 바뀌기 않으므로, 클럭 신호(rclk)의 생성 시점도 바뀌지 않는다. 따라서, 클럭 신호(rclk)에 동기하여 생성되는 제어신호(outen_d)의 수는 버스트 랭스(BL)의 크기만큼 생성된다.
한편, 도 3을 참조하면, 래치부(30)는 메모리 코어부(40)로부터 입력되는 내부 데이터 신호(iDATA)를 상기 제어신호(outen_d)에 응답하여 래치하고, 드라이버(driver)는 래치부(30)에 래치된 데이터를 버퍼링하여 DQ패드(50)로 출력한다. 예를 들어, 버스트 랭스(BL)가 4인 경우 제어신호(outen_d)는 출력 인에이블신호(outen)의 인에이블 구간동안 클럭 신호(rclk)에 동기하여 4번 생성되므로, 래치부(30)는 각 제어신호(outen_d)에 응답하여 연속적으로 입력되는 4개의 데이터를 래치하게 된다.
삭제
이와 같이, 본 발명은 내부 클럭 신호(iCLK)의 하이 펄스 폭의 변동에 관계없이 내부 클럭 신호(iCLK)의 라이징 에지에 동기하여 클럭 신호(rclk)를 생성하고, 출력 인에이블신호(outen)의 하이 인에이블 구간동안 이 클럭 신호(rclk)에 동기하여 제어신호(outen_d)를 생성하므로, 내부 클럭 신호(iCLK)의 펄스 폭의 변동에 따라 발생하는 내부 신호 간의 지연에 대한 영향을 줄인다.
상술한 바와 같이, 본 발명은 외부 클럭 신호의 펄스 폭 변화에도 내부 신호 간의 지연에 대한 영향을 줄여 데이터 출력의 오동작을 방지하는 효과가 있다.

Claims (12)

  1. 출력 인에이블 신호의 인에이블 구간에서, 일정 구간 지연된 제1클럭 신호로부터 제어신호를 생성하는 제어신호 생성부와;
    입력되는 데이터 신호를 상기 제어신호에 응답하여 래치하는 래치부;
    를 포함하는 데이터 출력 제어 장치.
  2. 제 1 항에 있어서,
    상기 제1클럭 신호는 외부클럭신호의 라이징 에지에 동기하여 생성되는 펄스신호인 데이터 출력 제어 장치.
  3. 제 1 항에 있어서,
    상기 제어신호 생성부는 상기 출력 인에이블신호의 인에이블 구간동안 상기 제1클럭 신호에 응답하여 제어신호를 생성하는 데이터 출력 제어 장치.
  4. 제 1 항에 있어서,
    상기 제어신호 생성부는 상기 제1클럭 신호를 일정 구간 지연시켜 출력하는 지연부와;
    상기 지연부의 출력신호와 상기 데이터 출력 인에이블 신호를 논리곱 연산하여 상기 제어신호를 생성하는 연산부;
    를 포함하는 데이터 출력 제어 장치.
  5. 삭제
  6. 커맨드 신호 및 외부클럭신호에 응답하여 출력 인에이블신호와 제1클럭 신호 및 제2클럭 신호를 출력하는 데이터 출력 제어부와;
    상기 출력 인에이블신호의 인에이블 구간에서, 일정 구간 지연된 제1클럭 신호로부터 제어신호를 생성하는 제어신호 생성부와;
    입력되는 데이터 신호를 상기 제어신호에 응답하여 래치하는 래치부;
    를 포함하는 데이터 출력 제어 장치.
  7. 제 6 항에 있어서,
    상기 커맨드 신호는 리드/라이트 커맨드 신호와 버스트 랭스 커맨드 신호 및 카스 레이턴시 커맨드 신호를 포함하는 데이터 출력 제어 장치.
  8. 제 6 항에 있어서,
    상기 제1클럭 신호는 상기 외부클럭신호의 라이징 에지에 동기하여 생성되는 데이터 출력 제어 장치.
  9. 제 6 항에 있어서,
    상기 제2클럭 신호는 상기 외부클럭신호의 폴링 에지에 동기하여 생성되는 데이터 출력 제어 장치.
  10. 제 6 항에 있어서,
    상기 제어신호 생성부는 상기 출력 인에이블신호의 인에이블 구간동안 상기 제1클럭 신호에 응답하여 제어신호를 생성하는 데이터 출력 제어 장치.
  11. 제 6 항에 있어서,
    상기 제어신호 생성부는 제1클럭 신호를 일정 구간 지연시켜 출력하는 지연부와;
    상기 지연부의 출력신호와 상기 출력 인에이블신호를 논리곱 연산하여 상기 제어신호를 생성하는 연산부;
    를 포함하는 데이터 출력 제어 장치.
  12. 삭제
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