KR20190123182A - 반도체장치 - Google Patents

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Abstract

반도체시장치는 레이턴시신호에 응답하여 인에이블되는 래치입력신호 및 오더제어신호에 응답하여 인에이블되는 래치출력신호를 생성하는 래치제어회로, 파이프입력신호에 응답하여 입력데이터를 래치하고, 파이프출력신호에 응답하여 래치된 상기 입력데이터를 래치데이터로 출력하는 파이프래치회로 및 상기 래치입력신호에 응답하여 상기 래치데이터를 래치하고, 상기 래치출력신호에 응답하여 래치된 상기 래치데이터를 출력데이터로 출력하는 데이터출력회로를 포함하되, 상기 래치출력신호에 응답하여 상기 래치데이터에 대한 정렬동작을 수행하여 상기 출력데이터로 출력한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 파이프래치를 이용하여 데이터를 출력하는 반도체장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부 칩 셋(chip set)으로부터 입력되는 명령에 따라 데이터의 읽기 및 쓰기 동작을 수행한다. 반도체 메모리 장치가 이러한 읽기 및 쓰기 동작을 수행하기 위해서는 내부에 다양한 회로들이 구비되어야 하며, 그 중에는 보다 많은 데이터를 효율적으로 제어하기 위한 파이프 래치회로가 있다. 일반적으로, 파이프 래치회로는 입력되는 복수개의 신호 각각을 원하는 타이밍에 저장하고, 원하는 타이밍에 각각 출력하도록 구성된 회로로서 반도체장치 내부에 포함되며, 내부 회로들 사이 또는 반도체장치의 외부장치와 반도체장치의 내부회로 사이의 신호 송수신을 대용량화시킬 수 있다. 본 발명의 배경기술은 한국 공개특허 KR10-2015-0014611에 개시되어 있다.
본 발명은 파이프래치들을 직렬로 연결하고, 파이프래치들을 이용하여 데이터를 정렬하여 출력하는 반도체장치를 제공한다.
이를 위해 본 발명은 레이턴시신호에 응답하여 인에이블되는 래치입력신호 및 오더제어신호에 응답하여 인에이블되는 래치출력신호를 생성하는 래치제어회로, 파이프입력신호에 응답하여 입력데이터를 래치하고, 파이프출력신호에 응답하여 래치된 상기 입력데이터를 래치데이터로 출력하는 파이프래치회로 및 상기 래치입력신호에 응답하여 상기 래치데이터를 래치하고, 상기 래치출력신호에 응답하여 래치된 상기 래치데이터를 출력데이터로 출력하는 데이터출력회로를 포함하되, 상기 래치출력신호에 응답하여 상기 래치데이터에 대한 정렬동작을 수행하여 상기 출력데이터로 출력하는 반도체장치를 제공한다.
또한, 본 발명은 리드신호에 응답하여 순차적으로 인에이블되는 제1 내지 제4 파이프입력신호를 생성하고, 내부클럭에 동기되어 레이턴시신호에 응답하여 순차적으로 인에이블되는 제1 내지 제4 파이프출력신호를 생성하는 파이프제어회로, 상기 제1 내지 제4 파이프입력신호에 응답하여 제1 내지 제4 입력데이터를 래치하고, 상기 제1 내지 제4 파이프출력신호에 응답하여 래치된 상기 제1 내지 제4 입력데이터를 제1 내지 제4 래치데이터로 출력하는 파이프래치회로 및 래치입력신호에 응답하여 상기 제1 내지 제4 래치데이터를 래치하고, 제1 내지 제4 래치출력신호에 응답하여 래치된 상기 제1 내지 제4 래치데이터를 제1 내지 제4 출력데이터로 출력하는 데이터출력회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 파이프래치들을 직렬로 연결하고, 직렬로 연결되는 파이프래치들을 이용하여 데이터를 정렬하여 출력할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 파이프제어회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 파이프제어회로에 포함된 파이프입력신호생성회로의 구성을 도시한 회로도이다.
도 4는 도 2에 도시된 파이프제어회로에 포함된 파이프출력신호생성회로의 구성을 도시한 회로도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 래치제어회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 래치제어회로에 포함된 래치입력신호생성회로의 구성을 도시한 회로도이다.
도 7은 도 5에 도시된 래치제어회로에 포함된 래치출력신호생성회로의 구성을 도시한 회로도이다.
도 8은 도 1에 도시된 반도체장치에 포함된 데이터출력회로의 구성을 도시한 회로도이다.
도 9 및 도 11은 본 발명의 일실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 1 내지 도 11에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 레이턴시신호생성회로(10), 내부클럭생성회로(20), 파이프제어회로(30), 래치제어회로(40), 파이프래치회로(50) 및 데이터출력회로(60)를 포함할 수 있다.
레이턴시신호생성회로(10)는 리드동작 시 인에이블되는 레이턴시신호(LTC)를 생성할 수 있다. 레이턴시신호생성회로(10)는 리드신호(RD)에 응답하여 인에이블되는 레이턴시신호(LTC)를 생성할 수 있다. 레이턴시신호생성회로(10)는 리드신호(RD)에 응답하여 레이턴시 구간이후 소정구간 발생하는 펄스를 포함하는 레이턴시신호(LTC)를 생성할 수 있다.
내부클럭생성회로(20)는 외부클럭(CLK)에 응답하여 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(20)는 외부에서 입력되는 외부클럭(CLK)의 위상을 조절하여 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(20)는 반도체장치의 주파수에 맞춰 외부클럭(CLK)의 위상을 조절하여 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(20)는 일반적인 DLL(Delay Locked Loop)회로 또는 PLL(Phase Locked Loop)회로등으로 구현될 수 있다.
파이프제어회로(30)는 리드동작 시 순차적으로 인에이블되는 제1 내지 제4 파이프입력신호(PIN<1:4>)를 생성할 수 있다. 파이프제어회로(30)는 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제1 내지 제4 파이프입력신호(PIN<1:4>)를 생성할 수 있다. 파이프제어회로(30)는 리드동작 시 순차적으로 인에이블되는 제1 내지 제4 파이프출력신호(POUT<1:4>)를 생성할 수 있다. 파이프제어회로(30)는 내부클럭(ICLK)에 동기되어 레이턴시신호(LTC)에 응답하여 순차적으로 인에이블되는 제1 내지 제4 파이프출력신호(POUT<1:4>)를 생성할 수 있다.
래치제어회로(40)는 레이턴시신호(LTC)에 응답하여 인에이블되는 래치입력신호(LIN)를 생성할 수 있다. 래치제어회로(40)는 오더제어신호(ODER)에 응답하여 인에이블되는 제1 내지 제4 래치출력신호(LOUT<1:4>)를 생성할 수 있다. 래치제어회로(40)는 내부클럭(ICLK)에 동기되어 오더제어신호(ODER)의 로직레벨에 따라 인에이블되는 제1 내지 제4 래치출력신호(LOUT<1:4>)를 생성할 수 있다. 오더제어신호(ODER)는 데이터에 대한 제1 정렬동작 및 제2 정렬동작을 설정하기 위한 신호로 설정될수 있다. 제1 정렬동작은 제1 내지 제4 입력데이터(DIN<1:4>)의 순서 변경없이 제1 내지 제4 출력데이터(DOUT<1:4>)를 생성하기 위한 동작으로 설정될 수 있다. 제2 정렬동작은 제1 내지 제4 입력데이터(DIN<1:4>)의 순서를 변경하여 제1 내지 제4 출력데이터(DOUT<1:4>)를 생성하기 위한 동작으로 설정될 수 있다. 오더제어신호(ODER)는 제1 정렬동작에서 로직하이레벨에서 로직로우레벨로 레벨천이하는 신호로 설정될 수 있다. 오더제어신호(ODER)는 제2 정렬동작에서 로직로우레벨에서 로직하이레벨로 레벨천이하는 신호로 설정될 수 있다.
파이프래치회로(50)는 제1 내지 제4 파이프입력신호(PIN<1:4>)에 응답하여 제1 내지 제4 입력데이터(DIN<1:4>)를 래치할 수 있다. 파이프래치회로(50)는 제1 내지 제4 파이프입력신호(PIN<1:4>)가 인에이블되는 경우 제1 내지 제4 입력데이터(DIN<1:4>)를 래치할 수 있다. 파이프래치회로(50)는 제1 내지 제4 파이프출력신호(POUT<1:4>)에 응답하여 래치된 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 래치데이터(LD<1:4>)로 출력할 수 있다. 파이프래치회로(50)는 제1 내지 제4 파이프출력신호(POUT<1:4>)가 인에이블되는 경우 래치된 제1 내지 제4 입력데이터(DIN<1:4>)를 제1 내지 제4 래치데이터(LD<1:4>)로 출력할 수 있다. 파이프래치회로(50)는 파이프래치를 이용하여 구현될 수 있다.
데이터출력회로(60)는 래치입력신호(LIN)에 응답하여 제1 내지 제4 래치데이터(LD<1:4>)를 래치할 수 있다. 데이터출력회로(60)는 래치입력신호(LIN)가 인에이블되는 시점에 제1 내지 제4 래치데이터(LD<1:4>)를 래치할 수 있다. 데이터출력회로(60)는 제1 내지 제4 래치출력신호(LOUT<1:4>)에 응답하여 래치된 제1 내지 제4 래치데이터(LD<1:4>)를 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력할 수 있다. 데이터출력회로(60)는 제1 내지 제4 래치출력신호(LOUT<1:4>)가 인에이블되는 시점에 래치된 제1 내지 제4 래치데이터(LD<1:4>)를 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력할 수 있다. 데이터출력회로(60)는 제1 내지 제4 래치출력신호(LOUT<1:4>)의 로직레벨에 따라 제1 내지 제4 래치데이터(LD<1:4>)에 대한 정렬동작을 수행하여 제1 내지 제4 출력데이터(DOUT<1:4>)로 출력할 수 있다. 데이터출력회로(60)는 파이프래치를 이용하여 구현될 수 있다.
도 2를 참고하면, 파이프제어회로(30)는 파이프입력신호생성회로(31) 및 파이프출력신호생성회로(32)를 포함할 수 있다.
파이프입력신호생성회로(31)는 리드동작 시 순차적으로 인에이블되는 제1 내지 제4 파이프입력신호(PIN<1:4>)를 생성할 수 있다. 파이프입력신호생성회로(31)는 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제1 내지 제4 파이프입력신호(PIN<1:4>)를 생성할 수 있다.
파이프출력신호생성회로(32)는 제1 내지 제4 파이프출력신호(POUT<1:4>)를 제1 설정조합으로 초기화할 수 있다. 파이프출력신호생성회로(32)는 리드동작 시 순차적으로 인에이블되는 제1 내지 제4 파이프출력신호(POUT<1:4>)를 생성할 수 있다. 파이프출력신호생성회로(32)는 내부클럭(ICLK)에 동기되어 레이턴시신호(LTC)에 응답하여 순차적으로 인에이블되는 제1 내지 제4 파이프출력신호(POUT<1:4>)를 생성할 수 있다. 초기화되는 제1 내지 제4 파이프출력신호(POUT<1:4>)의 제1 설정조합은 제1 파이프출력신호(POUT<1>)가 로직하이레벨이고, 제2 내지 제4 파이프출력신호(POUT<2:4>)가 로직로우레벨로 설정되는 경우이다. 제1 내지 제4 파이프출력신호(POUT<1:4>)는 반도체장치가 동작을 시작하는 파워업구간이나 별도의 동작을 통해 초기화될 수 있다.
도 3을 참고하면, 파이프입력신호생성회로(31)는 펄스신호생성회로(311), 전달신호생성회로(312) 및 제1 논리회로(313)를 포함할 수 있다.
펄스신호생성회로(311)는 리드신호(RD)에 응답하여 인에이블되는 펄스신호(PUL)를 생성할 수 있다. 펄스신호생성회로(311)는 리드신호(RD)가 입력되는 경우 발생하는 펄스를 포함하는 펄스신호(PUL)를 생성할 수 있다. 펄스신호생성회로(311)는 리드신호(RD)가 입력되는 경우 주기적으로 발생하는 펄스를 포함하는 펄스신호(PUL)를 생성할 수 있다. 펄스신호생성회로(311)는 리드신호(RD)가 로직하이레벨로 입력되는 경우 로직하이레벨의 펄스를 포함하는 펄스신호(PUL)를 생성할 수 있다.
전달신호생성회로(312)는 제1 내지 제4 전달신호(TS<1:4>)를 제2 설정조합으로 초기화할 수 있다. 전달신호생성회로(312)는 펄스신호(PUL)에 응답하여 순차적으로 인에이블되는 제1 내지 제4 전달신호(TS<1:4>)를 생성할 수 있다. 초기화되는 제1 내지 제4 전달신호(TS<1:4>)의 제2 설정조합은 제1 내지 제3 전달신호(TS<1:3>)가 로직로우레벨이고 제4 전달신호(TS<4>)가 로직하이레벨로 설정되는 경우이다. 전달신호생성회로(312)는 다수의 플립플롭(Flip Flop)으로 구현되는 시프트 레지스터로 구현될 수 있다. 제1 내지 제4 전달신호(TS<1:4>)는 반도체장치가 동작을 시작하는 파워업구간이나 별도의 동작을 통해 초기화될 수 있다.
제1 논리회로(313)는 펄스신호(PUL)에 응답하여 초기화되는 제1 내지 제4 파이프입력신호(PIN<1:4>)를 생성할 수 있다. 제1 논리회로(313)는 펄스신호(PUL)에 응답하여 제1 내지 제4 전달신호(TS<1:4>)로부터 제1 내지 제4 파이프입력신호(PIN<1:4>)를 생성할 수 있다. 제1 논리회로(313)는 펄스신호(PUL)가 로직하이레벨로 입력되는 경우 제1 내지 제4 전달신호(TS<1:4>)를 반전 버퍼링하여 제1 내지 제4 파이프입력신호(PIN<1:4>)를 생성할 수 있다. 초기화되는 제1 내지 제4 파이프입력신호(PIN<1:4>)는 제1 내지 제4 파이프입력신호(PIN<1:4>)가 모두 로직하이레벨로 생성되는 경우이다.
도 4를 참고하면, 파이프출력신호생성회로(32)는 제어신호생성회로(321) 및 제1 신호전달회로(322)를 포함할 수 있다.
제어신호생성회로(321)는 내부클럭(ICLK)에 동기되어 레이턴시신호(LTC)로부터 제어신호(CON)를 생성할 수 있다. 제어신호생성회로(321)는 내부클럭(ICLK)에 동기되어 레이턴시신호(LTC)를 래치할 수 있다. 제어신호생성회로(321)는 내부클럭(ICLK)이 로직하이레벨인 구간에서 레이턴시신호(LTC)를 래치할 수 있다. 제어신호생성회로(321)는 내부클럭(ICLK)에 동기되어 래치된 레이턴시신호(LTC)를 제어신호(CON)로 출력할 수 있다. 제어신호생성회로(321)는 내부클럭(ICLK)이 로직로우레벨인 구간에서 래치된 레이턴시신호(LTC)를 제어신호(CON)로 출력할 수 있다.
제1 신호전달회로(322)는 제1 내지 제4 파이프출력신호(POUT<1:4>)를 제1 설정조합으로 초기화할 수 있다. 제1 신호전달회로(322)는 제어신호(CON)에 응답하여 순차적으로 인에이블되는 제1 내지 제4 파이프출력신호(POUT<1:4>)를 생성할 수 있다. 제1 신호전달회로(322)는 다수의 플립플롭(Flip Flop)으로 구현되는 시프트 레지스터로 구현될 수 있다.
도 5를 참고하면, 래치제어회로(40)는 래치입력신호생성회로(41) 및 래치출력신호생성회로(42)를 포함할 수 있다.
래치입력신호생성회로(41)는 내부클럭(ICLK)에 동기되어 레이턴시신호(LTC)로부터 래치입력신호(LIN)를 생성할 수 있다. 래치입력신호생성회로(41)는 내부클럭(ICLK)에 동기되어 레이턴시신호(LTC)를 래치할 수 있다. 래치입력신호생성회로(41)는 내부클럭(ICLK)이 로직하이레벨인 구간에서 레이턴시신호(LTC)를 래치할 수 있다. 래치입력신호생성회로(41)는 내부클럭(ICLK)이 로직로우레벨인 구간에서 래치된 레이턴시신호(LTC)를 래치입력신호(LIN)로 출력할 수 있다.
래치출력신호생성회로(42)는 내부클럭(ICLK)에 동기되어 오더제어신호(ODER)에 응답하여 순차적으로 인에이블되는 제1 내지 제4 래치출력신호(LOUT<1:4>)를 생성할 수 있다. 래치출력신호생성회로(42)는 내부클럭(ICLK)에 동기되어 오더제어신호(ODER)의 로직레벨에 따라 순차적으로 인에이블되는 제1 내지 제4 래치출력신호(LOUT<1:4>)를 생성할 수 있다. 래치출력신호생성회로(42)는 내부클럭(ICLK)에 동기되어 오더제어신호(ODER)가 로직하이레벨인 구간동안 순차적으로 인에이블되는 제1 및 제2 래치출력신호(LOUT<1:2>)를 생성할 수 있다. 래치출력신호생성회로(42)는 내부클럭(ICLK)에 동기되어 오더제어신호(ODER)가 로직로우레벨인 구간동안 순차적으로 인에이블되는 제3 및 제4 래치출력신호(LOUT<3:4>)를 생성할 수 있다.
도 6을 참고하면, 래치입력신호생성회로(41)는 래치신호생성회로(411) 및 제2 논리회로(412)를 포함할 수 있다.
래치신호생성회로(411)는 내부클럭(ICLK)에 동기되어 레이턴시신호(LTC)를 래치할 수 있다. 래치신호생성회로(411)는 내부클럭(ICLK)에 동기되어 래치된 레이턴시신호(LTC)를 래치신호(LS)로 출력할 수 있다. 래치신호생성회로(411)는 일반적인 플립플롭(Flip Flop)으로 구현될 수 있다.
제2 논리회로(412)는 내부클럭(ICLK)에 응답하여 래치신호(LS)로부터 래치입력신호(LIN)를 생성할 수 있다. 제2 논리회로(412)는 내부클럭(ICLK)이 로직로우레벨인 경우 래치신호(LS)를 반전 버퍼링하여 래치입력신호(LIN)를 생성할 수 있다.
도 7을 참고하면, 래치출력신호생성회로(42)는 전달제어신호생성회로(421), 제2 신호전달회로(422) 및 제3 신호전달회로(423)를 포함할 수 있다.
전달제어신호생성회로(421)는 내부클럭(ICLK) 및 레이턴시신호(LTC)에 응답하여 인에이블되는 전달제어신호(TCON)를 생성할 수 있다. 전달제어신호생성회로(421)는 내부클럭(ICLK)에 동기되어 레이턴시신호(LTC)로부터 전달제어신호(TCON)를 생성할 수 있다. 전달제어신호생성회로(421)는 레이턴시신호(LTC)가 로직로우레벨인 구간동안 내부클럭(ICLK)을 반전 버퍼링하여 전달제어신호(TCON)를 생성할 수 있다.
제2 신호전달회로(422)는 내부클럭(ICLK)에 동기되어 접지전압(VSS) 레벨로 초기화되는 제1 및 제2 래치출력신호(LOUT<1:2>)를 생성할 수 있다. 제2 신호전달회로(422)는 전달제어신호(TCON)에 응답하여 내부클럭(ICLK)에 동기되어 오더제어신호(ODER)의 로직레벨에 따라 순차적으로 인에이블되는 제1 및 제2 래치출력신호(LOUT<1:2>)를 생성할 수 있다. 제2 신호전달회로(422)는 전달제어신호(TCON)가 로직하이레벨로 인에이블되는 경우 오더제어신호(ODER)를 입력 받을 수 있다. 제2 신호전달회로(422)는 전달제어신호(TCON)가 로직하이레벨로 인에이블되고, 반전내부클럭(ICLKB)의 로직하이레벨 구간동안 오더제어신호(ODER)의 로직레벨이 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제1 래치출력신호(LOUT<1>)를 생성할 수 있다. 제2 신호전달회로(422)는 전달제어신호(TCON)가 로직하이레벨로 인에이블되고, 내부클럭(ICLK)의 로직하이레벨 구간동안 오더제어신호(ODER)의 로직레벨이 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제2 래치출력신호(LOUT<2>)를 생성할 수 있다. 제2 신호전달회로(422)는 전달제어신호(TCON)가 로직하이레벨로 인에이블되고, 오더제어신호(ODER)의 로직레벨이 로직로우레벨인 경우 로직로우레벨로 디스에이블되는 제1 및 제2 래치출력신호(LOUT<1:2>)를 생성할 수 있다. 반전내부클럭(ICLKB)은 내부클럭(ICLK)이 반전된 신호로 설정될 수 있다.
제3 신호전달회로(423)는 내부클럭(ICLK)에 동기되어 접지전압(VSS) 레벨로 초기화되는 제3 및 제4 래치출력신호(LOUT<3:4>)를 생성할 수 있다. 제3 신호전달회로(423)는 전달제어신호(TCON)에 응답하여 내부클럭(ICLK)에 동기되어 오더제어신호(ODER)의 로직레벨에 따라 순차적으로 인에이블되는 제3 및 제4 래치출력신호(LOUT<3:4>)를 생성할 수 있다. 제3 신호전달회로(423)는 전달제어신호(TCON)가 로직하이레벨로 인에이블되는 경우 오더제어신호(ODER)를 입력 받을 수 있다. 제3 신호전달회로(423)는 전달제어신호(TCON)가 로직하이레벨로 인에이블되고, 반전내부클럭(ICLKB)의 로직하이레벨 구간동안 오더제어신호(ODER)의 로직레벨이 로직로우레벨인 경우 로직하이레벨로 인에이블되는 제3 래치출력신호(LOUT<3>)를 생성할 수 있다. 제3 신호전달회로(423)는 전달제어신호(TCON)가 로직하이레벨로 인에이블되고, 내부클럭(ICLK)의 로직하이레벨 구간동안 오더제어신호(ODER)의 로직레벨이 로직로우레벨인 경우 로직하이레벨로 인에이블되는 제4 래치출력신호(LOUT<4>)를 생성할 수 있다. 제3 신호전달회로(423)는 전달제어신호(TCON)가 로직하이레벨로 인에이블되고, 오더제어신호(ODER)의 로직레벨이 로직하이레벨인 경우 로직로우레벨로 디스에이블되는 제3 및 제4 래치출력신호(LOUT<3:4>)를 생성할 수 있다.
도 8을 참고하면 데이터출력회로(60)는 제1 데이터출력회로(61), 제2 데이터출력회로(62), 제3 데이터출력회로(63) 및 제4 데이터출력회로(64)를 포함할 수 있다.
제1 데이터출력회로(61)는 래치입력신호(LIN)에 응답하여 제1 래치데이터(LD<1>)를 래치할 수 있다. 제1 데이터출력회로(61)는 제1 래치출력신호(LOUT<1>)에 응답하여 래치된 제1 래치데이터(LD<1>)를 제1 출력데이터(DOUT<1>)로 출력할 수 있다.
좀더 구체적으로 제1 데이터출력회로(61)는 제1 래치회로(611) 및 제2 래치회로(612)를 포함할 수 있다. 제1 래치회로(611)는 래치입력신호(LIN)가 로직하이레벨인 경우 제1 래치데이터(LD<1>)를 입력 받을 수 있다. 제1 래치회로(611)는 래치입력신호(LIN)가 로직하이레벨인 경우 제1 래치데이터(LD<1>)를 반전 버퍼링하여 제1 내부래치데이터(ILD<1>)를 생성할 수 있다. 제1 래치회로(611)는 래치입력신호(LIN)가 로직로우레벨인 경우 제1 내부래치데이터(ILD<1>)를 래치할 수 있다. 제2 래치회로(612)는 제1 래치출력신호(LOUT<1>)가 로직하이레벨인 경우 제1 내부래치데이터(ILD<1>)를 반전 버퍼링하여 제1 출력데이터(DOUT<1>)로 출력할 수 있다. 제2 래치회로(612)는 제1 출력데이터(DOUT<1>)를 래치할 수 있다.
제2 데이터출력회로(62)는 래치입력신호(LIN)에 응답하여 제2 래치데이터(LD<2>)를 래치할 수 있다. 제2 데이터출력회로(62)는 제2 래치출력신호(LOUT<2>)에 응답하여 래치된 제2 래치데이터(LD<2>)를 제2 출력데이터(DOUT<2>)로 출력할 수 있다.
좀더 구체적으로 제2 데이터출력회로(62)는 제3 래치회로(621) 및 제4 래치회로(622)를 포함할 수 있다. 제3 래치회로(621)는 래치입력신호(LIN)가 로직하이레벨인 경우 제2 래치데이터(LD<2>)를 입력 받을 수 있다. 제3 래치회로(621)는 래치입력신호(LIN)가 로직하이레벨인 경우 제2 래치데이터(LD<2>)를 반전 버퍼링하여 제2 내부래치데이터(ILD<2>)를 생성할 수 있다. 제3 래치회로(621)는 래치입력신호(LIN)가 로직로우레벨인 경우 제2 내부래치데이터(ILD<2>)를 래치할 수 있다. 제4 래치회로(622)는 제2 래치출력신호(LOUT<2>)가 로직하이레벨인 경우 제2 내부래치데이터(ILD<2>)를 반전 버퍼링하여 제2 출력데이터(DOUT<2>)로 출력할 수 있다. 제4 래치회로(622)는 제2 출력데이터(DOUT<2>)를 래치할 수 있다.
제3 데이터출력회로(63)는 래치입력신호(LIN)에 응답하여 제3 래치데이터(LD<3>)를 래치할 수 있다. 제3 데이터출력회로(63)는 제3 래치출력신호(LOUT<3>)에 응답하여 래치된 제3 래치데이터(LD<3>)를 제3 출력데이터(DOUT<3>)로 출력할 수 있다.
좀더 구체적으로 제3 데이터출력회로(63)는 제5 래치회로(631) 및 제6 래치회로(632)를 포함할 수 있다. 제5 래치회로(631)는 래치입력신호(LIN)가 로직하이레벨인 경우 제3 래치데이터(LD<3>)를 입력 받을 수 있다. 제5 래치회로(631)는 래치입력신호(LIN)가 로직하이레벨인 경우 제3 래치데이터(LD<3>)를 반전 버퍼링하여 제3 내부래치데이터(ILD<3>)를 생성할 수 있다. 제5 래치회로(631)는 래치입력신호(LIN)가 로직로우레벨인 경우 제3 내부래치데이터(ILD<3>)를 래치할 수 있다. 제6 래치회로(632)는 제3 래치출력신호(LOUT<3>)가 로직하이레벨인 경우 제3 내부래치데이터(ILD<3>)를 반전 버퍼링하여 제3 출력데이터(DOUT<3>)로 출력할 수 있다. 제6 래치회로(632)는 제3 출력데이터(DOUT<3>)를 래치할 수 있다.
제4 데이터출력회로(64)는 래치입력신호(LIN)에 응답하여 제4 래치데이터(LD<4>)를 래치할 수 있다. 제4 데이터출력회로(64)는 제4 래치출력신호(LOUT<4>)에 응답하여 래치된 제4 래치데이터(LD<4>)를 제4 출력데이터(DOUT<4>)로 출력할 수 있다.
좀더 구체적으로 제4 데이터출력회로(64)는 제7 래치회로(641) 및 제8 래치회로(642)를 포함할 수 있다. 제7 래치회로(641)는 래치입력신호(LIN)가 로직하이레벨인 경우 제4 래치데이터(LD<4>)를 입력 받을 수 있다. 제7 래치회로(641)는 래치입력신호(LIN)가 로직하이레벨인 경우 제4 래치데이터(LD<4>)를 반전 버퍼링하여 제4 내부래치데이터(ILD<4>)를 생성할 수 있다. 제7 래치회로(641)는 래치입력신호(LIN)가 로직로우레벨인 경우 제4 내부래치데이터(ILD<4>)를 래치할 수 있다. 제8 래치회로(642)는 제4 래치출력신호(LOUT<4>)가 로직하이레벨인 경우 제4 내부래치데이터(ILD<4>)를 반전 버퍼링하여 제4 출력데이터(DOUT<4>)로 출력할 수 있다. 제8 래치회로(642)는 제4 출력데이터(DOUT<4>)를 래치할 수 있다.
도 9를 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되, 리드동작 시 제1 내지 제4 입력데이터(DIN<1:4>)를 래치하여 제1 내지 제4 래치데이터(LD<1:4>)를 생성하는 동작을 설명하면 다음과 같다.
T1 시점에 파이프입력신호생성회로(31)의 펄스신호생성회로(311)는 리드신호(RD)에 응답하여 로직하이레벨의 펄스를 포함하는 펄스신호(PUL)를 생성한다.
파이프입력신호생성회로(31)의 전달신호생성회로(312)는 제2 설정조합으로 초기화되는 제1 내지 제4 전달신호(TS<1:4>)를 생성한다. 여기서, 제1 내지 제3 전달신호(TS<1:3>)는 로직로우레벨로 생성되고, 제4 전달신호(TS<4>)는 로직하이레벨로 생성된다.
파이프입력신호생성회로(31)의 제1 논리회로(313)는 로직하이레벨의 펄스신호(PUL)에 응답하여 제4 전달신호(TS<4>)를 반전 버퍼링하여 로직로우레벨로 인에이블되는 제1 파이프입력신호(PIN<1>)를 생성한다.
파이프출력신호생성회로(32)의 제1 신호전달회로(322)는 제1 설정조합으로 초기화되는 제1 내지 제4 파이프출력신호(POUT<1:4>)를 생성한다. 여기서, 제1 파이프출력신호(POUT<1>)는 로직하이레벨로 생성되고, 제2 내지 제4 파이프출력신호(POUT<2:4>)는 로직로우레벨로 생성된다.
파이프래치회로(50)는 로직로우레벨의 제1 파이프입력신호(PIN<1>)에 응답하여 제1 입력데이터(DIN<1>)를 래치한다. 파이프래치회로(50)는 로직하이레벨의 제1 파이프출력신호(POUT<1>)에 응답하여 래치된 제1 입력데이터(DIN<1>)를 제1 래치데이터(LD<1>)로 출력한다.
T2 시점에 파이프입력신호생성회로(31)의 펄스신호생성회로(311)는 리드신호(RD)에 응답하여 로직하이레벨의 펄스를 포함하는 펄스신호(PUL)를 생성한다.
파이프입력신호생성회로(31)의 전달신호생성회로(312)는 로직하이레벨의 펄스신호(PUL)에 응답하여 로직하이레벨로 인에이블되는 제1 전달신호(TS<1>)를 생성한다.
파이프입력신호생성회로(31)의 제1 논리회로(313)는 로직하이레벨의 펄스신호(PUL)에 응답하여 제1 전달신호(TS<1>)를 반전 버퍼링하여 로직로우레벨로 인에이블되는 제2 파이프입력신호(PIN<2>)를 생성한다.
파이프래치회로(50)는 로직로우레벨의 제2 파이프입력신호(PIN<2>)에 응답하여 제2 입력데이터(DIN<2>)를 래치한다.
T3 시점에 파이프입력신호생성회로(31)의 펄스신호생성회로(311)는 리드신호(RD)에 응답하여 로직하이레벨의 펄스를 포함하는 펄스신호(PUL)를 생성한다.
파이프입력신호생성회로(31)의 전달신호생성회로(312)는 로직하이레벨의 펄스신호(PUL)에 응답하여 로직하이레벨로 인에이블되는 제2 전달신호(TS<2>)를 생성한다.
파이프입력신호생성회로(31)의 제1 논리회로(313)는 로직하이레벨의 펄스신호(PUL)에 응답하여 제2 전달신호(TS<2>)를 반전 버퍼링하여 로직로우레벨로 인에이블되는 제3 파이프입력신호(PIN<3>)를 생성한다.
파이프래치회로(50)는 로직로우레벨의 제3 파이프입력신호(PIN<3>)에 응답하여 제3 입력데이터(DIN<3>)를 래치한다.
T4 시점에 파이프입력신호생성회로(31)의 펄스신호생성회로(311)는 리드신호(RD)에 응답하여 로직하이레벨의 펄스를 포함하는 펄스신호(PUL)를 생성한다.
파이프입력신호생성회로(31)의 전달신호생성회로(312)는 로직하이레벨의 펄스신호(PUL)에 응답하여 로직하이레벨로 인에이블되는 제3 전달신호(TS<3>)를 생성한다.
파이프입력신호생성회로(31)의 제1 논리회로(313)는 로직하이레벨의 펄스신호(PUL)에 응답하여 제3 전달신호(TS<3>)를 반전 버퍼링하여 로직로우레벨로 인에이블되는 제4 파이프입력신호(PIN<4>)를 생성한다.
파이프래치회로(50)는 로직로우레벨의 제4 파이프입력신호(PIN<4>)에 응답하여 제4 입력데이터(DIN<4>)를 래치한다.
T5 시점에 레턴시신호생성회로(10)는 T1 시점에 입력된 리드신호(RD)에 응답하여 레이턴시구간 이후 로직로우레벨의 펄스를 포함하는 레이턴시신호(LTC)를 생성한다. 여기서, 레이턴시구간은 리드신호(RD)의 입력시점부터 데이터 출력을 위한 구간으로 설정되고, T1 시점부터 T5 시점까지의 구간이 레이턴시 구간으로 설정된다.
파이프출력신호생성회로(32)의 제어신호생성회로(321)는 로직하이레벨의 내부클럭(ICLK)에 동기되어 로직로우레벨의 레이턴시신호(LTC)를 래치한다.
T6 시점에 파이프출력신호생성회로(32)의 제어신호생성회로(321)는 로직로우레벨의 내부클럭(ICLK)에 동기되어 로직로우레벨의 레이턴시신호(LTC)를 반전 버퍼링하여 로직하이레벨의 제어신호(CON)를 생성한다.
파이프출력신호생성회로(32)의 제1 신호전달회로(322)는 로직하이레벨의 제어신호(CON)에 응답하여 로직하이레벨로 인에이블되는 제2 파이프출력신호(POUT<2>)를 생성한다.
파이프래치회로(50)는 제2 파이프입력신호(PIN<2>)에 응답하여 래치된 제2 입력데이터(DIN<2>)를 제2 래치데이터(LD<2>)로 출력한다.
T7 시점에 파이프출력신호생성회로(32)의 제어신호생성회로(321)는 로직로우레벨의 내부클럭(ICLK)에 동기되어 로직로우레벨의 레이턴시신호(LTC)를 반전 버퍼링하여 로직하이레벨의 제어신호(CON)를 생성한다.
파이프출력신호생성회로(32)의 제1 신호전달회로(322)는 로직하이레벨의 제어신호(CON)에 응답하여 로직하이레벨로 인에이블되는 제3 파이프출력신호(POUT<3>)를 생성한다.
파이프래치회로(50)는 제3 파이프입력신호(PIN<3>)에 응답하여 래치된 제3 입력데이터(DIN<3>)를 제3 래치데이터(LD<3>)로 출력한다.
T8 시점에 파이프출력신호생성회로(32)의 제어신호생성회로(321)는 로직로우레벨의 내부클럭(ICLK)에 동기되어 로직로우레벨의 레이턴시신호(LTC)를 반전 버퍼링하여 로직하이레벨의 제어신호(CON)를 생성한다.
파이프출력신호생성회로(32)의 제1 신호전달회로(322)는 로직하이레벨의 제어신호(CON)에 응답하여 로직하이레벨로 인에이블되는 제4 파이프출력신호(POUT<4>)를 생성한다.
파이프래치회로(50)는 제4 파이프입력신호(PIN<4>)에 응답하여 래치된 제4 입력데이터(DIN<4>)를 제4 래치데이터(LD<4>)로 출력한다.
도 10을 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되, 제1 정렬동작에서 리드동작 시 제1 내지 제4 래치데이터(LD<1:4>)를 래치하여 제1 내지 제4 출력데이터(DOUT<1:4>)를 생성하는 동작을 설명하면 다음과 같다.
설명에 앞서 도 10에 도시된 리드동작은 도 9에 도시된 리드동작이 수행된 이후의 리드동작으로 설정된다.
T11 시점에 래치입력신호생성회로(41)의 래치신호생성회로(411)는 로직하이레벨의 내부클럭(ICLK)에 응답하여 레이턴시신호(LTC)를 래치하여 로직로우레벨의 래치신호(LS)를 생성한다.
T12 시점에 래치입력신호생성회로(41)의 제2 논리회로(412)는 로직로우레벨의 내부클럭(ICLK)에 응답하여 래치신호(LS)를 반전 버퍼링하여 로직하이레벨의 래치입력신호(LIN)를 생성한다.
제1 데이터출력회로(61)의 제1 래치회로(611)는 로직하이레벨의 래치입력신호(LIN)에 응답하여 제1 래치데이터(LD<1>)를 반전 버퍼링하여 제1 내부래치데이터(ILD<1>)를 생성한다.
제2 데이터출력회로(62)의 제3 래치회로(621)는 로직하이레벨의 래치입력신호(LIN)에 응답하여 제2 래치데이터(LD<2>)를 반전 버퍼링하여 제2 내부래치데이터(ILD<2>)를 생성한다.
제3 데이터출력회로(63)의 제5 래치회로(631)는 로직하이레벨의 래치입력신호(LIN)에 응답하여 제3 래치데이터(LD<3>)를 반전 버퍼링하여 제3 내부래치데이터(ILD<3>)를 생성한다.
제4 데이터출력회로(64)의 제7 래치회로(641)는 로직하이레벨의 래치입력신호(LIN)에 응답하여 제4 래치데이터(LD<4>)를 반전 버퍼링하여 제4 내부래치데이터(ILD<4>)를 생성한다.
래치출력신호생성회로(42)의 전달제어신호생성회로(421)는 로직로우레벨의 레이턴시신호(LTC)에 응답하여 내부클럭(ICLK)을 반전 버퍼링하여 로직하이레벨의 전달제어신호(TCON)를 생성한다.
래치출력신호생성회로(42)의 제2 신호전달회로(422)는 로직하이레벨의 전달제어신호(TCON)에 응답하여 로직하이레벨의 오더제어신호(ODER)를 입력 받는다.
T13 시점에 래치출력신호생성회로(42)의 제2 신호전달회로(422)는 로직하이레벨의 전달제어신호(TCON)에 응답하여 내부클럭(ICLK)이 로직로우레벨이고 T12 시점에 입력된 오더제어신호(ODER)가 로직하이레벨이므로 로직하이레벨로 인에이블되는 제1 래치출력신호(LOUT<1>)를 생성한다.
제1 데이터출력회로(61)의 제2 래치회로(612)는 로직하이레벨의 제1 래치출력신호(LOUT<1>)에 응답하여 제1 내부래치데이터(ILD<1>)를 반전 버퍼링하여 제1 출력데이터(DOUT<1>)를 생성한다.
래치출력신호생성회로(42)의 전달제어신호생성회로(421)는 로직로우레벨의 레이턴시신호(LTC)에 응답하여 내부클럭(ICLK)을 반전 버퍼링하여 로직하이레벨의 전달제어신호(TCON)를 생성한다.
래치출력신호생성회로(42)의 제2 신호전달회로(422)는 로직하이레벨의 전달제어신호(TCON)에 응답하여 로직로우레벨의 오더제어신호(ODER)를 입력 받는다.
T14 시점에 래치출력신호생성회로(42)의 내부클럭(ICLK)이 로직하이레벨인 구간에서 로직하이레벨로 인에이블되는 제2 래치출력신호(LOUT<2>)를 생성한다.
제2 데이터출력회로(62)의 제4 래치회로(622)는 로직하이레벨의 제2 래치출력신호(LOUT<2>)에 응답하여 제2 내부래치데이터(ILD<2>)를 반전 버퍼링하여 제2 출력데이터(DOUT<2>)를 생성한다.
T15 시점에 래치출력신호생성회로(42)의 제3 신호전달회로(432)는 로직하이레벨의 전달제어신호(TCON)에 응답하여 내부클럭(ICLK)이 로직로우레벨이고 T13 시점에 입력된 오더제어신호(ODER)가 로직로우레벨이므로 로직하이레벨로 인에이블되는 제3 래치출력신호(LOUT<3>)를 생성한다.
제3 데이터출력회로(63)의 제6 래치회로(632)는 로직하이레벨의 제3 래치출력신호(LOUT<3>)에 응답하여 제3 내부래치데이터(ILD<3>)를 반전 버퍼링하여 제3 출력데이터(DOUT<3>)를 생성한다.
T16 시점에 래치출력신호생성회로(42)의 내부클럭(ICLK)이 로직하이레벨인 구간에서 로직하이레벨로 인에이블되는 제4 래치출력신호(LOUT<4>)를 생성한다.
제4 데이터출력회로(64)의 제8 래치회로(642)는 로직하이레벨의 제4 래치출력신호(LOUT<4>)에 응답하여 제4 내부래치데이터(ILD<4>)를 반전 버퍼링하여 제4 출력데이터(DOUT<4>)를 생성한다.
도 11을 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되, 제2 정렬동작에서 리드동작 시 제1 내지 제4 래치데이터(LD<1:4>)를 래치하여 제1 내지 제4 출력데이터(DOUT<1:4>)를 생성하는 동작을 설명하면 다음과 같다.
설명에 앞서 도 11에 도시된 리드동작은 도 9에 도시된 리드동작이 수행된 이후의 리드동작으로 설정된다.
T21 시점에 래치입력신호생성회로(41)의 래치신호생성회로(411)는 로직하이레벨의 내부클럭(ICLK)에 응답하여 레이턴시신호(LTC)를 래치하여 로직로우레벨의 래치신호(LS)를 생성한다.
T22 시점에 래치입력신호생성회로(41)의 제2 논리회로(412)는 로직로우레벨의 내부클럭(ICLK)에 응답하여 래치신호(LS)를 반전 버퍼링하여 로직하이레벨의 래치입력신호(LIN)를 생성한다.
제1 데이터출력회로(61)의 제1 래치회로(611)는 로직하이레벨의 래치입력신호(LIN)에 응답하여 제1 래치데이터(LD<1>)를 반전 버퍼링하여 제1 내부래치데이터(ILD<1>)를 생성한다.
제2 데이터출력회로(62)의 제3 래치회로(621)는 로직하이레벨의 래치입력신호(LIN)에 응답하여 제2 래치데이터(LD<2>)를 반전 버퍼링하여 제2 내부래치데이터(ILD<2>)를 생성한다.
제3 데이터출력회로(63)의 제5 래치회로(631)는 로직하이레벨의 래치입력신호(LIN)에 응답하여 제3 래치데이터(LD<3>)를 반전 버퍼링하여 제3 내부래치데이터(ILD<3>)를 생성한다.
제4 데이터출력회로(64)의 제7 래치회로(641)는 로직하이레벨의 래치입력신호(LIN)에 응답하여 제4 래치데이터(LD<4>)를 반전 버퍼링하여 제4 내부래치데이터(ILD<4>)를 생성한다.
래치출력신호생성회로(42)의 전달제어신호생성회로(421)는 로직로우레벨의 레이턴시신호(LTC)에 응답하여 내부클럭(ICLK)을 반전 버퍼링하여 로직하이레벨의 전달제어신호(TCON)를 생성한다.
래치출력신호생성회로(42)의 제3 신호전달회로(432)는 로직하이레벨의 전달제어신호(TCON)에 응답하여 로직로우레벨의 오더제어신호(ODER)를 입력 받는다.
T23 시점에 래치출력신호생성회로(42)의 제3 신호전달회로(432)는 로직하이레벨의 전달제어신호(TCON)에 응답하여 내부클럭(ICLK)이 로직로우레벨이고 T22 시점에 입력된 오더제어신호(ODER)가 로직로우레벨이므로 로직하이레벨로 인에이블되는 제3 래치출력신호(LOUT<3>)를 생성한다.
제3 데이터출력회로(63)의 제6 래치회로(632)는 로직하이레벨의 제3 래치출력신호(LOUT<3>)에 응답하여 제3 내부래치데이터(ILD<3>)를 반전 버퍼링하여 제3 출력데이터(DOUT<3>)를 생성한다.
래치출력신호생성회로(42)의 전달제어신호생성회로(421)는 로직로우레벨의 레이턴시신호(LTC)에 응답하여 내부클럭(ICLK)을 반전 버퍼링하여 로직하이레벨의 전달제어신호(TCON)를 생성한다.
래치출력신호생성회로(42)의 제2 신호전달회로(422)는 로직하이레벨의 전달제어신호(TCON)에 응답하여 로직하이레벨의 오더제어신호(ODER)를 입력 받는다.
T24 시점에 래치출력신호생성회로(42)의 내부클럭(ICLK)이 로직하이레벨인 구간에서 로직하이레벨로 인에이블되는 제4 래치출력신호(LOUT<4>)를 생성한다.
제4 데이터출력회로(64)의 제8 래치회로(642)는 로직하이레벨의 제4 래치출력신호(LOUT<4>)에 응답하여 제4 내부래치데이터(ILD<4>)를 반전 버퍼링하여 제4 출력데이터(DOUT<4>)를 생성한다.
T25 시점에 래치출력신호생성회로(42)의 전달제어신호생성회로(421)는 로직로우레벨의 레이턴시신호(LTC)에 응답하여 내부클럭(ICLK)을 반전 버퍼링하여 로직하이레벨의 전달제어신호(TCON)를 생성한다.
래치출력신호생성회로(42)의 제2 신호전달회로(422)는 로직하이레벨의 전달제어신호(TCON)에 응답하여 내부클럭(ICLK)이 로직로우레벨이고 T23 시점에 입력된 오더제어신호(ODER)가 로직하이레벨이므로 로직하이레벨로 인에이블되는 제1 래치출력신호(LOUT<1>)를 생성한다.
제1 데이터출력회로(61)의 제2 래치회로(612)는 로직하이레벨의 제1 래치출력신호(LOUT<1>)에 응답하여 제1 내부래치데이터(ILD<1>)를 반전 버퍼링하여 제1 출력데이터(DOUT<1>)를 생성한다.
T26 시점에 래치출력신호생성회로(42)의 내부클럭(ICLK)이 로직하이레벨인 구간에서 로직하이레벨로 인에이블되는 제2 래치출력신호(LOUT<2>)를 생성한다.
제2 데이터출력회로(62)의 제4 래치회로(622)는 로직하이레벨의 제2 래치출력신호(LOUT<2>)에 응답하여 제2 내부래치데이터(ILD<2>)를 반전 버퍼링하여 제2 출력데이터(DOUT<2>)를 생성한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 파이프래치로 구현되는 파이프래치회로와 데이터출력회로를 직렬로 연결하고, 직렬로 연결되는 파이프래치회로와 데이터출력회로를 이용하여 데이터를 정렬하여 출력할 수 있다.
앞서, 도 1 내지 도 11에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 12를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 12에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
10. 레이턴시신호생성회로 20. 내부클럭생성회로
30. 파이프제어회로 31. 파이프입력신호생성회로
32. 파이프출력신호생성회로 40. 래치제어회로
41. 래치입력신호생성회로 42. 래치출력신호생성회로
50. 파이프래치회로 60. 데이터출력회로
61. 제1 데이터출력회로 62. 제2 데이터출력회로
63. 제3 데이터출력회로 64. 제4 데이터출력회로
311. 펄스신호생성회로 312. 전달신호생성회로
313. 제1 논리회로 321. 제어신호생성회로
322. 제1 신호전달회로 411. 래치신호생성회로
412. 제2 논리회로 421. 전달제어신호생성회로
422. 제2 신호전달회로 423. 제3 신호전달회로
611. 제1 래치회로 612. 제2 래치회로
621. 제3 래치회로 622. 제4 래치회로
631. 제5 래치회로 632. 제6 래치회로
641. 제7 래치회로 642. 제8 래치회로

Claims (25)

  1. 레이턴시신호에 응답하여 인에이블되는 래치입력신호 및 오더제어신호에 응답하여 인에이블되는 래치출력신호를 생성하는 래치제어회로;
    파이프입력신호에 응답하여 입력데이터를 래치하고, 파이프출력신호에 응답하여 래치된 상기 입력데이터를 래치데이터로 출력하는 파이프래치회로; 및
    상기 래치입력신호에 응답하여 상기 래치데이터를 래치하고, 상기 래치출력신호에 응답하여 래치된 상기 래치데이터를 출력데이터로 출력하는 데이터출력회로를 포함하되, 상기 래치출력신호에 응답하여 상기 래치데이터에 대한 정렬동작을 수행하여 상기 출력데이터로 출력하는 반도체장치.
  2. 제 1 항에 있어서, 상기 레이턴시신호는 리드동작 시 소정구간 인에이블되는 신호이고, 상기 오더제어신호는 데이터 정렬순서를 결정하기 위한 로직레벨을 갖는 신호인 반도체장치.
  3. 제 1 항에 있어서,
    상기 래치출력신호는 제1 내지 제4 래치출력신호를 포함하고,
    상기 래치제어회로는
    내부클럭에 동기되어 상기 레이턴시신호에 응답하여 인에이블되는 상기 래치입력신호를 생성하는 래치입력신호생성회로; 및
    상기 내부클럭에 동기되어 상기 오더제어신호에 응답하여 순차적으로 인에이블되는 상기 제1 내지 제4 래치출력신호를 생성하는 래치출력신호생성회로를 포함하는 반도체장치.
  4. 제 3 항에 있어서, 상기 래치입력신호생성회로는
    상기 내부클럭에 동기되어 상기 레이턴시신호를 래치하고, 래치된 상기 레이턴시신호를 래치신호로 출력하는 래치신호생성회로; 및
    상기 내부클럭에 응답하여 상기 래치신호로부터 상기 래치입력신호를 생성하는 논리회로를 포함하는 반도체장치.
  5. 제 3 항에 있어서, 상기 래치출력신호생성회로는
    상기 내부클럭 및 상기 레이턴시신호에 응답하여 인에이블되는 전달제어신호를 생성하는 전달제어신호생성회로;
    상기 내부클럭에 동기되어 접지전압 레벨로 초기화되고, 상기 전달제어신호가 인에이블되는 경우 상기 내부클럭에 동기되어 상기 오더제어신호의 로직레벨에 따라 순차적으로 인에이블되는 상기 제1 래치출력신호 및 상기 제2 래치출력신호를 생성하는 제1 신호전달회로; 및
    상기 내부클럭에 동기되어 상기 접지전압 레벨로 초기화되고, 상기 전달제어신호가 인에이블되는 경우 상기 내부클럭에 동기되어 상기 오더제어신호의 로직레벨에 따라 순차적으로 인에이블되는 상기 제3 래치출력신호 및 상기 제4 래치출력신호를 생성하는 제2 신호전달회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 제1 신호전달회로는 상기 오더제어신호가 제1 로직레벨인 경우 인에이블되는 상기 제1 래치출력신호 및 상기 제2 래치출력신호를 생성하고,
    상기 제2 신호전달회로는 상기 오더제어신호가 제2 로직레벨인 경우 인에이블되는 상기 제3 래치출력신호 및 상기 제4 래치출력신호를 생성하는 반도체장치.
  7. 제 1 항에 있어서, 상기 래치데이터는 제1 내지 제4 래치데이터를 포함하고, 상기 출력데이터는 제1 내지 제4 출력데이터를 포함하며,
    상기 데이터출력회로는
    상기 래치입력신호에 응답하여 상기 제1 래치데이터를 래치하고, 제1 래치출력신호에 응답하여 래치된 상기 제1 래치데이터를 상기 제1 출력데이터로 출력하는 제1 데이터출력회로;
    상기 래치입력신호에 응답하여 상기 제2 래치데이터를 래치하고, 제2 래치출력신호에 응답하여 래치된 상기 제2 래치데이터를 상기 제2 출력데이터로 출력하는 제2 데이터출력회로;
    상기 래치입력신호에 응답하여 상기 제3 래치데이터를 래치하고, 제3 래치출력신호에 응답하여 래치된 상기 제3 래치데이터를 상기 제3 출력데이터로 출력하는 제3 데이터출력회로; 및
    상기 래치입력신호에 응답하여 상기 제4 래치데이터를 래치하고, 제4 래치출력신호에 응답하여 래치된 상기 제4 래치데이터를 상기 제4 출력데이터로 출력하는 제4 데이터출력회로를 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 제1 데이터출력회로는
    상기 래치입력신호에 응답하여 상기 제1 래치데이터를 래치하고, 래치된 상기 제1 래치데이터를 제1 내부래치데이터로 출력하는 제1 래치회로; 및
    상기 제1 래치출력신호에 응답하여 상기 제1 내부래치데이터를 래치하고, 래치된 상기 제1 내부래치데이터를 상기 제1 출력데이터로 출력하는 제2 래치회로를 포함하는 반도체장치.
  9. 제 7 항에 있어서, 상기 제2 데이터출력회로는
    상기 래치입력신호에 응답하여 상기 제2 래치데이터를 래치하고, 래치된 상기 제2 래치데이터를 제2 내부래치데이터로 출력하는 제3 래치회로; 및
    상기 제2 래치출력신호에 응답하여 상기 제2 내부래치데이터를 래치하고, 래치된 상기 제2 내부래치데이터를 상기 제2 출력데이터로 출력하는 제4 래치회로를 포함하는 반도체장치.
  10. 제 7 항에 있어서, 상기 제3 데이터출력회로는
    상기 래치입력신호에 응답하여 상기 제3 래치데이터를 래치하고, 래치된 상기 제3 래치데이터를 제3 내부래치데이터로 출력하는 제5 래치회로; 및
    상기 제3 래치출력신호에 응답하여 상기 제3 내부래치데이터를 래치하고, 래치된 상기 제3 내부래치데이터를 상기 제3 출력데이터로 출력하는 제6 래치회로를 포함하는 반도체장치.
  11. 제 7 항에 있어서, 상기 제4 데이터출력회로는
    상기 래치입력신호에 응답하여 상기 제4 래치데이터를 래치하고, 래치된 상기 제4 래치데이터를 제4 내부래치데이터로 출력하는 제7 래치회로; 및
    상기 제4 래치출력신호에 응답하여 상기 제4 내부래치데이터를 래치하고, 래치된 상기 제4 내부래치데이터를 상기 제4 출력데이터로 출력하는 제8 래치회로를 포함하는 반도체장치.
  12. 리드신호에 응답하여 순차적으로 인에이블되는 제1 내지 제4 파이프입력신호를 생성하고, 내부클럭에 동기되어 레이턴시신호에 응답하여 순차적으로 인에이블되는 제1 내지 제4 파이프출력신호를 생성하는 파이프제어회로;
    상기 제1 내지 제4 파이프입력신호에 응답하여 제1 내지 제4 입력데이터를 래치하고, 상기 제1 내지 제4 파이프출력신호에 응답하여 래치된 상기 제1 내지 제4 입력데이터를 제1 내지 제4 래치데이터로 출력하는 파이프래치회로; 및
    래치입력신호에 응답하여 상기 제1 내지 제4 래치데이터를 래치하고, 제1 내지 제4 래치출력신호에 응답하여 래치된 상기 제1 내지 제4 래치데이터를 제1 내지 제4 출력데이터로 출력하는 데이터출력회로를 포함하는 반도체장치.
  13. 제 12 항에 있어서, 상기 레이턴시신호는 리드동작 시 소정구간 인에이블되는 신호인 반도체장치.
  14. 제 12 항에 있어서, 상기 데이터출력회로는 상기 제1 내지 제4 래치출력신호에 응답하여 상기 제1 내지 제4 래치데이터에 대한 정렬동작을 수행하여 상기 제1 내지 제4 출력데이터로 출력하는 반도체장치.
  15. 제 12 항에 있어서, 상기 파이프제어회로는
    상기 리드신호에 응답하여 순차적으로 인에이블되는 상기 제1 내지 제4 파이프입력신호를 생성하는 파이프입력신호생성회로; 및
    상기 내부클럭에 동기되어 상기 레이턴시신호에 응답하여 순차적으로 인에이블되는 상기 제1 내지 제4 파이프출력신호를 생성하는 파이프출력신호생성회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 파이프입력신호생성회로는
    상기 리드신호에 응답하여 발생하는 펄스를 포함하는 펄스신호를 생성하는 펄스신호생성회로;
    상기 펄스신호에 응답하여 순차적으로 인에이블되는 제1 내지 제4 전달신호를 생성하는 전달신호생성회로; 및
    상기 펄스신호에 응답하여 상기 제1 내지 제4 전달신호를 반전 버퍼링하여 상기 제1 내지 제4 파이프입력신호로 출력하는 논리회로를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 제1 내지 제4 전달신호는 제1 설정조합을 갖도록 초기화되고, 상기 제1 설정조합은 상기 제1 내지 제3 전달신호가 제1 로직레벨이고, 상기 제4 전달신호가 제2 로직레벨인 경우인 반도체장치.
  18. 제 15 항에 있어서, 상기 파이프출력신호생성회로는
    상기 내부클럭에 동기되어 상기 레이턴시신호를 래치하고, 래치된 상기 레이턴시신호를 제어신호로 출력하는 제어신호생성회로; 및
    상기 제어신호에 응답하여 순차적으로 인에이블되는 상기 제1 내지 제4 파이프출력신호를 생성하는 신호전달회로를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 제1 내지 제4 파이프출력신호는 제2 설정조합을 갖도록 초기화되고, 상기 제2 설정조합은 상기 제1 파이프출력신호가 제2 로직레벨이고, 상기 제2 내지 제4 파이프출력신호가 제1 로직레벨인 경우인 반도체장치.
  20. 제 12 항에 있어서, 상기 데이터출력회로는
    상기 래치입력신호에 응답하여 상기 제1 래치데이터를 래치하고, 상기 제1 래치출력신호에 응답하여 래치된 상기 제1 래치데이터를 상기 제1 출력데이터로 출력하는 제1 데이터출력회로;
    상기 래치입력신호에 응답하여 상기 제2 래치데이터를 래치하고, 상기 제2 래치출력신호에 응답하여 래치된 상기 제2 래치데이터를 상기 제2 출력데이터로 출력하는 제2 데이터출력회로;
    상기 래치입력신호에 응답하여 상기 제3 래치데이터를 래치하고, 상기 제3 래치출력신호에 응답하여 래치된 상기 제3 래치데이터를 상기 제3 출력데이터로 출력하는 제3 데이터출력회로; 및
    상기 래치입력신호에 응답하여 상기 제4 래치데이터를 래치하고, 상기 제4 래치출력신호에 응답하여 래치된 상기 제4 래치데이터를 상기 제4 출력데이터로 출력하는 제4 데이터출력회로를 포함하는 반도체장치.
  21. 제 12 항에 있어서,
    상기 레이턴시신호에 응답하여 인에이블되는 상기 래치입력신호 및 오더제어신호에 응답하여 인에이블되는 상기 제1 내지 제4 래치출력신호를 생성하는 래치제어회로를 더 포함하는 반도체장치.
  22. 제 21 항에 있어서, 상기 래치제어회로는
    내부클럭에 동기되어 상기 레이턴시신호에 응답하여 인에이블되는 상기 래치입력신호를 생성하는 래치입력신호생성회로; 및
    상기 내부클럭에 동기되어 상기 오더제어신호에 응답하여 순차적으로 인에이블되는 상기 제1 내지 제4 래치출력신호를 생성하는 래치출력신호생성회로를 포함하는 반도체장치.
  23. 제 22 항에 있어서, 상기 래치입력신호생성회로는
    상기 내부클럭에 동기되어 상기 레이턴시신호를 래치하고, 래치된 상기 레이턴시신호를 래치신호로 출력하는 래치신호생성회로; 및
    상기 내부클럭에 응답하여 상기 래치신호로부터 상기 래치입력신호를 생성하는 논리회로를 포함하는 반도체장치.
  24. 제 22 항에 있어서, 상기 래치출력신호생성회로는
    상기 내부클럭 및 상기 레이턴시신호에 응답하여 인에이블되는 전달제어신호를 생성하는 전달제어신호생성회로;
    상기 내부클럭에 동기되어 접지전압 레벨로 초기화되고, 상기 전달제어신호가 인에이블되는 경우 상기 내부클럭에 동기되어 상기 오더제어신호의 로직레벨에 따라 순차적으로 인에이블되는 상기 제1 래치출력신호 및 상기 제2 래치출력신호를 생성하는 제1 신호전달회로; 및
    상기 내부클럭에 동기되어 상기 접지전압 레벨로 초기화되고, 상기 전달제어신호가 인에이블되는 경우 상기 내부클럭에 동기되어 상기 오더제어신호의 로직레벨에 따라 순차적으로 인에이블되는 상기 제3 래치출력신호 및 상기 제4 래치출력신호를 생성하는 제2 신호전달회로를 포함하는 반도체장치.
  25. 제 24 항에 있어서,
    상기 제1 신호전달회로는 상기 오더제어신호가 제1 로직레벨인 경우 인에이블되는 상기 제1 래치출력신호 및 상기 제2 래치출력신호를 생성하고,
    상기 제2 신호전달회로는 상기 오더제어신호가 제2 로직레벨인 경우 인에이블되는 상기 제3 래치출력신호 및 상기 제4 래치출력신호를 생성하는 반도체장치.
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