CN110390965A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN110390965A
CN110390965A CN201811445560.2A CN201811445560A CN110390965A CN 110390965 A CN110390965 A CN 110390965A CN 201811445560 A CN201811445560 A CN 201811445560A CN 110390965 A CN110390965 A CN 110390965A
Authority
CN
China
Prior art keywords
latch
signal
data
output
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811445560.2A
Other languages
English (en)
Other versions
CN110390965B (zh
Inventor
金洪谦
罗大虎
尹炳国
韩愍植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN110390965A publication Critical patent/CN110390965A/zh
Application granted granted Critical
Publication of CN110390965B publication Critical patent/CN110390965B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供一种半导体器件。所述半导体器件包括：锁存控制电路，其被配置为生成响应于潜伏信号而被使能的锁存输入信号，并被配置为生成响应于顺序控制信号而被使能的锁存输出信号。所述半导体器件还包括：管道锁存电路，其被配置为响应于管道输入信号来锁存输入数据，并被配置为响应于管道输出信号来输出锁存的输入数据以作为锁存数据。所述半导体器件另外包括：数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述锁存数据，并被配置为响应于所述锁存输出信号来输出锁存的锁存数据以作为输出数据，其中通过响应于所述锁存输出信号对所述锁存数据执行对准操作来输出所述输出数据。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年4月23日向韩国知识产权局提交的申请号为10-2018-0047008的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的实施例涉及一种通过使用管道锁存器来输出数据的半导体器件。
背景技术
通常，包括DDR SDRAM(双倍数据速率同步DRAM)的半导体存储器件响应于从外部芯片组输入的命令来执行数据读取操作和写入操作。为了使半导体存储器件执行这种读取操作和写入操作，应在其中提供各种电路。在它们之中，存在用于有效控制大量数据的管道锁存电路。通常，作为被配置为在期望的定时处储存和输出多个输入信号中的每一个输入信号的电路的管道锁存电路被包括在半导体器件中。管道锁存电路可以增加内部电路之间的或半导体器件的外部器件与半导体器件的内部电路之间的信号传输和接收能力。本公开的背景技术公开在韩国未审查专利公开号10-2015-0014611中。
发明内容
在一个实施例中，一种半导体器件可以包括：锁存控制电路，其被配置为生成响应于潜伏信号而被使能的锁存输入信号，并被配置为生成响应于顺序控制信号而被使能的锁存输出信号。所述半导体器件还可以包括：管道锁存电路，其被配置为响应于管道输入信号来锁存输入数据，并被配置为响应于管道输出信号来输出锁存的输入数据以作为锁存数据。所述半导体器件可以额外地包括：数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述锁存数据，并被配置为响应于所述锁存输出信号来输出锁存的锁存数据以作为输出数据，其中通过响应于所述锁存输出信号对所述锁存数据执行对准操作来输出所述输出数据。
在一个实施例中，一种半导体器件可以包括：管道控制电路，其被配置为生成响应于读取信号而被顺序使能的第一管道输入信号至第四管道输入信号，并被配置为生成响应于潜伏信号而与内部时钟同步地被顺序使能的第一管道输出信号至第四管道输出信号。所述半导体器件还可以包括：管道锁存电路，其被配置为响应于所述第一管道输入信号至所述第四管道输入信号来锁存第一输入数据至第四输入数据，并被配置为响应于所述第一管道输出信号至所述第四管道输出信号来输出锁存的第一输入数据至第四输入数据以作为第一锁存数据至第四锁存数据。所述半导体器件可以额外地包括：数据输出电路，其被配置为响应于锁存输入信号来锁存所述第一锁存数据至所述第四锁存数据，并被配置为响应于第一锁存输出信号至第四锁存输出信号来输出锁存的第一锁存数据至第四锁存数据以作为第一输出数据至第四输出数据。
附图说明
图1示出了图示根据一个实施例的半导体器件的配置的框图。
图2示出了图示图1所示的半导体器件中包括的管道控制电路的配置的框图。
图3示出了图示图2所示的管道控制电路中包括的管道输入信号生成电路的配置的电路图。
图4示出了图示图2所示的管道控制电路中包括的管道输出信号生成电路的配置的电路图。
图5示出了图示图1所示的半导体器件中包括的锁存控制电路的配置的框图。
图6示出了图示图5所示的锁存控制电路中包括的锁存输入信号生成电路的配置的电路图。
图7示出了图示图5所示的锁存控制电路中包括的锁存输出信号生成电路的配置的电路图。
图8示出了图示图1所示的半导体器件中包括的数据输出电路的配置的电路图。
图9至图11示出了帮助解释根据实施例的半导体器件的操作的时序图。
图12示出了图示图1至图11所示的半导体器件应用于的电子系统的配置的图。
具体实施方式
下面通过所提出的实施例参考附图描述半导体器件。各种实施例针对一种半导体器件，其串联耦接管道锁存器并通过使用管道锁存器来对准和输出数据。根据一些实施例，管道锁存器可以串联耦接，并且可以通过使用串联耦接的管道锁存器来对准和输出数据。
如图1所示，根据一个实施例的半导体器件100可以包括潜伏信号生成电路10、内部时钟生成电路20、管道控制电路30、锁存控制电路40、管道锁存电路50和数据输出电路60。
潜伏信号生成电路10可以生成在读取操作中被使能的潜伏信号LTC。潜伏信号生成电路10可以生成响应于读取信号RD而被使能的潜伏信号LTC。潜伏信号生成电路10可以生成潜伏信号LTC，该潜伏信号LTC包括响应于读取信号RD而在潜伏时段之后的预定时间段内生成的脉冲。如本文使用的关于参数(例如预定时间段)的词语“预定”意指参数的值是在参数被用在过程或算法中之前确定的。对于一些实施例，参数的值在过程或算法开始之前确定。在其他实施例中，参数的值在过程或算法期间但在参数用于过程或算法中之前确定。
内部时钟生成电路20可以响应于外部时钟CLK来生成内部时钟ICLK。内部时钟生成电路20可以通过调节从半导体器件100外部输入的外部时钟CLK的相位来生成内部时钟ICLK。内部时钟生成电路20可以通过与半导体器件100的频率相一致地调节外部时钟CLK的相位来生成内部时钟ICLK。内部时钟生成电路20可以通过通用DLL(延迟锁定环)电路或PLL(锁相环)电路来实现。
管道控制电路30可以生成在读取操作中被顺序使能的第一管道输入信号至第四管道输入信号PIN<1:4>。管道控制电路30可以生成响应于读取信号RD而被顺序使能的第一管道输入信号至第四管道输入信号PIN<1:4>。管道控制电路30可以生成在读取操作中被顺序使能的第一管道输出信号至第四管道输出信号POUT<1:4>。管道控制电路30可以生成响应于潜伏信号LTC而与内部时钟ICLK同步地被顺序使能的第一管道输出信号至第四管道输出信号POUT<1:4>。
锁存控制电路40可以生成响应于潜伏信号LTC而被使能的锁存输入信号LIN。锁存控制电路40可以生成响应于顺序控制信号ODER而被使能的第一锁存输出信号至第四锁存输出信号LOUT<1:4>。锁存控制电路40可以生成根据顺序控制信号ODER的逻辑电平而与内部时钟ICLK同步地被使能的第一锁存输出信号至第四锁存输出信号LOUT<1:4>。顺序控制信号ODER可以被设置为用于设置对数据的第一对准操作和第二对准操作的信号。第一对准操作可以被设置为用于在不改变第一输入数据至第四输入数据DIN<1:4>的顺序的情况下生成第一输出数据至第四输出数据DOUT<1:4>的操作。第二对准操作可以被设置为用于通过改变第一输入数据至第四输入数据DIN<1:4>的顺序来生成第一输出数据至第四输出数据DOUT<1:4>的操作。顺序控制信号ODER可以被设置为在第一对准操作中从逻辑高电平电平转变到逻辑低电平的信号。顺序控制信号ODER可以被设置为在第二对准操作中从逻辑低电平电平转变到逻辑高电平的信号。
管道锁存电路50可以响应于第一管道输入信号至第四管道输入信号PIN<1:4>来锁存第一输入数据至第四输入数据DIN<1:4>。在第一管道输入信号至第四管道输入信号PIN<1:4>被使能的情况下，管道锁存电路50可以锁存第一输入数据至第四输入数据DIN<1:4>。管道锁存电路50可以响应于第一管道输出信号至第四管道输出信号POUT<1:4>来输出锁存的第一输入数据至第四输入数据DIN<1:4>以作为第一锁存数据至第四锁存数据LD<1:4>。在第一管道输出信号至第四管道输出信号POUT<1:4>被使能的情况下，管道锁存电路50可以输出锁存的第一输入数据至第四输入数据DIN<1:4>以作为第一锁存数据至第四锁存数据LD<1:4>。管道锁存电路50可以通过使用管道锁存器来实现。
数据输出电路60可以响应于锁存输入信号LIN来锁存第一锁存数据至第四锁存数据LD<1:4>。数据输出电路60可以在锁存输入信号LIN被使能时的时间锁存第一锁存数据至第四锁存数据LD<1:4>。数据输出电路60可以响应于第一锁存输出信号至第四锁存输出信号LOUT<1:4>来输出锁存的第一锁存数据至第四锁存数据LD<1:4>以作为第一输出数据至第四输出数据DOUT<1:4>。数据输出电路60可以在第一锁存输出信号至第四锁存输出信号LOUT<1:4>被使能时的时间输出锁存的第一锁存数据至第四锁存数据LD<1:4>以作为第一输出数据至第四输出数据DOUT<1:4>。数据输出电路60可以通过根据第一锁存输出信号至第四锁存输出信号LOUT<1:4>的逻辑电平对第一锁存数据至第四锁存数据LD<1:4>执行对准操作来输出第一输出数据至第四输出数据DOUT<1:4>。数据输出电路60可以通过使用管道锁存器来实现。
参考图2，管道控制电路30可以包括管道输入信号生成电路31和管道输出信号生成电路32。
管道输入信号生成电路31可以生成在读取操作中被顺序使能的第一管道输入信号至第四管道输入信号PIN<1:4>。管道输入信号生成电路31可以生成响应于读取信号RD而被顺序使能的第一管道输入信号至第四管道输入信号PIN<1:4>。
管道输出信号生成电路32可以使第一管道输出信号至第四管道输出信号POUT<1:4>初始化为第一设置组合。管道输出信号生成电路32可以生成在读取操作中被顺序使能的第一管道输出信号至第四管道输出信号POUT<1:4>。管道输出信号生成电路32可以生成响应于潜伏信号LTC而与内部时钟ICLK同步地被顺序使能的第一管道输出信号至第四管道输出信号POUT<1:4>。被初始化的第一管道输出信号至第四管道输出信号POUT<1:4>的第一设置组合对应于第一管道输出信号POUT<1>被设置为逻辑高电平并且第二管道输出信号至第四管道输出信号POUT<2:4>被设置为逻辑低电平的情况。第一管道输出信号至第四管道输出信号POUT<1:4>可以在半导体器件100开始操作的上电时段期间或通过单独的操作而被初始化。
参考图3，管道输入信号生成电路31可以包括脉冲信号生成电路311、传送信号生成电路312和第一逻辑电路313。
脉冲信号生成电路311可以生成响应于读取信号RD而被使能的脉冲信号PUL。脉冲信号生成电路311可以生成包括在输入读取信号RD的情况下生成的脉冲的脉冲信号PUL。脉冲信号生成电路311可以生成包括在输入读取信号RD的情况下周期性地生成的脉冲的脉冲信号PUL。脉冲信号生成电路311可以生成包括在读取信号RD以逻辑高电平输入的情况下的逻辑高电平的脉冲的脉冲信号PUL。
传送信号生成电路312可以使第一传送信号至第四传送信号TS<1:4>初始化为第二设置组合。传送信号生成电路312可以生成响应于脉冲信号PUL而被顺序使能的第一传送信号至第四传送信号TS<1:4>。被初始化的第一传送信号至第四传送信号TS<1:4>的第二设置组合对应于第一传送信号至第三传送信号TS<1:3>被设置为逻辑低电平并且第四传送信号TS<4>被设置为逻辑高电平的情况。传送信号生成电路312可以由移位寄存器实现，所述移位寄存器由多个触发器实现。第一传送信号至第四传送信号TS<1:4>可以在半导体器件100开始操作的上电时段期间或者通过单独的操作而被初始化。
第一逻辑电路313可以生成响应于脉冲信号PUL而被初始化的第一管道输入信号至第四管道输入信号PIN<1:4>。第一逻辑电路313可以响应于脉冲信号PUL来从第一传送信号至第四传送信号TS<1:4>生成第一管道输入信号至第四管道输入信号PIN<1:4>。在脉冲信号PUL以逻辑高电平输入的情况下，第一逻辑电路313可以通过反相并缓冲第一传送信号至第四传送信号TS<1:4>来生成第一管道输入信号至第四管道输入信号PIN<1:4>。被初始化的第一管道输入信号至第四管道输入信号PIN<1:4>对应于所有第一管道输入信号至第四管道输入信号PIN<1:4>以逻辑高电平生成的情况。
参考图4，管道输出信号生成电路32可以包括控制信号生成电路321和第一信号传送电路322。
控制信号生成电路321可以与内部时钟ICLK同步地从潜伏信号LTC生成控制信号CON。控制信号生成电路321可以与内部时钟ICLK同步地锁存潜伏信号LTC。控制信号生成电路321可以在内部时钟ICLK具有逻辑高电平的时段期间锁存潜伏信号LTC。控制信号生成电路321可以与内部时钟ICLK同步地输出锁存的潜伏信号LTC以作为控制信号CON。控制信号生成电路321可以在内部时钟ICLK具有逻辑低电平的时段期间输出锁存的潜伏信号LTC以作为控制信号CON。
第一信号传送电路322可以使第一管道输出信号至第四管道输出信号POUT<1:4>初始化为第一设置组合。第一信号传送电路322可以生成响应于控制信号CON而被顺序使能的第一管道输出信号至第四管道输出信号POUT<1:4>。第一信号传送电路322可以由移位寄存器实现，所述移位寄存器由多个触发器实现。
参考图5，锁存控制电路40可以包括锁存输入信号生成电路41和锁存输出信号生成电路42。
锁存输入信号生成电路41可以与内部时钟ICLK同步地从潜伏信号LTC生成锁存输入信号LIN。锁存输入信号生成电路41可以与内部时钟ICLK同步地锁存潜伏信号LTC。锁存输入信号生成电路41可以在内部时钟ICLK具有逻辑高电平的时段期间锁存潜伏信号LTC。锁存输入信号生成电路41可以在内部时钟ICLK具有逻辑低电平的时段期间输出锁存的潜伏信号LTC以作为锁存输入信号LIN。
锁存输出信号生成电路42可以生成响应于顺序控制信号ODER而与内部时钟ICLK同步地被顺序使能的第一锁存输出信号至第四锁存输出信号LOUT<1:4>。锁存输出信号生成电路42可以生成根据顺序控制信号ODER的逻辑电平而与内部时钟ICLK同步地被顺序使能的第一锁存输出信号至第四锁存输出信号LOUT<1:4>。锁存输出信号生成电路42可以在顺序控制信号ODER具有逻辑高电平的时段期间生成与内部时钟ICLK同步地被顺序使能的第一锁存输出信号和第二锁存输出信号LOUT<1:2>。锁存输出信号生成电路42可以在顺序控制信号ODER具有逻辑低电平的时段期间生成与内部时钟ICLK同步地被顺序使能的第三锁存输出信号和第四锁存输出信号LOUT<3:4>。
参考图6，锁存输入信号生成电路41可以包括锁存信号生成电路411和第二逻辑电路412。
锁存信号生成电路411可以与内部时钟ICLK同步地锁存潜伏信号LTC。锁存信号生成电路411可以与内部时钟ICLK同步地输出锁存的潜伏信号LTC以作为锁存信号LS。锁存信号生成电路411可以由通用触发器实现。
第二逻辑电路412可以响应于内部时钟ICLK来从锁存信号LS生成锁存输入信号LIN。在内部时钟ICLK具有逻辑低电平的情况下，第二逻辑电路412可以通过反相并缓冲锁存信号LS来生成锁存输入信号LIN。
参考图7，锁存输出信号生成电路42可以包括传送控制信号生成电路421、第二信号传送电路422和第三信号传送电路423。
传送控制信号生成电路421可以生成响应于内部时钟ICLK和潜伏信号LTC而被使能的传送控制信号TCON。传送控制信号生成电路421可以与内部时钟ICLK同步地从潜伏信号LTC生成传送控制信号TCON。传送控制信号生成电路421可以在潜伏信号LTC具有逻辑低电平的时段期间通过反相并缓冲内部时钟ICLK来生成传送控制信号TCON。传送控制信号TCON的反相信号由“TCONB”表示。
第二信号传送电路422可以生成与内部时钟ICLK同步地被初始化为接地电压VSS的电压电平的第一锁存输出信号和第二锁存输出信号LOUT<1:2>。第二信号传送电路422可以生成第一锁存输出信号和第二锁存输出信号LOUT<1:2>，该第一锁存输出信号和第二锁存输出信号LOUT<1:2>响应于传送控制信号TCON、根据顺序控制信号ODER的逻辑电平而与内部时钟ICLK同步地被顺序使能。在传送控制信号TCON被使能为逻辑高电平的情况下，第二信号传送电路422可以接收顺序控制信号ODER。第二信号传送电路422可以生成第一锁存输出信号LOUT<1>，在反相内部时钟ICLKB的逻辑高电平时段期间传送控制信号TCON被使能为逻辑高电平并且顺序控制信号ODER具有逻辑高电平的情况下，该第一锁存输出信号LOUT<1>被使能为逻辑高电平。第二信号传送电路422可以生成第二锁存输出信号LOUT<2>，在内部时钟ICLK的逻辑高电平时段期间传送控制信号TCON被使能为逻辑高电平并且顺序控制信号ODER具有逻辑高电平的情况下，该第二锁存输出信号LOUT<2>被使能为逻辑高电平。第二信号传送电路422可以生成第一锁存输出信号和第二锁存输出信号LOUT<1:2>，在传送控制信号TCON被使能为逻辑高电平和顺序控制信号ODER具有逻辑低电平的情况下，该第一锁存输出信号和第二锁存输出信号LOUT<1:2>被禁止为逻辑低电平。反相内部时钟ICLKB可以被设置为内部时钟ICLK的反相信号。
第三信号传送电路423可以生成与内部时钟ICLK同步地被初始化为接地电压VSS的电平的第三锁存输出信号和第四锁存输出信号LOUT<3:4>。第三信号传送电路423可以生成第三锁存输出信号和第四锁存输出信号LOUT<3:4>，该第三锁存输出信号和第四锁存输出信号LOUT<3:4>响应于传送控制信号TCON、根据顺序控制信号ODER的逻辑电平而与内部时钟ICLK同步地被顺序使能。在传送控制信号TCON被使能为逻辑高电平的情况下，第三信号传送电路423可以接收顺序控制信号ODER。第三信号传送电路423可以生成第三锁存输出信号LOUT<3>，在反相内部时钟ICLKB的逻辑高电平时段期间传送控制信号TCON被使能为逻辑高电平并且顺序控制信号ODER具有逻辑低电平的情况下，该第三锁存输出信号LOUT<3>被使能为逻辑高电平。第三信号传送电路423可以生成第四锁存输出信号LOUT<4>，在内部时钟ICLK的逻辑高电平时段期间传送控制信号TCON被使能为逻辑高电平并且顺序控制信号ODER具有逻辑低电平的情况下，该第四锁存输出信号LOUT<4>被使能为逻辑高电平。第三信号传送电路423可以生成第三锁存输出信号和第四锁存输出信号LOUT<3:4>，在传送控制信号TCON被使能为逻辑高电平并且顺序控制信号ODER具有逻辑高电平的情况下，该第三锁存输出信号和第四锁存输出信号LOUT<3:4>被禁止为逻辑低电平。
参考图8，数据输出电路60可以包括第一数据输出电路61、第二数据输出电路62、第三数据输出电路63和第四数据输出电路64。
第一数据输出电路61可以响应于锁存输入信号LIN来锁存第一锁存数据LD<1>。第一数据输出电路61可以响应于第一锁存输出信号LOUT<1>来输出锁存的第一锁存数据LD<1>以作为第一输出数据DOUT<1>。
详细地，第一数据输出电路61可以包括第一锁存电路611和第二锁存电路612。在锁存输入信号LIN具有逻辑高电平的情况下，第一锁存电路611可以接收第一锁存数据LD<1>。在锁存输入信号LIN具有逻辑高电平的情况下，第一锁存电路611可以通过反相并缓冲第一锁存数据LD<1>来生成第一内部锁存数据ILD<1>。在锁存输入信号LIN具有逻辑低电平的情况下，第一锁存电路611可以锁存第一内部锁存数据ILD<1>。在第一锁存输出信号LOUT<1>具有逻辑高电平的情况下，第二锁存电路612可以通过反相并缓冲第一内部锁存数据ILD<1>来输出第一输出数据DOUT<1>。第二锁存电路612可以锁存第一输出数据DOUT<1>。锁存输入信号LIN的反相信号由“LINB”表示。锁存输出信号LOUT<1:4>的反相信号由“LOUTB<1:4>”表示。
第二数据输出电路62可以响应于锁存输入信号LIN来锁存第二锁存数据LD<2>。第二数据输出电路62可以响应于第二锁存输出信号LOUT<2>来输出锁存的第二锁存数据LD<2>以作为第二输出数据DOUT<2>。
详细地，第二数据输出电路62可以包括第三锁存电路621和第四锁存电路622。在锁存输入信号LIN具有逻辑高电平的情况下，第三锁存电路621可以接收第二锁存数据LD<2>。在锁存输入信号LIN具有逻辑高电平的情况下，第三锁存电路621可以通过反相并缓冲第二锁存数据LD<2>来生成第二内部锁存数据ILD<2>。在锁存输入信号LIN具有逻辑低电平的情况下，第三锁存电路621可以锁存第二内部锁存数据ILD<2>。在第二锁存输出信号LOUT<2>具有逻辑高电平的情况下，第四锁存电路622可以通过反相并缓冲第二内部锁存数据ILD<2>来输出第二输出数据DOUT<2>。第四锁存电路622可以锁存第二输出数据DOUT<2>。
第三数据输出电路63可以响应于锁存输入信号LIN来锁存第三锁存数据LD<3>。第三数据输出电路63可以响应于第三锁存输出信号LOUT<3>来输出锁存的第三锁存数据LD<3>以作为第三输出数据DOUT<3>。
详细地，第三数据输出电路63可以包括第五锁存电路631和第六锁存电路632。在锁存输入信号LIN具有逻辑高电平的情况下，第五锁存电路631可以接收第三锁存数据LD<3>。在锁存输入信号LIN具有逻辑高电平的情况下，第五锁存电路631可以通过反相并缓冲第三锁存数据LD<3>来生成第三内部锁存数据ILD<3>。在锁存输入信号LIN具有逻辑低电平的情况下，第五锁存电路631可以锁存第三内部锁存数据ILD<3>。在第三锁存输出信号LOUT<3>具有逻辑高电平的情况下，第六锁存电路632可以通过反相并缓冲第三内部锁存数据ILD<3>来输出第三输出数据DOUT<3>。第六锁存电路632可以锁存第三输出数据DOUT<3>。
第四数据输出电路64可以响应于锁存输入信号LIN来锁存第四锁存数据LD<4>。第四数据输出电路64可以响应于第四锁存输出信号LOUT<4>来输出锁存的第四锁存数据LD<4>以作为第四输出数据DOUT<4>。
详细地，第四数据输出电路64可以包括第七锁存电路641和第八锁存电路642。在锁存输入信号LIN具有逻辑高电平的情况下，第七锁存电路641可以接收第四锁存数据LD<4>。在锁存输入信号LIN具有逻辑高电平的情况下，第七锁存电路641可以通过反相并缓冲第四锁存数据LD<4>来生成第四内部锁存数据ILD<4>。在锁存输入信号LIN具有逻辑低电平的情况下，第七锁存电路641可以锁存第四内部锁存数据ILD<4>。在第四锁存输出信号LOUT<4>具有逻辑高电平的情况下，第八锁存电路642可以通过反相并缓冲第四内部锁存数据ILD<4>来输出第四输出数据DOUT<4>。第八锁存电路642可以锁存第四输出数据DOUT<4>。
以下参照图9描述根据一个实施例的半导体器件100的操作。详细地，下面描述在读取操作中通过锁存第一管道输入信号至第四管道输入信号PIN<1:4>来生成第一锁存数据至第四锁存数据LD<1:4>的操作。
在时间T1，管道输入信号生成电路31的脉冲信号生成电路311响应于读取信号RD生成包括具有逻辑高电平的脉冲的脉冲信号PUL。
管道输入信号生成电路31的传送信号生成电路312生成被初始化为第二设置组合的第一传送信号至第四传送信号TS<1:4>。第一传送信号至第三传送信号TS<1:3>以逻辑低电平生成，而第四传送信号TS<4>以逻辑高电平生成。
管道输入信号生成电路31的第一逻辑电路313响应于具有逻辑高电平的脉冲信号PUL通过反相并缓冲第四传送信号TS<4>来生成被使能为逻辑低电平的第一管道输入信号PIN<1>。
管道输出信号生成电路32的第一信号传送电路322生成被初始化为第一设置组合的第一管道输出信号至第四管道输出信号POUT<1:4>。第一管道输出信号POUT<1>以逻辑高电平生成，而第二管道输出信号至第四管道输出信号POUT<2:4>以逻辑低电平生成。
管道锁存电路50响应于具有逻辑低电平的第一管道输入信号PIN<1>来锁存第一输入数据DIN<1>。管道锁存电路50响应于具有逻辑高电平的第一管道输出信号POUT<1>来输出锁存的第一输入数据DIN<1>以作为第一锁存数据LD<1>。
在时间T2，管道输入信号生成电路31的脉冲信号生成电路311响应于读取信号RD来生成包括处于逻辑高电平的脉冲的脉冲信号PUL。
管道输入信号生成电路31的传送信号生成电路312响应于具有逻辑高电平的脉冲信号PUL来生成被使能为逻辑高电平的第一传送信号TS<1>。
管道输入信号生成电路31的第一逻辑电路313响应于具有逻辑高电平的脉冲信号PUL通过反相并缓冲第一传送信号TS<1>来生成被使能为逻辑低电平的第二管道输入信号PIN<2>。
管道锁存电路50响应于具有逻辑低电平的第二管道输入信号PIN<2>来锁存第二输入数据DIN<2>。
在时间T3，管道输入信号生成电路31的脉冲信号生成电路311响应于读取信号RD来生成包括具有逻辑高电平的脉冲的脉冲信号PUL。
管道输入信号生成电路31的传送信号生成电路312响应于具有逻辑高电平的脉冲信号PUL来生成被使能为逻辑高电平的第二传送信号TS<2>。
管道输入信号生成电路31的第一逻辑电路313响应于具有逻辑高电平的脉冲信号PUL通过反相并缓冲第二传送信号TS<2>来生成被使能为逻辑低电平的第三管道输入信号PIN<3>。
管道锁存电路50响应于具有逻辑低电平的第三管道输入信号PIN<3>来锁存第三输入数据DIN<3>。
在时间T4，管道输入信号生成电路31的脉冲信号生成电路311响应于读取信号RD来生成包括具有逻辑高电平的脉冲的脉冲信号PUL。
管道输入信号生成电路31的传送信号生成电路312响应于具有逻辑高电平的脉冲信号PUL来生成被使能为逻辑高电平的第三传送信号TS<3>。
管道输入信号生成电路31的第一逻辑电路313响应于具有逻辑高电平的脉冲信号PUL通过反相并缓冲第三传送信号TS<3>来生成被使能为逻辑低电平的第四管道输入信号PIN<4>。
管道锁存电路50响应于具有逻辑低电平的第四管道输入信号PIN<4>来锁存第四输入数据DIN<4>。
在时间T5，潜伏信号生成电路10响应于在时间T1输入的读取信号RD，在潜伏时段之后生成包括具有逻辑低电平的脉冲的潜伏信号LTC。该潜伏时段被设置为从读取信号RD的输入时间开始的用于输出数据的时段，并且从时间T1到时间T5的时段被设置为潜伏时段。
管道输出信号生成电路32的控制信号生成电路321与具有逻辑高电平的内部时钟ICLK同步地锁存具有逻辑低电平的潜伏信号LTC。
在时间T6，管道输出信号生成电路32的控制信号生成电路321与具有逻辑低电平的内部时钟ICLK同步地通过反相并缓冲具有逻辑低电平的潜伏信号LTC来生成具有逻辑高电平的控制信号CON。
管道输出信号生成电路32的第一信号传送电路322响应于具有逻辑高电平的控制信号CON来生成被使能为逻辑高电平的第二管道输出信号POUT<2>。
管道锁存电路50输出响应于第二管道输入信号PIN<2>而被锁存的第二输入数据DIN<2>以作为第二锁存数据LD<2>。
在时间T7，管道输出信号生成电路32的控制信号生成电路321与具有逻辑低电平的内部时钟ICLK同步地通过反相并缓冲具有逻辑低电平的潜伏信号LTC来生成具有逻辑高电平的控制信号CON。
管道输出信号生成电路32的第一信号传送电路322响应于具有逻辑高电平的控制信号CON来生成被使能为逻辑高电平的第三管道输出信号POUT<3>。
管道锁存电路50输出响应于第三管道输入信号PIN<3>而被锁存的第三输入数据DIN<3>以作为第三锁存数据LD<3>。
在时间T8，管道输出信号生成电路32的控制信号生成电路321与具有逻辑低电平的内部时钟ICLK同步地通过反相并缓冲具有逻辑低电平的潜伏信号LTC来生成具有逻辑高电平的控制信号CON。
管道输出信号生成电路32的第一信号传送电路322响应于具有逻辑高电平的控制信号CON来生成被使能为逻辑高电平的第四管道输出信号POUT<4>。
管道锁存电路50输出响应于第四管道输入信号PIN<4>而被锁存的第四输入数据DIN<4>以作为第四锁存数据LD<4>。
以下参照图10描述根据一个实施例的半导体器件100的操作。详细地，下面描述在第一对准操作中的读取操作中通过锁存第一锁存数据至第四锁存数据LD<1:4>来生成第一输出数据至第四输出数据DOUT<1:4>的操作。
在这种情况下，图10中所示的读取操作被设置为在执行图9中所示的读取操作之后执行的读取操作。
在时间T11，锁存输入信号生成电路41的锁存信号生成电路411响应于具有逻辑高电平的内部时钟ICLK，通过锁存潜伏信号LTC来生成具有逻辑低电平的锁存信号LS。
在时间T12，锁存输入信号生成电路41的第二逻辑电路412响应于具有逻辑低电平的内部时钟ICLK，通过反相并缓冲锁存信号LS来生成具有逻辑高电平的锁存输入信号LIN。
第一数据输出电路61的第一锁存电路611响应于具有逻辑高电平的锁存输入信号LIN，通过反相并缓冲第一锁存数据LD<1>来生成第一内部锁存数据ILD<1>。
第二数据输出电路62的第三锁存电路621响应于具有逻辑高电平的锁存输入信号LIN，通过反相并缓冲第二锁存数据LD<2>来生成第二内部锁存数据ILD<2>。
第三数据输出电路63的第五锁存电路631响应于具有逻辑高电平的锁存输入信号LIN，通过反相并缓冲第三锁存数据LD<3>来生成第三内部锁存数据ILD<3>。
第四数据输出电路64的第七锁存电路641响应于具有逻辑高电平的锁存输入信号LIN，通过反相并缓冲第四锁存数据LD<4>来生成第四内部锁存数据ILD<4>。
锁存输出信号生成电路42的传送控制信号生成电路421响应于具有逻辑低电平的潜伏信号LTC，通过反相并缓冲内部时钟ICLK来生成具有逻辑高电平的传送控制信号TCON。
锁存输出信号生成电路42的第二信号传送电路422响应于具有逻辑高电平的传送控制信号TCON来接收具有逻辑高电平的顺序控制信号ODER。
在时间T13，锁存输出信号生成电路42的第二信号传送电路422响应于具有逻辑高电平的传送控制信号TCON来生成被使能为逻辑高电平的第一锁存输出信号LOUT<1>，这是因为内部时钟ICLK具有逻辑低电平并且在时间T12输入的顺序控制信号ODER具有逻辑高电平。
第一数据输出电路61的第二锁存电路612响应于具有逻辑高电平的第一锁存输出信号LOUT<1>，通过反相并缓冲第一内部锁存数据ILD<1>来生成第一输出数据DOUT<1>。
锁存输出信号生成电路42的传送控制信号生成电路421响应于具有逻辑低电平的潜伏信号LTC，通过反相并缓冲内部时钟ICLK来生成具有逻辑高电平的传送控制信号TCON。
锁存输出信号生成电路42的第二信号传送电路422响应于具有逻辑高电平的传送控制信号TCON来接收具有逻辑低电平的顺序控制信号ODER。
在时间T14，锁存输出信号生成电路42的第二信号传送电路422在内部时钟ICLK具有逻辑高电平的时段期间生成被使能为逻辑高电平的第二锁存输出信号LOUT<2>。
第二数据输出电路62的第四锁存电路622响应于具有逻辑高电平的第二锁存输出信号LOUT<2>，通过反相并缓冲第二内部锁存数据ILD<2>来生成第二输出数据DOUT<2>。
在时间T15，锁存输出信号生成电路42的第三信号传送电路423响应于具有逻辑高电平的传送控制信号TCON来生成被使能为逻辑高电平的第三锁存输出信号LOUT<3>，这是因为内部时钟ICLK具有逻辑低电平并且在时间T13输入的顺序控制信号ODER具有逻辑低电平。
第三数据输出电路63的第六锁存电路632响应于具有逻辑高电平的第三锁存输出信号LOUT<3>，通过反相并缓冲第三内部锁存数据ILD<3>来生成第三输出数据DOUT<3>。
在时间T16，锁存输出信号生成电路42的第三信号传送电路423在内部时钟ICLK具有逻辑高电平的时段期间生成被使能为逻辑高电平的第四锁存输出信号LOUT<4>。
第四数据输出电路64的第八锁存电路642响应于具有逻辑高电平的第四锁存输出信号LOUT<4>，通过反相并缓冲第四内部锁存数据ILD<4>来生成第四输出数据DOUT<4>。
下面参考图11描述根据一个实施例的半导体器件100的操作。详细地，下面描述在第二对准操作中的读取操作中通过锁存第一锁存数据至第四锁存数据LD<1:4>来生成第一输出数据至第四输出数据DOUT<1:4>的操作。
在这种情况下，图11中所示的读取操作被设置为在执行图9中所示的读取操作之后执行的读取操作。
在时间T21，锁存输入信号生成电路41的锁存信号生成电路411响应于具有逻辑高电平的内部时钟ICLK，通过锁存潜伏信号LTC来生成具有逻辑低电平的锁存信号LS。
在时间T22，锁存输入信号生成电路41的第二逻辑电路412响应于具有逻辑低电平的内部时钟ICLK，通过反相并缓冲锁存信号LS来生成具有逻辑高电平的锁存输入信号LIN。
第一数据输出电路61的第一锁存电路611响应于具有逻辑高电平的锁存输入信号LIN，通过反相并缓冲第一锁存数据LD<1>来生成第一内部锁存数据ILD<1>。
第二数据输出电路62的第三锁存电路621响应于具有逻辑高电平的锁存输入信号LIN，通过反相并缓冲第二锁存数据LD<2>来生成第二内部锁存数据ILD<2>。
第三数据输出电路63的第五锁存电路631响应于具有逻辑高电平的锁存输入信号LIN，通过反相并缓冲第三锁存数据LD<3>来生成第三内部锁存数据ILD<3>。
第四数据输出电路64的第七锁存电路641响应于具有逻辑高电平的锁存输入信号LIN，通过反相并缓冲第四锁存数据LD<4>来生成第四内部锁存数据ILD<4>。
锁存输出信号生成电路42的传送控制信号生成电路421可以响应于具有逻辑低电平的潜伏信号LTC，通过反相并缓冲内部时钟ICLK来生成具有逻辑高电平的传送控制信号TCON。
锁存输出信号生成电路42的第三信号传送电路423响应于具有逻辑高电平的传送控制信号TCON来接收具有逻辑低电平的顺序控制信号ODER。
在时间T23，锁存输出信号生成电路42的第三信号传送电路423响应于具有逻辑高电平的传送控制信号TCON来生成被使能为逻辑高电平的第三锁存输出信号LOUT<3>，这是因为内部时钟ICLK具有逻辑低电平并且在时间T22输入的顺序控制信号ODER具有逻辑低电平。
第三数据输出电路63的第六锁存电路632响应于具有逻辑高电平的第三锁存输出信号LOUT<3>，通过反相并缓冲第三内部锁存数据ILD<3>来生成第三输出数据DOUT<3>。
锁存输出信号生成电路42的传送控制信号生成电路421可以响应于具有逻辑低电平的潜伏信号LTC，通过反相并缓冲内部时钟ICLK来生成具有逻辑高电平的传送控制信号TCON。
锁存输出信号生成电路42的第二信号传送电路422响应于具有逻辑高电平的传送控制信号TCON来接收具有逻辑高电平的顺序控制信号ODER。
在时间T24，锁存输出信号生成电路42的第三信号传送电路423在内部时钟ICLK具有逻辑高电平的时段期间生成被使能为逻辑高电平的第四锁存输出信号LOUT<4>。
第四数据输出电路64的第八锁存电路642响应于具有逻辑高电平的第四锁存输出信号LOUT<4>，通过反相并缓冲第四内部锁存数据ILD<4>来生成第四输出数据DOUT<4>。
在时间T25，锁存输出信号生成电路42的传送控制信号生成电路421响应于具有逻辑低电平的潜伏信号LTC，通过反相并缓冲内部时钟ICLK来生成具有逻辑高电平的传送控制信号TCON。
锁存输出信号生成电路42的第二信号传送电路422响应于具有逻辑高电平的传送控制信号TCON来生成被使能为逻辑高电平的第一锁存输出信号LOUT<1>，这是因为内部时钟ICLK具有逻辑低电平并且在时间T23输入的顺序控制信号ODER具有逻辑高电平。
第一数据输出电路61的第二锁存电路612响应于具有逻辑高电平的第一锁存输出信号LOUT<1>，通过反相并缓冲第一内部锁存数据ILD<1>来生成第一输出数据DOUT<1>。
在时间T26，锁存输出信号生成电路42的第二信号传送电路422在内部时钟ICLK具有逻辑高电平的时段期间生成被使能为逻辑高电平的第二锁存输出信号LOUT<2>。
第二数据输出电路62的第四锁存电路622响应于具有逻辑高电平的第二锁存输出信号LOUT<2>，通过反相并缓冲第二内部锁存数据ILD<2>来生成第二输出数据DOUT<2>。
从以上描述中显而易见的是，根据一个实施例的半导体器件100可以串联耦接由管道锁存器实现的管道锁存电路和数据输出电路，并且可以通过使用串联耦接的管道锁存电路和数据输出电路来对准并输出数据。
上面参考图1至图11描述的半导体器件100可以应用于包括存储器系统、图形系统、计算系统或移动系统的电子系统。例如，参考图12，根据一个实施例的电子系统1000可以包括数据储存器1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
数据储存器1001根据来自存储器控制器1002的控制信号来储存从存储器控制器1002施加的数据，并且读出储存的数据并将读出的数据输出到存储器控制器1002。数据储存器1001可以包括图1中所示的半导体器件100。数据储存器1001可以包括即使在电源中断时也能够保持并连续储存数据的非易失性存储器。非易失性存储器可以被实现为诸如NOR快闪存储器和NAND快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
存储器控制器1002对从外部设备(主机)通过输入/输出接口1004施加的命令进行解码，并根据解码结果来控制关于数据储存器1001和缓冲存储器1003的数据的输入/输出。虽然存储器控制器1002在图12中被示为一个块，但应注意，在存储器控制器1002中，可以独立地配置用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。
缓冲存储器1003可以临时储存要在存储器控制器1002中处理的数据，即，要输入到数据储存器1001和从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002施加的数据。缓冲存储器1003读出储存的数据并将读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如DRAM(动态随机存取存储器)、移动DRAM和/或SRAM(静态随机存取存储器)的易失性存储器。
输入/输出接口1004提供存储器控制器1002与外部设备(主机)之间的物理耦接，以使得存储器控制器1002可以从外部设备接收针对数据的输入/输出的控制信号并与外部设备交换数据。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的各种接口协议之中的一个。
电子系统1000可以用作主机的外部储存设备或辅助存储器设备。电子系统1000可以包括固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型快闪(CF)卡。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅表示有限数量的可能实施例。因此，不应基于所描述的实施例来限制本文描述的半导体器件100。

Claims (25)

1.一种半导体器件，包括：
锁存控制电路，其被配置为生成响应于潜伏信号而被使能的锁存输入信号，并被配置为生成响应于顺序控制信号而被使能的锁存输出信号；
管道锁存电路，其被配置为响应于管道输入信号来锁存输入数据，并被配置为响应于管道输出信号来输出锁存的输入数据以作为锁存数据；以及
数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述锁存数据，并被配置为响应于所述锁存输出信号来输出锁存的锁存数据以作为输出数据，其中通过响应于所述锁存输出信号对所述锁存数据执行对准操作来输出所述输出数据。
2.根据权利要求1所述的半导体器件，其中，在读取操作期间所述潜伏信号在预定时间段内被使能，以及其中，所述顺序控制信号具有用于确定数据对准顺序的逻辑电平。
3.根据权利要求1所述的半导体器件，
其中，所述锁存输出信号包括第一锁存输出信号、第二锁存输出信号、第三锁存输出信号和第四锁存输出信号，和
其中，所述锁存控制电路包括：
锁存输入信号生成电路，其被配置为生成响应于所述潜伏信号而与内部时钟同步地被使能的所述锁存输入信号；以及
锁存输出信号生成电路，其被配置为生成响应于所述顺序控制信号而与所述内部时钟同步地被顺序使能的所述第一锁存输出信号、所述第二锁存输出信号、所述第三锁存输出信号和所述第四锁存输出信号。
4.根据权利要求3所述的半导体器件，其中，所述锁存输入信号生成电路包括：
锁存信号生成电路，其被配置为与所述内部时钟同步地锁存所述潜伏信号，并被配置为输出锁存的潜伏信号以作为锁存信号；以及
逻辑电路，其被配置为响应于所述内部时钟来从所述锁存信号生成所述锁存输入信号。
5.根据权利要求3所述的半导体器件，其中，所述锁存输出信号生成电路包括：
传送控制信号生成电路，其被配置为生成响应于所述内部时钟和所述潜伏信号而被使能的传送控制信号；
第一信号传送电路，其被配置为与所述内部时钟同步地被初始化为接地电压的电压电平，并被配置为生成所述第一锁存输出信号和所述第二锁存输出信号，所述第一锁存输出信号和所述第二锁存输出信号在所述传送控制信号被使能时根据所述顺序控制信号的逻辑电平而与所述内部时钟同步地被顺序使能；以及
第二信号传送电路，其被配置为与所述内部时钟同步地被初始化为所述接地电压的电压电平，并被配置为生成所述第三锁存输出信号和所述第四锁存输出信号，所述第三锁存输出信号和所述第四锁存输出信号在所述传送控制信号被使能时根据所述顺序控制信号的逻辑电平而与所述内部时钟同步地被顺序使能。
6.根据权利要求5所述的半导体器件，
其中，所述第一信号传送电路生成在所述顺序控制信号具有第一逻辑电平时被使能的所述第一锁存输出信号和所述第二锁存输出信号，以及
其中，所述第二信号传送电路生成在所述顺序控制信号具有第二逻辑电平时被使能的所述第三锁存输出信号和所述第四锁存输出信号。
7.根据权利要求1所述的半导体器件，
其中所述锁存数据包括第一锁存数据、第二锁存数据、第三锁存数据和第四锁存数据，并且其中所述输出数据包括第一输出数据、第二输出数据、第三输出数据和第四输出数据，并且其中所述锁存输出信号包括第一锁存输出信号、第二锁存输出信号、第三锁存输出信号和第四锁存输出信号，和
其中，所述数据输出电路包括：
第一数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述第一锁存数据，并被配置为响应于所述第一锁存输出信号来输出锁存的第一锁存数据以作为所述第一输出数据；
第二数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述第二锁存数据，并被配置为响应于所述第二锁存输出信号来输出锁存的第二锁存数据以作为所述第二输出数据；
第三数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述第三锁存数据，并被配置为响应于所述第三锁存输出信号来输出锁存的第三锁存数据以作为所述第三输出数据；以及
第四数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述第四锁存数据，并被配置为响应于所述第四锁存输出信号来输出锁存的第四锁存数据以作为所述第四输出数据。
8.根据权利要求7所述的半导体器件，其中，所述第一数据输出电路包括：
第一锁存电路，其被配置为响应于所述锁存输入信号来锁存所述第一锁存数据，并被配置为输出锁存的第一锁存数据以作为第一内部锁存数据；以及
第二锁存电路，其被配置为响应于所述第一锁存输出信号来锁存所述第一内部锁存数据，并被配置为输出锁存的第一内部锁存数据以作为所述第一输出数据。
9.根据权利要求7所述的半导体器件，其中，所述第二数据输出电路包括：
第三锁存电路，其被配置为响应于所述锁存输入信号来锁存所述第二锁存数据，并被配置为输出锁存的第二锁存数据以作为第二内部锁存数据；以及
第四锁存电路，其被配置为响应于所述第二锁存输出信号来锁存所述第二内部锁存数据，并被配置为输出锁存的第二内部锁存数据以作为所述第二输出数据。
10.根据权利要求7所述的半导体器件，其中，所述第三数据输出电路包括：
第五锁存电路，其被配置为响应于所述锁存输入信号来锁存所述第三锁存数据，并被配置为输出锁存的第三锁存数据以作为第三内部锁存数据；以及
第六锁存电路，其被配置为响应于所述第三锁存输出信号来锁存所述第三内部锁存数据，并被配置为输出锁存的第三内部锁存数据以作为所述第三输出数据。
11.根据权利要求7所述的半导体器件，其中，所述第四数据输出电路包括：
第七锁存电路，其被配置为响应于所述锁存输入信号来锁存所述第四锁存数据，并被配置为输出锁存的第四锁存数据以作为第四内部锁存数据；以及
第八锁存电路，其被配置为响应于所述第四锁存输出信号来锁存所述第四内部锁存数据，并被配置为输出锁存的第四内部锁存数据以作为所述第四输出数据。
12.一种半导体器件，包括：
管道控制电路，其被配置为生成响应于读取信号而被顺序使能的第一管道输入信号、第二管道输入信号、第三管道输入信号和第四管道输入信号，并被配置为生成响应于潜伏信号而与内部时钟同步地被顺序使能的第一管道输出信号、第二管道输出信号、第三管道输出信号和第四管道输出信号；
管道锁存电路，其被配置为响应于所述第一管道输入信号、所述第二管道输入信号、所述第三管道输入信号和所述第四管道输入信号来锁存第一输入数据、第二输入数据、第三输入数据和第四输入数据，并被配置为响应于所述第一管道输出信号、所述第二管道输出信号、所述第三管道输出信号和所述第四管道输出信号来输出锁存的第一输入数据、第二输入数据、第三输入数据和第四输入数据以作为第一锁存数据、第二锁存数据、第三锁存数据和第四锁存数据；以及
数据输出电路，其被配置为响应于锁存输入信号来锁存所述第一锁存数据、所述第二锁存数据、所述第三锁存数据和所述第四锁存数据，并被配置为响应于第一锁存输出信号、第二锁存输出信号、第三锁存输出信号和第四锁存输出信号来输出锁存的第一锁存数据、第二锁存数据、第三锁存数据和第四锁存数据以作为第一输出数据、第二输出数据、第三输出数据和第四输出数据。
13.根据权利要求12所述的半导体器件，其中，在读取操作期间所述潜伏信号在预定时间段内被使能。
14.根据权利要求12所述的半导体器件，其中，所述数据输出电路通过响应于所述第一锁存输出信号、所述第二锁存输出信号、所述第三锁存输出信号和所述第四锁存输出信号而对所述第一锁存数据、所述第二锁存数据、所述第三锁存数据和所述第四锁存数据执行对准操作来输出所述第一输出数据、所述第二输出数据、所述第三输出数据和所述第四输出数据。
15.根据权利要求12所述的半导体器件，其中，所述管道控制电路包括：
管道输入信号生成电路，其被配置为生成响应于所述读取信号而被顺序使能的所述第一管道输入信号、所述第二管道输入信号、所述第三管道输入信号和所述第四管道输入信号；以及
管道输出信号生成电路，其被配置为生成响应于所述潜伏信号而与所述内部时钟同步地被顺序使能的所述第一管道输出信号、所述第二管道输出信号、所述第三管道输出信号和所述第四管道输出信号。
16.根据权利要求15所述的半导体器件，其中，所述管道输入信号生成电路包括：
脉冲信号生成电路，其被配置为生成脉冲信号，所述脉冲信号包括响应于所述读取信号而生成的脉冲；
传送信号生成电路，其被配置为生成响应于所述脉冲信号而被顺序使能的第一传送信号、第二传送信号、第三传送信号和第四传送信号；以及
逻辑电路，其被配置为通过响应于所述脉冲信号来反相并缓冲所述第一传送信号、所述第二传送信号、所述第三传送信号和所述第四传送信号来输出所述第一管道输入信号、所述第二管道输入信号、所述第三管道输入信号和所述第四管道输入信号。
17.根据权利要求16所述的半导体器件，其中，所述第一传送信号、所述第二传送信号、所述第三传送信号和所述第四传送信号被初始化为具有第一设置组合，并且其中所述第一设置组合对应于具有第一逻辑电平的所述第一传送信号、所述第二传送信号和所述第三传送信号以及具有第二逻辑电平的所述第四传送信号。
18.根据权利要求15所述的半导体器件，其中，所述管道输出信号生成电路包括：
控制信号生成电路，其被配置为与所述内部时钟同步地锁存所述潜伏信号，并被配置为输出锁存的潜伏信号以作为控制信号；以及
信号传送电路，其被配置为生成响应于所述控制信号而被顺序使能的所述第一管道输出信号、所述第二管道输出信号、所述第三管道输出信号和所述第四管道输出信号。
19.根据权利要求18所述的半导体器件，其中，所述第一管道输出信号、所述第二管道输出信号、所述第三管道输出信号和所述第四管道输出信号被初始化为具有第二设置组合，并且其中所述第二设置组合对应于具有第二逻辑电平的所述第一管道输出信号以及具有第一逻辑电平的所述第二管道输出信号、所述第三管道输出信号和所述第四管道输出信号。
20.根据权利要求12所述的半导体器件，其中，所述数据输出电路包括：
第一数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述第一锁存数据，并被配置为响应于所述第一锁存输出信号来输出锁存的第一锁存数据以作为所述第一输出数据；
第二数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述第二锁存数据，并被配置为响应于所述第二锁存输出信号来输出锁存的第二锁存数据以作为所述第二输出数据；
第三数据输出电路，被其配置为响应于所述锁存输入信号来锁存所述第三锁存数据，并被配置为响应于所述第三锁存输出信号来输出锁存的第三锁存数据以作为所述第三输出数据；以及
第四数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述第四锁存数据，并被配置为响应于所述第四锁存输出信号来输出锁存的第四锁存数据以作为所述第四输出数据。
21.根据权利要求12所述的半导体器件，还包括：
锁存控制电路，其被配置为生成响应于所述潜伏信号而被使能的所述锁存输入信号以及响应于顺序控制信号而被使能的所述第一锁存输出信号、所述第二锁存输出信号、所述第三锁存输出信号和所述第四锁存输出信号。
22.根据权利要求21所述的半导体器件，其中，所述锁存控制电路包括：
锁存输入信号生成电路，其被配置为生成响应于所述潜伏信号而与所述内部时钟同步地被使能的所述锁存输入信号；以及
锁存输出信号生成电路，其被配置为生成响应于所述顺序控制信号而与所述内部时钟同步地被顺序使能的所述第一锁存输出信号、所述第二锁存输出信号、所述第三锁存输出信号和所述第四锁存输出信号。
23.根据权利要求22所述的半导体器件，其中，所述锁存输入信号生成电路包括：
锁存信号生成电路，其被配置为与所述内部时钟同步地锁存所述潜伏信号，并被配置为输出锁存的潜伏信号以作为锁存信号；以及
逻辑电路，其被配置为响应于所述内部时钟来从所述锁存信号生成所述锁存输入信号。
24.根据权利要求22所述的半导体器件，其中，所述锁存输出信号生成电路包括：
传送控制信号生成电路，其被配置为生成响应于所述内部时钟和所述潜伏信号而被使能的传送控制信号；
第一信号传送电路，其被配置为与所述内部时钟同步地被初始化为接地电压的电压电平，并被配置为生成所述第一锁存输出信号和所述第二锁存输出信号，所述第一锁存输出信号和所述第二锁存输出信号在所述传送控制信号被使能时根据所述顺序控制信号的逻辑电平而与所述内部时钟同步地被顺序使能；以及
第二信号传送电路，其被配置为与所述内部时钟同步地被初始化为接地电压的电压电平，并被配置为生成所述第三锁存输出信号和所述第四锁存输出信号，所述第三锁存输出信号和所述第四锁存输出信号在所述传送控制信号被使能时根据所述顺序控制信号的逻辑电平而与所述内部时钟同步地被顺序使能。
25.根据权利要求24所述的半导体器件，
其中，所述第一信号传送电路生成在所述顺序控制信号具有第一逻辑电平时被使能的所述第一锁存输出信号和所述第二锁存输出信号，以及
其中，所述第二信号传送电路生成在所述顺序控制信号具有第二逻辑电平时被使能的所述第三锁存输出信号和所述第四锁存输出信号。
CN201811445560.2A 2018-04-23 2018-11-29 半导体器件 Active CN110390965B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180047008A KR102517462B1 (ko) 2018-04-23 2018-04-23 반도체장치
KR10-2018-0047008 2018-04-23

Publications (2)

Publication Number Publication Date
CN110390965A true CN110390965A (zh) 2019-10-29
CN110390965B CN110390965B (zh) 2023-03-07

Family

ID=68238042

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811445560.2A Active CN110390965B (zh) 2018-04-23 2018-11-29 半导体器件

Country Status (3)

Country Link
US (1) US10762933B2 (zh)
KR (1) KR102517462B1 (zh)
CN (1) CN110390965B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114639405A (zh) * 2020-12-15 2022-06-17 爱思开海力士有限公司 管道锁存器电路、其操作方法以及包括其的半导体存储器设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040059958A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치
US20080310240A1 (en) * 2007-06-13 2008-12-18 Hynix Semiconductor Inc. Semiconductor memory device having I/O unit
CN102194510A (zh) * 2010-03-08 2011-09-21 海力士半导体有限公司 半导体存储设备的数据输出电路
CN102262900A (zh) * 2010-05-28 2011-11-30 海力士半导体有限公司 半导体存储器件及其操作方法
CN104517626A (zh) * 2013-10-08 2015-04-15 爱思开海力士有限公司 半导体器件和包括半导体器件的半导体系统

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1154111C (zh) * 1998-04-01 2004-06-16 睦塞德技术公司 异步流水线半导体存储器
US6446180B2 (en) 1999-07-19 2002-09-03 Micron Technology, Inc. Memory device with synchronized output path
KR100583152B1 (ko) * 2004-02-19 2006-05-23 주식회사 하이닉스반도체 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자
US7580211B2 (en) * 2004-11-02 2009-08-25 Mediatek, Inc. DVD recording
KR100618702B1 (ko) * 2004-11-15 2006-09-07 주식회사 하이닉스반도체 고속 메모리 장치용 데이타 출력 제어 장치 및 그 제어 방법
JP4953348B2 (ja) * 2005-09-29 2012-06-13 ハイニックス セミコンダクター インク 半導体メモリ素子の内部アドレス生成装置
KR100909805B1 (ko) * 2006-09-21 2009-07-29 주식회사 하이닉스반도체 멀티포트 메모리 장치
KR100871377B1 (ko) * 2007-02-14 2008-12-02 주식회사 하이닉스반도체 파이프 래치 장치 및 파이프 래치 방법
KR100958806B1 (ko) * 2008-09-01 2010-05-24 주식회사 하이닉스반도체 데이터 송수신 회로 및 제어 방법
KR101008993B1 (ko) * 2009-03-30 2011-01-17 주식회사 하이닉스반도체 파이프래치 회로 및 이를 이용한 반도체 메모리 장치
KR101047000B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치
KR20110076673A (ko) * 2009-12-29 2011-07-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR101145784B1 (ko) * 2010-10-11 2012-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 메모리 시스템
US8612812B2 (en) * 2010-12-30 2013-12-17 Hynix Semiconductor Inc. Semiconductor memory device, test circuit, and test operation method thereof
US8595575B2 (en) * 2010-12-30 2013-11-26 Hynix Semiconductor Inc. Semiconductor memory device, test circuit, and test operation method thereof
KR20150014611A (ko) 2013-07-30 2015-02-09 에스케이하이닉스 주식회사 데이터 출력회로
KR102192546B1 (ko) * 2014-04-22 2020-12-18 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160018098A (ko) * 2014-08-08 2016-02-17 에스케이하이닉스 주식회사 반도체 장치의 테스트 회로 및 테스트 방법
KR20180068360A (ko) * 2016-12-13 2018-06-22 에스케이하이닉스 주식회사 파이프 래치 회로 및 그를 포함하는 데이터 출력 회로
KR20180072316A (ko) * 2016-12-21 2018-06-29 에스케이하이닉스 주식회사 반도체장치
KR20190118020A (ko) * 2018-04-09 2019-10-17 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040059958A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치
US20080310240A1 (en) * 2007-06-13 2008-12-18 Hynix Semiconductor Inc. Semiconductor memory device having I/O unit
CN102194510A (zh) * 2010-03-08 2011-09-21 海力士半导体有限公司 半导体存储设备的数据输出电路
CN102262900A (zh) * 2010-05-28 2011-11-30 海力士半导体有限公司 半导体存储器件及其操作方法
CN104517626A (zh) * 2013-10-08 2015-04-15 爱思开海力士有限公司 半导体器件和包括半导体器件的半导体系统

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114639405A (zh) * 2020-12-15 2022-06-17 爱思开海力士有限公司 管道锁存器电路、其操作方法以及包括其的半导体存储器设备

Also Published As

Publication number Publication date
US10762933B2 (en) 2020-09-01
CN110390965B (zh) 2023-03-07
KR20190123182A (ko) 2019-10-31
KR102517462B1 (ko) 2023-04-05
US20190325925A1 (en) 2019-10-24

Similar Documents

Publication Publication Date Title
CN110415742B (zh) 半导体器件
CN107919149B (zh) 半导体器件
CN108231111B (zh) 半导体器件
CN106409323B (zh) 半导体系统和半导体器件
US10224082B2 (en) Semiconductor device and method of operation
CN106683696B (zh) 半导体器件
CN111105823B (zh) 半导体器件
US10014042B2 (en) Semiconductor device
US11133055B1 (en) Electronic device to perform read operation and mode register read operation
CN110390965A (zh) 半导体器件
CN111435601B (zh) 命令生成方法及与命令生成方法有关的半导体器件
US11120854B2 (en) Semiconductor device
CN110970068B (zh) 半导体器件
CN110390992B (zh) 半导体器件
CN110196821B (zh) 半导体器件
CN110364200B (zh) 半导体器件
US10796740B2 (en) Method for generating command pulses and semiconductor device configured to perform the method
KR20190117078A (ko) 반도체장치
CN111489775B (zh) 半导体器件
CN111199760B (zh) 半导体器件
CN110459251B (zh) 半导体器件
CN113948133A (zh) 被配置为执行突发操作的电子器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant