CN110390992B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN110390992B
CN110390992B CN201811445018.7A CN201811445018A CN110390992B CN 110390992 B CN110390992 B CN 110390992B CN 201811445018 A CN201811445018 A CN 201811445018A CN 110390992 B CN110390992 B CN 110390992B
Authority
CN
China
Prior art keywords
shift
pulse
control signal
shift pulse
generate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811445018.7A
Other languages
English (en)
Other versions
CN110390992A (zh
Inventor
崔谨镐
朴珉秀
崔善明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110390992A publication Critical patent/CN110390992A/zh
Application granted granted Critical
Publication of CN110390992B publication Critical patent/CN110390992B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/04—Shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Shift Register Type Memory (AREA)
  • Pulse Circuits (AREA)

Abstract

本公开提供一种半导体器件。半导体器件包括移位寄存器和控制信号产生电路。移位寄存器产生移位脉冲，其中根据突发长度的模式来控制多个移位脉冲。控制信号产生电路产生用于根据在其期间移位脉冲被创建的时段来设置突发操作时段的控制信号。突发操作时段是在其期间突发操作被执行的时段。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年4月23日提交的申请号为10-2018-0047010的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及根据突发长度执行突发操作的半导体器件。
背景技术
半导体器件提供用于顺序接收或输出数据的突发操作。对于突发操作，具有与由模式寄存器组确定的突发长度相对应的多个比特位的数据被顺序地输入到半导体器件或从半导体器件输出。
用于执行突发操作的突发长度可以被设置为“BL8”、“BL16”等。如果突发长度被设置为'BL8'，则八比特位数据(即，具有八个比特位的数据)可以分别通过写入命令或读取命令顺序地输入到半导体器件或从半导体器件输出。如果突发长度被设置为'BL16'，则可以分别通过写入命令或读取命令将16比特位数据(即，具有16个比特位的数据)顺序地输入到半导体器件或从半导体器件输出。
发明内容
根据本教导，半导体器件包括移位寄存器和控制信号产生电路。移位寄存器产生移位脉冲，其中根据突发长度的模式控制移位脉冲产生的次数。控制信号产生电路产生用于根据在其期间移位脉冲被创建的时段来设置突发操作时段的控制信号。突发操作时段是在其期间执行突发操作的时段。
另外，根据本教导，半导体器件包括第一控制信号产生电路、第二控制信号产生电路和控制信号合成电路。第一控制信号产生电路被配置为产生用于设置根据预码(pre-code)而控制的前导时段的第一控制信号。第二控制信号产生电路被配置为产生用于响应于后码(post-code)和移位脉冲来设置突发操作的时段的第二控制信号。根据突发长度的模式来控制移位脉冲产生的次数。控制信号合成电路被配置为合成第一控制信号和第二控制信号以产生合成控制信号。
附图说明
图1示出了图示根据本公开的实施例的半导体器件的配置的框图。
图2示出了图示包括在图1的半导体器件中的合成开始脉冲产生电路的示例的电路图。
图3示出了图示包括在图1的半导体器件中的移位寄存器的示例的电路图。
图4示出了图示包括在图1的半导体器件中的连续开始脉冲产生电路的示例的电路图。
图5示出了图示包括在图1的半导体器件中的控制信号产生电路的示例的电路图。1。
图6,7和8示出了图示在图1至5中所示的半导体器件的操作的时序图。
图9示出了图示根据本公开另一实施例的半导体器件的配置的框图。
图10示出了图示包括在图9的半导体器件中的第一移位寄存器的示例的电路图。
图11示出了图示包括在图9的半导体器件中的连续开始脉冲产生电路的示例的电路图。
图12示出了图示包括在图9的半导体器件中的合成开始脉冲产生电路的示例的电路图。
图13示出了图示包括在图9的半导体器件中的第二移位寄存器的示例的电路图。
图14示出了图示包括在图9的半导体器件中的第一控制信号产生电路的示例的电路图。
图15示出了图示包括在图9的半导体器件中的第二控制信号产生电路的示例的电路图。
图16示出了图示包括在图9的半导体器件中的控制信号合成电路的示例的电路图。
图17和18示出了图示图9至16中所示的半导体器件的操作的时序图。
图19示出了图示采用图1中所示的半导体器件的电子系统的配置的框图。
具体实施方式
以下参考附图描述本公开的各种实施例。然而，这里描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。
如图1中所示，根据实施例的半导体器件100可以包括合成开始脉冲产生电路11、移位寄存器12、连续开始脉冲产生电路13和控制信号产生电路14。
合成开始脉冲产生电路11可以响应于开始脉冲INTP和连续开始脉冲INTP_C而产生合成开始脉冲INTP_SUM。如果创建了开始脉冲INTP或连续开始脉冲INTP_C，则合成开始脉冲产生电路11可以产生合成开始脉冲INTP_SUM。可以产生开始脉冲INTP以根据读取命令或写入命令来执行数据输入/输出(I/O)操作。合成开始脉冲产生电路11的配置和操作将在后面参考图2进行描述。
移位寄存器12可响应于时钟信号CLK移位合成开始脉冲INTP_SUM，以产生第一至第八移位脉冲SP<1：8>。移位寄存器12可以与时钟信号CLK的预定边沿同步，以从合成开始脉冲INTP_SUM产生第一移位脉冲SP<1>。对于一个实施例，时钟信号CLK的预定边沿可以是时钟信号CLK的上升沿，其对应于当时钟信号CLK的逻辑电平从逻辑“低”电平变为逻辑“高”电平时的时间点。移位寄存器12可以将第一移位脉冲SP<1>移位了时钟信号CLK的一个周期，以产生第二移位脉冲SP<2>。移位寄存器12可以将第二移位脉冲SP<2>移位了时钟信号CLK的一个周期，以产生第三移位脉冲SP<3>。移位寄存器12可以将第三移位脉冲SP<3>移位了时钟信号CLK的一个周期，以产生第四移位脉冲SP<4>。移位寄存器12可以将第四移位脉冲SP<4>移位了时钟信号CLK的一个周期，以产生第五移位脉冲SP<5>。移位寄存器12可以将第五移位脉冲SP<5>移位了时钟信号CLK的一个周期，以产生第六移位脉冲SP<6>。移位寄存器12可以将第六移位脉冲SP<6>移位了时钟信号CLK的一个周期，以产生第七移位脉冲SP<7>。移位寄存器12可以将第七移位脉冲SP<7>移位了时钟信号CLK的一个周期，以产生第八移位脉冲SP<8>。更一般地说，移位寄存器12可以将第n个移位脉冲SP<n>移位了时钟信号CLK的一个周期，以产生第(n+1)个移位脉冲SP<n+1>。尽管本实施例描述了在其中移位寄存器12被配置为产生用于在突发长度被设置为‘BL8’和‘BL16’时的突发操作的第一至第八移位脉冲SP<1：8>的示例，但是本公开内容不限于此。例如，对于不同的实施例，可以不同地设置由移位寄存器12产生移位脉冲的次数。如果突发长度被设置为‘BL8’，则可以分别通过写入命令或读取命令将8比特位数据顺序地输入到半导体器件100或从半导体器件100输出。如果突发长度被设置为‘BL16’，则可以分别通过写入命令或读取命令将16比特位数据顺序地输入到半导体器件100或从半导体器件100输出。稍后参考图3描述移位寄存器12的配置和操作。
连续开始脉冲产生电路13可以响应于第一至第八移位脉冲SP<1：8>和突发长度信息信号M_BL16而产生连续开始脉冲INTP_C。连续开始脉冲产生电路13可以使用第一至第八移位脉冲SP<1：8>中的至少一个来产生连续开始脉冲INTP_C，以根据预定的突发长度执行突发操作。突发长度信息信号M_BL16可以被使能以执行在突发长度被设置为‘BL16’时的突发操作。连续开始脉冲产生电路13可以在突发长度被设置为‘BL16’时创建第一至第七移位脉冲SP<1：7>中的一个移位脉冲之后输出第八移位脉冲SP<8>以作为连续开始脉冲INTP_C。稍后参考图4描述连续开始脉冲产生电路13的配置和操作。
控制信号产生电路14可以响应于第一至第八移位脉冲SP<1：8>而产生控制信号CNT。控制信号产生电路14可以在创建第一至第八移位脉冲SP<1：8>的时段期间产生具有使能状态的控制信号CNT。可以产生要在根据预定突发长度而执行的突发操作期间被使能的控制信号CNT。稍后参考图5描述控制信号产生电路14的配置和操作。
参照图2所示，合成开始脉冲产生电路11可以包括或门OR11。或门OR11可以接收开始脉冲INTP和连续开始脉冲INTP_C，并且可以执行开始脉冲INTP和连续开始脉冲INTP_C的逻辑或运算，以产生合成开始脉冲INTP_SUM。如果创建了开始脉冲INTP或连续开始脉冲INTP_C，则或门OR11可以产生合成开始脉冲INTP_SUM。
参考图3，移位寄存器12可以包括延迟电路120和第一至第八锁存电路121～128。如本文所用，波形符号“～”表示一系列组件。例如，这里的“锁存电路121～128”表示图3中所示的锁存电路121,122,123,124,125,126,127和128。
延迟电路120可以包括反相器IV121和IV122。延迟电路120可以将合成开始脉冲INTP_SUM延迟了由反相器IV121和IV122设置的延迟时段，以输出延迟的合成开始脉冲。即使合成开始脉冲INTP_SUM与时钟信号CLK的上升沿同步地产生，也可以在产生合成开始脉冲INTP_SUM之后、与时钟信号CLK的上升沿同步地创建第一移位脉冲SP<1>，因为合成开始脉冲INTP_SUM被延迟电路120延迟并输出。
第一至第八锁存电路121～128中的每一个可以使用D触发器来实现。第一锁存电路121可以与时钟信号CLK的第一上升沿同步地移位延迟电路120的输出脉冲，以在产生合成开始脉冲INTP_SUM之后产生并输出第一移位脉冲SP<1>。第二锁存电路122可以与时钟信号CLK的第二上升沿同步地移位第一移位脉冲SP<1>，以在产生合成开始脉冲INTP_SUM之后产生并输出第二移位脉冲SP<2>。第三锁存电路123可以与时钟信号CLK的第三上升沿同步地移位第二移位脉冲SP<2>，以在产生合成开始脉冲INTP_SUM之后产生并输出第三移位脉冲SP<3>。第四锁存电路124可以与时钟信号CLK的第四上升沿同步地移位第三移位脉冲SP<3>，以在产生合成开始脉冲INTP_SUM之后产生并输出第四移位脉冲SP<4>。第五锁存电路125可以与时钟信号CLK的第五上升沿同步地移位第四移位脉冲SP<4>，以在产生合成开始脉冲INTP_SUM之后产生并输出第五移位脉冲SP<5>。第六锁存电路126可以与时钟信号CLK的第六上升沿同步地移位第五移位脉冲SP<5>，以在产生合成开始脉冲INTP_SUM之后产生并输出第六移位脉冲SP<6>。第七锁存电路127可以与时钟信号CLK的第七上升沿同步地移位第六移位脉冲SP<6>，以在产生合成开始脉冲INTP_SUM之后产生并输出第七移位脉冲SP<7>。第八锁存电路128可以与时钟信号CLK的第八上升沿同步地移位第七移位脉冲SP<7>，以在产生合成开始脉冲INTP_SUM之后产生并输出第八移位脉冲SP<8>。
移位寄存器12可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第一上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第一移位脉冲SP<1>。移位寄存器12可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第二上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第二移位脉冲SP<2>。移位寄存器12可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第三上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第三移位脉冲SP<3>。移位寄存器12可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第四上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第四移位脉冲SP<4>。移位寄存器12可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第五上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第五移位脉冲SP<5>。移位寄存器12可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第六上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第六移位脉冲SP<6>。移位寄存器12可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第七上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第七移位脉冲SP<7>。移位寄存器12可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第八上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第八移位脉冲SP<8>。
参照图4，连续开始脉冲产生电路13可以包括传输信号产生电路131和连续开始脉冲输出电路132。传输信号产生电路131可以使用T触发器来实现。传输信号产生电路131可以产生如果第二移位脉冲SP<2>被创建则出现其电平转变的传输信号TS。例如，传输信号产生电路131可以产生传输信号TS，如果首次创建了第二移位脉冲SP<2>，则该传输信号TS的电平从逻辑“低”电平变为逻辑“高”电平，如果第二次创建了第二移位脉冲SP<2>，则该传输信号TS的电平从逻辑“高”电平变为逻辑“低”电平，并且如果第三次创建了第二移位脉冲SP<2>，则该传输信号TS的电平从逻辑“低”电平变为逻辑“高”电平。连续开始脉冲输出电路132可以包括与门AND13。与门AND13可以执行传输信号TS、突发长度信息信号M_BL16和第八移位脉冲SP<8>的逻辑与操作，以产生连续开始脉冲INTP_C。连续开始脉冲输出电路132可以响应于传输信号TS和突发长度信息信号M_BL16从第八移位脉冲SP<8>产生连续开始脉冲INTP_C。在突发长度被设置为‘BL16’时，连续开始脉冲输出电路132可以缓冲第八移位脉冲SP<8>，以在传输信号TS具有逻辑“高”电平的时段期间输出经缓冲的脉冲以作为连续开始脉冲INTP_C。连续开始脉冲输出电路132可以在突发长度被设置为‘BL8’时响应于具有逻辑“低”电平的突发长度信息信号M_BL16而中断连续开始脉冲INTP_C的产生。
参照图5，控制信号产生电路14可以包括或门OR14。或门OR14可以执行第一到第八移位脉冲SP<1：8>的逻辑或运算，以产生控制信号CNT。控制信号产生电路14可以产生在创建第一至第八移位脉冲SP<1：8>的时段期间具有使能状态的控制信号CNT。可以产生要在根据预定突发长度执行的突发操作期间被使能的控制信号CNT。
以下参照图6，图7和图8描述具有上述配置的半导体器件100的操作，其中结合了在突发长度被设置为‘BL8’时执行的突发操作、在突发长度被设置为‘BL16’时执行的突发操作、以及在突发长度被设置为‘BL16’时顺序执行的突发操作。
参照图6，图示了根据被设置为‘BL8’的突发长度、在突发长度信息信号M_BL16具有逻辑“低”电平时执行的突发操作。对于一个实施例，这对应于将突发长度设置为第一模式。如图6中所示，如果与时间点“T11”同步地创建开始脉冲INTP，则可以输出开始脉冲INTP以作为合成开始脉冲INTP_SUM。合成开始脉冲INTP_SUM可以与时钟信号CLK的脉冲同步地重复移位，以顺序地产生第一至第八移位脉冲SP<1：8>。针对在突发长度被设置为‘BL8’时执行的突发操作的控制信号CNT的使能时段可以被设置为从当创建第一移位脉冲SP<1>时的时间点直到当第八移位脉冲SP<8>的出现终止时的时间点的时段。
参照图7，示出了根据被设置为‘BL16’的突发长度、在突发长度信息信号M_BL16具有逻辑“高”电平时执行的突发操作。对于一个实施例，这对应于将突发长度设置为第二模式。如图7中所示，如果与时间点“T21”同步地创建开始脉冲INTP，则可以输出开始脉冲INTP以作为合成开始脉冲INTP_SUM。合成开始脉冲INTP_SUM可以与时钟信号CLK的脉冲同步地重复移位，以首次顺序地产生第一至第八移位脉冲SP<1：8>。传输信号TS的电平可以与首次创建第二移位脉冲SP<2>的时间点同步地从逻辑“低”电平变为逻辑“高”电平。在传输信号TS具有逻辑“高”电平时创建的第八移位脉冲SP<8>可以作为连续开始脉冲INTP_C被输出。如果创建了连续开始脉冲INTP_C，则可以产生合成开始脉冲INTP_SUM并且可以与时钟信号CLK的脉冲同步地重复移位合成开始脉冲INTP_SUM，以第二次顺序地产生第一至第八移位脉冲SP<1：8>。传输信号TS的电平可以与第二次创建第二移位脉冲SP<2>的时间点同步地从逻辑“高”电平变为逻辑“低”电平。针对在突发长度被设置为‘BL16’时执行的突发操作的控制信号CNT的使能时段可以被设置为从首次创建第一移位脉冲SP<1>的时间点直到当第八次移位脉冲SP<8>的第二次出现终止时的时间点的时段。
参照图8，示出了根据被设置为‘BL16’的突发长度、在突发长度信息信号M_BL16具有逻辑“高”电平时连续执行的突发操作。如图8中所示，如果首次与时间点“T31”同步地创建开始脉冲INTP，则可以输出开始脉冲INTP以作为合成开始脉冲INTP_SUM。合成开始脉冲INTP_SUM可以与时钟信号CLK的脉冲同步地重复移位，以首次(即，第一次)顺序地产生第一至第八移位脉冲SP<1：8>。传输信号TS的电平可以与当首次创建第二移位脉冲SP<2>时的时间点同步地从逻辑“低”电平变为逻辑“高”电平。在传输信号TS具有逻辑“高”电平时创建的第八移位脉冲SP<8>可以作为连续开始脉冲INTP_C输出。如果创建了连续开始脉冲INTP_C，则可以产生合成开始脉冲INTP_SUM并且可以与时钟信号CLK的脉冲同步地重复移位合成开始脉冲INTP_SUM，以第二次(即再次)顺序地产生第一至第八移位脉冲SP<1：8>。传输信号TS的电平可以与当第二次创建第二移位脉冲SP<2>时的时间点同步地从逻辑“高”电平变为逻辑“低”电平。如果第二次与时间点“T32”同步地创建开始脉冲INTP，则可以输出开始脉冲INTP以作为合成开始脉冲INTP_SUM。合成开始脉冲INTP_SUM可以与时钟信号CLK的脉冲同步地重复移位，以第三次(即，再一次地)顺序地产生第一到第八移位脉冲SP<1：8>。传输信号TS的电平可以与当第三次创建第二移位脉冲SP<2>时的时间点同步地从逻辑“低”电平变为逻辑“高”电平。针对在突发长度被设置为‘BL16’时连续执行的突发操作的控制信号CNT的使能时段可以被设置为从当首次创建第一移位脉冲SP<1>时的时间点开始直到当连续突发操作终止时的时间点的时段。
如图9中所示，根据另一实施例的半导体器件200可包括第一移位寄存器21、连续开始脉冲产生电路22、合成开始脉冲产生电路23、第二移位寄存器24、第一控制信号产生电路25、第二控制信号产生电路26和控制信号合成电路27。
第一移位寄存器21可以响应于时钟信号CLK移位开始脉冲INTP，以产生第一至第三预移位脉冲PSP<1：3>和传输开始脉冲TINTP。可以产生开始脉冲INTP以根据读取命令或写入命令来执行数据输入/输出(I/O)操作。第一移位寄存器21可以与时钟信号CLK的预定边沿同步地从开始脉冲INTP产生第一预移位脉冲PSP<1>。时钟信号CLK的预定边沿可以被设置为时钟信号CLK的上升沿，其对应于当时钟信号CLK的逻辑电平从逻辑“低”电平变为逻辑“高”电平时的时间点。第一移位寄存器21可以将第一预移位脉冲PSP<1>移位了时钟信号CLK的一个周期，以产生第二预移位脉冲PSP<2>。第一移位寄存器21可以将第二预移位脉冲PSP<2>移位了时钟信号CLK的一个周期，以产生第三预移位脉冲PSP<3>。可以产生第一至第三预移位脉冲PSP<1：3>，以在执行根据突发长度的突发操作之前设置前导时段。第一移位寄存器21可以将第三预移位脉冲PSP<3>移位了与时钟信号CLK的周期的'N'倍相对应的时段，以产生传输开始脉冲TINTP。对于一个实施例，对于在突发长度被设置为‘BL8’时提供的突发操作，数量‘N’可以被设置为‘8’。第一移位寄存器21的配置和操作将在后面参考图10描述。
连续开始脉冲产生电路22可以响应于传输开始脉冲TINTP和突发长度信息信号M_BL16而产生连续开始脉冲INTP_C。突发长度信息信号M_BL16可以被使能，以执行在突发长度被设置为‘BL16’时的突发操作。连续开始脉冲产生电路22可以在突发长度被设置为‘BL16’时输出传输开始脉冲TINTP以作为连续开始脉冲INTP_C。后面参考图11描述连续开始脉冲产生电路22的配置和操作。
合成开始脉冲产生电路23可以响应于第三预移位脉冲PSP<3>和连续开始脉冲INTP_C而产生合成开始脉冲INTP_SUM。如果创建第三预移位脉冲PSP<3>或连续开始脉冲INTP_C，则合成开始脉冲产生电路23可以产生合成开始脉冲INTP_SUM。合成开始脉冲产生电路23的配置和操作将在后面参考图12进行描述。
第二移位寄存器24可以响应于时钟信号CLK移位合成开始脉冲INTP_SUM，以产生第一至第八移位脉冲SP<1：8>。第二移位寄存器24可以与时钟信号CLK的预定边沿同步地从合成开始脉冲INTP_SUM产生第一移位脉冲SP<1>。第二移位寄存器24可以将第一移位脉冲SP<1>移位了时钟信号CLK的一个周期，以产生第二移位脉冲SP<2>。第二移位寄存器24可以将第二移位脉冲SP<2>移位了时钟信号CLK的一个周期，以产生第三移位脉冲SP<3>。第二移位寄存器24可以将第三移位脉冲SP<3>移位了时钟信号CLK的一个周期，以产生第四移位脉冲SP<4>。第二移位寄存器24可以将第四移位脉冲SP<4>移位了时钟信号CLK的一个周期，以产生第五移位脉冲SP<5>。第二移位寄存器24可以将第五移位脉冲SP<5>移位了时钟信号CLK的一个周期，以产生第六移位脉冲SP<6>。第二移位寄存器24可以将第六移位脉冲SP<6>移位了时钟信号CLK的一个周期，以产生第七移位脉冲SP<7>。第二移位寄存器24可以将第七移位脉冲SP<7>移位了时钟信号CLK的一个周期，以产生第八移位脉冲SP<8>。尽管所示实施例描述了在其中第二移位寄存器24被配置为产生用于在突发长度被设置为‘BL8’和‘BL16’时执行的突发操作的第一至第八移位脉冲SP<1：8>的示例，但本公开不限于此。例如，对于不同的实施例，可以不同地设置由第二移位寄存器24产生移位脉冲的次数。稍后参考图13描述第二移位寄存器24的配置和操作。
第一控制信号产生电路25可以响应于第一至第三预码PRE<1：3>和第一至第三预移位脉冲PSP<1：3>而产生第一控制信号CNT1。第一控制信号产生电路25可以根据第一至第三预码PRE<1：3>的逻辑电平组合来产生第一控制信号CNT1，由第一至第三预移位脉冲PSP<1：3>中的至少一个来设置该第一控制信号CNT1的使能时段。例如，如果第一至第三预码PRE<1：3>具有'001'的逻辑电平组合，则第一控制信号CNT1可以从第三预移位脉冲PSP<3>产生；如果第一至第三预码PRE<1：3>具有'011'的逻辑电平组合，则可以通过执行第二和第三预移位脉冲PSP<2：3>的逻辑或运算来产生第一控制信号CNT1；并且如果第一至第三预码PRE<1：3>具有'111'的逻辑电平组合，则可以通过执行第一至第三预移位脉冲PSP<1：3>的逻辑或操作来产生第一控制信号CNT1。对于第一至第三预码PRE<1：3>，'001'的逻辑电平组合意味着第一和第二预码PRE<1：2>二者都具有逻辑“低”电平、且第三预码PRE<3>具有逻辑“高”电平。稍后参考图14描述第一控制信号产生电路25的配置和操作。
第二控制信号产生电路26可以响应于第一和第二后码POST<1：2>以及第一至第八移位脉冲SP<1：8>而产生第二控制信号CNT2。如果突发长度被设置为‘BL8’，则第一和第二后码POST<1：2>可以具有经初始化的逻辑电平组合。对于一个实施例，第一和第二后码POST<1：2>的经初始化的逻辑电平组合可以被设置为'11'，其对应于第一和第二后码POST<1：2>二者都具有逻辑“高”电平的情况。如果突发长度被设置为‘BL16’，则第一和第二后码POST<1：2>可以在执行针对第一‘BL8’的突发操作时保持经初始化的逻辑电平组合，并且可以在针对第二‘BL8’的突发操作期间具有与经初始化的逻辑电平组合不同的逻辑电平组合，以便控制执行针对第二‘BL8’的突发操作的时段。第二控制信号产生电路26可以根据第一和第二后码POST<1：2>的逻辑电平组合响应于第一至第八移位脉冲SP<1：8>来设置第二控制信号CNT2的使能时段。例如，如果第一和第二后码POST<1：2>被初始化为具有'11'的经初始化的逻辑电平组合，则第二控制信号产生电路26可以产生在第一到第八移位脉冲SP<1：8>被创建的时段期间被使能的第二控制信号CNT2；如果第一和第二后码POST<1：2>具有'10'的逻辑电平组合，则第二控制信号产生电路26可以产生在第一至第七移位脉冲SP<1：7>被创建的时段期间被使能的第二控制信号CNT2；以及，如果第一和第二后码POST<1：2>具有'00'的逻辑电平组合，则第二控制信号产生电路26可以产生在第一至第六移位脉冲SP<1：6>被创建的时段期间被使能的第二控制信号CNT2。对于第一和第二后码POST<1：2>，'10'的逻辑电平组合意味着第一个后码POST<1>具有逻辑“高”电平，而第二个后码POST<2>具有逻辑“低”电平。稍后参考图15描述第二控制信号产生电路26的配置和操作。
控制信号合成电路27可以合成第一控制信号CNT1和第二控制信号CNT2，以产生合成控制信号CNT_SUM。合成控制信号CNT_SUM可以在第一控制信号CNT1被使能的前导时段期间以及在第二控制信号CNT2被使能的突发操作时段期间被使能。稍后参考图16描述控制信号合成电路27的配置和操作。
参照图10，第一移位寄存器21可包括延迟电路2110和第一至第十一锁存电路2111～2133和2121～2128。
延迟电路2110可以包括级联的反相器IV211和IV212。延迟电路2110可以将开始脉冲INTP延迟了由反相器IV211和IV212设置的预定延迟时段，并且可以输出经延迟的脉冲以作为延迟电路2110的输出信号。即使开始脉冲INTP与时钟信号CLK的上升沿同步地产生，也可以在产生开始脉冲INTP之后与时钟信号CLK的上升沿同步地创建第一预移位脉冲PSP<1>，因为开始脉冲INTP被延迟电路2110延迟并输出。
第一至第十一锁存电路2111～2113和2121～2128中的每一个可以使用D触发器来实现。第一锁存电路2111可以与时钟信号CLK的第一上升沿同步地移位延迟电路2110的输出脉冲，以在产生开始脉冲INTP之后产生并输出第一预移位脉冲PSP<1>。第二锁存电路2112可以与时钟信号CLK的第二上升沿同步地移位第一预移位脉冲PSP<1>，以在产生开始脉冲INTP之后产生并输出第二预移位脉冲PSP<2>。第三锁存电路2113可以与时钟信号CLK的第三上升沿同步地移位第二预移位脉冲PSP<2>，以在产生开始脉冲INTP之后产生并输出第三预移位脉冲PSP<3>。第四锁存电路2121可以与时钟信号CLK的第四上升沿同步地移位第三预移位脉冲PSP<3>，以在产生开始脉冲INTP之后产生并输出第一传输移位脉冲TSP<1>。第五锁存电路2122可以与时钟信号CLK的第五上升沿同步地移位第一传输移位脉冲TSP<1>，以在产生开始脉冲INTP之后产生并输出第二传输移位脉冲TSP<2>。第六锁存电路2123可以与时钟信号CLK的第六上升沿同步地移位第二传输移位脉冲TSP<2>，以在产生开始脉冲INTP之后产生并输出第三传输移位脉冲TSP<3>。第七锁存电路2124可以与时钟信号CLK的第七上升沿同步地移位第三传输移位脉冲TSP<3>，以在产生开始脉冲INTP之后产生并输出第四传输移位脉冲TSP<4>。第八锁存电路2125可以与时钟信号CLK的第八上升沿同步地移位第四传输移位脉冲TSP<4>，以在产生开始脉冲INTP之后产生并输出第五传输移位脉冲TSP<5>。第九锁存电路2126可以与时钟信号CLK的第九上升沿同步地移位第五传输移位脉冲TSP<5>，以在产生开始脉冲INTP之后产生并输出第六传输移位脉冲TSP<6>。第十锁存电路2127可以与时钟信号CLK的第十上升沿同步地移位第六传输移位脉冲TSP<6>，以在产生开始脉冲INTP之后产生并输出第七传输移位脉冲TSP<7>。第十一锁存电路2128可以与时钟信号CLK的第十一上升沿同步地移位第七传输移位脉冲TSP<7>，以在产生开始脉冲INTP之后产生并输出移位脉冲以作为传输开始脉冲TINTP。
第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第一上升沿时的时间点，以在产生开始脉冲INTP之后产生第一预移位脉冲PSP<1>。第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第二上升沿时的时间点，以在产生开始脉冲INTP之后产生第二预移位脉冲PSP<2>。第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第三上升沿时的时间点，以在产生开始脉冲INTP之后产生第三预移位脉冲PSP<3>。第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第四上升沿时的时间点，以在产生开始脉冲INTP之后产生第一传输移位脉冲TSP<1>。第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第五上升沿时的时间点，以在产生开始脉冲INTP之后产生第二传输移位脉冲TSP<2>。第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第六上升沿时的时间点，以在产生开始脉冲INTP之后产生第三传输移位脉冲TSP<3>。第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第七上升沿时的时间点，以在产生开始脉冲INTP之后产生第四传输移位脉冲TSP<4>。第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第八上升沿时的时间点，以在产生开始脉冲INTP之后产生第五传输移位脉冲TSP<5>。第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第九上升沿时的时间点，以在产生开始脉冲INTP之后产生第六传输移位脉冲TSP<6>。第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第十上升沿时的时间点，以在产生开始脉冲INTP之后产生第七传输移位脉冲TSP<7>。第一移位寄存器21可以将开始脉冲INTP移位直到当出现时钟信号CLK的第十一上升沿时的时间点，以在产生开始脉冲INTP之后产生传输开始脉冲TINTP。
参照图11，连续开始脉冲产生电路22可以包括与门AND22。与门AND22可以执行传输开始脉冲TINTP和突发长度信息信号M_BL16的逻辑与操作，以产生连续开始脉冲INTP_C。如果在突发长度被设置为‘BL16’时将具有逻辑“高”电平的突发长度信息信号M_BL16输入到连续开始脉冲产生电路22，则连续开始脉冲产生电路22可以输出传输开始脉冲TINTP以作为连续开始脉冲INTP_C。如果突发长度被设置为‘BL8’，则连续开始脉冲产生电路22可以产生具有逻辑“低”电平的连续开始脉冲INTP_C。
参照图12，合成开始脉冲产生电路23可以包括或门OR23。或门OR23可以执行第三预移位脉冲PSP<3>和连续开始脉冲INTP_C的逻辑或运算，以产生合成开始脉冲INTP_SUM。如果产生具有逻辑“高”电平的第三预移位脉冲PSP<3>或者产生具有逻辑“高”电平的连续开始脉冲INTP_C，则合成开始脉冲产生电路23可以产生具有逻辑“高”电平的合成开始脉冲INTP_SUM。
参照图13，第二移位寄存器24可以包括延迟电路240和第一至第八锁存电路241～248。
延迟电路240可以包括反相器IV241和IV242。延迟电路240可以将合成开始脉冲INTP_SUM延迟了由反相器IV241和IV242设置的延迟时段，以输出延迟的合成开始脉冲。即使合成开始脉冲INTP_SUM与时钟信号CLK的上升沿同步地产生，也可以在产生合成开始脉冲INTP_SUM之后与时钟信号CLK的上升沿同步地创建第一移位脉冲SP<1>，因为合成开始脉冲INTP_SUM被延迟电路240延迟并输出。
第一至第八锁存电路241～248中的每一个可以使用D触发器来实现。第一锁存电路241可以与时钟信号CLK的第一上升沿同步地移位延迟电路240的输出脉冲，以在产生合成开始脉冲INTP_SUM之后产生并输出第一移位脉冲SP<1>。第二锁存电路242可以与时钟信号CLK的第二上升沿同步地移位第一移位脉冲SP<1>，以在产生合成开始脉冲INTP_SUM之后产生并输出第二移位脉冲SP<2>。第三锁存电路243可以与时钟信号CLK的第三上升沿同步地移位第二移位脉冲SP<2>，以在产生合成开始脉冲INTP_SUM之后产生并输出第三移位脉冲SP<3>。第四锁存电路244可以与时钟信号CLK的第四上升沿同步地移位第三移位脉冲SP<3>，以在产生合成开始脉冲INTP_SUM之后产生并输出第四移位脉冲SP<4>。第五锁存电路245可以与时钟信号CLK的第五上升沿同步地移位第四移位脉冲SP<4>，以在产生合成开始脉冲INTP_SUM之后产生并输出第五移位脉冲SP<5>。第六锁存电路246可以与时钟信号CLK的第六上升沿同步地移位第五移位脉冲SP<5>，以在产生合成开始脉冲INTP_SUM之后产生并输出第六移位脉冲SP<6>。第七锁存电路247可以与时钟信号CLK的第七上升沿同步地移位第六移位脉冲SP<6>，以在产生合成开始脉冲INTP_SUM之后产生并输出第七移位脉冲SP<7>。第八锁存电路248可以与时钟信号CLK的第八上升沿同步地移位第七移位脉冲SP<7>，以在产生合成开始脉冲INTP_SUM之后产生并输出第八移位脉冲SP<8>。
第二移位寄存器24可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第一上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第一移位脉冲SP<1>。第二移位寄存器24可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第二上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第二移位脉冲SP<2>。第二移位寄存器24可以将合成开始脉冲INTP_SUM移位直到当出现时钟信号CLK的第三上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第三移位脉冲SP<3>。第二移位寄存器24可以将合成开始脉冲INTP_SUM时间点移位直到当出现时钟信号CLK的第四上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第四移位脉冲SP<4>。第二移位寄存器24可以将合成开始脉冲INTP_SUM时间点移位直到当出现时钟信号CLK的第五上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第五移位脉冲SP<5>。第二移位寄存器24可以将合成开始脉冲INTP_SUM时间点移位直到当出现时钟信号CLK的第六上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第六移位脉冲SP<6>。第二移位寄存器24可以将合成开始脉冲INTP_SUM时间点移位直到当出现时钟信号CLK的第七上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第七移位脉冲SP<7>。第二移位寄存器24可以将合成开始脉冲INTP_SUM时间点移位直到当出现时钟信号CLK的第八上升沿时的时间点，以在产生合成开始脉冲INTP_SUM之后产生第八移位脉冲SP<8>。
参照图14，第一控制信号产生电路25可以包括与门AND251、AND252和AND253以及或门OR25。与门AND251可以执行第一预移位脉冲PSP<1>和第一预码PRE<1>的逻辑与操作。与门AND252可以执行第二预移位脉冲PSP<2>和第二预码PRE<2>的逻辑与操作。与门AND253可以执行第三预移位脉冲PSP<3>和第三预码PRE<3>的逻辑与操作。或门OR25可以执行与门AND251、AND252和AND253的输出信号的逻辑或运算，以产生第一控制信号CNT1。
第一控制信号产生电路25可以根据第一至第三预码PRE<1：3>的逻辑电平组合来产生第一控制信号CNT1，由第一至第三预移位脉冲PSP<1：3>中的至少一个来设置该第一控制信号CNT1的使能时段。例如，如果第一至第三预码PRE<1：3>具有'001'的逻辑电平组合，则第一控制信号产生电路25可以从第三预移位脉冲PSP<3>产生第一控制信号CNT1；如果第一至第三预码PRE<1：3>具有'011'的逻辑电平组合，则第一控制信号产生电路25可以通过执行第二和第三预移位脉冲PSP<2：3>的逻辑或运算来产生第一控制信号CNT1；并且如果第一至第三预码PRE<1：3>具有'111'的逻辑电平组合，则第一控制信号产生电路25可以通过执行第一至第三预移位脉冲PSP<1：3>的逻辑或运算来产生第一控制信号CNT1。
参照图15，第二控制信号产生电路26可以包括与门AND261～AND268和OR门OR26。与门AND261可以执行第一移位脉冲SP<1>和电源电压VDD的逻辑与运算。与门AND262可以执行第二移位脉冲SP<2>和电源电压VDD的逻辑与运算。与门AND263可以执行第三移位脉冲SP<3>和电源电压VDD的逻辑与运算。与门AND264可以执行第四移位脉冲SP<4>和电源电压VDD的逻辑与运算。与门AND265可以执行第五移位脉冲SP<5>和电源电压VDD的逻辑与运算。与门AND266可以执行第六移位脉冲SP<6>和电源电压VDD的逻辑与运算。与门AND267可以执行第七移位脉冲SP<7>和第一后码POST<1>的逻辑与运算。与门AND268可以执行第八移位脉冲SP<8>和第二后码POST<2>的逻辑与运算。或门OR26可以执行与门AND261～AND268的输出信号的逻辑或运算，以产生第二控制信号CNT2。
第二控制信号产生电路26可以根据第一和第二后码POST<1：2>的逻辑电平组合响应于第一至第八移位脉冲SP<1：8>来设置第二控制信号CNT2的使能时段。例如，如果第一和第二后码POST<1：2>被初始化成具有'11'的经初始化的逻辑电平组合，则第二控制信号产生电路26可以产生在第一到第八移位脉冲SP<1：8>被创建的时段期间被使能的第二控制信号CNT2；如果第一和第二后码POST<1：2>具有'10'的逻辑电平组合，则第二控制信号产生电路26可以产生在第一至第七移位脉冲SP<1：7>被创建的时段期间被使能的第二控制信号CNT2；以及如果第一和第二后码POST<1：2>具有'00'的逻辑电平组合，则第二控制信号产生电路26可以产生在第一到第六移位脉冲SP<1：6>被创建的时段期间被使能的第二控制信号CNT2。对于第一和第二后码POST<1：2>，'10'的逻辑电平组合意味着第一后码POST<1>具有逻辑“高”电平，且第二后码POST<2>具有逻辑“低”电平。
参照图16，控制信号合成电路27可以包括或门OR27。或门OR27可以执行第一控制信号CNT1和第二控制信号CNT2的逻辑或运算，以产生合成控制信号CNT_SUM。控制信号合成电路27可以产生在第一控制信号CNT1被使能的前导时段期间以及在第二控制信号CNT2被使能的突发操作时段期间被使能的合成控制信号CNT_SUM。
在下文中参考图17和图18描述具有上述配置的半导体器件200的操作，其中结合了用于在执行突发操作之前设置前导时段的操作以及在突发长度被设置为‘BL16’时执行的突发操作。
参照图17，图示了用于在突发操作之前设置前导时段的操作。如图17中所示，如果在时间点'T41'创建开始脉冲INTP，则开始脉冲INTP可以与时钟信号CLK同步地连续移位，以顺序地产生第一至第三预移位脉冲PSP<1：3>。可以将前导时段设置为第一控制信号CNT1的使能时段。可以根据第一至第三预码PRE<1：3>的逻辑电平组合来控制前导时段。例如，如果第一至第三预码PRE<1：3>具有'001'的逻辑电平组合，则可以将前导时段设置为创建第三预移位脉冲PSP<3>的时段；如果第一至第三预码PRE<1：3>具有'011'的逻辑电平组合，则可以将前导时段设置为创建第二和第三预移位脉冲PSP<2：3>的时段，并且如果第一至第三预码PRE<1：3>具有'111'的逻辑电平组合，则可以将前导时段设置为创建第一至第三预移位脉冲PSP<1：3>的时段。
参照图18，示出了根据被设置为‘BL16’的突发长度在突发长度信息信号M_BL16具有逻辑“高”电平时执行的突发操作。如图18中所示，如果与时间点“T51”同步地创建开始脉冲INTP，则可以如参考图17所述地那样产生在前导时段期间被使能的第一控制信号CNT1。以下描述是在假设前导时段被设置为根据具有'001'的电平组合逻辑的第一至第三预码PRE<1：3>来创建第三预移位脉冲PSP<3>的时段的情况下开发的。第三预移位脉冲PSP<3>可以与时钟信号CLK的脉冲同步地重复移位，以首次顺序地产生第一至第八移位脉冲SP<1：8>。可以在创建第八移位脉冲SP<8>的时间点“T52”产生传输开始脉冲TINTP，并且可以与时钟信号CLK的脉冲同步地重复移位传输开始脉冲TINTP，以第二次顺序地产生第一到第八移位脉冲SP<1：8>。执行突发操作的时段可以被设置为第二控制信号CNT2被使能以具有逻辑“高”电平的时段。根据第一和第二后码POST<1：2>的逻辑电平组合，可以通过第一到第八移位脉冲SP<1：8>来设置第二控制信号CNT2的使能时段。如果在时间点“T52”之后将第一和第二后码POST<1：2>初始化成具有‘11’的逻辑电平组合，则第二控制信号CNT2可以在创建第一到第八移位脉冲SP<1：8>的时段期间保持使能状态(即，逻辑“高”电平)。如果在时间点“T52”之后将第一和第二后码POST<1：2>初始化成具有'10'的逻辑电平组合，则第二控制信号CNT2可以在创建第一至第七移位脉冲SP<1：7>的时段期间保持使能状态(即，逻辑“高”电平)。如果在时间点“T52”之后将第一和第二后码POST<1：2>初始化成具有'00'的逻辑电平组合，则第二控制信号CNT2可以在创建第一至第六移位脉冲SP<1：6>的时段期间保持使能状态(即，逻辑“高”电平)。合成控制信号CNT_SUM可以在第一控制信号CNT1被使能的前导时段期间以及在第二控制信号CNT2被使能的突发操作时段期间被使能。如果第一和第二后码POST<1：2>具有'00'的逻辑电平组合，则可以将合成控制信号CNT_SUM的使能时段设置为由符号'A'表示的时段；如果第一和第二后码POST<1：2>具有'10'的逻辑电平组合，则可以将合成控制信号CNT_SUM的使能时段设置为由符号‘B’表示的时段，以及如果第一和第二个后码POST<1：2>具有'11'的逻辑电平组合，则可以将合成控制信号CNT_SUM的使能时段设置为由符号‘C’表示的时段。
根据上述实施例，即使改变突发长度模式，也可以产生用于控制突发操作的控制信号，即使没有设计变化，也可以增加半导体器件的集成密度并降低半导体器件的功耗。
参考图1至18描述的半导体器件可以应用于包括存储器系统、图形系统、计算系统、移动系统等的电子系统。例如，如图19中所示，根据实施例的电子系统1000可包括数据存储电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
数据存储电路1001可以存储从存储器控制器1002输出的数据，或者可以根据从存储器控制器1002输出的控制信号将存储的数据读取并输出到存储器控制器1002。数据存储电路1001可以包括图1和9中所示的半导体器件中的至少一个。同时，数据存储电路1001可以包括即使在其电源被中断时也能够保持其存储的数据的非易失性存储器。非易失性存储器可以是闪存存储器(例如，NOR型闪存存储器或NAND型闪存存储器)、相变随机存取存储器(PRAM)、电阻型随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以解码从主机设备输出的命令，以控制用于将数据输入到数据存储电路1001或缓冲存储器1003中的或用于输出存储在数据存储电路1001或缓冲存储器1003中的数据的操作。虽然图19示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制数据存储电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另外的控制器。
缓冲存储器1003可以临时存储要由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时存储从数据存储电路1001输出或输入到数据存储电路1001的数据。缓冲存储器1003可以根据控制信号存储从存储器控制器1002输出的数据。缓冲存储器1003可以读取存储的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器例如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任何一种，该各种接口协议例如通用串行总线(USB)、多媒体卡(MMC)、外围组件快速互连(PCI-E)、串行附接的SCSI(SAS)、串行AT附接(SATA)、并行AT附接(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以被用作主机的辅助存储设备或外部存储设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (20)

1.一种半导体器件，包括：
移位寄存器，其被配置为产生移位脉冲，其中根据突发长度的模式来控制所述移位脉冲产生的次数；以及
控制信号产生电路，其被配置为产生用于根据在其期间所述移位脉冲被创建的时段来设置突发操作时段的控制信号，
其中，所述突发操作时段是在其期间突发操作被执行的时段，以及
基于所述突发长度的模式而通过写入命令将具有多个比特位的数据连续输入到所述半导体器件或者通过读取命令将具有多个比特位的数据从所述半导体器件连续输出。
2.如权利要求1所述的半导体器件，
其中，当所述突发长度的模式被设置为第一模式时，产生所述移位脉冲一次；以及
其中，当所述突发长度的模式被设置为第二模式时，产生所述移位脉冲两次。
3.如权利要求1所述的半导体器件，
其中，当所述突发长度的模式被设置为第一模式时，通过写入命令将具有8个比特位的数据连续输入到所述半导体器件或者通过读取命令将具有8个比特位的数据从所述半导体器件连续输出；以及
其中，当所述突发长度的模式被设置为第二模式时，通过写入命令将具有16个比特位的数据连续输入到所述半导体器件或者通过读取命令将具有16个比特位的数据从所述半导体器件连续输出。
4.如权利要求1所述的半导体器件，
其中，所述移位脉冲包括第一移位脉冲和第二移位脉冲；以及
其中，所述移位寄存器与时钟信号同步地移位合成开始脉冲，以顺序地产生所述第一移位脉冲和所述第二移位脉冲。
5.如权利要求4所述的半导体器件，
其中，所述移位寄存器与时钟信号的预定边沿同步地移位所述合成开始脉冲，以在产生所述合成开始脉冲之后产生所述第一移位脉冲；以及
其中，所述移位寄存器将所述第一移位脉冲移位了所述时钟信号的一个周期，以产生所述第二移位脉冲。
6.如权利要求4所述的半导体器件，还包括合成开始脉冲产生电路，其被配置为当产生开始脉冲或连续开始脉冲时产生所述合成开始脉冲。
7.如权利要求6所述的半导体器件，其中，所述开始脉冲被产生以根据写入命令或读取命令来执行数据输入/输出(I/O)操作。
8.如权利要求6所述的半导体器件，
其中，当所述突发长度的模式被设置为第一模式时，不产生所述连续开始脉冲；以及
其中，当所述突发长度的模式被设置为第二模式时，从所述第二移位脉冲产生所述连续开始脉冲。
9.如权利要求1所述的半导体器件，
其中，所述移位脉冲包括第一移位脉冲和第二移位脉冲；以及
其中，所述控制信号产生电路产生在产生所述第一移位脉冲或所述第二移位脉冲的时段期间被使能的所述控制信号。
10.一种半导体器件，包括：
第一控制信号产生电路，其被配置为产生用于设置根据预码而控制的前导时段的第一控制信号；
第二控制信号产生电路，其被配置为产生用于响应于后码和移位脉冲来设置突发操作的时段的第二控制信号，其中根据突发长度的模式来控制移位脉冲产生的次数；以及
控制信号合成电路，其被配置为合成所述第一控制信号和所述第二控制信号，以产生合成控制信号。
11.如权利要求10所述的半导体器件，其中，所述第一控制信号产生电路根据所述预码的逻辑电平组合从预移位脉冲产生所述第一控制信号。
12.如权利要求11所述的半导体器件，
其中，所述预移位脉冲包括第一预移位脉冲和第二预移位脉冲；
其中，当所述预码具有第一逻辑电平组合时，所述第一控制信号产生电路产生在创建所述第一预移位脉冲和所述第二预移位脉冲时被使能的所述第一控制信号；以及
其中，当所述预码具有第二逻辑电平组合时，所述第一控制信号产生电路产生在创建所述第二预移位脉冲时被使能的所述第一控制信号。
13.如权利要求10所述的半导体器件，还包括：第一移位寄存器，其被配置为与时钟信号同步地移位开始脉冲，以产生预移位脉冲和传输开始脉冲，
其中，所述预移位脉冲被输入到所述第一控制信号产生电路。
14.如权利要求13所述的半导体器件，
其中，所述预移位脉冲包括第一预移位脉冲和第二预移位脉冲；
其中，所述第一移位寄存器与所述时钟信号的预定边沿同步地移位开始脉冲，以产生所述第一预移位脉冲；
其中，所述第一移位寄存器将所述第一预移位脉冲移位了所述时钟信号的一个周期，以产生所述第二预移位脉冲；以及
其中，所述第一移位寄存器将所述第二预移位脉冲移位了与所述时钟信号的周期的'N'倍相对应的时段，以产生所述传输开始脉冲，
其中'N'被设置为根据所述突发长度而传输的数据中所包括的比特位的数量。
15.如权利要求13所述的半导体器件，其中，所述预移位脉冲包括第一预移位脉冲和第二预移位脉冲，所述半导体器件还包括：
合成开始脉冲产生电路，其被配置为响应于所述第二预移位脉冲和连续开始脉冲来产生合成开始脉冲；以及
第二移位寄存器，其被配置为与所述时钟信号同步地移位所述合成开始脉冲以产生移位脉冲。
16.如权利要求15所述的半导体器件，其中，当所述突发长度的模式被设置为第二模式时，从所述传输开始脉冲产生所述连续开始脉冲。
17.如权利要求16所述的半导体器件，
其中，当所述突发长度的模式被设置为第一模式时，产生所述移位脉冲一次；以及
其中，当所述突发长度的模式被设置为第二模式时，产生所述移位脉冲两次。
18.如权利要求10所述的半导体器件，其中，所述第二控制信号产生电路根据所述后码的逻辑电平组合从所述移位脉冲产生所述第二控制信号。
19.如权利要求18所述的半导体器件，
其中，所述移位脉冲包括第一移位脉冲、第二移位脉冲和第三移位脉冲；
其中，当所述后码具有第一逻辑电平组合时，所述第二控制信号产生电路产生在创建所述第一至第三移位脉冲时被使能的所述第二控制信号；
其中，当所述后码具有第二逻辑电平组合时，所述第二控制信号产生电路产生在创建所述第一和第二移位脉冲时被使能的所述第二控制信号；以及
其中，当所述后码具有第三逻辑电平组合时，所述第二控制信号产生电路产生在创建所述第一移位脉冲时被使能的所述第二控制信号。
20.如权利要求10所述的半导体器件，其中所述合成控制信号在所述第一控制信号被使能的时段期间以及在所述第二控制信号被使能的时段期间被使能。
CN201811445018.7A 2018-04-23 2018-11-29 半导体器件 Active CN110390992B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0047010 2018-04-23
KR1020180047010A KR102538702B1 (ko) 2018-04-23 2018-04-23 반도체장치

Publications (2)

Publication Number Publication Date
CN110390992A CN110390992A (zh) 2019-10-29
CN110390992B true CN110390992B (zh) 2023-01-20

Family

ID=68238048

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811445018.7A Active CN110390992B (zh) 2018-04-23 2018-11-29 半导体器件

Country Status (3)

Country Link
US (1) US10658015B2 (zh)
KR (1) KR102538702B1 (zh)
CN (1) CN110390992B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180106492A (ko) * 2017-03-20 2018-10-01 에스케이하이닉스 주식회사 반도체장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3774167A (en) * 1972-12-29 1973-11-20 Gen Electric Control logic circuit for analog charge-transfer memory systems
DE2325922A1 (de) * 1972-07-03 1974-01-24 Ibm Aus schieberegistern aufgebaute speicheranordnung mit dynamischer umordnung
JP2009059455A (ja) * 2007-09-04 2009-03-19 Renesas Technology Corp 半導体装置
CN105100649A (zh) * 2014-05-07 2015-11-25 爱思开海力士有限公司 计数器、模数转换器以及图像感测器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100238869B1 (ko) * 1996-12-11 2000-01-15 윤종용 버스트 모드 신호를 제공하기 위한 반도체 메모리 장치
KR100733420B1 (ko) * 2005-06-30 2007-06-29 주식회사 하이닉스반도체 동기식 반도체 메모리 장치
JP5666077B2 (ja) 2007-07-04 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． アドレスカウンタ及びこれを有する半導体記憶装置、並びに、データ処理システム
KR101033464B1 (ko) * 2008-12-22 2011-05-09 주식회사 하이닉스반도체 반도체 집적 회로
KR100985410B1 (ko) * 2008-12-30 2010-10-06 주식회사 하이닉스반도체 반도체 장치
US9166596B2 (en) * 2012-11-27 2015-10-20 Altera Corporation Memory interface circuitry with improved timing margins
KR102501653B1 (ko) 2015-11-30 2023-02-21 에스케이하이닉스 주식회사 데이터 전달 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2325922A1 (de) * 1972-07-03 1974-01-24 Ibm Aus schieberegistern aufgebaute speicheranordnung mit dynamischer umordnung
US3774167A (en) * 1972-12-29 1973-11-20 Gen Electric Control logic circuit for analog charge-transfer memory systems
JP2009059455A (ja) * 2007-09-04 2009-03-19 Renesas Technology Corp 半導体装置
CN105100649A (zh) * 2014-05-07 2015-11-25 爱思开海力士有限公司 计数器、模数转换器以及图像感测器件

Also Published As

Publication number Publication date
US10658015B2 (en) 2020-05-19
KR20190123184A (ko) 2019-10-31
CN110390992A (zh) 2019-10-29
US20190325927A1 (en) 2019-10-24
KR102538702B1 (ko) 2023-06-01

Similar Documents

Publication Publication Date Title
US9858972B1 (en) Semiconductor devices
CN106409323B (zh) 半导体系统和半导体器件
CN107919146B (zh) 半导体器件
US10847195B2 (en) Semiconductor device having ranks that performs a termination operation
US10403334B2 (en) Semiconductor devices
US10720192B2 (en) Semiconductor device configured to generate a strobe signal having various patterns
CN110718245B (zh) 半导体器件
CN110390992B (zh) 半导体器件
US9672884B1 (en) Semiconductor devices and semiconductor systems including the same
US10026461B2 (en) Semiconductor devices and semiconductor systems including the same
CN112466362A (zh) 半导体设备
US11120854B2 (en) Semiconductor device
CN110196821B (zh) 半导体器件
CN111199760B (zh) 半导体器件
CN110444235B (zh) 包括模式寄存器控制电路的半导体系统
CN110970068B (zh) 半导体器件
CN113012732A (zh) 半导体器件
CN112017706A (zh) 半导体器件
CN111696594B (zh) 半导体器件
KR20190123182A (ko) 반도체장치
CN111489775B (zh) 半导体器件
US10803915B1 (en) Semiconductor devices
CN110767250B (zh) 半导体器件
CN110459251B (zh) 半导体器件
US10366730B2 (en) Semiconductor devices and semiconductor systems including the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant