KR102501653B1

KR102501653B1 - 데이터 전달 장치

Info

Publication number: KR102501653B1
Application number: KR1020150169378A
Authority: KR
Inventors: 김창현
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-11-30
Filing date: 2015-11-30
Publication date: 2023-02-21
Also published as: CN106815175B; US20170153995A1; CN106815175A; US9959230B2; KR20170063237A

Abstract

본 발명은 데이터 전달 장치에 관한 것으로, 버퍼의 래치 크기를 줄일 수 있도록 하는 데이터 전달 장치에 관한 기술이다. 이러한 본 발명은 데이터 포맷이 서로 다른 제 1입력신호, 제 2입력신호와, 데이터 포맷이 서로 다른 제 1출력신호, 제 2출력신호를 생성하는 쉬프터부, 모드신호에 대응하여 제 1입력신호, 제 1출력신호를 선택하여 데이터의 입출력 동작을 제어하기 위한 입력 제어신호와 출력 제어신호로 출력하거나, 제 2입력신호, 제 2출력신호를 선택하여 입력제어신호와 출력 제어신호로 출력하는 입출력 제어부 및 입력 제어신호에 대응하여 서로 다른 데이터 비트 폭을 갖는 제 1입력 데이터를 래치하거나 제 2입력 데이터를 래치하고, 출력 제어신호에 대응하여 서로 다른 데이터 비트 폭을 갖는 제 1출력 데이터를 출력하거나 제 2출력 데이터를 출력하는 버퍼부를 포함한다.

Description

데이터 전달 장치{Data transfer device}

본 발명은 데이터 전달 장치에 관한 것으로, 버퍼의 래치 크기를 줄일 수 있도록 하는 데이터 전달 장치에 관한 기술이다.

일반적으로 프로세서들 간에 데이터를 전송하는 경우에는 각 프로세서의 데이터 처리 속도에 차이가 있기 때문에 데이터를 전송하는 도중에 대기 상태가 발생하게 된다. 이러한 사태를 방지하고 데이터 처리 속도를 단축시키기 위해 완충용 기억 장치 역할을 하는 것이 선입선출형(FIFO; First-In First-Out) 버퍼이다.

이 선입선출형 버퍼를 프로세서들 사이에 두어 전송 데이터를 입력하고 출력하는 버퍼링을 한다. 이때, 선입선출형 버퍼에서 전송되는 데이터를 처리하는 방식은 가장 먼저 입력된 데이터가 가장 먼저 출력되는 선입선출 방식으로 이루어진다.

선입선출형 버퍼는 쓰기 포인터(write pointer)와 읽기 포인터(read pointer)를 이용하여 데이터의 입출력을 관리한다. 이러한 선입선출형 버퍼는 SoC(System on Chip)와 같은 반도체 시스템 내에서 다양하게 이용되고 있다.

선입선출형 버퍼는 쓰기 쪽과 읽기 쪽에 각각 포인터를 가지고 있고 이 둘이 한 쌍으로 사용된다. 포인터는 각각이 가리키는 어드레스에 따라서 어느 쪽에서 어느 쪽으로 데이터가 전송되어야 하는지와 전송이 진행되고 있는지 또는 전송이 완료되었는지를 나타내는 역할을 한다.

본 발명은 래치를 서로 다른 크기의 인덱스된 데이터들이 공유할 수 있도록 하여 데이터 전달 장치의 면적을 줄일 수 있도록 하는 특징을 갖는다.

본 발명의 실시예에 따른 데이터 전달 장치는, 데이터 포맷이 서로 다른 제 1입력신호, 제 2입력신호와, 데이터 포맷이 서로 다른 제 1출력신호, 제 2출력신호를 생성하는 쉬프터부; 모드신호에 대응하여 제 1입력신호, 제 1출력신호를 선택하여 데이터의 입출력 동작을 제어하기 위한 입력 제어신호와 출력 제어신호로 출력하거나, 제 2입력신호, 제 2출력신호를 선택하여 입력제어신호와 출력 제어신호로 출력하는 입출력 제어부; 및 입력 제어신호에 대응하여 서로 다른 데이터 비트 폭을 갖는 제 1입력 데이터를 래치하거나 제 2입력 데이터를 래치하고, 출력 제어신호에 대응하여 서로 다른 데이터 비트 폭을 갖는 제 1출력 데이터를 출력하거나 제 2출력 데이터를 출력하는 버퍼부를 포함하는 것을 특징으로 한다.

본 발명은 래치를 서로 다른 크기의 인덱스된 데이터들이 공유할 수 있도록 하여 데이터 전달 장치의 면적을 줄일 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 본 발명의 실시예에 따른 데이터 전달 장치의 구성도.
도 2는 도 1의 입출력 제어부에 관한 상세 구성도.
도 3은 도 2의 입력 제어부에 관한 상세 회로도.
도 4는 도 2의 출력 제어부에 관한 상세 회로도.
도 5는 도 1의 버퍼부에 관한 구성도.
도 6은 도 5의 버퍼부에 관한 상세 구성도.
도 7 및 도 8은 본 발명의 실시예에 따른 데이터 전달 장치의 동작을 설명하기 위한 동작 타이밍도.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 1은 본 발명의 실시예에 따른 데이터 전달 장치의 구성도이다.

본 발명의 실시예는, 쉬프터부(100)와, 입출력 제어부(200) 및 버퍼부(300)를 포함한다.

여기서, 쉬프터부(100)는 데이터 포맷이 서로 다른 입력신호 PIN_A, PIN_B와, 데이터 포맷이 서로 다른 출력신호 POUT_A, POUT_B를 생성한다. 이러한 쉬프터부(100)는 제 1쉬프터(110)와 제 2쉬프터(120)를 포함한다.

제 1쉬프터(110)는 데이터의 포맷이 "A"로 설정된 입력신호 PIN_A와, 출력 신호 POUT_A를 입출력 제어부(200)에 출력한다. 그리고, 제 2쉬프터(120)는 데이터의 포맷이 "B"로 설정된 입력신호 PIN_B와, 출력신호 POUT_B를 입출력 제어부(200)에 출력한다.

데이터 포맷이 "A"로 설정되는 경우 긴 데이터 레이턴시(Latency)를 갖고 작은 데이터 비트 폭(Bit-width)을 갖는 것을 나타낸다. 반대로, 데이터 포맷이 "B"로 설정되는 경우 짧은 데이터 레이턴시(Latency)를 갖고 큰 데이터 비트 폭(Bit-width)을 갖는 것을 나타낸다.

이러한 제 1쉬프터(110)와 제 2쉬프터(120)는 서로 다른 데이터 포맷을 갖는 신호를 지연시킨다. 본 발명의 실시예에서는 제 1쉬프터(110)와 제 2쉬프터(120)가 서로 다른 데이터 포맷을 갖지만, 하나의 버퍼부(300)를 공유하도록 한다.

그리고, 입출력 제어부(200)는 입력신호 PIN_A, PIN_B와, 출력신호 POUT_A, POUT_B 및 모드신호 MODE_A, MODE_B에 대응하여 버퍼부(300)의 데이터 입출력 동작을 제어하기 위한 제어신호들을 출력한다.

이러한 입출력 제어부(200)는 데이터의 입력을 제어하기 위한 입력 제어신호 PI<0:2n-1>와, 데이터의 출력을 제어하기 위한 출력 제어신호 PO<0:2n-1> 및 선택 제어신호 PO_2n를 버퍼부(300)에 출력한다.

여기서, 입출력 제어부(200)는 모드신호 MODE_A, 모드신호 MODE_B에 따라 제 1쉬프터(110)의 출력을 선택하거나 제 2쉬프터(120)의 출력을 선택한다.

즉, 입출력 제어부(200)는 모드신호 MODE_A가 활성화된 경우 제 1쉬프터(110)로부터 인가되는 입력신호 PIN_A와, 출력신호 POUT_A를 선택하여 입력 제어신호 PI<0:2n-1>와, 출력 제어신호 PO<0:2n-1> 및 선택 제어신호 PO_2n를 출력한다.

반면에, 입출력 제어부(200)는 모드신호 MODE_B가 활성화된 경우 제 2쉬프터(120)로부터 인가되는 입력신호 PIN_B와, 출력신호 POUT_B를 선택하여 입력 제어신호 PI<0:2n-1>와, 출력 제어신호 PO<0:2n-1> 및 선택 제어신호 PO_2n를 출력한다.

또한, 버퍼부(300)는 인덱스(Index) 된 펄스신호를 입력받아 데이터의 입출력이 가능하도록 제어한다. 이러한 버퍼부(300)는 입력 제어신호 PI<0:2n-1>와, 출력 제어신호 PO<0:2n-1> 및 선택 제어신호 PO_2n에 대응하여 입력 데이터 A_IN<0:K-1>, B_IN<0:2K-1>를 버퍼링하여 출력 데이터 DOUT_B<0:2K-1>, DOUT_A<0:K-1>를 출력한다.

여기서, 입력 데이터 A_IN<0:K-1>는 K개의 데이터를 의미하며 작은 데이터 비트 폭을 갖는다. 또한, 입력 데이터 B_IN<0:2K-1>는 2K개의 데이터를 의미하며 큰 데이터 비트 폭을 갖는다.

그리고, 출력 데이터 DOUT_A<0:K-1>는 K개의 데이터를 의미하며 작은 데이터 비트 폭을 갖는다. 또한, 출력 데이터 DOUT_B<0:2K-1>는 2K개의 데이터를 의미하며 큰 데이터 비트 폭을 갖는다.

본 발명의 실시예에서는 입력 데이터 B_IN<0:2K-1>의 데이터 비트 폭은 입력 데이터 A_IN<0:K-1> 보다 2 배의 크기를 가질 수 있다. 그리고, 본 발명의 실시예에서는 출력 데이터 DOUT_B<0:2K-1>의 데이터 비트 폭은 출력 데이터 DOUT_A<0:K-1> 보다 2 배의 크기를 가질 수 있다.

이상에서와 같이 본 발명의 실시예는 데이터 포맷이 서로 다른 제 1쉬프터(110)와 제 2쉬프터(120)를 사용하는 경우에도 하나의 버퍼부(300)를 공유하여 데이터를 전달할 수 있도록 한다.

도 2는 도 1의 입출력 제어부(200)에 관한 상세 구성도이다.

입출력 제어부(200)는 선택부(210, 230), 입력 제어부(220) 및 출력 제어부(240)를 포함한다.

여기서, 선택부(210)는 모드신호 MODE_A, 모드신호 MODE_B에 대응하여 입력신호 PIN_A와, 입력신호 PIN_B 중 어느 하나를 선택하여 입력신호 PIN로 출력한다. 예를 들어, 선택부(210)는 모드신호 MODE_A가 활성화된 경우 입력신호 PIN_A를 선택하고, 모드신호 MODE_B가 활성화된 경우 입력신호 PIN_B를 선택한다. 이러한 선택부(210)는 멀티플렉서를 포함할 수 있다.

그리고, 입력 제어부(220)는 입력신호 PIN와, 모드신호 MODE_A, 모드신호 MODE_B에 대응하여 입력 제어신호 PI<0:2n-1>를 출력한다. 여기서, 입력 제어부(220)는 세트신호 SET에 의해 설정될 수 있으며, 리셋신호 RESET에 의해 리셋될 수 있다.

그리고, 선택부(230)는 모드신호 MODE_A, 모드신호 MODE_B에 대응하여 출력신호 POUT_A와, 출력신호 POUT_B 중 어느 하나를 선택하여 출력신호 POUT로 출력한다. 예를 들어, 선택부(230)는 모드신호 MODE_A가 활성화된 경우 출력신호 POUT_A를 선택하고, 모드신호 MODE_B가 활성화된 경우 출력신호 POUT_B를 선택한다. 이러한 선택부(230)는 멀티플렉서를 포함할 수 있다.

그리고, 출력 제어부(240)는 출력신호 POUT와, 모드신호 MODE_A, 모드신호 MODE_B에 대응하여 출력 제어신호 PO<0:2n-1>를 출력한다. 여기서, 출력 제어부(240)는 세트신호 SET에 의해 설정될 수 있으며, 리셋신호 RESET에 의해 리셋될 수 있다. 그리고, 출력 제어부(240)는 버퍼부(300)의 출력을 선택하기 위한 선택 제어신호 PO_2n를 출력한다.

도 3은 도 2의 입력 제어부(220)에 관한 상세 회로도이다.

입력 제어부(220)는 신호 생성부(221)와, 조합부(223)를 포함한다.

여기서, 신호 생성부(221)는 입력신호 PIN에 대응하여 카운팅 신호 IN<0;2n-1>를 순차적으로 활성화시켜 출력한다.

신호 생성부(221)는 인버터 IV1와, 복수의 플립플롭 F/F1~F/F8 및 선택부(222)를 포함한다. 복수의 플립플롭 F/F1~F/F8은 직렬 연결된 링 카운터(Ring-Counter)로 구성될 수 있으며 2n개의 수로 연결될 수 있다. 그리고, 복수의 플립플롭 F/F1~F/F8은 모드신호 MODE_A, MODE_B 에 따라 링(Ring)의 크기가 달라질 수 있다.

복수의 플립플롭 F/F1~F/F8은 입력신호 PIN의 상승 에지 또는 하강 에지 시점에 동기하여 카운팅 신호 IN<0;2n-1>의 로직 레벨이 변화하게 된다. 그리고, 복수의 플립플롭 F/F1~F/F8은 클록 입력단자를 통해 인버터 IV1에 의해 반전된 입력신호 PIN가 인가된다. 즉, 입력신호 PIN가 로우 트리거(Low Trigger) 함에 따라 복수의 플립플롭 F/F1~F/F8의 카운팅 동작이 진행된다.

복수의 플립플롭 F/F1~F/F8 중 첫 번째 단의 플립플롭 F/F1은 세트신호 SET에 의해 초기 동작이 세팅된다. 그리고, 나머지 복수의 플립플롭 F/F2~F/F8은 리셋신호 RESET에 의해 초기화될 수 있다.

복수의 플립플롭 F/F1~F/F8은 두 개의 그룹 G1, G2으로 구분될 수 있다. 그룹 G1과 그룹 G2는 동일한 개수의 플립플롭 F/F을 포함할 수 있다.

모드신호 MODE_A가 활성화되는 경우 2n 개의 카운터를 포함하는 그룹 G1, G2의 플립플롭 F/F1~F/F8을 모두 사용한다. 반면에, 모드신호 MODE_B가 활성화되는 경우 그룹 G1의 n개의 플립플롭 F/F1~F/F4만 사용한다.

그룹 G1은 복수의 플립플롭 F/F1~F/F8 중 절반에 위치한 플립플롭 F/F4의 카운팅 신호 IN<n-1>를 출력하게 된다. 그리고, 그룹 G2는 복수의 플립플롭 F/F1~F/F8 중 마지막 단에 위치한 플립플롭 F/F8의 카운팅 신호 IN<2n-1>를 출력하게 된다.

선택부(222)는 모드신호 MODE_A, MODE_B에 대응하여 그룹 G1의 카운팅 신호 IN<n-1>와, 그룹 G2의 카운팅 신호 IN<2n-1> 중 어느 하나를 선택한다. 즉, 선택부(222)는 모드신호 MODE_A가 활성화되는 경우 그룹 G2의 카운팅 신호 IN<2n-2>를 선택한다. 반면에, 선택부(222)는 모드신호 MODE_B가 활성화되는 경우 그룹 G1의 카운팅 신호 IN<n-1>를 선택한다.

선택부(222)에서 출력된 신호는 첫 번째 단의 플립플롭 F/F1에 피드백 입력된다. 여기서, 선택부(222)는 멀티플렉서를 포함할 수 있다.

한편, 조합부(223)는 복수의 낸드게이트 ND1~ND8와, 복수의 인버터 IV1~IV9 및 복수의 선택부(224~227)를 포함한다. 여기서, 복수의 선택부(224~227)는 멀티플렉서를 포함할 수 있다.

낸드게이트 ND1는 입력신호 PIN와 첫 번째 플립플롭 F/F1의 카운팅 신호 IN<0>를 낸드연산한다. 그리고, 인버터 IV2는 낸드게이트 ND1의 출력을 반전하여 입력 제어신호 PI<0>를 출력한다.

그리고, 낸드게이트 ND2는 입력신호 PIN와 두 번째 플립플롭 F/F2의 카운팅 신호 IN<1>를 낸드연산한다. 그리고, 인버터 IV3는 낸드게이트 ND2의 출력을 반전하여 입력 제어신호 PI<1>를 출력한다.

또한, 낸드게이트 ND3는 입력신호 PIN와 플립플롭 F/F3의 카운팅 신호 IN<n-2>를 낸드연산한다. 그리고, 인버터 IV4는 낸드게이트 ND3의 출력을 반전하여 입력 제어신호 PI<n-2>를 출력한다.

또한, 낸드게이트 ND4는 입력신호 PIN와 플립플롭 F/F4의 카운팅 신호 IN<n-1>를 낸드연산한다. 그리고, 인버터 IV5는 낸드게이트 ND4의 출력을 반전하여 입력 제어신호 PI<n-1>를 출력한다.

선택부(224)는 모드신호 MODE_A, MODE_B에 대응하여 그룹 G2의 첫 번째 플립플롭 F/F5의 카운팅 신호 IN<n>와, 그룹 G1의 첫 번째 플립플롭 F/F1의 카운팅 신호 IN<0> 중 어느 하나를 선택하여 선택신호 IND<n>로 출력한다.

즉, 선택부(224)는 모드신호 MODE_A가 활성화되는 경우 그룹 G2의 카운팅 신호 IN<n>를 선택한다. 반면에, 선택부(224)는 모드신호 MODE_B가 활성화되는 경우 그룹 G1의 카운팅 신호 IN<0>를 선택한다.

그리고, 선택부(225)는 모드신호 MODE_A, MODE_B에 대응하여 그룹 G2의 두 번째 플립플롭 F/F6의 카운팅 신호 IN<n+1>와, 그룹 G1의 두 번째 플립플롭 F/F2의 카운팅 신호 IN<1> 중 어느 하나를 선택하여 선택신호 IND<n+1>로 출력한다.

즉, 선택부(225)는 모드신호 MODE_A가 활성화되는 경우 그룹 G2의 카운팅 신호 IN<n+1>를 선택한다. 반면에, 선택부(225)는 모드신호 MODE_B가 활성화되는 경우 그룹 G1의 카운팅 신호 IN<1>를 선택한다.

그리고, 선택부(226)는 모드신호 MODE_A, MODE_B에 대응하여 그룹 G2의 세 번째 플립플롭 F/F7의 카운팅 신호 IN<2n-2>와, 그룹 G1의 세 번째 플립플롭 F/F3의 카운팅 신호 IN<n-2> 중 어느 하나를 선택하여 선택신호 IND<2n-2>로 출력한다.

즉, 선택부(226)는 모드신호 MODE_A가 활성화되는 경우 그룹 G2의 카운팅 신호 IN<2n-2>를 선택한다. 반면에, 선택부(226)는 모드신호 MODE_B가 활성화되는 경우 그룹 G1의 카운팅 신호 IN<n-2>를 선택한다.

그리고, 선택부(227)는 모드신호 MODE_A, MODE_B에 대응하여 그룹 G2의 마지막 단의 플립플롭 F/F8의 카운팅 신호 IN<2n-1>와, 그룹 G1의 마지막 단의 플립플롭 F/F4의 카운팅 신호 IN<n-1> 중 어느 하나를 선택하여 선택신호 IND<2n-1>로 출력한다.

즉, 선택부(227)는 모드신호 MODE_A가 활성화되는 경우 그룹 G2의 카운팅 신호 IN<2n-1>를 선택한다. 반면에, 선택부(227)는 모드신호 MODE_B가 활성화되는 경우 그룹 G1의 카운팅 신호 IN<n-1>를 선택한다.

또한, 낸드게이트 ND5는 입력신호 PIN와 선택부(224)의 선택신호 IND<n>를 낸드연산한다. 그리고, 인버터 IV6는 낸드게이트 ND5의 출력을 반전하여 입력 제어신호 PI<n>를 출력한다.

낸드게이트 ND6는 입력신호 PIN와 선택부(225)의 선택신호 IND<n+1>를 낸드연산한다. 그리고, 인버터 IV7는 낸드게이트 ND6의 출력을 반전하여 입력 제어신호 PI<n+1>를 출력한다.

낸드게이트 ND7는 입력신호 PIN와 선택부(226)의 선택신호 IND<2n-2>를 낸드연산한다. 그리고, 인버터 IV8는 낸드게이트 ND7의 출력을 반전하여 입력 제어신호 PI<2n-2>를 출력한다.

또한, 낸드게이트 ND8는 입력신호 PIN와 선택부(227)의 선택신호 IND<2n-1>를 낸드연산한다. 그리고, 인버터 IV9는 낸드게이트 ND8의 출력을 반전하여 입력 제어신호 PI<2n-1>를 출력한다.

이상에서와 같이 조합부(223)에서 출력되는 입력 제어신호 PI<0:2n-1>의 펄스는 플립플롭 F/F1~F/F8의 출력 값에 따라 인에이블 되거나 디스에이블 된다.

도 4는 도 2의 출력 제어부(240)에 관한 상세 회로도이다.

출력 제어부(240)에서 출력 제어신호 PO<0:2n-1>를 출력하기 위한 상세 구성은 도 3에 도시된 바와 같다. 이하에서는 출력 제어부(240)에서 선택 제어신호 PO_2n를 출력하기 위한 상세 구성을 설명하기로 한다.

출력 제어부(240)는 복수의 낸드게이트 ND9~ND12를 포함한다. 여기서, 낸드게이트 ND9는 출력신호 POUT와 그룹 G2의 첫 번째 단의 플립플롭 F/F5의 카운팅 신호 IN<n>를 낸드연산한다. 그리고, 낸드게이트 ND10는 출력신호 POUT와 그룹 G1의 첫 번째 단의 플립플롭 F/F1의 카운팅 신호 IN<0>를 낸드연산한다.

그리고, 낸드게이트 ND11는 낸드게이트 ND9의 출력과 모드신호 MODE_A 및 낸드게이트 ND12의 출력을 낸드연산하여 선택 제어신호 PO_2n를 출력한다. 또한, 낸드게이트 ND12는 선택 제어신호 PO_2n와 낸드게이트 ND10의 출력을 낸드연산하여 낸드게이트 ND11에 출력한다. 여기서, 낸드게이트 ND11, ND12는 SR 래치 구조로 연결된다.

이상에서와 같이 출력 제어부(240)는 출력신호 POUT와, 그룹 G2의 카운팅 신호 IN<n>가 활성화되고 모드신호 MODE_A가 활성화된 경우 선택 제어신호 PO_2n를 로우 레벨로 출력한다. 즉, 모드신호 MODE_A가 활성화된 경우 제어부(220)의 그룹 G1, G2를 모두 사용하게 된다.

반면에, 출력 제어부(240)는 출력신호 POUT와, 그룹 G1의 카운팅 신호 IN<0>가 활성화되고 모드신호 MODE_A가 비활성화된 경우 선택 제어신호 PO_2n를 하이 레벨로 천이한다. 즉, 모드신호 MODE_A가 비활성화된 경우 제어부(220)의 그룹 G1만 사용하게 된다.

도 5는 도 1의 버퍼부(300)에 관한 구성도이다.

버퍼부(300)는 입력 선택부(310), FIFO(First-In First-Out; 선입선출형) 버퍼부(320) 및 출력 선택부(330)를 포함한다. 여기서, 입력 선택부(310)와 출력 선택부(330)는 멀티플렉서를 포함할 수 있다.

입력 선택부(310)는 모드신호 MODE_A, MODE_B에 대응하여 입력 데이터 A_IN<0:K-1>, B_IN<0:2K-1> 중 어느 하나를 선택한다. 즉, 입력 선택부(310)는 모드신호 MODE_A가 활성화된 경우 입력 데이터 A_IN<0:K-1>를 선택한다. 반면에, 입력 선택부(310)는 모드신호 MODE_B가 활성화된 경우 입력 데이터 B_IN<0:2K-1>를 선택한다.

데이터를 래치 한 후 일정 시간 이후에 출력해야 하는 지연 회로의 경우 그 지연 시간이 길어 지는 경우에는 래치의 크기가 커져 면적을 많이 차지한다. 이를 해결하기 위해 인덱싱을 통해 여러 개의 데이터를 저장하고 출력할 수 있도록 하는 방식을 사용한다.

예를 들어, 디램(DRAM) 내부의 있는 카스 라이트 레이턴시(CWL; Cas Write Latency;라이트 커맨드의 인가 이후에 외부로부터 라이트 데이터가 입력되기까지의 레이턴시) 지연 회로를 들 수 있다.

이 회로의 역할은 MRS(Mode Register Set; 모드 레지스터 세트)에 의해 정해진 일정 시간(tCK) 동안 라이트 해야 하는 어드레스를 저장해 놓았다가, 원하는 타이밍이 되면 라이트 플래그와 어드레스를 출력해 라이트 내부 명령을 생성하는 것이다.

카스 라이트 레이턴이러한 경우 지연해야 하는 클록 사이클(Clock-cycle) 동안 어드레스를 쉬프트 레지스터(Shift-register)를 통해 전달할 수 있다. 하지만, 쉬프트 레지스터를 통해 어드레스를 전달하는 경우 많은 면적을 소모하기 때문에 FIFO(First-In First-Out; 선입선출형) 동작이 가능한 데이터 래치를 사용한다.

이러한 FIFO 버퍼부(320)는 입력 제어신호 PI<0:2n-1>와, 출력 제어신호 PO<0:2n-1>에 대응하여 입력 선택부(310)로부터 인가되는 데이터를 버퍼링하여 출력 데이터 DOUT_B<0:2K-1>를 출력한다. FIFO 버퍼부(320)는 입력 제어신호 PI<0:2n-1>가 인가되면 해당하는 래치에 입력 데이터를 저장한다. 그리고, FIFO 버퍼부(320)는 출력 제어신호 PO<0:3>가 인가되면 해당하는 인덱스에 저장된 데이터가 출력된다.

즉, FIFO 버퍼부(320)는 입력 제어신호 PI<0:2n-1>에 의해 입력 선택부(310)로부터 인가되는 데이터를 순차적으로 래치하고, 출력 제어신호 PO<0:2n-1>에 의해 출력 선택부(330)에 데이터를 순차적으로 출력한다.

그리고, 출력 선택부(330)는 선택 제어신호 PO_2n에 대응하여 출력 데이터 DOUT_A<0:K-1>를 선택적으로 출력한다.

즉, 출력 선택부(330)는 선택 제어신호 PO_2n의 활성화시 출력 데이터 DOUT_B<0:2K-1>의 절반 개수인 출력 데이터 DOUT_B<0:K-1>를 선택하여 출력 데이터 DOUT_A<0:K-1>로 출력한다. 반면에, 출력 선택부(330)는 선택 제어신호 PO_2n의 비활성화시 출력 데이터 DOUT_B<0:2K-1>의 절반 개수인 출력 데이터 DOUT_B<K:2K-1>를 출력 데이터 DOUT_A<0:K-1>로 출력한다.

지연해야 하는 데이터의 양이 많고 동시에 저장해야 하는 데이터가 많아지게 되면 데이터 래치 또한 많은 면적을 차지할 수밖에 없다. 하지만, FIFO 버퍼부(320)가 서로 다른 타입의 데이터를 출력하는 다수의 쉬프터(110, 120)에 의해 공유가 가능하다면 면적의 개선이 가능하다.

FIFO 버퍼부(320)가 서로 다른 주체(예를 들면, 쉬프터(110, 120))에 의해 사용되는 경우, 각 동작을 만족시키기 위해 필요한 데이터의 비트 폭(Bit-width) 및 지연시간(동시에 동작하는 래치의 수)이 다를 수 있다.

하지만, 본 발명의 실시예는 입력 데이터 A_IN<0:K-1>, B_IN<0:2K-1>의 크기가 다른 경우에도 FIFO 버퍼부(320)의 래치를 공유하여 사용할 수 있도록 한다.

도 6은 도 5의 버퍼부(300)에 관한 상세 구성도이다.

입력 선택부(310)는 복수의 선택부(311~313)를 포함한다. 여기서, 복수의 선택부(311~313)는 멀티플렉서를 포함할 수 있다.

복수의 선택부(311~313) 각각은 모드신호 MODE_A, MODE_B에 대응하여 입력 데이터 A_IN<0:K-1>, B_IN<0:2K-1> 중 어느 하나를 선택한다.

즉, 선택부(311)는 모드신호 MODE_A가 활성화된 경우 입력 데이터 A_IN<0>를 선택한다. 반면에, 선택부(311)는 모드신호 MODE_B가 비활성화된 경우 입력 데이터 B_IN<0>를 선택한다.

그리고, 선택부(312)는 모드신호 MODE_A가 활성화된 경우 입력 데이터 A_IN<1>를 선택한다. 반면에, 선택부(312)는 모드신호 MODE_B가 비활성화된 경우 입력 데이터 B_IN<1>를 선택한다.

또한, 선택부(313)는 모드신호 MODE_A가 활성화된 경우 입력 데이터 A_IN<K-1>를 선택한다. 반면에, 선택부(313)는 모드신호 MODE_B가 비활성화된 경우 입력 데이터 B_IN<K-1>를 선택한다.

선택부(314)는 모드신호 MODE_A가 활성화된 경우 입력 데이터 A_IN<0>를 선택한다. 반면에, 선택부(314)는 모드신호 MODE_B가 비활성화된 경우 입력 데이터 B_IN<K>를 선택한다.

선택부(315)는 모드신호 MODE_A가 활성화된 경우 입력 데이터 A_IN<1>를 선택한다. 반면에, 선택부(315)는 모드신호 MODE_B가 비활성화된 경우 입력 데이터 B_IN<K+1>를 선택한다.

선택부(316)는 모드신호 MODE_A가 활성화된 경우 입력 데이터 A_IN<K-1>를 선택한다. 반면에, 선택부(316)는 모드신호 MODE_B가 비활성화된 경우 입력 데이터 B_IN<2K-1>를 선택한다.

한편, FIFO 버퍼부(320)는 2K 개의 FIFO 래치<0:2K-1> L1~L6를 포함한다. 복수의 FIFO 래치<0:2K-1> L1~L6는 K행 2열의 어레이로 배열될 수 있다.

여기서, 2K 개의 FIFO 래치<0:2K-1> L1~L6 중 절반 K 개의 FIFO 래치<0:K-1> L1~L3는 입력 제어신호 PI<0:n-1>와, 출력 제어신호 PO<0:n-1>에 대응하여 동작하게 된다. 이러한 FIFO 래치<0:K-1> L1~L3는 선택부(311~313)로부터 인가되는 데이터를 버퍼링하여 출력 데이터 DOUT_B<0:K-1>를 출력한다.

그리고, 2K 개의 FIFO 래치<0:2K-1> L1~L6 중 나머지 절반 K 개의 FIFO 래치<K:2K-1> L4~L6는 입력 제어신호 PI<n:2n-1>와, 출력 제어신호 PO<n:2n-1>에 대응하여 동작하게 된다. 이러한 FIFO 래치<K:2K-1> L4~L6는 선택부(314~316)로부터 인가되는 데이터를 버퍼링하여 출력 데이터 DOUT_B<K:2K-1>를 출력한다.

본 발명의 실시예에서는 버퍼부(300)의 래치가 FIFO 래치 L1~L6로 이루어진 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 FIFO 동작이 아니더라도 인덱스(Index)를 활용한 모든 데이터 래치에 적용이 가능하다.

또한, 출력 선택부(330)는 복수의 선택부(331~333)를 포함한다. 여기서, 복수의 선택부(331~333)는 멀티플렉서를 포함할 수 있다.

복수의 선택부(331~333) 각각은 선택 제어신호 PO_2n에 대응하여 출력 데이터 DOUT_B<0:K-1> 또는 출력 데이터 DOUT_B<K:2K-1> 중 어느 하나를 선택하여 데이터 DOUT_A<0:K-1>로 출력한다.

즉, 선택부(331)는 선택 제어신호 PO_2n가 활성화된 경우 출력 데이터 DOUT_B<0>를 선택한다. 반면에, 선택부(331)는 선택 제어신호 PO_2n가 비활성화된 경우 출력 데이터 DOUT_B<K>를 선택한다.

그리고, 선택부(332)는 선택 제어신호 PO_2n가 활성화된 경우 출력 데이터 DOUT_B<1>를 선택한다. 반면에, 선택부(332)는 선택 제어신호 PO_2n가 비활성화된 경우 출력 데이터 DOUT_B<K+1>를 선택한다.

또한, 선택부(333)는 선택 제어신호 PO_2n가 활성화된 경우 출력 데이터 DOUT_B<K-1>를 선택한다. 반면에, 선택부(333)는 선택 제어신호 PO_2n가 비활성화된 경우 출력 데이터 DOUT_B<2K-1>를 선택한다.

이상에서와 같이 버퍼부(300)는 모드신호 MODE_A의 활성화시 한 행에 위치한 두 개의 FIFO 래치를 조합하여 하나의 데이터 DOUT_A<0:K-1>를 출력하게 된다. 반면에, 버퍼부(300)는 모드신호 MODE_B의 활성화시 각각의 FIFO 래치에 대응하는 데이터 DOUT_B<0:2K-1>를 출력하게 된다.

예를 들어, 모드신호 MODE_A가 활성화되는 경우 지연되어야 하는 데이터의 수는 4 비트이고, 동시에 저장 가능한 데이터는 2n개(n은 자연수)가 된다. 그리고, 모드신호 MDOE_B가 활성화되는 경우 지연이 필요한 데이터 수는 8 비트이고, 동시에 저장 가능한 데이터는 n개(n은 자연수)가 된다.

모드신호 MODE_A가 활성화되는 경우 출력 선택부(330)의 동작에 의해 복수의 FIFO 래치 L1~L6 중 절반의 래치(예를 들면, 래치 L1~L3, 또는 래치 L4~L6) 값을 선택하여 데이터 DOUT_A<0:K-1>를 출력한다. 반면에, 모드신호 MODE_B가 활성화되는 경우 모든 FIFO 래치 L1~L6의 출력을 선택하여 데이터 DOUT_B<0:2K-1>로 출력한다.

도 7 및 도 8은 본 발명의 실시예에 따른 데이터 전달 장치의 동작을 설명하기 위한 동작 타이밍도이다.

여기서, 도 7은 모드신호 MODE_A가 활성화되는 경우 버퍼부(300)의 동작을 나타낸다. 그리고, 도 8은 모드신호 MODE_B가 활성화되는 경우 버퍼부(300)의 동작을 나타낸다.

도 7을 참조하면, 입력 제어부(220)에 입력신호 PIN가 인가되면 이에 대응하여 2n 개의 입력 제어신호 PI<0:2n-1>가 순차적으로 활성화된다. 그러면, 입력 제어신호 PI<0:2n-1>에 대응하여 입력 데이터 A_IN<0:K-1>가 순차적으로 입력되어 FIFO 래치 L1~L6에 2n 개의 데이터가 저장된다.

그리고, 출력 제어부(240)에 출력신호 POUT이 인가되면 이에 대응하여 2n 개의 출력 제어신호 PO<0:2n-1>가 순차적으로 활성화된다. 그러면, 출력 제어신호 PO<0:2n-1>에 대응하여 n개의 출력 데이터 DOUT_A<0:K-1>가 순차적으로 출력된다.

이때, 선택 제어신호 PO_2n가 로우 레벨인 경우 전체 2n 개의 FIFO 래치 L1~L6 중 절반의 n 개의 FIFO 래치 L1~L3에서 출력된 데이터만 출력 데이터 DOUT_A<0:K-1>로 출력한다. FIFO 래치 L1~L3에서 n 개의 출력 데이터 DOUT_A<0:K-1>가 출력된 이후에는 선택 제어신호 PO_2n가 하이 레벨로 천이하게 된다.

한편, 도 8을 참조하면, 입력 제어부(220)에 입력신호 PIN가 인가된다. 그러면, n 개의 입력 제어신호 PI<0:n-1>가 순차적으로 활성화되고, n 개의 입력 제어신호 PI<n:2n-1>가 순차적으로 활성화된다.

이에 따라, 입력 제어신호 PI<0:2n-1>에 대응하여 입력 데이터 A_IN<0:K-1>가 순차적으로 입력되어 FIFO 래치 L1~L3에 n 개의 데이터가 저장되고, FIFO 래치 L4~L6에 n개의 데이터가 저장된다.

그리고, 출력 제어부(240)에 출력신호 POUT이 인가되면 이에 대응하여 n 개의 출력 제어신호 PO<0:n-1>가 순차적으로 활성화되고, n 개의 출력 제어신호 PO<n:2n-1>가 순차적으로 활성화된다. 그러면, 출력 제어신호 PO<0:n-1>에 대응하여 n 개의 출력 데이터 DOUT_B<0:K-1>가 순차적으로 출력되고, n 개의 출력 데이터 DOUT_B<n:2K-1>가 순차적으로 출력된다.

이상에서와 같이, 본 발명의 실시예에 의해 배타적으로 사용되는 두 데이터 지연회로의 공유가 가능하다. 그리고, 두 지연회로의 지연 동작에서의 데이터 비트 폭(Bit-width)과 동시에 래치할 수 있는 데이터 수가 다르더라도 래치의 공유가 가능하다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

데이터 포맷이 서로 다른 제 1입력신호, 제 2입력신호와, 데이터 포맷이 서로 다른 제 1출력신호, 제 2출력신호를 생성하는 쉬프터부;
모드신호에 대응하여 상기 제 1입력신호, 상기 제 1출력신호를 선택하여 데이터의 입출력 동작을 제어하기 위한 입력 제어신호와 출력 제어신호로 출력하거나, 상기 제 2입력신호, 상기 제 2출력신호를 선택하여 상기 입력제어신호와 상기 출력 제어신호로 출력하는 입출력 제어부; 및
상기 입력 제어신호에 대응하여 서로 다른 데이터 비트 폭을 갖는 제 1입력 데이터를 래치하거나 제 2입력 데이터를 래치하고, 상기 출력 제어신호에 대응하여 서로 다른 데이터 비트 폭을 갖는 제 1출력 데이터를 출력하거나 제 2출력 데이터를 출력하는 버퍼부를 포함하고,
상기 입출력 제어부는
상기 모드신호에 대응하여 상기 제 1입력신호와 상기 제 2입력신호 중 어느 하나를 선택하는 제 1선택부;
상기 제 1선택부의 출력과 상기 모드신호에 대응하여 상기 입력 제어신호를 출력하는 입력 제어부;
상기 모드신호에 대응하여 상기 제 1출력신호와 상기 제 2출력신호 중 어느 하나를 선택하는 제 2선택부; 및
상기 제 2선택부의 출력과 상기 모드신호에 대응하여 상기 출력 제어신호와 선택 제어신호를 출력하는 출력 제어부를 포함하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서, 상기 쉬프터부는
상기 제 1입력신호와 상기 제 1출력신호를 생성하는 제 1쉬프터; 및
상기 제 2입력신호와 상기 제 2출력신호를 생성하는 제 2쉬프터를 포함하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 2항에 있어서, 상기 제 1쉬프터는
상기 제 2쉬프터 보다 긴 데이터 레이턴시를 갖고 작은 데이터 비트 폭을 갖는 데이터 포맷으로 설정되는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 제 2입력 데이터는 상기 제 1입력 데이터보다 두 배의 데이터 비트폭을 가지며, 상기 제 2출력 데이터는 상기 제 1출력 데이터보다 두 배의 데이터 비트폭을 갖는 것을 특징으로 하는 데이터 전달 장치.
삭제
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서, 상기 입력 제어부는
상기 제 1선택부의 출력과 상기 모드신호에 대응하여 복수의 카운팅 신호를 순차적으로 활성화시키는 신호 생성부; 및
상기 제 1선택부의 출력과 상기 복수의 카운팅 신호 및 상기 모드신호를 조합하여 상기 입력 제어신호를 출력하는 조합부를 포함하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 6항에 있어서, 상기 신호 생성부는
상기 제 1선택부의 출력신호에 대응하여 상기 복수의 카운팅 신호의 로직 레벨을 변화시켜 출력하고 제 1그룹과 제 2그룹으로 구분되는 복수의 플립플롭; 및
상기 모드신호에 대응하여 상기 제 1그룹의 출력과 상기 제 2그룹의 출력 중 어느 하나를 선택하는 제 3선택부를 포함하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 7항에 있어서, 상기 복수의 플립플롭은
직렬 연결되어 출력신호가 입력신호로 피드백 입력되는 링 카운터(Ring-Counter) 구조인 것을 특징으로 하는 데이터 전달 장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 7항에 있어서, 상기 복수의 플립플롭은
상기 모드신호에 의해 상기 제 1그룹만 선택되거나 상기 제 1, 2그룹이 모두 선택되어 활성화되는 플립플롭의 개수가 달라지는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 7항에 있어서, 상기 복수의 플립플롭 중
첫 번째 단의 플립플롭은 세트신호에 의해 초기 동작이 세팅되고, 나머지 플립플롭은 리셋신호에 의해 초기화되는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 7항에 있어서,
상기 제 1그룹과 상기 제 2그룹은 동일한 개수의 플립플롭을 포함하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 7항에 있어서, 상기 조합부는 상기 모드신호에 대응하여 상기 제 1그룹과 상기 제 2그룹의 출력을 모두 조합하여 상기 입력 제어신호로 출력하거나, 상기 제 1그룹의 출력을 상기 입력 제어신호로 출력하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 6항에 있어서, 상기 조합부는
상기 복수의 카운팅 신호의 값에 대응하여 2n(여기서, n은 자연수) 개의 입력 제어신호의 펄스를 선택적으로 인에이블시키거나 디스에이블시켜 출력하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서, 상기 출력 제어부는
상기 모드신호가 활성화된 경우 상기 선택 제어신호가 활성화되어 상기 제 1출력 데이터를 선택하고, 상기 모드신호가 비활성화된 경우 상기 선택 제어신호가 비활성화되어 상기 제 1출력 데이터를 선택하지 않는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서, 상기 버퍼부는
상기 모드신호에 대응하여 상기 제 1입력 데이터와 상기 제 2입력 데이터 중 어느 하나를 선택하는 입력 선택부;
상기 입력 제어신호에 대응하여 상기 입력 선택부로부터 인가되는 데이터를 래치하고, 상기 출력 제어신호에 대응하여 래치된 데이터를 상기 제 2출력 데이터로 출력하는 버퍼부; 및
상기 입출력 제어부로부터 인가되는 선택 제어신호에 대응하여 상기 제 2출력 데이터를 조합하여 상기 제 1출력 데이터로 출력하는 출력 선택부를 포함하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 15항에 있어서, 상기 입력 선택부는
상기 모드신호가 활성화된 경우 K개의 상기 제 1입력 데이터를 선택하고, 상기 모드신호가 비활성화되면 2K 개의 상기 제 2입력 데이터를 선택하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 15항에 있어서, 상기 버퍼부는
복수의 선입선출형(FIFO; First-In First-Out) 래치를 포함하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 15항에 있어서, 상기 버퍼부는
상기 모드신호가 활성화된 경우 K 개의 상기 제 1입력 데이터를 래치하고, 상기 모드신호가 비활성화된 경우 2K 개의 상기 제 2입력 데이터를 래치하여 2K 개의 상기 제 2출력 데이터를 출력하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 15항에 있어서, 상기 버퍼부는
2K 개의 래치를 포함하고, 상기 모드신호에 대응하여 2K 개의 상기 제 2출력 데이터 또는 K개의 상기 제 1출력 데이터를 출력하는 것을 특징으로 하는 데이터 전달 장치.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 19항에 있어서, 상기 출력 선택부는
상기 모드신호가 활성화된 경우 상기 선택 제어신호에 대응하여 상기 2K 개의 래치 중 K 개의 래치의 출력을 선택하여 상기 제 1출력 데이터를 출력하는 것을 특징으로 하는 데이터 전달 장치.