CN110875068A - 存储器装置的命令在管线中计数器 - Google Patents

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Abstract

本申请案涉及存储器装置的命令在管线中计数器。存储器装置及方法利用管线来处理或控制由所述存储器装置接收的命令的时序。其还可使用经配置以确定所述命令中的一或多者是否在所述管线中的跟踪电路。所述跟踪电路包含经配置以对进入所述管线中的命令计数的输入计数器及对离开所述管线的命令计数的输出计数器。此外，所述跟踪电路包含经配置以比较所述输入计数器及所述输出计数器中的值且当所述输入计数器及所述输出计数器中的值不同时输出指示所述一或多个命令在所述管线中的命令在管线中信号的比较电路。

Description

存储器装置的命令在管线中计数器
技术领域
本发明的实施例大体上涉及存储器装置中的字段命令检测。更具体来说，本发明的实施例涉及使用计数器方案来检测存储器装置的管线中的命令。
背景技术
半导体装置(例如，存储器装置)利用命令(例如，从主机装置接收的读取或写入命令)。当命令通过半导体装置的管线时，命令已开始且正在进行中。半导体装置可跟踪这些命令且确定其是否在管线中。然而，用于跟踪这些命令的跟踪电路可缓冲管线的各个部分的输出且可消耗半导体装置的功率及布局空间。
本发明的实施例可涉及上文陈述的问题中的一或多者。
发明内容
根据本申请案的一实施例，一种存储器装置包括：管线，其经配置以处理或控制由所述存储器装置接收的命令的时序；及跟踪电路，其经配置以确定所述命令中的一或多者是否在所述管线中，其中所述跟踪电路包括：输入计数器，其经配置以对进入所述管线中的命令计数；输出计数器，其经配置以对离开所述管线的命令计数；及比较电路，其经配置以比较所述输入计数器及所述输出计数器中的值且当所述输入计数器及所述输出计数器中的所述值不同时输出指示所述一或多个命令在所述管线中的命令在管线中信号。
根据本申请案的另一实施例，一种方法包括：缓冲来自管线的开端的命令以产生第一组命令脉冲，其中所述管线经配置以处理命令；在输入计数器中对所述第一组命令脉冲的第一数目计数；缓冲来自所述管线的末端的所述命令以产生第二组命令脉冲；在输出计数器中对所述第二组命令脉冲的第二数目计数；使用比较电路比较所述第一数目与所述第二数目；及当所述第一数目及所述第二数目不相同时，输出经配置以指示所述命令中的至少一者在所述管线中的命令在管线中信号。
根据本申请案的又一实施例，一种存储器装置包括：管线，其处理由所述存储器装置接收的命令；及跟踪电路，其经配置以：每次所述命令中的一个命令通过所述管线的第一位置时接收第一信号；每次所述命令通过所述管线的第二位置时接收第二信号；使用所述第一信号及所述第二信号作为从所述管线到所述跟踪电路的唯一缓冲信号确定所述命令中的任何者是否在所述管线中；及输出指示所述命令中的任何者是否在所述管线中的命令在管线中信号。
附图说明
图1是说明根据实施例的具有跟踪命令是否在存储器装置的管线中的跟踪电路的存储器装置的某些特征的简化框图；
图2是根据实施例的图1的管线的简化框图；
图3是根据实施例的用于确定图2的管线是否具有在管线中的命令的OR电路的示意图；
图4是根据实施例的具有输入计数器、输出计数器及比较电路的图1的跟踪电路的框图；
图5是根据实施例的图4的输入计数器的示意图；
图6是根据实施例的图4的输出计数器的示意图；
图7是根据实施例的图4的比较电路的示意图；及
图8是根据实施例的用于确定命令是否在图1的管线中的过程的框图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，未在说明书中描述实际实施方案的全部特征。应了解，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须做出许多实施方案特定的决策以实现开发者的特定目标，例如遵守系统相关及业务相关的约束，所述约束可因实施方案而异。此外，应了解，此开发努力可为复杂且耗时的，但对于受益于本发明的一般技术人员，仍将是设计、制作及制造的常规任务。
存储器装置的跟踪电路可用于跟踪命令是否在存储器装置的管线中。跟踪电路可包含对多少命令已进入管线中计数的输入计数器及对多少命令已离开管线计数的输出计数器。跟踪电路还可包含比较输入计数器及输出计数器中的计数的补偿电路。当输入计数器及输出计数器中的计数相同时，跟踪电路确定全部命令已通过管线。当输入计数器及输出计数器中的计数不相同时，跟踪电路确定至少一个命令仍在管线中。
现转向图，图1是说明存储器装置10的某些特征的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为双倍数据速率类型4(DDR4)或双倍数据速率类型5(DDR5)同步动态随机存取存储器(SDRAM)装置。
存储器装置10可包含数个存储器库12。存储器库12可为(例如)DDR4或DDR5SDRAM存储器库。存储器装置10表示具有数个存储器库12的单存储器芯片(例如，SDRAM芯片)的部分。此外，存储器库12可进一步经布置以形成库群组。例如，对于8千兆字节SDRAM，存储器芯片可包含布置成8个库群组的16个存储器库12，每一库群组包含2个存储器库。对于16GbDDR5SDRAM，存储器芯片可包含布置成8个存库群组的32个存储器库12，每一库群组包含(例如)4个存储器库。取决于整体系统的应用及设计，可利用存储器装置10上的存储器库12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14。命令接口14经配置以提供来自外部装置(例如，处理器或控制器17)的数个信号(例如，命令16)。处理器或控制器17可将各种命令16(及/或其它时钟/信号)提供到存储器装置10以促进待写入存储器装置10或从存储器装置10读取的数据的发射及接收。
如将了解，命令接口14可包含数个电路以确保命令16的适当处置及/或解码。将通过命令接口14的命令16传递到一或多个适当管线18。管线18可包含处理及/或控制命令16的处理的时序的电路。管线18可在命令接口14内及/或在命令接口14外部实施。
跟踪电路20可用于使用信号22确定命令16何时已到达管线18中的一或多个特定位置。当跟踪电路20确定命令16在管线18中时，其输出指示命令16在管线18中的CmdInPipe信号24。存储器装置10可产生指示一或多个命令16定位于管线18中的一或多个CmdInPipe信号24。
图2说明管线30的简化框图。例如，管线30可为附加延迟移位器。附加延迟移位器可用于移位命令以添加延迟以实现存储器装置10的列存取选通(cas)延迟。例如，在DDR4及DDR5实施方案中，存储器装置10可支持高读取延迟。高读取延迟也导致非常高的附加延迟。例如，在DDR4装置中，当cas延迟在存储器装置10的模式寄存器中被设置为32时，附加延迟移位器可用于添加高达31个循环的附加延迟。在附加延迟移位器中，使用触发器34锁存且移位读取/写入命令32高达32次。使用经缓冲的信号42取样锁存中的每一者的输出。将经缓冲信号42发送到其中其在一起经测试的共同位置。
例如，图3说明接收信号42的OR电路44的示意图。将信号42传递到NOR门46。当NOR门46的输入并非全部都对应于相应信号42时，可代替性地连接VSS 43。又将NOR门46的输出传递到NAND门48。未连接到NAND门48的任何单个NOR门50可代替性地利用反相器52来逻辑上与NOR门46的输出对准。NAND门48及NOR门50的输出连接到NOR门54。未连接到NAND门48或NOR门50的输出的NOR门54的任何输入可连接到VSS 56。NOR门54的输出用于产生指示读取/写入命令32在管线30中的CmdInPipe信号58。可使用一或多个反相器60产生CmdInPipe信号58以实现CmdInPipe信号58的适当时序、逻辑及/或放大。虽然来自用于产生OR电路44的管线30的信号42的缓冲可跟踪读取/写入命令32是否在管线30中，但缓冲方案可消耗存储器装置10的关键资源。例如，信号42的缓冲增加所使用的功率消耗及布局空间。此外，在附加延迟偏移器位置中，信号42的路由可占用存储器装置的关键位置中的有价值的路径。
如图4中说明，代替缓冲管线30的每一级，跟踪电路20使用输入计数器72对传入命令计数，所述输入计数器72对在管线30的开端处(例如，在第一触发器34之前)或附近(例如，在第一触发器34之后)进入管线30中的脉冲(例如，命令16)计数。跟踪电路20还可使用输出计数器74对传出命令计数，所述输出计数器74对在管线30的末端处(例如，在最后触发器34之后)或附近(例如，在最后触发器34之后)离开管线30的脉冲(例如，命令16)计数。跟踪电路20可使用比较电路76比较两个计数。当输入计数及输出计数不同时，将CmdInPipe信号24保持为逻辑高，从而指示命令在管线30中。一旦全部命令完成(即，通过管线30)且在管线30中不存在新命令，输入计数及输出计数便将匹配，且CmdInPipe信号24转变为低，从而指示无命令在管线30中。
图5说明输入计数器72的实施例的示意图。如说明，输入计数器72包含涟波计数器。然而，输入计数器72可包含适用于对进入管线18的命令的数目计数的任何类型的计数器。在所说明实施例中，输入计数器72包含触发器80、82、84及86。触发器80接收指示在管线18的开端处或附近检测的命令16的信号88(例如，信号42)。当转变高时，信号88对触发器80计时，从而引起触发器80输出Cmdin<0>信号90。输入计数器72接着使用反相器94使Cmdin<0>信号90反相以产生CmdinF<0>信号92。接着将CmdinF<0>信号92反馈到触发器80的输入引脚中以引起触发器80的输出在信号88的下一高转变时切换。换句话说，触发器80的输出在接收信号88的每一(例如，高)脉冲时交替地切换高及低。
触发器82与触发器80类似地起作用，除了触发器82是使用CmdinF<0>信号92而不是信号88进行计时之外。因此，触发器82输出(即，Cmdin<1>信号96)因为使用反相器100从Cmdin<1>信号96反相的CmdinF<1>信号98到触发器82的反馈而随着CmdinF<0>信号92的每隔一个转变切换。
此外，触发器84与触发器80及82类似地起作用，除了触发器84是使用CmdinF<1>信号98而不是信号88或CmdinF<0>信号92进行计时之外。因此，触发器84输出(即，Cmdin<2>信号102)因为使用反相器106从Cmdin<2>信号102反相的CmdinF<2>信号104的反馈而随着CmdinF<1>信号98的每隔一个(例如，高)转变切换。
此外，触发器86与触发器80、82及84类似地起作用，除了触发器86是使用CmdinF<2>信号102而不是信号88、CmdinF<0>信号92或CmdinF<1>信号98进行计时之外。因此，触发器86输出(即，Cmdin<3>信号108)因为使用反相器112从Cmdin<3>信号108反相的CmdinF<3>信号110的反馈而随着CmdinF<2>信号102的每隔一个转变切换。
触发器80、82、84及86可通过使用反相器114以产生每一相应时钟信号的反相时钟而利用差分计时。此外，触发器80、82、84及86可接收复位信号116，复位信号116用于通过将触发器80、82、84及86复位到初始状态而复位输入计数器72。
图6说明与先前描述的输入计数器72类似地起作用的输出计数器74的实施例的示意图。此外，将输出计数器74说明为涟波计数器。然而，输出计数器74可包含适用于对进入管线28的命令的数目计数的任何类型的计数器。在一些实施例中，输入计数器72及输出计数器74可使用相同或类似计数器类型实施。在其它实施例中，输入计数器72及输出计数器74可使用不同计数器类型实施。
在所说明实施例中，输出计数器74包含触发器120、122、124及126。触发器120接收指示在管线18的开端处或附近检测的命令16的信号128(例如，信号42)。当转变高时，信号128对触发器120计时，从而引起触发器120输出Cmdout<0>信号130。输出计数器74接着使用反相器134使Cmdout<0>信号130反相以产生CmdoutF<0>信号132。接着将CmdoutF<0>信号132反馈到触发器120的输入引脚以引起触发器120的输出在信号128的下一高转变时切换。换句话说，触发器120的输出在接收信号128的每一(例如，高)脉冲时交替地切换高及低。
触发器122与触发器120类似地起作用，除了触发器122是使用CmdoutF<0>信号132而不是信号128进行计时之外。因此，触发器122输出(即，Cmdout<1>信号136)因为使用反相器140从Cmdout<1>信号136反相的CmdoutF<1>信号138到触发器122的反馈而随着CmdoutF<0>信号132的每隔一个转变切换。
此外，触发器124与触发器120及122类似地起作用，除了触发器124是使用CmdoutF<1>信号138而不是信号128或CmdoutF<0>信号132进行计时之外。因此，触发器124输出(即，Cmdout<2>信号142)因为使用反相器146从Cmdout<2>信号142反相的CmdoutF<2>信号144的反馈而随着CmdoutF<1>信号138的每隔一个(例如，高)转变切换。
此外，触发器126与触发器120、122及124类似地起作用，除了触发器126是使用CmdoutF<2>信号142而不是信号128、CmdoutF<0>信号132或CmdoutF<1>信号138进行计时之外。因此，触发器126输出(即，Cmdout<3>信号148)因为使用反相器152从Cmdout<3>信号148反相的CmdoutF<3>信号150的反馈而随着CmdoutF<2>信号142的每隔一个转变切换。
触发器120、122、124及126可通过使用反相器154以产生每一相应时钟信号的反相时钟而利用差分计时。此外，触发器120、122、124及126可接收复位信号156，复位信号156用于通过将触发器120、122、124及126复位到初始状态而复位输出计数器74。
虽然将输入计数器72及输出计数器74均说明为能够对管线18中的15个命令计数，但输入计数器72及输出计数器74可经实施以对更多命令计数或对更少命令计数。例如，输入计数器72及输出计数器74可包含更多触发器或更少触发器以修改可在每一计数器中计数的命令的数目。
图7说明比较电路76的实施例的示意图。比较电路76接收输入计数器72及输出计数器74中的数目。例如，比较电路76可接收来自每一触发器的位作为信号。虽然将多个信号从输入计数器72及/或输出计数器74传递到比较电路76，但输入计数器72及/或输出计数器74可在比其它位置中(例如，在附加延迟移位器附近)具有更多布局空间可用的非关键位置中实施。代替性地，从管线18位置到跟踪电路20包含的更少(例如，2而不是32)条线可减少关键位置中的布局消耗及/或减少用于将信号提供到跟踪电路20及实施跟踪电路20的路由距离。
如说明，比较电路76包含从输入计数器72及输出计数器74接收位作为信号的四个互斥NOR(XNOR)门160、162、164及166。例如，XNOR门160从输出计数器74接收Cmdout<0>信号130及CmdoutF<0>信号132。XNOR门160还从输入计数器72接收Cmdin<0>信号90及CmdinF<0>信号92。可在XNOR门160的反相输入处接收反相“假”信号(即，CmdoutF<0>信号132及CmdinF<0>信号92)。因此，如果1或3个输入(在适用反相之后)在逻辑上为高，那么XNOR门160输出逻辑低。否则，(例如，0、2或4个输入在逻辑上为高)，XNOR门160输出逻辑高。
XNOR门162与XNOR门160类似地起作用，除了XNOR门162接收Cmdout<1>信号136、CmdoutF<1>信号138、Cmdin<1>信号96及CmdinF<1>信号98除外。而且，XNOR门164与XNOR门160及162类似地起作用，除了XNOR门164接收Cmdout<2>信号142、CmdoutF<2>信号144、Cmdin<2>信号102及CmdinF<2>信号104除外。同样地，XNOR门166与XNOR门160、162及164类似地起作用，除了XNOR门166接收Cmdout<3>信号148、CmdoutF<3>信号150、Cmdin<3>信号108及CmdinF<3>信号110之外。
将XNOR门160、162、164及166的输出被传输到NAND门168。NAND门168输出逻辑高作为CmdInPipe信号24，除非全部四个XNOR门160、162、164及166在逻辑上为高。在一些实施例中，可使用延迟器170将来自XNOR门160、162及164的输出从XNOR门160、162及164延迟到NAND门168以在产生CmdInPipe信号24之前实现XNOR门166的输出的传播。此外，在一些实施例中，延迟170可包含XNOR门164的相对短延迟、XNOR门162的更大延迟及XNOR门160的甚至更长延迟以引起XNOR门160、162、164及166的输出在相同或大约相同时间到达NAND门168。
虽然前述讨论讨论且图7说明每一门160、162、164及166从相应计数器接收四个输入，但在一些实施例中，可在门160、162、164及166处接收更少信号。例如，门160、162、164及166可每一者针对每一真/假信号对仅接收一个信号(例如，总共4个信号)而不是将两个信号(例如，总共8个信号)从相应计数器路由到门160、162、164及166。此外，在一些实施例中，未从相应计数器路由的信号(例如，CmdOutF<0>信号132)可从相反极性信号(例如，CmdOut<0>信号130)在比较电路76中本地产生。替代地，在门160、162、164及166中仅使用经路由的信号。
图8是用于确定命令是否在管线18中的过程200的流程图。存储器装置10缓冲来自管线18的开端的命令以产生第一组命令脉冲(框202)。管线经配置以处理由存储器装置10接收的命令。此外，缓冲来自管线18的开端的命令可包含将来自管线的开端的命令中的至少一者的指示传输到输入计数器72。在一些实施例中且如先前提及，输入计数器72物理上远离管线18定位。输入计数器72对第一组命令脉冲的第一数目计数(框204)。存储器装置还缓冲来自管线的末端的命令以产生第二组命令脉冲(框206)。缓冲来自管线的末端的命令可包含将来自管线的末端的命令中的至少一者的指示传输到输出计数器74。在一些实施例中且如先前提及，输出计数器74可物理上远离管线18定位。输出计数器74对第二组命令脉冲的第二数目计数(框208)。比较电路比较第一数目与第二数目(框210)。当第一数目及第二数目不相同时，比较电路还输出经配置以指示命令中的至少一者在管线中的命令在管线中信号(框212)。
虽然上文讨论各种逻辑低及/或逻辑高断言极性，但在一些实施例中，可反转这些极性中的至少一些。此外，在一些实施例中，如本文中讨论的逻辑门可使用类似逻辑功能替换，例如使用单个NAND门替换的反相器或实施类似功能的其它类似改变。
虽然本发明可有各种修改及替代形式，但特定实施例已通过实例在图式中展示且在本文中详细描述。然而，应理解，本发明不希望限于所揭示的特定形式。而是，本发明希望涵盖落在如由以下所附权利要求书定义的本发明的精神及范围内的全部修改、等效物及替代例。
本文中呈现且主张的技术经引用且应用到明确改进本技术领域且因而非抽象、无形或纯理论的具有实际性质的材料对象及具体实例。此外，如果附加到本说明书的结尾的任何权利要求含有指定为“用于[执行][功能]的手段”或“用于[执行][功能]的步骤”的一或多个元件，那么希望根据35U.S.C.112(f)解释此类元件。然而，对于含有以任何其它方式指定的元件的任何权利要求，希望不根据35U.S.C.112(f)解释此类元件。

Claims (20)

1.一种存储器装置，其包括：
管线，其经配置以处理或控制由所述存储器装置接收的命令的时序；及
跟踪电路，其经配置以确定所述命令中的一或多者是否在所述管线中，其中所述跟踪电路包括：
输入计数器，其经配置以对进入所述管线中的命令计数；
输出计数器，其经配置以对离开所述管线的命令计数；及
比较电路，其经配置以比较所述输入计数器及所述输出计数器中的值且当所述输入计数器及所述输出计数器中的所述值不同时输出指示所述一或多个命令在所述管线中的命令在管线中信号。
2.根据权利要求1所述的存储器装置，其中所述输入计数器经配置以在所述管线的第一触发器之前接收所述命令的指示。
3.根据权利要求1所述的存储器装置，其中所述输出计数器经配置以在所述管线的最后触发器之后接收所述命令的指示。
4.根据权利要求1所述的存储器装置，其中所述输入计数器包括涟波计数器。
5.根据权利要求1所述的存储器装置，其中所述输出计数器包括涟波计数器。
6.根据权利要求1所述的存储器装置，其中所述比较电路包括经配置以完成以下每一者的互斥NOR XNOR门：
在所述XNOR的第一输入端子处接收来自所述输入计数器的所述值的第一位；
在所述XNOR的第二端子处接收来自所述输出计数器的所述值的第二位；及
至少部分基于所述第一位及所述第二位输出输出信号。
7.根据权利要求6所述的存储器装置，其中所述XNOR门经配置以：
在所述XNOR的第三输入端子处接收所述值的第三位，其中所述第三位是所述第一位的补码，且所述第三输入端子是反相端子；及
在所述XNOR的第四输入端子处接收所述值的第四位，其中所述第四位是所述第二位的补码，且所述第四输入端子是反相端子，且除了所述第一位及所述第二位之外，所述输出信号还至少部分基于所述第三位及所述第四位。
8.根据权利要求7所述的存储器装置，其中所述比较电路包括NAND门，且所述输出信号是从所述XNOR门传输到NAND门，所述NAND门基于所述XNOR门的所述输出信号及额外XNOR门的额外输出信号产生所述命令在管线中信号。
9.根据权利要求8所述的存储器装置，其中所述比较电路包括延迟器，所述延迟器经配置以延迟所述XNOR门的所述输出信号以将所述输出信号与所述额外输出信号同步。
10.一种方法，其包括：
缓冲来自管线的开端的命令以产生第一组命令脉冲，其中所述管线经配置以处理命令；
在输入计数器中对所述第一组命令脉冲的第一数目计数；
缓冲来自所述管线的末端的所述命令以产生第二组命令脉冲；
在输出计数器中对所述第二组命令脉冲的第二数目计数；
使用比较电路比较所述第一数目与所述第二数目；及
当所述第一数目及所述第二数目不相同时，输出经配置以指示所述命令中的至少一者在所述管线中的命令在管线中信号。
11.根据权利要求10所述的方法，其中缓冲来自所述管线的所述开始的所述命令包括将来自所述管线的所述开端的所述命令中的至少一者的指示传输到所述输入计数器。
12.根据权利要求10所述的方法，其中缓冲来自所述管线的所述末端的所述命令包括将来自所述管线的所述末端的所述命令中的至少一者的指示传输到所述输出计数器。
13.根据权利要求10所述的方法，其中比较所述第一数目与所述第二数目包括：
将所述第一数目从所述输入计数器传输到所述比较电路；及
将所述第二数目从所述输出计数器传输到所述比较电路。
14.根据权利要求10所述的方法，其中比较所述第一数目与所述第二数目包括将所述第一数目及所述第二数目的对应位传递到所述比较电路的多个XNOR门的相应互斥NORXNOR门。
15.根据权利要求14所述的方法，其中将所述第一数目及所述第二数目的对应位传递到相应XNOR门包括：
传递对应于来自所述输入计数器的输入位的真值的第一位；
传递对应于所述输入位的补码值的第二位；
传递对应于来自所述输出计数器的输出位的真值的第三位；及
传递对应于所述输出位的补码值的第四位。
16.根据权利要求15所述的方法，其中传递所述第二位包括在相应XNOR门的第一端子处反相所述补码值，且传递所述第四位包括在所述相应XNOR门的第二端子处反相所述补码值。
17.一种存储器装置，其包括：
管线，其处理由所述存储器装置接收的命令；及
跟踪电路，其经配置以：
每次所述命令中的一个命令通过所述管线的第一位置时接收第一信号；
每次所述命令通过所述管线的第二位置时接收第二信号；
使用所述第一信号及所述第二信号作为从所述管线到所述跟踪电路的唯一缓冲信号确定所述命令中的任何者是否在所述管线中；及
输出指示所述命令中的任何者是否在所述管线中的命令在管线中信号。
18.根据权利要求17所述的存储器装置，其中所述管线包括多个触发器，且所述第一位置包括在所述多个触发器中的第一触发器之前的点。
19.根据权利要求17所述的存储器装置，其中所述管线包括多个触发器，且所述第二位置包括在所述多个触发器中的最后触发器之后的点。
20.根据权利要求17所述的存储器装置，其中所述跟踪电路包括：
输入计数器，其经配置以对所述第一信号的出现计数；
输出计数器，其经配置以对所述第二信号的出现计数；及
比较电路，其中确定所述命令中的任何者是否在所述管线中包括使用所述比较电路比较所述输入计数器及所述输出计数器中的值且当所述输入计数器及所述输出计数器中的值彼此不同时确定所述命令中的至少一者在所述管线中。
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