JP2012014762A - 状態検知回路および半導体記憶装置 - Google Patents

Abstract

【課題】より少ない素子数で回路を構成する。
【解決手段】動作制御の開始に係る一連の第１のコマンド信号を計数するカウンタ回路１１ａと、動作制御の終了に係る一連の第２のコマンド信号を計数する第２のカウンタ回路１１ｂと、カウンタ回路１１ａ、１１ｂにおける計数値の一致を検出するカウンタ一致検出回路１２と、第１のコマンド信号でセットされ、カウンタ一致検出回路が一致を検出した場合にリセットされるＲＳフリップフロップ回路１３と、を備え、カウンタ回路１１ａ、１１ｂは、バイナリカウンタを構成要素として備える。
【選択図】図１

Description

本発明は、状態検知回路および半導体記憶装置に係り、特に、半導体記憶装置における動作制御技術に係る。

シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式の半導体記憶装置は、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式の半導体記憶装置は、コントローラより供給されるクロック信号に同期してデータを入出力するタイプのメモリであり、近年における高速化の要求を満たすため、使用されるクロックの周波数は年々高められている。

多くのシンクロナスＤＲＡＭでは、リード動作やライト動作を実行している途中に、新たなリードコマンドやライトコマンドを受け付け可能であり、この場合、従前に受け付けたリードコマンドやライトコマンドに応答した一連の動作を終了した後、連続して、次に受け付けたリードコマンドやライトコマンドに応答した一連の動作が開始される。このため、このようなシンクロナスＤＲＡＭにおいてアーリーパワーダウンを受け付け可能とするためには、どの時点で全てのリード動作やライト動作が完了したのか、これを検出するための検出回路が必要となる。

そこで、データ転送動作中にリードコマンドやライトコマンドなどの新たなデータ転送コマンドを受け付け可能な半導体装置に用いられ、データ転送動作の終了を検知することが可能なデータ転送動作終了検知回路を備える半導体装置が特許文献１において開示されている。この半導体装置は、データ転送コマンドに応答してデータを転送可能であり、且つ、一連のデータ転送動作中に新たなデータ転送コマンドを受け付け可能な半導体装置に用いられるデータ転送動作終了検知回路であって、少なくともデータ転送コマンドの受け付け履歴を保持する第１の手段と、第１の手段に保持された受け付け履歴に基づいて、データ転送動作の終了を示す終了検知信号を発生する第２の手段とを備える。

より具体的には、データ転送動作終了検知回路として、図７に示すように、リード開始信号ＲＤの発生に応答してシフト動作を行う第１のカウンタ２１と、バースト終了信号ＢＥの発生に応答してシフト動作を行う第２のカウンタ２２、第１のカウンタ２１のカウント値と第２のカウンタ２２のカウント値が一致した状態で、バースト終了信号ＢＥが発生したことに応答して、リードイネーブル信号ＲＥを発生するＳＲラッチ回路２５とを備える。第１のカウンタ２１は、シフト動作するように縦続接続されるラッチ回路２１_１〜２１_８から構成され、第２のカウンタ２２は、縦続接続されるラッチ回路２２_１〜２２_８から構成される。ＮＡＮＤ回路２３_１〜２３_８、２４は、それぞれラッチ回路２１_１〜２１_８、２２_１〜２２_８の出力同士の論理値の一致を検知し、全てが一致する場合にＡＮＤ回路３１を介してＳＲラッチ回路２５をリセットする。なお、ラッチ回路２１_１〜２１_８、２２_１〜２２_８は、初期設定回路２６によって初期化される。

このようなデータ転送動作終了検知回路によれば、リード開始信号ＲＤの受け付け履歴に基づいてリード動作などのデータ転送動作の終了を検知していることから、リード動作などを実行している途中で、新たなリードコマンドを受け付けた場合であっても、どの時点で全てのリード動作が完了したのか検出することが可能となる。

特開２００７−８７４６７号公報

以下の分析は本発明において与えられる。

ところで現在、シンクロナスＤＲＡＭの規格を定めているＪＥＤＥＣ（Joint Electron Device Engineering Council）により規定されている最も動作速度の速いＳｐｅｅｄＢｉｎ（ＤＤＲ３−２１３３Ｎ）では、ＣＬ（CAS Latency）＝１４まで対応となっており、さらなる高速化対応のためにＣＬは、今後も大きくなる傾向にある。これに伴い必要なポインタ数が増加するので、シフト動作するように縦続接続されるラッチ回路で構成する場合、回路規模が大きくなってしまう。

本発明の１つのアスペクト（側面）に係る状態検知回路は、動作制御の開始に係る一連の第１のコマンド信号を計数する第１のカウンタと、動作制御の終了に係る一連の第２のコマンド信号を計数する第２のカウンタと、第１および第２のカウンタにおける計数値の一致を検出するカウンタ一致検出回路と、第１のコマンド信号でセットされ、カウンタ一致検出回路が一致を検出した場合にリセットされる状態保持回路と、を備え、第１および第２のカウンタは、バイナリカウンタを構成要素として備える。

本発明によれば、より少ない素子数で回路を構成することができる。

本発明の一実施例に係る状態検知回路の構成を示すブロック図である。 本発明の一実施例に係る状態検知回路の第１のタイミングチャートである。 本発明の一実施例に係るカウンタ回路の回路図である。 １ビット分のカウンタの一例の回路図である。 カウンタ一致検出回路の一例の回路図である。 本発明の一実施例に係る状態検知回路の第２のタイミングチャートである。 従来のデータ転送動作終了検知回路の回路図である。

本発明の実施形態に係る状態検知回路は、動作制御の開始に係る一連の第１のコマンド信号を計数する第１のカウンタ（図１の１１ａに相当）と、動作制御の終了に係る一連の第２のコマンド信号を計数する第２のカウンタ（図１の１１ｂに相当）と、第１および第２のカウンタにおける計数値の一致を検出するカウンタ一致検出回路（図１の１２）と、第１のコマンド信号でセットされ、カウンタ一致検出回路が一致を検出した場合にリセットされる状態保持回路（図１の１３に相当）と、を備え、第１および第２のカウンタは、バイナリカウンタを構成要素として備える。

状態検知回路において、計数すべき一連の第１のコマンド信号の数をｎ（ｎは２以上の整数）とする時、バイナリカウンタは、２^ｋ−１＜ｎ≦２^ｋを満たすｋ個のフリップフロップ回路から構成されるようにしてもよい。

状態検知回路において、動作制御は、半導体記憶装置の読み出し動作に係る制御であってもよい。

状態検知回路において、動作制御は、半導体記憶装置の書き込み動作に係る制御であってもよい。

半導体記憶装置が、上記の状態検知回路を備えるようにしてもよい。

以上のような状態検知回路によれば、コマンドの回数の管理にシフトレジスタではなくバイナリカウンタをベースとした力ウンタを用いる。例えば１６個のコマンドを管理するためには、シフトレジスタであれば１６個のフリップフロップ回路が必要である。これに対し、バイナリカウンタをベースとしたカウンタでは、４ビットあれば１６個のコマンドを力ウントすることができる。バイナリ力ウンタ１ビット分は、フリップフロップ回路＋αの回路で構成できる。したがって、ポインタ数が増加した場合における半導体記憶装置の動作制御に係る回路規模が大幅に削減される。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の一実施例に係る状態検知回路の構成を示すブロック図である。図１において、状態検知回路は、半導体記憶装置、より具体的にはＳＤＲＡＭ等に適用される回路であって、カウンタ回路１１ａ、１１ｂ、カウンタ一致検出回路１２、ＲＳフリップフロップ回路１３を備える。

カウンタ回路１１ａは、リード開始に係るリードコマンド信号ＲＤのレベル遷移の回数を係数するコマンド受け付け管理用のカウンタである。カウンタ回路１１ｂは、リード終了に係るリードエンドコマンド信号ＲＤＥのレベル遷移の回数を係数するコマンド処理完了管理用のカウンタである。カウンタ一致検出回路１２は、カウンタ回路１１ａにおける計数値とカウンタ回路１１ｂにおける計数値とを入力し、双方の計数値が一致したか否かを検出し、一致した場合に比較結果出力信号ＣＯＵＴをＲＳフリップフロップ回路１３に出力する。

ＲＳフリップフロップ回路１３は、インバータ回路ＩＮＶ１、２入力のＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２を備える。ＮＡＮＤ回路ＮＡＮＤ１は、一方の入力端にインバータ回路ＩＮＶ１で論理反転したリードコマンド信号ＲＤを入力し、他方の入力端にＮＡＮＤ回路ＮＡＮＤ２の出力を入力し、出力端からリードステート信号ＲＳを出力する。ＮＡＮＤ回路ＮＡＮＤ２は、一方の入力端に比較結果出力信号ＣＯＵＴを入力し、他方の入力端にＮＡＮＤ回路ＮＡＮＤ１の出力を入力する。このような構成のＲＳフリップフロップ回路１３は、リードコマンド信号ＲＤによってセットされ、比較結果出力信号ＣＯＵＴによってリセットされ、リードステート信号ＲＳを出力する。

図示されないリセット直後において、カウンタ回路１１ａ、１１ｂは、両方のカウンタ値とも・・・０００（バイナリ値を表す）となっている。リードコマンド信号ＲＤが入力されると、カウンタ回路１１ａがカウントアップされ、・・・００１となるとともに、ＲＳフリップフロップ回路１３をセットしてリードステート信号ＲＳを活性化する。２番目、３番目のリードコマンド信号ＲＤが入力されると、カウンタ回路１１ａは、・・・０１０、・・・０１１とカウントアップしていく。

一定のサイクル数が経過して、最初のリードコマンド信号ＲＤに対応する処理が完了すると、リードエンドコマンド信号ＲＤＥが入力され、カウンタ回路１１ｂが力ウントアップされ、・・・００１となる。その後、２番目、３番目のリードコマンドの処理が完了するに応じてカウンタ回路１１ｂは、・・・０１０、・・・０１１と力ウントアップしていく。外部からのリードコマンド信号ＲＤの入カがなくなり、全てのリードコマンドの処理が完了すると、カウンタ回路１１ａ、１１ｂのカウント値が同じになる（各ビットが同じになる）。カウンタ一致検出回路１２は、この状態を検出し、ＲＳフリップフロップ回路１３のリセット信号である比較結果出力信号ＣＯＵＴを発生させる。全てのリードコマンドの処理が終了して、カウンタ一致検出回路１２から比較結果出力信号ＣＯＵＴが出ると、リード状態のステート信号は、非活性化される。

図２は、本発明の一実施例に係る状態検知回路の第１のタイミングチャートである。ここで、リードコマンド信号ＲＤ、リードエンドコマンド信号ＲＤＥは、システムのクロック信号ＴＣＫに同期して入力されるものとする。タイミングｔ１において、リードコマンド信号ＲＤが立ち上がり、ＲＳフリップフロップ回路１３は、リードステート信号ＲＳをＨレベルとして出力する。リードコマンド信号ＲＤの５回目のＨレベルへの遷移であるタイミングｔ２において、リードエンドコマンド信号ＲＤＥが立ち上がるとする。その後、リードエンドコマンド信号ＲＤＥの５回目の立ち上がりのタイミングであるタイミングｔ３において、カウンタ一致検出回路１２は、カウンタ回路１１ａ、１１ｂの計数値の一致を検出し、比較結果出力信号ＣＯＵＴをＬレベルとする。これによって、ＲＳフリップフロップ回路１３は、リードコマンド信号ＲＤおよびリードエンドコマンド信号ＲＤＥの信号遷移の数が一致したことでリセットされ、リードステート信号ＲＳをＬレベルとして出力する。

次に、状態検知回路を構成する各部の詳細について説明する。図３は、カウンタ回路１１ａ、１１ｂの回路図である。カウンタ回路１１ａ、１１ｂは、ここでは一例として３ビットのカウンタＣＮＴ１〜ＣＮＴ３によって同一に構成される。カウンタＣＮＴ１は、リセット端子ＲＳＴにリセット信号ＲＥＳＥＴを入力し、入力端子ＩＮにリードコマンド信号ＲＤ（リードエンドコマンド信号ＲＤＥ）を入力し、入力端子ＣＡＩに電源ＶＤＤを入力し、出力端子ＯＵＴをカウンタＣＮＴ２の入力端子ＩＮに接続し、出力端子ＣＡＯをカウンタＣＮＴ２の入力端子ＣＡＩに接続すると共に計数信号ＣＳ０（ＣＥ０）を出力する。

カウンタＣＮＴ２は、リセット端子ＲＳＴにリセット信号ＲＥＳＥＴを入力し、入力端子ＩＮをカウンタＣＮＴ１の出力端子ＯＵＴに接続し、入力端子ＣＡＩをカウンタＣＮＴ１の出力端子ＣＡＯに接続し、出力端子ＯＵＴをカウンタＣＮＴ３の入力端子ＩＮに接続し、出力端子ＣＡＯをカウンタＣＮＴ３の入力端子ＣＡＩに接続すると共に計数信号ＣＳ１（ＣＥ１）を出力する。

カウンタＣＮＴ３は、リセット端子ＲＳＴにリセット信号ＲＥＳＥＴを入力し、入力端子ＩＮをカウンタＣＮＴ２の出力端子ＯＵＴに接続し、入力端子ＣＡＩをカウンタＣＮＴ２の出力端子ＣＡＯに接続し、出力端子ＯＵＴから計数信号ＣＳ２（ＣＥ２）を出力する。

次に、カウンタＣＮＴ１〜ＣＮＴ３の詳細について説明する。図４は、１ビット分のカウンタＣＮＴｎ（ｎ＝１〜３）の一例を示す回路図である。カウンタＣＮＴｎは、インバータ回路ＩＮＶ１１〜ＩＮＶ１８、ＮＡＮＤ回路ＮＡＮＤ１１、ＮＡＮＤ１２、ＮＯＲ回路ＮＯＲ１１、トランスファーゲート回路ＴＲＧ１１、ＴＲＧ１２を備える。

ＮＡＮＤ回路ＮＡＮＤ１１は、入力端子ＩＮ、ＣＡＩの論理積を取り論理反転し、トランスファーゲート回路ＴＲＧ１１の開閉制御を行い、さらにインバータ回路ＩＮＶ１１で論理反転し、トランスファーゲート回路ＴＲＧ１２の開閉制御を、トランスファーゲート回路ＴＲＧ１１と排他的に行う。

トランスファーゲート回路ＴＲＧ１１は、一端をインバータ回路ＩＮＶ１２の入力端およびインバータ回路ＩＮＶ１３の出力端に接続し、他端をインバータ回路ＩＮＶ１７の出力端に接続する。インバータ回路ＩＮＶ１４は、入力端をインバータ回路ＩＮＶ１３の入力端およびインバータ回路ＩＮＶ１２の出力端に接続し、出力端をトランスファーゲート回路ＴＲＧ１２の一端および出力端子ＣＡＯに接続する。

トランスファーゲート回路ＴＲＧ１２は、他端をＮＯＲ回路ＮＯＲ１１の一方の入力端およびインバータ回路ＩＮＶ１５の出力端に接続する。ＮＯＲ回路ＮＯＲ１１は、他方の入力端をリセット端子ＲＳＴに接続し、出力端をインバータ回路ＩＮＶ１５の入力端およびインバータ回路ＩＮＶ１６の入力端に接続する。

ＮＡＮＤ回路ＮＡＮＤ１２は、一方の入力端を入力端子ＩＮに接続し、他方の入力端をインバータ回路ＩＮＶ１６の出力端およびインバータ回路ＩＮＶ１７の入力端に接続し、出力端をインバータ回路ＩＮＶ１８を介して出力端子ＯＵＴに接続する。

以上のような構成のカウンタＣＮＴｎは、インバータ回路ＩＮＶ１２、ＩＮＶ１３で一方のラッチ回路を構成し、インバータ回路ＩＮＶ１５、ＮＯＲ回路ＮＯＲ１１で他方のラッチ回路を構成する。これら２個のラッチ回路は、トランスファーゲート回路ＴＲＧ１１、ＴＧ１２で互いの接続が開閉され、入力端子ＣＡＩがＨレベルである場合に入力端子ＩＮの信号のレベル遷移に伴って動作するフリップフロップ回路として機能する。すなわち、入力端子ＩＮの信号のＨレベル遷移で動作する１ビットのカウンタとして機能する。

図５は、カウンタ一致検出回路１２の一例を示す回路図である。カウンタ一致検出回路１２は、論理反転付きの排他的論理和回路ＥＸＯＲ１ｎ（ｎ＝１〜３）、ＮＡＮＤ回路ＮＡＮＤ２１、ＮＡＮＤ２２、インバータ回路ＩＮＶ２１、ＩＮＶ２２、遅延回路ＤＬＹ１を備える。排他的論理和回路ＥＸＯＲ１ｎは、計数信号ＣＳｎ−１、ＣＥｎ−１の排他的論理和を論理反転し、ＮＡＮＤ回路ＮＡＮＤ２１のそれぞれの入力端に出力する。ＮＡＮＤ回路ＮＡＮＤ２１は、出力をインバータ回路ＩＮＶ２１を介してＮＡＮＤ回路ＮＡＮＤ２２の一方の入力および遅延回路ＤＬＹ１の入力に接続する。遅延回路ＤＬＹ１は、出力をインバータ回路ＩＮＶ２２を介してＮＡＮＤ回路ＮＡＮＤ２２の他方の入力に接続する。ＮＡＮＤ回路ＮＡＮＤ２２は、計数信号ＣＳｎ−１、ＣＥｎ−１がｎ＝１〜３に関し全て一致した場合に、比較結果出力信号ＣＯＵＴを遅延回路ＤＬＹ１の遅延時間分Ｌレベルとして出力する。

図６は、本発明の一実施例に係る状態検知回路の第２のタイミングチャートである。図２の第１のタイミングチャートと基本的な内容は同じである。ここでは、リードコマンド信号ＲＤ、リードエンドコマンド信号ＲＤＥが８回、Ｈレベル、Ｌレベルを遷移するものとする。

計数信号ＣＳ０は、リードコマンド信号ＲＤがＬレベルに遷移する毎に遷移を繰り返し、計数信号ＣＳ１は、計数信号ＣＳ０がＬレベルに遷移する毎に遷移を繰り返し、計数信号ＣＳ２は、計数信号ＣＳ１がＬレベルに遷移する毎に遷移を繰り返す。

同様に計数信号ＣＥ０は、リードエンドコマンド信号ＲＤＥがＬレベルに遷移する毎に遷移を繰り返し、計数信号ＣＥ１は、計数信号ＣＥ０がＬレベルに遷移する毎に遷移を繰り返し、計数信号ＣＥ２は、計数信号ＣＳ１がＬレベルに遷移する毎に遷移を繰り返す。そして、タイミングｔ３において、計数信号ＣＳｎ−１、ＣＥｎ−１がｎ＝１〜３に関し全て一致したことを検知し、比較結果出力信号ＣＯＵＴがＬレベルに遷移する。この結果、タイミングｔ１においてＨレベルに遷移したリードステート信号ＲＳは、タイミングｔ３においてＬレベルに遷移する。

以上のような状態検知回路によれば、１ビット分のカウンタ回路は、図４に示すようにフリップフロップ回路＋αの回路規模で構成できる。したがって、シフトレジスタを用いて実現した従来例と比較し、必要な回路素子数は大幅に減少する。

なお、以上の説明では、状態検知回路は、リードに係る場合の回路について説明した。しかし、これに限定されること無く、状態検知回路は、リード開始に係るリードコマンド信号ＲＤおよびリード終了に係るリードエンドコマンド信号ＲＤＥに替えて、例えばライト開始に係るライトコマンド信号およびライト終了に係るライトエンドコマンド信号をそれぞれ入力し、ライトステート信号を出力するようにしてもよい。このような状態検知回路によれば、ライトに係る回路が構成される。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１１ａ、１１ｂ カウンタ回路
１２ カウンタ一致検出回路
１３ ＲＳフリップフロップ回路
ＣＮＴ１〜ＣＮＴ３ カウンタ
ＤＬＹ１ 遅延回路
ＥＸＯＲ１ｎ（ｎ＝１〜３） 排他的論理和回路
ＩＮＶ１、ＩＮＶ１１〜ＩＮＶ１８、ＩＮＶ２１、ＩＮＶ２２ インバータ回路
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ１１、ＮＡＮＤ１２、ＮＡＮＤ２１、ＮＡＮＤ２２ ＮＡＮＤ回路
ＮＯＲ１１ ＮＯＲ回路
ＴＲＧ１１、ＴＲＧ１２ トランスファーゲート回路

Claims (5)

1. 動作制御の開始に係る一連の第１のコマンド信号を計数する第１のカウンタと、
   前記動作制御の終了に係る一連の第２のコマンド信号を計数する第２のカウンタと、
   前記第１および第２のカウンタにおける計数値の一致を検出するカウンタ一致検出回路と、
   前記第１のコマンド信号でセットされ、前記カウンタ一致検出回路が一致を検出した場合にリセットされる状態保持回路と、
   を備え、
   前記第１および第２のカウンタは、バイナリカウンタを構成要素として備えることを特徴とする状態検知回路。
2. 計数すべき一連の前記第１のコマンド信号の数をｎ（ｎは２以上の整数）とする時、前記バイナリカウンタは、２^ｋ−１＜ｎ≦２^ｋを満たすｋ個のフリップフロップ回路から構成されることを特徴とする請求項１記載の状態検知回路。
3. 前記動作制御は、半導体記憶装置の読み出し動作に係る制御であること特徴とする請求項１記載の状態検知回路。
4. 前記動作制御は、半導体記憶装置の書き込み動作に係る制御であること特徴とする請求項１記載の状態検知回路。
5. 請求項１乃至４のいずれか一に記載の状態検知回路を備える半導体記憶装置。

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