KR101045070B1 - 반도체 메모리 장치와 반도체 메모리 장치를 포함하는 반도체 시스템 및 그 동작방법 - Google Patents
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Abstract
반도체 메모리 장치로 인가되는 라이트 클록과 라이트 데이터의 위상을 트레이닝 및 보정하는 회로 및 방법에 관한 것으로서, 트레이닝 입력커맨드에 응답하여 노말 트레이닝 데이터 - 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝 됨 - 를 입력받고, 트레이닝 출력커맨드에 응답하여 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하기 위한 제1 데이터 입/출력부, 및 트레이닝 입력커맨드에 응답하여 복구정보 트레이닝 데이터 - 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝 됨 - 를 입력받고, 트레이닝 출력커맨드에 응답하여 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하기 위한 제2 데이터 입/출력부를 제공하고, 서로 간에 노말 데이터 및 복구정보 데이터가 입/출력되는 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러를 구비하는 반도체 시스템에 있어서, 내부에서 생성되는 트레이닝 입력커맨드에 대응하여 설정된 제1 시점에서 복구정보 트레이닝 데이터를 반도체 메모리 장치에 전송하고, 내부에서 생성되는 트레이닝 출력커맨드에 대응하여 설정된 제2 시점에서 반도체 메모리 장치로부터 인가되는 피드백 복구정보 트레이닝 데이터에 응답하여 반도체 메모리 장치로 전송하는 복구정보 데이터의 위상을 조절하는 반도체 메모리 장치 컨트롤러, 및 트레이닝 입력커맨드에 대응하여 설정된 제1 시점에서 복구정보 트레이닝 데이터를 반도체 메모리 장치 컨트롤러로부터 입력받고, 트레이닝 출력커맨드에 대응하여 설정된 제2 시점에서 피드백 복구정보 트레이닝 데이터로서 반도체 메모리 장치 컨트롤러에 전송하는 반도체 메모리 장치를 구비하는 반도체 시스템을 제공한다.
Description
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 장치로 인가되는 라이트 클록과 라이트 데이터의 위상을 트레이닝 및 보정하는 회로 및 방법에 관한 것이다.
복수의 반도체 소자들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 메모리 컨트롤러(Memory Controll Unit : MCU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
한편, 데이터 처리 장치와 반도체 메모리 장치 사이에서 데이터가 입/출력되는 과정에서 반도체 시스템의 동작 온도(operation temperature)가 변동하거나 동작 파워(operation power)가 변동하게 되면, 데이터 처리 장치와 반도체 메모리 장치 사이에서 입/출력되는 데이터의 위상이 변동할 수 있는 문제가 있다.
좀 더 구체적으로 설명하면, 데이터 처리 장치와 반도체 메모리 장치 사이에서 입/출력되는 데이터는 데이터를 전송하기 위한 클록에 동기되어서 입/출력되는 것이 일반적인데, 데이터 처리 장치와 반도체 메모리 장치 사이에서 데이터가 입/출력되는 과정에서 반도체 시스템의 동작 온도가 변동하거나 동작 파워가 변동하게 되면, 데이터 처리 장치와 반도체 메모리 장치 사이에서 입/출력되는 데이터와 데이터를 전송하기 위한 클록사이에 위상이 틀어져서 전송을 시작하는 시점에서와 다른 위상을 갖는 데이터가 입/출력될 수 있으며, 이로 인해, 데이터 처리 장치와 반도체 메모리 장치 사이에서 입/출력되는 데이터가 의도했던 상태보다 한 칸 밀리거나 앞당겨진 상태로 인식되는 문제가 발생할 수 있다. 즉, 정상적인 데이터 전송이 불가능해지는 문제가 발생할 수 있다.
예컨대, 데이터 처리 장치에서 반도체 메모리 장치로 데이터가 전송되는 과정을 살펴보면, 데이터 처리 장치에서 데이터를 전송하기 위한 클록의 센터에 데이터를 동기시켜 반도체 메모리 장치로 전송을 시작하게 되지만, 도중에 반도체 시스템의 동작 온도가 변동하거나 동작 파워가 변동하게 되면, 데이터를 전송되는 과정에서 데이터의 위상이 데이터를 전송하기 위한 클록의 위상과 다르게 변동할 수 있기 때문에 반도체 메모리 장치에서 전송받은 데이터는 데이터를 전송하기 위한 클록의 센터에 동기되지 않고 좌우로 약간씩 흔들린 상태가 될 수 있으며, 데이터 처리 장치와 반도체 메모리 장치 사이에서 입/출력되는 데이터가 의도했던 상태보다 한 칸 밀리거나 앞당겨진 상태로 인식되는 문제가 발생할 수 있다.
이와 같은 문제점은, 데이터 처리 장치와 반도체 메모리 장치간에 입/출력되는 데이터의 전송주파수가 높으면 높을수록 더 심각한 문제로 다가올 수 있는데, 그 이유는, 데이터 처리 장치와 반도체 메모리 장치간에 입/출력되는 데이터의 전송주파수가 높으면 높을수록 전송되는 데이터의 데이터 윈도우 길이가 매우 짧은 상태가 되기 때문에 반도체 시스템의 동작 온도가 변동하거나 동작 파워가 변동하는 등의 현상이 발생하는 경우 데이터 처리 장치와 반도체 메모리 장치 사이에서 입/출력되는 데이터가 의도했던 상태보다 더 쉽게 한 칸 밀리거나 앞당겨진 상태로 인식될 수 있어서이다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 메모리 장치 컨트롤러와 반도체 메모리 장치 사이에서 데이터가 입/출력될 때, 반도체 시스템의 동작 온도나 동작 파워가 변동하는 등의 현상이 발생하여 데이터의 위상이 변동하는 것과 상관없이 반도체 메모리 장치 컨트롤러와 반도체 메모리 장치 사이에서 항상 안정적으로 데이터가 입/출력될 수 있도록 하는 회로 및 동작방법을 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 트레이닝 입력커맨드에 응답하여 노말 트레이닝 데이터 - 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝 됨 - 를 입력받고, 트레이닝 출력커맨드에 응답하여 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하기 위한 제1 데이터 입/출력부; 및 상기 트레이닝 입력커맨드에 응답하여 복구정보 트레이닝 데이터 - 상기 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝 됨 - 를 입력받고, 상기 트레이닝 출력커맨드에 응답하여 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하기 위한 제2 데이터 입/출력부를 구비하는 반도체 메모리 장치를 제공하고, 여기서, 상기 제1 데이터 입/출력부는, 라이트 커맨드에 응답하여 상기 소스 클록의 에지에 데이터 윈도우의 센터가 동기된 노말 데이터를 입력받고, 리드 커맨드에 응답하여 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하며, 상기 제2 데이터 입/출력부는, 상기 트레이닝 입력커맨드 및 상기 트레이닝 출력커맨드를 제외한 예정된 커맨드에 응답하여 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 복구정보 데이터를 입력받고, 예정된 시간 후에 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 서로 간에 노말 데이터 및 복구정보 데이터가 입/출력되는 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러를 구비하는 반도체 시스템에 있어서, 복구정보 트레이닝 데이터와 피드백 복구정보 트레이닝 데이터를 비교하고, 그 결과에 대응하여 상기 반도체 메모리 장치로 전송하는 상기 복구정보 데이터의 위상을 조절하는 상기 반도체 메모리 장치 컨트롤러; 및 설정된 제1 시점에서 상기 반도체 메모리 장치 컨트롤러로부터 상기 복구정보 트레이닝 데이터를 입력받고, 설정된 제2 시점에서 상기 피드백 복구정보 트레이닝 데이터로서 상기 반도체 메모리 장치 컨트롤러에 전송하는 상기 반도체 메모리 장치를 구비하는 반도체 시스템을 제공하고, 여기서, 상기 반도체 메모리 장치 컨트롤러는, 노말 트레이닝 데이터와 피드백 노말 트레이닝 데이터를 비교하고, 그 결과에 대응하여 상기 반도체 메모리 장치로 전송되는 상기 노말 데이터의 위상을 조절하고, 상기 반도체 메모리 장치는, 상기 제1 시점에서 상기 반도체 메모리 장치 컨트롤러로부터 상기 노말 트레이닝 데이터를 입력받고, 상기 제2 시점에서 상기 피드백 노말 트레이닝 데이터로서 상기 반도체 메모리 장치 컨트롤러에 전송하며, 상기 반도체 메모리 장치 컨트롤러는, 상기 복구정보 데이터와 피드백 복구정보 데이터를 비교하고, 그 결과에 대응하여 상기 반도체 메모리 장치로 전송하는 상기 노말 데이터의 위상을 조절하며, 상기 반도체 메모리 장치는, 상기 제1 시점에서 상기 반도체 메모리 장치 컨트롤러로부터 상기 복구정보 데이터를 입력받고, 예정된 시간 후에 상기 피드백 복구정보 데이터로서 상기 반도체 메모리 장치 컨트롤러에 전송하는 것을 특징으로 하는 반도체 시스템을 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 서로 간에 노말 데이터 및 복구정보 데이터가 입/출력되는 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러를 구비하는 반도체 시스템에 있어서, 내부에서 생성되는 트레이닝 입력커맨드에 대응하여 설정된 제1 시점에서 복구정보 트레이닝 데이터를 상기 반도체 메모리 장치에 전송하고, 내부에서 생성되는 트레이닝 출력커맨드에 대응하여 설정된 제2 시점에서 상기 반도체 메모리 장치로부터 인가되는 피드백 복구정보 트레이닝 데이터에 응답하여 상기 반도체 메모리 장치로 전송하는 상기 복구정보 데이터의 위상을 조절하는 상기 반도체 메모리 장치 컨트롤러; 및 상기 트레이닝 입력커맨드에 대응하여 설정된 상기 제1 시점에서 상기 복구정보 트레이닝 데이터를 상기 반도체 메모리 장치 컨트롤러로부터 입력받고, 상기 트레이닝 출력커맨드에 대응하여 설정된 상기 제2 시점에서 상기 피드백 복구정보 트레이닝 데이터로서 상기 반도체 메모리 장치에 전송하는 상기 반도체 메모리 장치를 구비하는 반도체 시스템을 제공하고, 여기서, 상기 반도체 메모리 장치 컨트롤러는, 상기 트레이닝 입력커맨드에 대응하여 설정된 상기 제1 시점에서 노말 트레이닝 데이터를 상기 반도체 메모리 장치에 전송하고, 상기 트레이닝 출력커맨드에 대응하여 설정된 상기 제2 시점에서 상기 반도체 메모리 장치로부터 인가되는 피드백 노말 트레이닝 데이터에 응답하여 상기 반도체 메모리 장치로 전송하는 상기 노말 데이터의 위상을 조절하고, 상기 반도체 메모리 장치는, 상기 트레이닝 입력커맨드에 대응하여 설정된 상기 제1 시점에서 상기 반도체 메모리 장치 컨트롤러로부터 상기 노말 트레이닝 데이터를 입력받고, 상기 트레이닝 출력커맨드에 대응하여 설정된 상기 제2 시점에서 상기 피드백 노말 트레이닝 데이터로서 상기 반도체 메모리 장치 컨트롤러에 전송하고, 상기 반도체 메모리 장치 컨트롤러는, 상기 트레이닝 입력커맨드 및 상기 트레이닝 출력커맨드를 제외한 예정된 커맨드에 대응하여 설정된 상기 제1 시점에서 상기 복구정보 데이터를 상기 반도체 메모리 장치에 전송하고, 전송시점으로부터 예정된 시간 후에 상기 반도체 메모리 장치로부터 인가되는 피드백 복구정보 데이터에 응답하여 상기 반도체 메모리 장치로 전송하는 상기 노말 데이터의 위상을 조절하며, 상기 반도체 메모리 장치는, 상기 트레이닝 입력커맨드 및 상기 트레이닝 출력커맨드를 제외한 상기 예정된 커맨드에 대응하여 설정된 상기 제1 시점에서 상기 반도체 메모리 장치 컨트롤러로부터 상기 복구정보 데이터를 입력받고, 입력시점으로부터 예정된 시간 후에 상기 피드백 복구정보 데이터로서 상기 반도체 메모리 장치 컨트롤러에 전송하는 것을 특징으로 하는 반도체 시스템을 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 트레이닝 입력커맨드가 인가되는 제1 커맨드 인가단계; 상기 제1 커맨드 인가단계의 동작이후 설정된 제1 시점에서 노말 트레이닝 데이터 및 복구정보 트레이닝 데이터 - 각각 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝됨 - 가 인가되는 트레이닝 데이터 인가단계; 트레이닝 출력커맨드가 인가되는 제2 커맨드 인가단계; 및 상기 제2 커맨드 인가단계의 동작이후 설정된 제2 시점에서 상기 데이터 인가단계를 통해 입력된 데이터를 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기상태로 출력하는 트레이닝 데이터 출력단계를 포함하는 반도체 메모리 장치의 동작방법을 제공하고, 또한, 라이트 커맨드가 인가되는 제3 커맨드 인가단계; 리드 커맨드가 인가되는 제4 커맨드 인가단계; 상기 제3 커맨드 인가단계의 동작이후 설정된 상기 제1 시점에서 제1 노말 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 센터가 동기됨 - 가 인가되는 단계; 및 상기 제4 커맨드 인가단계의 동작이후 설정된 상기 제2 시점에서 내부에 저장되어 있던 제2 노말 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기됨 - 를 출력하는 단계를 더 포함하며, 상기 트레이닝 입력커맨드, 상기 트레이닝 출력커맨드를 제외한 예정된 커맨드가 인가되는 제5 커맨드 인가단계; 상기 제3 내지 제5 커맨드 인가단계의 동작이후 설정된 상기 제1 시점에서 상시 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 복구정보 데이터가 인가되고, 인가된 데이터를 예정된 시간이후에 상시 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하는 복구정보 데이터 입/출력 단계를 더 포함하는 반도체 메모리 장치의 동작방법을 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러를 구비하는 반도체 시스템의 동작방법에 있어서, 상기 반도체 메모리 장치 컨트롤러에서 생성된 트레이닝 입력커맨드가 상기 반도체 메모리 장치로 전달되고 설정된 제1 시간 이후에 상기 반도체 메모리 장치 컨트롤러에서 생성된 복구정보 트레이닝 데이터 - 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝 됨 - 가 상기 반도체 메모리 장치로 전달되는 제1 전달단계; 상기 제1 전달단계를 통해 상기 반도체 메모리 장치에 인가된 상기 복구정보 트레이닝 데이터를 상기 반도체 메모리 장치 내부에 저장하는 제1 저장단계; 상기 반도체 메모리 장치 컨트롤러에서 생성된 트레이닝 출력커맨드가 상기 반도체 메모리 장치로 전달되고 설정된 제2 시간 이후에 상기 제1저장단계를 통해 상기 반도체 메모리 장치에 저장된 데이터가 피드백 복구정보 트레이닝 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기됨 - 로서 상기 반도체 메모리 장치 컨트롤러로 전달되는 제2 전달단계; 및 상기 반도체 메모리 장치 컨트롤러 내부의 상기 복구정보 트레이닝 데이터와 상기 제2 전달단계를 통해 상기 반도체 메모리 장치 컨트롤러에 인가된 상기 피드백 복구정보 트레이닝의 데이터 값을 비교하고, 비교결과에 대응하여 상기 반도체 메모리 장치 컨트롤러에서 생성되어 상기 반도체 메모리 장치로 전달되는 복구정보 데이터의 위상을 조절하는 단계를 포함하는 반도체 시스템의 동작방법을 제공하고, 상기 반도체 메모리 장치 컨트롤러에서 생성된 라이트 커맨드가 상기 반도체 메모리 장치로 전달되고 상기 제1 시간 이후에 상기 반도체 메모리 장치 컨트롤러에서 생성된 제1 노말 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 센터가 동기됨 - 가 상기 반도체 메모리 장치로 전달되는 제3 전달단계; 및 상기 반도체 메모리 장치 컨트롤러에서 생성된 리드 커맨드가 상기 반도체 메모리 장치로 전달되고 상기 제2 시간 이후에 상기 반도체 메모리 장치 내부에 저장되어 있던 제2 노말 데이터가 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기되는 상태로 상기 반도체 메모리 장치 컨트롤러로 전달되는 제4 전달단계를 더 포함하며, 상기 반도체 메모리 장치 컨트롤러에서 생성된 예정된 커맨드 - 상기 라이트 커맨드와 상기 리드 커맨드를 포함하고, 상기 트레이닝 입력커맨드와 상기 트레이닝 출력커맨드를 포함하지 않음 - 가 상기 반도체 메모리 장치로 전달되고 상기 제1 시간 이후에 상기 반도체 메모리 장치 컨트롤러에서 생성된 상기 복구정보 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기됨 - 가 상기 반도체 메모리 장치로 전달되는 제5 전달단계; 상기 제5 전달단계를 통해 상기 반도체 메모리 장치에 인가된 상기 복구정보 데이터를 상기 반도체 메모리 장치 내부에 저장하는 제2저장단계; 상기 제2 저장단계가 완료되고 예정된 시간이 흐른 후에 상기 제2 저장단계를 통해 상기 반도체 메모리 장치에 저장된 데이터가 피드백 복구정보 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기됨 - 로서 상기 반도체 메모리 장치 컨트롤러로 전달되는 제6 전달단계; 및 상기 반도체 메모리 장치 컨트롤러 내부의 상기 복구정보 데이터와 상기 제6 전달단계를 통해 상기 반도체 메모리 장치 컨트롤러에 인가된 상기 피드백 복구정보 데이터의 데이터 값을 비교하고, 비교결과에 대응하여 상기 제1 노말 데이터의 위상을 조절하는 단계를 더 포함하는 반도체 시스템의 동작방법을 제공한다.
전술한 본 발명은 반도체 메모리 장치 컨트롤러와 반도체 메모리 장치 사이에서 노말 데이터가 입/출력될 때, 반도체 시스템의 동작 온도나 동작 파워가 변동하는 등의 현상이 발생하여 노말 데이터의 위상이 변동하는 경우에도, 노말 데이터와 동일한 타이밍에 반도체 메모리 장치 컨트롤러와 반도체 메모리 장치 사이에서 입/출력되는 복구정보 데이터를 이용하여 위상이 변동하는 것을 감지하고 감지결과에 따라 노말 데이터의 위상을 보정함으로써 반도체 메모리 장치 컨트롤러와 반도체 메모리 장치 사이에서 항상 안정적으로 노말 데이터가 입/출력되도록 하는 효과가 있다.
또한, 반도체 시스템의 동작 초기에 수행되는 트레이닝 동작에서 노말 트레이닝 데이터와 소스 클록간의 위상을 트레이닝하여 노말 데이터의 위상을 조절하는 것과 동시에 복구정보 트레이닝 데이터와 소스 클록간의 위상을 트레이닝 하여 복구정보 데이터의 위상을 조절함으로써 복구정보 데이터의 신뢰성을 향상시키는 효과가 있다.
이로 인해, 반도체 시스템의 동작 온도나 동작 파워가 변동하는 등의 현상이 발생하여 복구정보 데이터를 이용하여 노말 데이터의 위상을 보정하는 동작이 수행되어야 하는 경우에 노말 데이터의 위상을 보정하는 동작이 보다 높은 신뢰성을 갖는 상태에서 수행되도록 하는 효과가 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 메모리 장치를 상세히 도시한 블록 다이어그램.
도 2는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 트레이닝 입력커맨드 감지부 및 트레이닝 출력커맨드 감지부를 상세히 도시한 회로도.
도 3a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 입력카운터를 상세히 도시한 회로도.
도 3b는 도 2에 도시된 복구정보 입력카운터의 구성요소 중 낸드 플립플롭을 상세히 도시한 회로도.
도 4는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 입력 래치신호 토글링부를 상세히 도시한 회로도.
도 5는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 및 제2 복구정보 출력 인에이블 신호 토글링 제어부를 상세히 도시한 회로도.
도 6a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 내부입력 스트로브 신호 토글링부를 상세히 도시한 회로도.
도 6b는 도 6a에 도시된 내부입력 스트로브 신호 토글링부의 구성요소 중 다수의 직렬 플립플롭 각각을 상세히 도시한 회로도.
도 6c는 도 6a에 도시된 내부입력 스트로브 신호 토글링부의 구성요소 중 한 개의 피드백 플립플롭을 상세히 도시한 회로도.
도 7a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 내부출력 스트로브 신호 토글링부를 상세히 도시한 회로도.
도 7b는 도 7a에 도시된 다수의 내부출력 스트로브 신호 생성부 각각을 상세히 도시한 회로도.
도 7c는 도 7a에 도시된 내부출력 스트로브 신호 토글링부의 구성요소 중 다수의 직렬 플립플롭 각각을 상세히 도시한 회로도.
도 7d는 도 7a에 도시된 내부출력 스트로브 신호 토글링부의 구성요소 중 한 개의 피드백 플립플롭을 상세히 도시한 회로도.
도 8a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 출력 드라이버 인에이블 신호 토글링부를 상세히 도시한 회로도.
도 8b는 도 8a에 도시된 복구정보 출력 드라이버 인에이블 신호 토글링부의 구성요소 중 다수의 직렬 플립플롭 각각을 상세히 도시한 회로도.
도 9는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 반도체 시스템을 도시한 블록 다이어그램.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치로 트레이닝 입력커맨드가 인가되는 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 11은 본 발명의 실시예에 따른 트레이닝 출력커맨드가 반도체 메모리 장치로 인가되는 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 12는 본 발명의 실시예에 따라 데이터가 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝되는 상태로 인가되는 방식을 설명하기 위해 도시한 도면.
도 2는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 트레이닝 입력커맨드 감지부 및 트레이닝 출력커맨드 감지부를 상세히 도시한 회로도.
도 3a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 입력카운터를 상세히 도시한 회로도.
도 3b는 도 2에 도시된 복구정보 입력카운터의 구성요소 중 낸드 플립플롭을 상세히 도시한 회로도.
도 4는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 입력 래치신호 토글링부를 상세히 도시한 회로도.
도 5는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 및 제2 복구정보 출력 인에이블 신호 토글링 제어부를 상세히 도시한 회로도.
도 6a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 내부입력 스트로브 신호 토글링부를 상세히 도시한 회로도.
도 6b는 도 6a에 도시된 내부입력 스트로브 신호 토글링부의 구성요소 중 다수의 직렬 플립플롭 각각을 상세히 도시한 회로도.
도 6c는 도 6a에 도시된 내부입력 스트로브 신호 토글링부의 구성요소 중 한 개의 피드백 플립플롭을 상세히 도시한 회로도.
도 7a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 내부출력 스트로브 신호 토글링부를 상세히 도시한 회로도.
도 7b는 도 7a에 도시된 다수의 내부출력 스트로브 신호 생성부 각각을 상세히 도시한 회로도.
도 7c는 도 7a에 도시된 내부출력 스트로브 신호 토글링부의 구성요소 중 다수의 직렬 플립플롭 각각을 상세히 도시한 회로도.
도 7d는 도 7a에 도시된 내부출력 스트로브 신호 토글링부의 구성요소 중 한 개의 피드백 플립플롭을 상세히 도시한 회로도.
도 8a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 출력 드라이버 인에이블 신호 토글링부를 상세히 도시한 회로도.
도 8b는 도 8a에 도시된 복구정보 출력 드라이버 인에이블 신호 토글링부의 구성요소 중 다수의 직렬 플립플롭 각각을 상세히 도시한 회로도.
도 9는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 반도체 시스템을 도시한 블록 다이어그램.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치로 트레이닝 입력커맨드가 인가되는 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 11은 본 발명의 실시예에 따른 트레이닝 출력커맨드가 반도체 메모리 장치로 인가되는 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 12는 본 발명의 실시예에 따라 데이터가 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝되는 상태로 인가되는 방식을 설명하기 위해 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치를 상세히 도시한 블록 다이어그램이다.
도 1a 및 도 1b을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 트레이닝 입력커맨드(IWRTR)에 응답하여 노말 트레이닝 데이터(NORMAL TRAIN DATA) - 소스 클록(ISCK)의 에지(edge)를 기준으로 데이터 윈도우(data window)가 스캐닝(scanning) 됨 - 를 입력받고, 트레이닝 출력커맨드(IRDTR)에 응답하여 소스 클록(ISCK)의 에지에 데이터 윈도우(data window)의 에지(edge)가 동기(synchronous)된 상태로 출력(FB NORMAL TRAIN DATA)하기 위한 제1 데이터 입/출력부(100), 및 트레이닝 입력커맨드(IWRTR)에 응답하여 복구정보 트레이닝 데이터(WCDR TRAIN DATA) - 소스 클록(ISCK)의 에지(edge)를 기준으로 데이터 윈도우(data window)가 스캐닝(scanning) 됨 - 를 입력받고, 트레이닝 출력커맨드(IRDTR)에 응답하여 소스 클록(ISCK)의 에지(edge)에 데이터 윈도우(data window)의 에지(edge)가 동기(synchronous)된 상태로 출력(FB WCDR TRAIN DATA)하기 위한 제2 데이터 입/출력부(120)를 구비한다.
여기서, 제1 데이터 입/출력부(100)에는, 트레이닝 입력커맨드(IWRTR)에 응답하여 노말 트레이닝 데이터(NORMAL TRAIN DATA) - 소스 클록(ISCK)의 에지(edge)를 기준으로 데이터 윈도우(data window)가 스캐닝(scanning) 됨 - 를 입력받고, 트레이닝 출력커맨드(IRDTR)에 응답하여 소스 클록(ISCK)의 에지에 데이터 윈도우(data window)의 에지(edge)가 동기(synchronous)된 상태로 출력(FB NORMAL TRAIN DATA)하는 구성(102)과 함께, 라이트 커맨드(IWT)에 응답하여 소스 클록(ISCK)의 에지(edge)에 데이터 윈도우(data window)의 센터(center)가 동기(synchronous)된 노말 데이터(NORMAL DATA)를 입력받고, 리드 커맨드(IRD)에 응답하여 소스 클록(ISCK)의 에지(edge)에 데이터 윈도우(data window)의 에지(edge)가 동기(synchronous)된 상태로 출력(NORMAL DATA)하는 구성(104)이 포함되어 있다.
그리고, 제2 데이터 입/출력부(120)에는, 트레이닝 입력커맨드(IWRTR) 및 트레이닝 출력커맨드(IRDTR)를 제외한 예정된 커맨드(IWCDR)에 응답하여 소스 클록(ISCK)의 에지(edge)에 데이터 윈도우(data window)의 에지(edge)가 동기(synchronous)된 복구정보 데이터(WCDR DATA)를 입력받고, 예정된 시간 후에 소스 클록(ISCK)의 에지(edge)에 데이터 윈도우(data window)의 에지(edge)가 동기(synchronous)된 상태로 출력(FB WCDR DATA)하는 구성도 포함되어 있다.
그리고, 본 발명의 실시예에 따른 반도체 메모리 장치에는 트레이닝 입력커맨드(IWRTR), 트레이닝 출력커맨드(IRDTR), 예정된 커맨드(IWCDR)를 입력받기 위한 커맨드 입력패드(182)와, 노말 데이터(NORMAL DATA, FB NORMAL DATA) 및 노말 트레이닝 데이터(NORMAL TRAIN DATA, FB NORMAL TRAIN DATA)를 입/출력하기 위한 노말 데이터 입/출력 패드(181)와, 복구정보 데이터(WCDR DATA, FB WCDR DATA) 및 복구정보 트레이닝 데이터(WCDR TRAIN DATA, FB WCDR TRAIN DATA)를 입/출력하기 위한 복구정보 데이터 입/출력 패드(185), 및 소스 클록(ISCK, ISCK)을 입력받기 위한 클록 입력 패드(183, 184)를 더 구비한다.
참고로, 제2 데이터 입/출력부(120)는 반도체 메모리 장치가 복구정도 동작모드 또는 복구정보 트레이닝 동작모드에 진입하는 경우에 복구정보 데이터(WCDR DATA) 또는 복구정보 트레이닝 데이터(WCDR TRAIN DATA)를 입력받아 출력하는 동작을 수행한다.
이때, 복구정보 동작모드 또는 복구정보 트레이닝 동작모드에 진입/탈출 한다는 것은 복구정보 인에이블 신호(WCDR_ENABLE)가 활성화/비활성화된다는 것을 가르킨다.
또한, 복구동작 인에이블 신호(WCDR_ENABLE)의 활성화시점과 비활성화시점 및 활성화구간의 길이는 메모리 레지스터 셋(Memory Register Setting : MRS, 140)에 미리 설정된다.
그리고, 라이트 커맨드(IWT) 및 리드 커맨드(IRD)는 예정된 커맨드(IWCDR)에 포함되며, 예정된 커맨드(IWCDR)에는 라이트 커맨드(IWT)와 리드 커맨드(IRD)뿐만 아니라 반도체 메모리 장치의 여러 동작 모드 커맨드가 다 포함될 수 있다. 특히 예정된 커맨드(OTHER_CMD)에는 반도체 메모리 장치에서 가장 파워를 많이 사용하는 동작모드 중 하나인 오토 리프레쉬(auto-refresh) 동작모드 진입 커맨드가 포함될 수 있고, 반대로, 반도체 메모리 장치에서 가장 파워를 적게 사용하는 동작모드 중 하나인 스텐바이(stand-by) 동작모드 진입 커맨드가 포함될 수 있다.
이와 같이, 예정된 커맨드(IWCDR)에 라이트 커맨드(IWT)와 리드 커맨드(IRD) 및 반도체 메모리 장치의 여러 동작 모드 커맨드가 다 포함되는 것이 가능한 이유는, 복구정보 인에이블 신호(WCDR_ENABLE)가 활성화되어 복구정보 동작모드 또는 복구정보 트레이닝 동작모드에 진입하는 경우에서는 라이트 커맨드(IWT)와 리드 커맨드(IRD) 및 반도체 메모리 장치의 여러 동작 모드 커맨드가 토글링할 때 예정된 커맨드(IWCDR)도 같이 토글링하도록 커맨드 디코더(160)가 설계되어 있기 때문이다.
그리고, 커맨드 입력패드(182)로 트레이닝 입력커맨드(IWRTR)가 입력되는 시점으로부터 노말 데이터 입/출력 패드(181)로 노말 트레이닝 데이터(NORMAL TRAIN DATA)가 입력되는 시점까지의 시간과 커맨드 입력패드(182)로 트레이닝 입력커맨드(IWRTR)가 입력되는 시점으로부터 복구정보 데이터 입/출력 패드(185)로 복구정보 트레이닝 데이터(WCDR TRAIN DATA)가 입력되는 시점까지의 시간이 서로 동일하다.
또한, 커맨드 입력패드(182)로 트레이닝 출력커맨드(IRDTR)가 입력되는 시점으로부터 노말 데이터 입/출력 패드(181)를 통해 노말 트레이닝 데이터(FB NORMAL TRAIN DATA)가 출력되는 시점까지의 시간과 커맨드 입력패드(182)로 트레이닝 출력커맨드(IRDTR)가 입력되는 시점으로부터 복구정보 데이터 입/출력 패드(185)를 통해 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)가 출력되는 시점까지의 시간은 반도체 메모리 장치의 메모리 레지스터 셋(MRS, 140)에서 설정되는 값인 라이트 레이턴시(Write Latency : WL)에 따라 결정되므로 서로 동일하다.
마찬가지로, 커맨드 입력패드(182)로 라이트 커맨드(IWT)가 입력되는 시점으로부터 노말 데이터 입/출력 패드(181)로 노말 데이터(NORMAL DATA)가 입력되는 시점까지의 시간과, 커맨드 입력패드(182)로 예정된 커맨드(IWCDR)가 입력되는 시점으로부터 복구정보 데이터 입/출력 패드(185)로 복구정보 데이터(WCDR DATA)가 입력되는 시점까지의 시간과, 커맨드 입력패드(182)로 트레이닝 입력커맨드(IWRTR)가 입력되는 시점으로부터 노말 데이터 입/출력 패드(181)로 노말 트레이닝 데이터(NORMAL TRAIN DATA)가 입력되는 시점까지의 시간, 및 커맨드 입력패드(182)로 트레이닝 입력커맨드(IWRTR)가 입력되는 시점으로부터 복구정보 데이터 입/출력 패드(185)로 복구정보 트레이닝 데이터(WCDR TRAIN DATA)가 입력되는 시점까지의 시간도 반도체 메모리 장치의 메모리 레지스터 셋(MRS, 140)에서 설정되는 값인 라이트 레이턴시(WL)에 따라 결정되므로 서로 동일하다.
그리고, 커맨드 입력패드(182)로 리드 커맨드(IRD)가 입력되는 시점으로부터 노말 데이터 입/출력 패드(181)를 통해 노말 데이터(NORMAL DATA)가 출력되는 시점까지의 시간과, 커맨드 입력패드(182)로 트레이닝 출력커맨드(IRDTR)가 입력되는 시점으로부터 노말 데이터 입/출력 패드(181) 및 복구정보 데이터 입/출력 패드(185)를 통해 노말 트레이닝 데이터(NORMAL TRAIN DATA) 및 복구정보 트레이닝 데이터(WCDR TRAIN DATA)가 출력되는 시점까지의 시간 반도체 메모리 장치의 메모리 레지스터 셋(MRS, 140)에서 설정되는 값인 컬럼 레이턴시(column Latency : CL)에 따라 결정되므로 서로 동일하다. 반면, 커맨드 입력패드(182)로 예정된 커맨드(IWCDR)가 입력되는 시점으로부터 복구정보 데이터 입/출력 패드(185)를 통해 복구정보 데이터(WCDR DATA)가 출력되는 시점까지의 시간은 메모리 레지스터 셋(MRS, 140)에서 설정되는 값인 복구정보 레이턴시(WCDRL)에 따라 결정되므로 서로 동일하지 않다.
참고로, 메모리 레지스터 셋(MRS, 140)에서 설정되는 값인 라이트 레이턴시(WL)와 컬럼 레이턴시(CL)은 일반적인 반도체 메모리 장치에 필수적으로 포함되는 스펙(SPEC.)이다. 반면, 복구정보 레이턴시(WCDRL)은 본 발명의 실시예를 위해 메모리 레지스터 셋(MRS, 140)에 따로 설정하는 값이다.
그리고, 제2 데이터 입/출력부(120)는, 트레이닝 입력커맨드(IWRTR)에 응답하여 복구정보 트레이닝 데이터(WCDR TRAIN DATA)의 내부입력시점에 대응하는 제1 내부입력 스트로브 신호(WCDR PIN<0:M>)를 생성하고, 트레이닝 출력커맨드(IRDTR)에 응답하여 복구정보 트레이닝 데이터(WCDR TRAIN DATA)의 내부출력시점에 대응하는 제1 내부출력 스트로브 신호(WCDR POUT<0:M>)를 생성하는 복구정보 입/출력 제어부(122)와, 복구정보 데이터 입/출력 패드(185)를 통해 복구정보 트레이닝 데이터(WCDR TRAIN DATA, FB WCDR TRAIN DATA)를 입/출력하기 위한 복구정보 입/출력부(124, 125), 및 제1 내부입력 스트로브 신호(WCDR PIN<0:M>) 및 내부출력 스트로브 신호(WCDR POUT<0:M>)에 응답하여 임의의 시간동안 복구정보 트레이닝 데이터(WCDR TRAIN DATA)를 저장하기 위한 복구정보 저장부(126)를 구비한다.
여기서, 복구정보 입/출력 제어부(122)에는, 예정된 커맨드(IWCDR)에 응답하여 복구정보 데이터(WCDR DATA)의 내부입력시점에 대응하는 제2 내부입력 스트로브 신호(WCDR PIN<0:N>) 및 내부출력시점에 대응하는 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)를 생성하는 구성도 포함되어 있다.
또한, 복구정보 입/출력부(124, 125)에는, 복구정보 데이터 입/출력 패드(185)를 통해 복구정보 데이터(WCDR DATA, FB WCDR DATA)를 입/출력하는 구성도 포함되어 있다.
또한, 복구정보 저장부(126)는 제2 내부입력 스트로브 신호(WCDR PIN<0:N>) 및 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)에 응답하여 예정된 시간동안 복구정보 데이터(WCDR DATA)를 저장하는 구성도 포함되어 있다.
구체적으로, 복구정보 입/출력 제어부(122)의 구성을 좀 더 상세히 살펴보면, 트레이닝 입력커맨드(IWRTR) 또는 예정된 커맨드(IWCDR)가 입력되는 시점으로부터 소스 클록(ISCK)의 주기가 설정된 제1 횟수 반복되는 시간이 흐른 시점에서 제1 내부입력 스트로브 신호(WCDR PIN<0:M>) 또는 제2 내부입력 스트로브 신호(WCDR PIN<0:N>)를 토글링시키기 위한 복구정보 입력제어부(1221, 1222, 1223, 1228)와, 트레이닝 출력커맨드(IRDTR)가 입력되는 시점으로부터 소스 클록(ISCK)의 주기가 설정된 제2 횟수만큼 반복되는 시간이 흐른 시점에서 제1 내부출력 스트로브 신호(WCDR POUT<0:M>)를 토글링시키고, 제2 내부입력 스트로브 신호(WCDR PIN<0:N>)가 토글링하는 시점에서 소스 클록(ISCK)의 주기가 설정된 제3 횟수만큼 반복되는 시간이 흐른 시점에서 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)를 토글링시키기 위한 복구정보 출력제어부(1224, 1225, 1226, 1227)를 구비한다.
여기서, 복구정보 입력제어부(1221, 1222, 1223, 1228)는, 트레이닝 입력커맨드(IWRTR) 또는 예정된 커맨드(IWCDR)가 입력되는 시점으로부터 소스 클록(ISCK)의 주기를 제1 횟수만큼 카운팅하고, 카운팅이 완료되는 것에 응답하여 복구정보 입력 인에이블 신호(WCDRINEN)를 토글링시키기 위한 복구정보 입력 카운터(1221), 및 커맨드 입력패드(182)로 트레이닝 입력커맨드(IWRTR)가 입력된 경우 복구정보 입력 인에이블 신호(WCDRINEN)의 토글링에 응답하여 제1 내부입력 스트로브 신호(WCDR PIN<0:M>)를 생성하고, 커맨드 입력패드(182)로 예정된 커맨드(IWCDR)가 입력된 경우 복구정보 입력 인에이블 신호(WCDRINEN)에 응답하여 제2 내부입력 스트로브 신호(WCDR PIN<0:N>)를 생성하기 위한 입력 스트로브 신호 생성부(1222, 1223)를 구비한다. 또한, 복구정보 입력제어부(1221, 1222, 1223, 1228)는, 트레이닝 입력커맨드(IWRTR)가 입력되는 것에 대응하여 트레이닝 입력커맨드 감지신호(WRTR_FLAG)를 활성화시키고, 트레이닝 출력커맨드(IRDTR)가 입력되는 것에 대응하여 트레이닝 입력커맨드 감지신호(WRTR_FLAG)를 비활성화시키는 트레이닝 입력커맨드 감지부(1228)를 더 구비한다.
그리고, 복구정보 출력제어부(1224, 1225, 1226, 1227)는, 커맨드 입력패드(182)로 트레이닝 출력커맨드(IRDTR)가 입력된 경우 입력시점으로부터 소스 클록(ISCK)의 주기가 제2 횟수만큼 카운팅되는 시간이 흐른 시점에서 토글링되는 노말 출력 인에이블 신호(RDEN)에 응답하여 복구정보 출력 인에이블 신호(WCDROUTEN)를 토글링시키기 위한 제1 복구정보 출력 인에이블 신호 토글링 제어부(1224)와, 커맨드 입력패드(182)로 예정된 커맨드(IWCDR)가 입력된 경우 복구정보 입력 인에이블 신호(WCDRINEN)의 토글링에 응답하여 소스 클록(ISCK)의 주기를 제3 횟수만큼 카운팅하고, 카운팅이 완료되는 것에 응답하여 복구정보 출력 인에이블 신호(WCDROUTEN)를 토글링시키기 위한 제2 복구정보 출력 인에이블 신호 토글링 제어부(1224), 및 커맨드 입력패드(182)로 트레이닝 출력커맨드(IRDTR)가 입력된 경우 복구정보 출력 인에이블 신호(WCDROUTEN)의 토글링에 응답하여 제1 내부출력 스트로브 신호(WCDROUT<0:M>)를 생성하고, 커맨드 입력패드(182)로 예정된 커맨드(IWCDR)가 입력된 경우 복구정보 출력 인에이블 신호(WCDROUTEN)에 응답하여 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)를 생성하기 위한 출력 스트로브 신호 생성부(1225, 1226)를 구비한다. 또한, 복구정보 출력제어부(1224, 1225, 1226, 1227)는, 트레이닝 출력커맨드(IRDTR)가 입력되는 것에 대응하여 라이트 트래이닝 출력커맨드 감지신호(RDTR_FLAG)를 활성화시키고, 트레이닝 입력커맨드(IWRTR)가 입력되는 것에 대응하여 트레이닝 출력커맨드 감지신호(RDTR_FLAG)를 비활성화시키는 트레이닝 출력커맨드 감지부(1227)를 더 구비한다.
참고로, 제1 내부입력 스트로브 신호(WCDR PIN<0:M>)와 제2 내부입력 스트로브 신호(WCDR_PIN<0:N>) 및 제1 내부출력 스트로브 신호(WCDR POUT<0:M>)와 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)는 내부에 포함된 신호의 개수만 'M'개와 'N'개로 서로 다를 뿐인 것을 알 수 있는데, 신호 이름을 각각 구분한 이유는 동작에 따라 각 신호가 토글링하는 타이밍이 서로 달라지기 때문이며, 자세한 동작은 이후에 설명하도록 하겠다.
또한, 복구정보 출력제어부(1224, 1225, 1226, 1227)의 구성요소 중 제1 복구정보 출력 인에이블 신호 토글링 제어부(1224)와 제2 복구정보 출력 인에이블 신호 토글링 제어부(1224)가 동일한 구성요소를 가르키는 상태가 되는데, 이는 제1 복구정보 출력 인에이블 신호 토글링 제어부(1224)와 제2 복구정보 출력 인에이블 신호 토글링 제어부(1224)가 입력되는 신호의 활성화 비활성화 여부에 따라 전혀 다른 동작을 수행하기 때문이며, 상세한 구성은 이후 설명하도록 하겠다.
그리고, 입력 스트로브 신호 생성부(1222, 1223)는, 복구정보 입력 인에이블 신호(WCDRINEN)의 토글링에 응답하여 설정된 시간차이를 두고 복구정보 입력 래치신호(WCDR STROBE)를 토글링시키기 위한 복구정보 입력 래치신호 토글링부(1222)와, 트레이닝 입력커맨드(IWRTR)가 입력되는 경우 복구정보 입력 래치신호(WCDR STROBE)의 토글링에 응답하여 제1 내부입력 스트로브 신호(WCDR PIN<0:M>)를 토글링 시키고, 예정된 커맨드(IWCDR)가 입력되는 경우 복구정보 입력 래치신호(WCDR STROBE)의 토글링에 응답하여 제2 내부입력 스트로브 신호(WCDR_PIN<0:N>)를 토글링시키기 위한 내부입력 스트로브 신호 토글링부(1223)를 구비한다.
이때, 트레이닝 입력커맨드(IWRTR)가 입력되든 예정된 커맨드(IWCDR)가 입력되든 상관없이 커맨드가 한번만 입력되어 복구정보 입력 인에이블 신호(WCDRINEN)가 한번만 토글링하고 그에 따라 복구입력 래치신호(WCDR STROBE)가 한번만 토글링하는 경우에는, 제1 내부입력 스트로브 신호(WCDR PIN<0:M>)에 포함된 다수의 신호 중 설정된 어느 하나의 신호 - 보통 최하위 비트(LSB)부터 시작되므로 'WCDR PIN<0>'이 됨 - 만 토글링할 것이고, 제2 내부입력 스트로브 신호(WCDR_PIN<0:N>)에 포함된 다수의 신호 중 설정된 어느 하나의 신호 - 보통 최하위 비트(LSB)부터 시작되므로 'WCDR PIN<0>'이 됨 - 만 토글링하기 때문에, 커맨드가 한번만 입력되는 상기와 같은 경우에서는 제1 내부입력 스토로브 신호(WCDR PIN<0:M>)와 제2 내부입력 스트로브 신호(WCDR_PIN<0:N>)가 실질적으로 같은 신호라고 볼 수 있다.
하지만, 트레이닝 입력커맨드(IWRTR) 또는 예정된 커맨드(IWCDR)가 연속으로 입력되어 복구정보 입력 인에이블 신호(WCDRINEN)가 연속으로 토글링하는 경우에는, 입력 스트로브 신호 생성부(1222, 1223)의 구성요소 중 복구정보 입력 래치신호 토글링부(1222)는, 복구정보 입력 인에이블 신호(WCDRINEN)가 연속으로 토글링하는 것에 응답하여 설정된 시간차이를 두고 복구정보 입력 래치신호(WCDR STROBE)를 연속으로 토글링시킨다.
마찬가지로, 입력 스트로브 신호 생성부(1222, 1223)의 구성요소 중 내부입력 스트로브 신호 토글링부(1223)는, 트레이닝 입력커맨드(IWRTR)가 연속으로 입력되어 복구정보 입력 래치신호(WCDR STROBE)가 연속으로 토글링하는 것에 응답하여 제1 내부입력 스트로브 신호(WCDR PIN<0:M>)에 포함된 다수의 신호를 순차적으로 토글링(WCDR PIN<0> → WCDR PIN<1> → WCDR PIN<2> → … → WCDR PIN<M-1> → WCDR PIN<M>)시키며, 예정된 커맨드(IWCDR)가 연속으로 입력되어 복구정보 입력 래치신호(WCDR STROBE)가 연속으로 토글링하는 것에 응답하여 제2 내부입력 스트로브 신호(WCDR_PIN<0:N>)에 포함된 다수의 신호를 순차적으로 토글링(WCDR PIN<0> → WCDR PIN<1> → WCDR PIN<2> → … → WCDR PIN<N-1> → WCDR PIN<N>)시킨다.
따라서, 커맨드가 연속으로 입력되는 상기와 같은 경우에서는 제1 내부입력 스토로브 신호(WCDR PIN<0:M>)와 제2 내부입력 스트로브 신호(WCDR_PIN<0:N>)가 실질적으로 다른 신호가 될 수 있다.
그리고, 출력 스트로브 신호 생성부(1225, 1226)는, 복구정보 출력 인에이블 신호(WCDROUTEN)의 토글링에 응답하여 복구정보 출력 드라이버 인에이블 신호(WCDR DOUT ENABLE)를 복구정보 데이터(WCDR DATA) 또는 복구정보 트레이닝 데이터(WCDR TRAIN DATA)의 비트 수에 대응하는 만큼 연속으로 토글링시키기 위한 복구정보 출력 드라이버 인에이블 신호 토글링부(1226)와, 트레이닝 출력커맨드(IRDTR)가 입력되는 경우 복구정보 출력 인에이블 신호(WCDROUTEN)의 토글링에 응답하여 제1 내부출력 스트로브 신호(WCDR POUT<0:M>)를 토글링시키며, 예정된 커맨드(IWCDR)가 입력되는 경우 복구정보 출력 인에이블 신호(WCDROUTEN)의 토글링에 응답하여 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)를 토글링시키기 위한 내부입력 스트로브 신호 토글링부(1225)를 구비한다.
이때, 트레이닝 출력커맨드(IRDTR)가 입력되든 예정된 커맨드(IWCDR)가 입력되든 상관없이 커맨드가 한번만 입력되어 복구정보 출력 인에이블 신호(WCDROUTEN)가 한번만 토글링하는 경우에는, 제1 내부출력 스트로브 신호(WCDR POUT<0:M>)에 포함된 다수의 신호 중 설정된 어느 하나의 신호 - 보통 최하위 비트(LSB)부터 시작되므로 'WCDR POUT<0>'이 됨 - 만 토글링할 것이고, 제2 내부출력 스트로브 신호(WCDR_POUT<0:N>)에 포함된 다수의 신호 중 설정된 어느 하나의 신호 - 보통 최하위 비트(LSB)부터 시작되므로 'WCDR POUT<0>'이 됨 - 만 토글링하기 때문에, 커맨드가 한번만 입력되는 상기와 같은 경우에서는 제1 내부출력 스토로브 신호(WCDR POUT<0:M>)와 제2 내부출력 스트로브 신호(WCDR_POUT<0:N>)가 실질적으로 같은 신호라고 볼 수 있다.
하지만, 트레이닝 출력커맨드(IRDTR) 또는 예정된 커맨드(IWCDR)가 연속으로 입력되어 복구정보 출력 인에이블 신호(WCDROUTEN)가 연속으로 토글링하는 경우에는, 출력 스트로브 신호 생성부(1225, 1226)의 구성요소 중 복구정보 출력 드라이버 인에이블 신호 토글링부(1226)는, 복구정보 출력 인에이블 신호(WCDROUTEN)가 연속으로 토글링할 때마다 복구정보 출력 드라이버 인에이블 신호(WCDR DOUT ENABLE)를 복구정보 데이터(WCDR DATA) 또는 복구정보 트레이닝 데이터(WCDR TRAIN DATA)의 비트 수에 대응하는 만큼씩 연속으로 토글링시킨다.
마찬가지로, 출력 스트로브 신호 생성부(1225, 1226)의 구성요소 중 내부입력 스트로브 신호 토글링부(1225)는, 트레이닝 출력커맨드(IRDTR)가 연속으로 입력되어 복구정보 출력 인에이블 신호(WCDROUTEN)가 연속으로 토글링하는 것에 응답하여 제1 내부출력 스트로브 신호(WCDR POUT<0:M>)에 포함된 다수의 신호를 순차적으로 토글링(WCDR POUT<0> → WCDR POUT<1> → WCDR POUT<2> → … → WCDR POUT<M-1> → WCDR POUT<M>)시키고, 예정된 커맨드(IWCDR)가 연속으로 입력되어 복구정보 출력 인에이블 신호(WCDROUTEN)가 연속으로 토글링하는 것에 응답하여 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)에 포함된 다수의 신호를 순차적으로 토글링(WCDR POUT<0> → WCDR POUT<1> → WCDR POUT<2> → … → WCDR POUT<N-1> → WCDR POUT<N>)시킨다.
따라서, 커맨드가 연속으로 입력되는 상기와 같은 경우에서는 제1 내부출력 스토로브 신호(WCDR POUT<0:M>)와 제2 내부출력 스트로브 신호(WCDR_POUT<0:N>)가 실질적으로 다른 신호가 될 수 있다.
그리고, 복구정보 입/출력부(124, 125)는, 복구정보 데이터 입/출력 패드(185)를 통해 다수의 비트가 직렬로 인가되는 복구정보 데이터(WCDR DATA) 또는 복구정보 트레이닝 데이터(WCDR TRAIN DATA)에 대응하는 'S_WCDR IN DATA'를 버퍼링한 뒤, 소스 클록(ISCK)에 동기시켜 병렬화하여 'P_WCDR ALIGN DATA'로서 출력하는 복구정보 데이터 입력부(124), 및 복구정보 저장부(126)를 통해 병렬화상태로 제공되는 복구정보 데이터(WCDR DATA) 또는 복구정보 트레이닝 데이터(WCDR TRAIN DATA)에 대응하는 'P_WCDR OUT DATA'를 소스 클록(ISCK)에 동기시켜 직렬화하여 'S_WCDR OUT DATA'로서 출력하고, 복구정보 출력 드라이버 인에이블 신호(WCDR DOUT ENABLE)의 토글링에 응답하여 복구정보 데이터 입/출력 패드(185)를 통해 피드백 복구정보 데이터(FB WCDR DATA) 또는 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)로서 출력하는 복구정보 데이터 출력부(125)를 구비한다.
이때, 트레이닝 출력커맨드(IRDTR) 또는 예정된 커맨드(IWCDR)가 연속으로 입력되어 복구정보 출력 인에이블 신호(WCDROUTEN)가 연속으로 토글링하는 경우, 복구정보 입/출력부(124, 125)의 구성요소 중 복구정보 데이터 입력부(124)는, 복구정보 데이터 입/출력 패드(185)를 통해 연속적인 다수의 비트가 직렬로 인가되는 다수의 복구정보 데이터(WCDR DATA0, WCDR DATA1, …, WCDR DATAM or WCDR DATA0, WCDR DATA1, …, WCDR DATAN) 또는 다수의 복구정보 트레이닝 데이터(WCDR TRAIN DATA0, WCDR TRAIN DATA1, …, WCDR TRAIN DATAM or WCDR TRAIN DATA0, WCDR TRAIN DATA1, …, WCDR TRAIN DATAN)에 대응하는 'S_WCDR IN DATA0, S_WCDR IN DATA1, …, S_WCDR IN DATAM or S_WCDR IN DATA0, S_WCDR IN DATA1, …, S_WCDR IN DATAN'를 순차적으로 버퍼링한 뒤, 소스 클록(ISCK)에 동기시켜 순차적으로 병렬화하여 'P_WCDR ALIGN DATA0, P_WCDR ALIGN DATA1, …, P_WCDR ALIGN DATAM or P_WCDR ALIGN DATA0, P_WCDR ALIGN DATA1, …, P_WCDR ALIGN DATAN'으로서 출력한다.
마찬가지로, 트레이닝 입력커맨드(IWRTR) 또는 예정된 커맨드(IWCDR)가 연속으로 입력되어 복구정보 출력 인에이블 신호(WCDROUTEN)가 연속으로 토글링하는 경우, 복구정보 저장부(126)를 통해 순차적으로 제공되는 다수의 병렬화된 복구정보 데이터(WCDR DATA0, WCDR DATA1, …, WCDR DATAM or WCDR DATA0, WCDR DATA1, …, WCDR DATAN) 또는 다수의 병렬화된 복구정보 트레이닝 데이터(WCDR TRAIN DATA0, WCDR TRAIN DATA1, …, WCDR TRAIN DATAM or WCDR TRAIN DATA0, WCDR TRAIN DATA1, …, WCDR TRAIN DATAN)에 대응하는 'P_WCDR ALIGN DATA0, P_WCDR ALIGN DATA1, …, P_WCDR ALIGN DATAM or P_WCDR ALIGN DATA0, P_WCDR ALIGN DATA1, …, P_WCDR ALIGN DATAN'를 소스 클록(ISCK)에 동기시켜 순차적으로 직렬화하여 'S_WCDR ALIGN DATA0, S_WCDR ALIGN DATA1, …, S_WCDR ALIGN DATAM or S_WCDR ALIGN DATA0, S_WCDR ALIGN DATA1, …, S_WCDR ALIGN DATAN'로서 출력하고, 복구정보 출력 드라이버 인에이블 신호(WCDR DOUT ENABLE)의 토글링에 응답하여 복구정보 데이터 입/출력 패드(185)를 통해 다수의 피드백 복구정보 데이터(FB WCDR DATA0, FB WCDR DATA1, …, FB WCDR DATAM or FB WCDR DATA0, FB WCDR DATA1, …, FB WCDR DATAN) 또는 다수의 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA0, FB WCDR TRAIN DATA1, …, FB WCDR TRAIN DATAM or FB WCDR TRAIN DATA0, FB WCDR TRAIN DATA1, …, FB WCDR TRAIN DATAN)로서 출력한다.
그리고, 복구정보 저장부(126)는, 복구정보 데이터 입력부(124)를 통해 병렬화된 복구정보 데이터(WCDR DATA) 또는 복구정보 트레이닝 데이터(WCDR TRAIN DATA)에 대응하는 'P_WCDR ALIGN DATA'를 복구정보 입력 래치신호(WCDR STROBE)가 토글링하는 것에 응답하여 동시(parallel)에 래치하기 위한 복구정보 래치부(1262), 및 복구정보 래치부(1262)를 통해 병렬로 래치된 데이터(P_WCDR LATCH DATA)를 제1 내부입력 스트로브 신호(WCDR PIN<0:M>) 또는 제2 내부입력 스트로브 신호(WCDR_PIN<0:N>)에 응답하여 저장하고, 저장된 데이터를 제1 내부출력 스트로브 신호(WCDR POUT<0:M>) 또는 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)에 응답하여 복구정보 데이터 출력부(125)에 'P_WCDR OUT DATA'로서 제공하기 위한 복구정보 데이터 저장부(1265<0:M> or 1265<0:N>)를 구비한다.
이때, 트레이닝 출력커맨드(IRDTR)가 입력되든 예정된 커맨드(IWCDR)가 입력되든 상관없이 커맨드가 한번만 입력되어 병렬화된 복구정보 데이터(WCDR DATA) 또는 복구정보 트레이닝 데이터(WCDR TRAIN DATA)에 대응하는 'P_WCDR ALIGN DATA'가 한번만 입력될 때에는, 복구정보 저장부(126)의 구성요소 중 복구정보 래치부(1262)에서 병렬로 래치하는 동작 및 복구정보 데이터 저장부(1265<0:M> or 1265<0:N>)에서 병렬로 래치된 데이터(P_WCDR LATCH DATA)를 저장하는 동작이 한번만 발생한다. 따라서, 복구정보 데이터 저장부(1265<0:M> or 1265<0:N>)에는 한 개의 병렬로 래치된 데이터(P_WCDR LATCH DATA)를 저장하기 위한 공간만 있으면 되기 때문에 복구정보 데이터 저장부(1265<0:M> or 1265<0:N>)에 포함된 다수의 저장공간 중 설정된 한 개의 저장공간 - 일반적으로 최하위 비트(LSB)부터 시작되므로'1265<0>'이 됨 - 만 사용하게 된다.
하지만, 트레이닝 출력커맨드(IRDTR) 또는 예정된 커맨드(IWCDR)가 연속으로 입력되어 병렬화된 복구정보 데이터(WCDR DATA) 또는 복구정보 트레이닝 데이터(WCDR TRAIN DATA)에 대응하는 'P_WCDR ALIGN DATA'가 연속으로 다수번 입력될 때에는, 복구정보 저장부(126)의 구성요소 중 복구정보 래치부(1262)에서 복구정보 데이터 입력부(124)를 통해 순차적으로 병렬화되어 입력되는 다수의 복구정보 데이터(WCDR DATA0, WCDR DATA1, …, WCDR DATAM or WCDR DATA0, WCDR DATA1, …, WCDR DATAN) 또는 다수의 복구정보 트레이닝 데이터(WCDR TRAIN DATA0, WCDR TRAIN DATA1, …, WCDR TRAIN DATAM or WCDR TRAIN DATA0, WCDR TRAIN DATA1, …, WCDR TRAIN DATAN)에 대응하는 P_WCDR ALIGN DATA0, P_WCDR ALIGN DATA1, …, P_WCDR ALIGN DATAM or P_WCDR ALIGN DATA0, P_WCDR ALIGN DATA1, …, P_WCDR ALIGN DATAN'를 복구정보 입력 래치신호(WCDR STROBE)의 연속적인 토글링에 각각 응답하여 순차적으로 래치한다.
마찬가지로, 복구정보 저장부(126)의 구성요소 중 복구정보 데이터 저장부(1265<0:M> or 1265<0:N>)에서도 복구정보 래치부(1262)를 통해 병렬로 래치되어 순차적으로 출력되는 데이터들(P_WCDR LATCH DATA0, P_WCDR LATCH DATA1, …, P_WCDR LATCH DATAM or P_WCDR LATCH DATA0, P_WCDR LATCH DATA1, …, P_WCDR LATCH DATAN)을 제1 내부입력 스트로브 신호(WCDR PIN<0:M>) 또는 제2 내부입력 스트로브 신호(WCDR_PIN<0:N>)에 포함된 다수의 신호가 순차적으로 토글링(WCDR PIN<0> → WCDR PIN<1> → WCDR PIN<2> → … → WCDR PIN<M-1> → WCDR PIN<M> or WCDR PIN<0> → WCDR PIN<1> → WCDR PIN<2> → … → WCDR PIN<N-1> → WCDR PIN<N>)하는 것에 응답하여 순차적으로 저장하고, 저장된 데이터들을 제1 내부출력 스트로브 신호(WCDR POUT<0:M>) 또는 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)에 포함된 다수의 신호가 순차적으로 토글링(WCDR POUT<0> → WCDR POUT<1> → WCDR POUT<2> → … → WCDR POUT<M-1> → WCDR POUT<M> or WCDR POUT<0> → WCDR POUT<1> → WCDR POUT<2> → … → WCDR POUT<N-1> → WCDR POUT<N>)하는 것에 응답하여 순차적으로 복구정보 데이터 출력부(125)에 제공한다.
이렇게, 커맨드가 다수번 연속으로 입력되는 경우에는 복구정보 저장부(126)의 구성요소 중 복구정보 래치부(1262)에서 병렬로 래치하는 동작 및 복구정보 데이터 저장부(1265<0:M> or 1265<0:N>)에서 병렬로 래치된 데이터(P_WCDR LATCH DATA0, P_WCDR LATCH DATA1, …, P_WCDR LATCH DATAM or P_WCDR LATCH DATA0, P_WCDR LATCH DATA1, …, P_WCDR LATCH DATAN)를 저장하는 동작이 다수번 발생한다. 따라서, 복구정보 데이터 저장부(1265<0:M> or 1265<0:N>)에는 'M'개 또는'N'개의 병렬로 래치된 데이터(P_WCDR LATCH DATA0, P_WCDR LATCH DATA1, …, P_WCDR LATCH DATAM or P_WCDR LATCH DATA0, P_WCDR LATCH DATA1, …, P_WCDR LATCH DATAN)를 각각 저장하기 위한 다수의 저장공간이 필요하다.
그리고, 제1 데이터 입/출력부(100)에서 트레이닝 입력커맨드(IWRTR)에 응답하여 노말 트레이닝 데이터(NORMAL TRAIN DATA) - 소스 클록(ISCK)의 에지(edge)를 기준으로 데이터 윈도우(data window)가 스캐닝(scanning) 됨 - 를 입력받고, 트레이닝 출력커맨드(IRDTR)에 응답하여 소스 클록(ISCK)의 에지에 데이터 윈도우(data window)의 에지(edge)가 동기(synchronous)된 상태로 출력(FB NORMAL TRAIN DATA)하기 위한 구성(102)은 다음과 같이 구분된다.
먼저, 트레이닝 입력커맨드(IWRTR)가 입력되는 시점으로부터 소스 클록(ISCK)의 주기가 제1 횟수 반복되는 시간이 흐른 시점에서 노말 트레이닝 데이터(NORMAL TRAIN DATA)를 입력받아 저장하기 위한 노말 입력제어부(1026, 1023, 1027), 및 트레이닝 출력커맨드(IRDTR)가 입력되는 시점으로부터 소스 클록(ISCK)의 주기가 제2 횟수 반복되는 시간이 흐른 시점에서 노말 입력제어부(1026, 1023, 1027)를 통해 저장된 노말 트레이닝 데이터(NORMAL TRAIN DATA)를 출력하기 위한 노말 출력제어부(1028, 1021, 1022)를 구비한다.
여기서, 노말 입력제어부(1026, 1023, 1027)는, 트레이닝 입력커맨드(IWRTR)가 입력되는 시점으로부터 소스 클록(ISCK)의 주기를 제1 횟수만큼 카운팅하고, 카운팅이 완료되는 것에 응답하여 노말 입력 인에이블 신호(WTEN)를 토글링시키기 위한 노말 입력카운터(1026)와, 노말 입력 인에이블 신호(WTEN)의 토글링에 응답하여 노말 입력 스트로브 신호(DIN STROBE)를 생성하기 위한 노말 입력 스트로브 신호 생성부(1027), 및 노말 입력 스트로브 신호(DIN STROBE)에 응답하여 노말 트레이닝 데이터(NORMAL TRAIN DATA)를 노말 데이터 입/출력 패드(181)를 통해 입력받아 설정된 레지스터 - 도면에 직접적으로 표현되지 않았지만 내부에 구비됨 - 에 저장하기 위한 노말 트레이닝 데이터 입력부(1023)를 구비한다.
또한, 노말 출력제어부(1028, 1021, 1022)는, 트레이닝 입력커맨드(IWRTR)가 입력되는 시점으로부터 소스 클록(ISCK)의 주기를 제2 횟수만큼 카운팅하고, 카운팅이 완료되는 것에 응답하여 노말 출력 인에이블 신호(RDEN)를 토글링시키기 위한 노말 출력카운터(1026)와, 노말 출력 인에이블 신호(RDEN)의 토글링에 응답하여 노말 출력 스트로브 신호(DOUT STROBE)를 생성하기 위한 노말 출력 스트로브 신호 생성부(1022), 및 노말 출력 스트로브 신호(DOUT STROBE)에 응답하여 설정된 레지스터 - 도면에 직접적으로 표현되지 않았지만 노말 트레이닝 데이터 입력부(1023) 내부에 구비됨 - 에 저장된 노말 트레이닝 데이터(NORMAL TRAIN DATA)를 노말 데이터 입/출력 패드(181)를 통해 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA)로서 출력하기 위한 노말 트레이닝 데이터 출력부(1028)를 구비한다.
전술한 본 발명의 실시예에 따른 반도체 메모리 장치의 구성에서 소스 클록(ISCK)은, 본 발명의 실시예가 적용되는 반도체 메모리 장치의 종류에 따라 커맨드 입력패드(182)를 통해 입력되는 트레이닝 입력커맨드(IWRTR), 트레이닝 출력커맨드(IRDTR), 예정된 커맨드(IWCDR)를 동기화시키기 위한 시스템 클록(IHCK)과, 노말 데이터 입/출력 패드(181) 및 복구정보 데이터 입/출력 패드(185)를 통해 입/출력되는 노말 데이터(NORMAL DATA), 노말 트레이닝 데이터(NORMAL TRAIN DATA, FB NORMAL TRAIN DATA), 복구정보 데이터(WCDR DATA, FB WCDR DATA), 복구정보 트레이닝 데이터(WCDR TRAIN DATA, FB WCDR TRAIN DATA)를 동기화시키기 위한 데이터 클록(IWCK)을 포함하는 형태가 될 수 있다.
이와 같이 소스 클록(ISCK)이 시스템 클록(IHCK)과 데이터 클록(IWCK)로 나뉘어지는 형태가 되면, 전술한 본 발명의 실시예에 따른 복구정보 입/출력 제어부(122)의 구성은 다음과 같이 표현될 수 있다.
트레이닝 입력커맨드(IWRTR) 또는 예정된 커맨드(IWCDR)가 입력되는 시점으로부터 시스템 클록(IHCK)의 주기가 설정된 제1 횟수 반복되는 시간이 흐른 시점에서 제1 내부입력 스트로브 신호(WCDR PIN<0:M>) 및 제2 내부입력 스트로브 신호(WCDR_PIN<0:N>)를 토글링시키기 위한 복구정보 입력제어부(1221, 1222, 1223, 1228)와, 트레이닝 출력커맨드(IRDTR)가 입력되는 시점으로부터 시스템 클록(IHCK)의 주기가 설정된 제2 횟수만큼 반복되는 시간이 흐른 시점에서 제1 내부출력 스트로브 신호(WCDR POUT<0:M>)를 토글링시키고, 제2 내부입력 스트로브 신호(WCDR PIN<0:N>)가 토글링하는 시점에서 데이터 클록(IWCK)의 주기가 설정된 제3 횟수만큼 반복되는 시간이 흐른 시점에서 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)를 토글링시키기 위한 복구정보 출력제어부(1224, 1225, 1226, 1227)를 구비한다.
이와 같이, 소스 클록(ISCK)이 시스템 클록(IHCK)과 데이터 클록(IWCK)으로 나뉘어진다고 하여도 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 직접적으로 변경되지 않으며, 다만 데이터를 입/출력하기 위한 구성요소의 동작에 데이터 클록(IWCK)이 사용되고 커맨드를 입력하기 위한 구성요소의 동작에 시스템 클록(IHCK)이 사용될 수 있을 뿐인 것을 알 수 있다.
도 2는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 트레이닝 입력커맨드 감지부 및 트레이닝 출력커맨드 감지부를 상세히 도시한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 트레이닝 입력커맨드 감지부(1228)는, 트레이닝 입력커맨드(IWRTR)와 복구정보 인에이블 신호(WCDR_ENABLE)를 부정논리곱하기 위한 제1 낸드게이트(ND5)와, 트레이닝 출력커맨드(IRDTR)와 복구정보 인에이블 신호(WCDR_ENABLE)를 부정논리곱하기 위한 제2 낸드게이트(ND6)와, 라이트 커맨드(IWT)의 위상을 반전하기 위한 제1 인버터(INV3)와, 제1 낸드게이트(ND5)의 출력신호를 셋(set) 입력단으로 입력받고 제2 낸드게이트(ND6)의 출력신호 및 제1 인버터(INV3)의 출력신호를 리셋(reset) 입력단으로 입력받아 부 출력단에 실린 신호의 위상을 반전하여 트레이닝 입력커맨드 감지신호(WRTR_FLAG)로서 출력하기 위한 셋-리셋(SR) 래치(ND7, ND8, INV4)를 구비한다.
즉, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 트레이닝 입력커맨드 감지부(1228)는, 복구정보 인에이블 신호(WCDR_ENABLE)가 로직'하이'(High)로 활성화되고 라이트 커맨드(IWT) 및 트레이닝 출력커맨드(IRDTR)가 로직'로우'(Low)로 비활성화된 상태에서 트레이닝 입력커맨드(IWRTR)가 로직'하이'(High)로 활성되는 것에 응답하여 트레이닝 입력커맨드 감지신호(WRTR_FLAG)를 로직'하이'(High)로 활성화시켜 출력한다.
또한, 복구정보 인에이블 신호(WCDR_ENABLE)가 로직'하이'(High)로 활성화되고 라이트 커맨드(IWT)가 로직'로우'(Low)로 비활성화된 상태에서 트레이닝 입력커맨드(IWRTR)의 논리레벨과 상관없이 트레이닝 출력커맨드(IRDTR)가 로직'하이'(High)로 활성되는 것에 응답하여 트레이닝 입력커맨드 감지신호(WRTR_FLAG)를 로직'로우'(Low)로 비활성화시켜 출력한다.
또한, 라이트 커맨드(IWT)가 로직'하이'(High)로 활성화되는 것에 응답하여 복구정보 인에이블 신호(WCDR_ENABLE)와 트레이닝 입력커맨드(IWRTR) 및 트레이닝 출력커맨드(IRDTR)의 논리레벨과 상관없이 트레이닝 입력커맨드 감지신호(WRTR_FLAG)를 로직'로우'(Low)로 비활성화시켜 출력한다.
그리고, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 트레이닝 출력커맨드 감지부(1227)는, 트레이닝 출력커맨드(IRDTR)와 복구정보 인에이블 신호(WCDR_ENABLE)를 부정논리곱하기 위한 제1 낸드게이트(ND1)와, 트레이닝 입력커맨드(IWRTR)와 복구정보 인에이블 신호(WCDR_ENABLE)를 부정논리곱하기 위한 제2 낸드게이트(ND2)와, 예정된 커맨드(IWCDR)의 위상을 반전하기 위한 제1 인버터(INV1)와, 제1 낸드게이트(ND1)의 출력신호를 셋(set) 입력단으로 입력받고 제2 낸드게이트(ND2)의 출력신호 및 제1 인버터(INV1)의 출력신호를 리셋(reset) 입력단으로 입력받아 부 출력단에 실린 신호의 위상을 반전하여 트레이닝 출력커맨드 감지신호(RDTR_FLAG)로서 출력하기 위한 셋-리셋(SR) 래치(ND3, ND4, INV2)를 구비한다.
즉, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 트레이닝 출력커맨드 감지부(1227)는, 복구정보 인에이블 신호(WCDR_ENABLE)가 로직'하이'(High)로 활성화되고 예정된 커맨드(IWCDR) 및 트레이닝 입력커맨드(IWRTR)가 로직'로우'(Low)로 비활성화된 상태에서 트레이닝 출력커맨드(IRDTR)가 로직'하이'(High)로 활성되는 것에 응답하여 트레이닝 출력커맨드 감지신호(RDTR_FLAG)를 로직'하이'(High)로 활성화시켜 출력한다.
또한, 복구정보 인에이블 신호(WCDR_ENABLE)가 로직'하이'(High)로 활성화되고 예정된 커맨드(IWCDR)가 로직'로우'(Low)로 비활성화된 상태에서 트레이닝 출력커맨드(IRDTR)의 논리레벨과 상관없이 트레이닝 입력커맨드(IRDTR)가 로직'하이'(High)로 활성되는 것에 응답하여 트레이닝 출력커맨드 감지신호(RDTR_FLAG)를 로직'로우'(Low)로 비활성화시켜 출력한다.
또한, 예정된 커맨드(IWCDR)가 로직'하이'(High)로 활성화되는 것에 응답하여 복구정보 인에이블 신호(WCDR_ENABLE)와 트레이닝 입력커맨드(IWRTR) 및 트레이닝 출력커맨드(IRDTR)의 논리레벨과 상관없이 트레이닝 출력커맨드 감지신호(RDTR_FLAG)를 로직'로우'(Low)로 비활성화시켜 출력한다.
도 3a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 입력카운터를 상세히 도시한 회로도이다.
도 3b는 도 2에 도시된 복구정보 입력카운터의 구성요소 중 낸드 플립플롭을 상세히 도시한 회로도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 입력카운터(1221)는, 예정된 커맨드(IWCDR)와 복구정보 인에이블 신호(WCDR_ENABLE)를 논리곱하여 카운팅 시작제어신호(WCDRD)로서 출력하기 위한 제1 낸드게이트(ND4) 및 제1 인버터(INV4)와, 소스 클록(ISCK)을 클록신호로서 입력받고 제1 횟수를 정의하기 위한 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>, WL<5>) 중 제일 작은 신호(WL<1>)를 제외한 어느 하나의 신호를 입력 제어신호로 입력받으며 카운팅 시작제어신호(WCDRD)에 응답하여 동작을 시작하는 체인형태로 접속된 다수의 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5)과, 다수의 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5) 중 제일 끝단의 낸드 플립플롭(NAND FLIP FLOP2)에서 출력되는 신호(IWCDR2B)의 위상을 반전하여 출력(IWCDR2D)하기 위한 제2 인버터(INV8)와, 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>, WL<5>) 중 제일 작은 신호(WL<1>)의 위상을 반전하여 출력(WLB)하기 위한 제3 인버터(INV5)와, 카운팅 시작제어신호(WCDRD)와 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>, WL<5>) 중 제일 작은 신호(WL<1>)를 부정논리곱하기 위한 제2 낸드게이트(ND1)와, 제2 인버터(INV8)의 출력신호(IWCDR2D)와 제3 인버터(INV5)의 출력신호(WLB)를 부정논리곱하기 위한 제3 낸드게이트(ND2)와, 제2 낸드게이트(ND1)의 출력신호와 제3 낸드게이트(ND2)의 출력신호를 부정논리곱하기 위한 제4 낸드게이트(ND3)와, 제4 낸드게이트(ND3)의 출력신호를 소스 클록(ISCK : CLK, CLKB)에 동기화시키기 위한 패스 게이트(PG1)와, 패스 게이트(PG1)를 통해 출력된 신호를 래치(latch)하고 복구정보 입력 인에이블 신호(WCDRINEN)로서 출력하기 위한 제4 내지 제6 인버터(INV1, INV2, INV3)를 구비한다. 또한, 소스 클록(ISCK)의 위상을 반전(CLKB) 및 재반전(CLK)하여 패스 게이트(PG1)의 동작을 제어하기 위한 제7 및 제8 인버터(INV6, INV7)를 더 구비한다.
전술한 구성을 바탕으로 복구정보 입력카운터(1221)의 동작을 살펴보면, 복구정보 인에이블 신호(WCDR_ENABLE)가 로직'하이'(High)로 활성화된 상태에서 예정된 커맨드(IWCDR)가 로직'하이'(High)로 토글링하는 것에 응답하여 카운팅 동작을 시작한다.
이때, 제1 횟수를 정의하기 위한 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>, WL<5>)의 논리레벨에 따라 실제 카운팅 횟수가 달라질 수 있다.
예컨대, 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>, WL<5>) 중 제4 신호(WL<4>)가 로직'하이'(High)로 활성화되고 나머지 신호(WL<1>, WL<2>, WL<3>, WL<5>)가 로직'로우'(Low)로 비활성화된 상태이면, 체인형태로 접속된 다수의 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5) 중 제4 신호(WL<4>)에 대응하는 낸드 플립플롭(NAND FLIP FLOP4)부터 카운팅 동작을 수행하게 되어 소스 클록(ISCK)의 주기가 4번째 토글링하는 것에 응답하여 복구정보 입력 인에이블 신호(WCDRINEN)를 로직'하이'(High)로 활성화시키게 된다.
마찬가지로, 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>, WL<5>) 중 제2 신호(WL<2>)가 로직'하이'(High)로 활성화되고 나머지 신호(WL<1>, WL<3>, WL<4>, WL<5>)가 로직'로우'(Low)로 비활성화된 상태이면, 체인형태로 접속된 다수의 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5) 중 제2 신호(WL<2>)에 대응하는 낸드 플립플롭(NAND FLIP FLOP2)부터 카운팅 동작을 수행하게 되어 소스 클록(ISCK)의 주기가 2번째 토글링하는 것에 응답하여 복구정보 입력 인에이블 신호(WCDRINEN)를 로직'하이'(High)로 활성화시키게 된다.
도 3b를 참조하면, 복구정보 입력카운터(1221)의 구성요소 중 체인형태로 접속된 다수의 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5) 각각은, 입력되는 신호(IN_SIG : VDD, IWCDR5B, IWCDR4B, IWCDR3B)와 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>, WL<5>) 중 제일 작은 신호(WL<1>)를 제외한 어느 하나의 신호(WL<x>)를 부정논리곱하기 위한 제1 낸드게이트(ND1)와, 제1 낸드게이트(ND1)의 출력신호와 카운팅 시작제어신호(WCDRD)를 부정논리곱하기 위한 제2 낸드게이트(ND2)와, 제2 낸드게이트(ND2)의 출력신호를 소스 클록(ISCK)의 활성화구간에서 통과시키기 위한 제1 패스 게이트(PG1)와, 제1 패스 게이트(PG1)을 통해 전달된 신호의 위상을 반전하여 래치(latch)하기 위한 제1 및 제2 인버터(INV1, INV2)와, 제1 및 제2 인버터(INV1, INV2)를 통해 래치된 신호를 소스 클록(ISCK)의 비활성화구간에서 통과시키기 위한 제2 패스 게이트(PG2)와, 제2 패스 게이트(PG2)를 통해 전달된 신호를 래치(latch)하고 출력되는 신호(OUT_ING : IWCDR4B, IWCDR3B, IWCDR2B)로서 출력하기 위한 제3 내지 제5 인버터(INV3, INV4, INV5)를 구비한다. 또한, 소스 클록(ISCK)의 위상을 반전(CLKB) 및 재반전(CLK)하여 제1 및 제2 패스 게이트(PG1, PG2)의 동작을 제어하기 위한 제6 및 제7 인버터(INV6, INV7)를 더 구비한다.
전술한 구성을 바탕으로 복구정보 입력카운터(1221)의 구성요소 중 체인형태로 접속된 다수의 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5) 각각의 동작을 살펴보면 다음과 같다.
먼저, 다수의 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5) 중 제일 첫단의 낸드 플립플롭(NAND FLIP FLOP5)으로는 입력되는 신호가 전원전압(VDD)이므로 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>, WL<5>) 중 제5 신호(WL<5>)가 로직'하이'(High)로 활성화되는 것에 응답하여 출력되는 신호(IWCDR5B)를 로직'로우'(Low)로 비활성화시키고, 제5 신호(WL<5>)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 출력되는 신호(IWCDR5B)를 로직'하이'(High)로 활성화시킨다.
그리고, 다수의 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5) 중 제일 첫단의 낸드 플립플롭(NAND FLIP FLOP5)을 제외한 나머지 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4)은 앞단의 낸드 플립플롭(NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5)에서 출력되는 신호(IWCDR3B, IWCDR4B, IWCDR5B) 따라 그 동작이 달라질 수 있다.
먼저, 앞단의 낸드 플립플롭(NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5)에서 출력되는 신호(IWCDR3B, IWCDR4B, IWCDR5B)가 로직'하이'(High)로 활성화된 상태이면 다수의 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5) 중 제일 첫단의 낸드 플립플롭(NAND FLIP FLOP5)과 동일한 동작이 수행된다. 즉, 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>)의 논리레벨에 따라 출력되는 신호(IWCDR2B, IWCDR3B, IWCDR4B)의 논리레벨이 달라질 수 있다.
반면, 앞단의 낸드 플립플롭(NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5)에서 출력되는 신호(IWCDR3B, IWCDR4B, IWCDR5B)가 로직'로우'(Low)로 비활성화된 상태이면 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>)의 논리레벨과 상관없이 출력되는 신호(IWCDR2B, IWCDR3B, IWCDR4B)를 로직'로우'(Low)로 비활성화시킨다.
따라서, 상기에서 예를 든 바와 같이 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>, WL<5>) 중 제4 신호(WL<4>)가 로직'하이'(High)로 활성화되고 나머지 신호(WL<1>, WL<2>, WL<3>, WL<5>)가 로직'로우'(Low)로 비활성화된 상태이면, 체인형태로 접속된 다수의 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5) 중 제5 신호(WL<4>)에 대응하는 낸드 플립플롭(NAND FLIP FLOP5)에서는 출력신호(IWCDR5B)를 항상 로직'하이'(High)로 활성화시키는 상태가 되어 카운팅 동작에 참여하지 않는 상태가 되고, 제4 신호(WL<4>)에 대응하는 낸드 플립플롭(NAND FLIP FLOP4)에서는 소스 클록(ISCK)이 토글링하는 것에 응답하여 출력되는 신호(IWCDR4B)를 로직'로우'(Low)로 비활성화시키며, 제3 신호(WL<3>) 및 제2 신호(WL<2>)에 대응하는 낸드 플립플롭(NAND FLIP FLOP2, NAND FLIP FLOP3)은 직전 낸드 플립플롭(NAND FLIP FLOP3, NAND FLIP FLOP4, NAND FLIP FLOP5)에서 출력되는 신호(IWCDR4B, IWCDR3B)가 로직'로우'(Low)로 비활성화된 이후 소스 클록(ISCK)이 토글링하는 것에 응답하여 출력되는 신호(IWCDR3B, IWCDR2B)를 로직'로우'(Low)로 비활성화시킨다.
즉, 소스 클록(ISCK)이 토글링할 때마다 제4 신호(WL<4>)에 대응하는 낸드 플립플롭(NAND FLIP FLOP4)부터 제2 신호(WL<2>)에 대응하는 낸드 플립플롭(NAND FLIP FLOP2)까지 순차적으로 출력되는 신호(IWCDR4B → IWCDR3B → IWCDR2B)가 로직'로우'(Low)로 비활성화된다. 이렇게, 소스 클록(ISCK)이 토글링할 때마다 순차적으로 비활성화되어 제일 끝단의 낸드 플립플롭(NAND FLIP FLOP2)에서 출력되는 신호(IWCDR2B)가 로직'로우'(Low)로 비활성화되면, 그 다음 소스 클록(ISCK)이 토글링하는 것에 응답하여 복수정보 입력 인에이블 신호(WCDRINEN)를 로직'하이'(High)로 활성화시킨다. 따라서, 다수의 신호(WL<1>, WL<2>, WL<3>, WL<4>, WL<5>) 중 제4 신호(WL<4>)가 로직'하이'(High)로 활성화되는 것에 응답하여 소스 클록(ISCK)이 4번째 토글링되는 시점에서 복수정보 입력 인에이블 신호(WCDRINEN)를 로직'하이'(High)로 활성화시키는 것이 가능하게 된다.
도 4는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 입력 래치신호 토글링부를 상세히 도시한 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 입력 래치신호 토글링부(1222)는, 복구정보 입력카운터(1221)에서 출력되는 복구정보 입력 인에이블 신호(WCDRINEN)를 입력받아 그 위상을 그대로 유지하면서 설정된 시간차이를 두고 복구정보 입력 래치신호(WCDR STROBE)로서 출력될 수 있도록 하기 위한 직렬접속된 다수의 인버터(INV1, INV2, INV3, INV4)를 구비한다.
도 5는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 및 제2 복구정보 출력 인에이블 신호 토글링 제어부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 및 제2 복구정보 출력 인에이블 신호 토글링 제어부(1224)는 트레이닝 입력커맨드 감지신호(WRTR_FLAG)와 트레이닝 출력커맨드 감지신호(RDTR_FLAG)의 논리레벨 상태에 따라 제1 복구정보 출력 인에이블 신호 토글링 제어부의 동작과 제2 복구정보 출력 인에이블 신호 토글링 제어부의 동작으로 나누어 질 수 있다.
즉, 트레이닝 출력커맨드(IRDTR)가 입력되어 트레이닝 출력커맨드 감지신호(RDTR_FLAG)가 로직'하이'(High)로 활성화되고 트레이닝 입력커맨드 감지신호(WRTR_FLAG)가 로직'로우'(Low)로 활성화되는 상태에서는 노말 출력카운터(1026)에서 출력되는 노말 출력 인에이블 신호(RDEN) - 소스 클록(ISCK)의 주기가 제2 횟수만큼 카운팅되는 시간이 흐른 시점에서 토글링됨 - 에 응답하여 복구정보 출력 인에이블 신호(WCDROUTEN)를 토글링시키는 제1 복구정보 출력 인에이블 신호 토글링 제어부(1224)의 동작을 수행한다.
반면, 예정된 커맨드(IWCDR)가 입력되어 트레이닝 출력커맨드 감지신호(RDTR_FLAG)가 로직'로우'(Low)로 비활성화되고 트레이닝 출력커맨드 감지신호(WRTR_FLAG)가 로직'하이'(High)로 활성화되는 상태에서는 복구정보 입력카운터(1221)에서 출력되는 복구정보 입력 인에이블 신호(WCDRINEN)의 토글링에 응답하여 소스 클록(ISCK)의 주기를 제3 횟수만큼 카운팅하고 카운팅이 완료되는 것에 응답하여 복구정보 출력 인에이블 신호(WCDROUTEN)를 토글링시키는 제2 복구정보 출력 인에이블 신호 토글링 제어부(1224)의 동작을 수행한다.
구체적으로 살펴보면, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 제1 및 제2 복구정보 출력 인에이블 신호 토글링 제어부(1224)는, 트레이닝 입력커맨드 감지신호(WRTR_FLAG)와 트레이닝 출력커맨드 감지신호(RDTR_FLAG)의 부정논리합 연산을 수행하여 제1 트레이닝 혼합 감지신호(TRAIN_FLAGB)로서 출력하기 위한 제1 노아게이트(NOR1)와, 제1 트레이닝 혼합 감지신호(TRAIN_FLAGB)의 위상을 반전하여 제2 트레이닝 혼합 감지신호(TRAIN_FLAGD)로서 출력하기 위한 제1 인버터(INV5)와, 제1 트레이닝 혼합 감지신호(TRAIN_FLAGB)와 복구정보 입력 인에이블 신호(WCDRINEN) 및 복구정보 인에이블 신호(WCDR_ENABLE)의 논리곱 연산을 수행하여 혼합 복구정보 입력 인에이블 신호(WCDRINEND)로서 출력하기 위한 제1 낸드게이트(ND5) 및 제2 인버터(INV4)와, 트레이닝 출력커맨드 감지신호(RDTR_FLAG)와 복구정보 인에이블 신호(WCDR_ENABLE)의 논리곱 연산을 수행하여 혼합 트레이닝 출력커맨드 감지신호(RDTR_FLAGD)로서 출력하기 위한 제2 낸드게이트(ND8) 및 제3 인버터(INV9)와, 노말 출력 인에이블 신호(RDEN)와 혼합 트레이닝 출력커맨드 감지신호(RDTR_FLAGD)의 부정논리곱 연산을 수행하기 위한 제3 낸드게이트(ND1)와, 소스 클록(ISCK)을 클록신호로서 입력받고 제3 횟수를 정의하기 위한 다수의 신호(WCDRL<5>, WCDRL<6>, WCDRL<7>, WCDRL<8>) 중 제일 작은 신호(WCDRL<5>)를 제외한 어느 하나의 신호를 입력 제어신호로 입력받으며 혼합 복구정보 입력 인에이블 신호(WCDRINEND)에 응답하여 동작을 시작하는 체인형태로 접속된 다수의 낸드 플립플롭(NAND FLIP FLOP6, NAND FLIP FLOP7, NAND FLIP FLOP8)과, 다수의 낸드 플립플롭(NAND FLIP FLOP6, NAND FLIP FLOP7, NAND FLIP FLOP8) 중 제일 끝단의 낸드 플립플롭(NAND FLIP FLOP6)에서 출력되는 신호(WCDR6B)의 위상을 반전하여 출력(WCDR6D)하기 위한 제4 인버터(INV10)와, 제3 횟수를 정의하기 위한 다수의 신호(WCDRL<5>, WCDRL<6>, WCDRL<7>, WCDRL<8>) 중 제일 작은 신호(WCDRL<5>)와 제1 트레이닝 혼합 감지신호(TRAIN_FLAGB)의 논리곱 연산을 수행하여 제1 최소 횟수 정의 신호(WCDRL5D)로서 출력하기 위한 제4 낸드게이트(ND6) 및 제5 인버터(INV6)와, 제1 최소 횟수 정의 신호(WCDRL5D)와 제2 트레이닝 혼합 감지신호(TRAIN_FLAGD)의 부정논리합 연산을 수행하여 제2 최소 횟수 정의 신호(WCDRL5B)로서 출력하기 위한 제2 노아게이트(NOR2)와, 혼합 복구정보 입력 인에이블 신호(WCDRINEND)와 제1 최소 횟수 정의 신호(WCDRL5D)의 부정논리곱 연산을 수행하기 위한 제5 낸드게이트(ND2)와, 제4 인버터(INV10)의 출력신호(WCDR6D)와 제2 최소 횟수 정의 신호(WCDRL5B)의 부정논리곱 연산을 수행하기 위한 제6 낸드게이트(ND3)와, 제3 낸드게이트(ND1)의 출력신호와 제5 낸드게이트(ND5)의 출력신호와 제6 낸드게이트(ND6)의 출력신호를 입력받아 부정논리곱연산을 수행하기 위한 제7 낸드게이트(ND4)와, 제7 낸드게이트(ND4)의 출력신호를 소스 클록(ISCK : CLK, CLKB)에 동기화시키기 위한 패스 게이트(PG1)와, 패스 게이트(PG1)를 통해 출력된 신호를 래치(latch)하고 복구정보 출력 인에이블 신호(WCDROUTEN)로서 출력하기 위한 제6 내지 제8 인버터(INV1, INV2, INV3)를 구비한다. 또한, 소스 클록(ISCK)의 위상을 반전(CLKB) 및 재반전(CLK)하여 패스 게이트(PG1)의 동작을 제어하기 위한 제9 및 제10 인버터(INV7, INV8)를 더 구비한다.
전술한 구성을 바탕으로 제1 및 제2 복구정보 출력 인에이블 신호 토글링 제어부(1224)의 동작을 살펴보면, 복구정보 인에이블 신호(WCDR_ENABLE)가 로직'하이'(High)로 활성화되고 트레이닝 출력커맨드 감지신호(RDTR_FLAG)가 로직'하이'(High)로 활성화되는 상태에서 노말 출력 인에이블 신호(RDEN)가 로직'하이'(High)로 토글링하는 것에 응답하여 트레이닝 입력커맨드 감지신호(WRTR_FLAG)의 논리레벨과 상관없이 복구정보 출력 인에이블 신호(WCDROUTEN)를 로직'하이'(High)로 토글링시킨다.
그리고, 복구정보 인에이블 신호(WCDR_ENABLE)가 로직'하이'(High)로 활성화된 상태에서 트레이닝 입력커맨드 감지신호(WRTR_FLAG)가 로직'하이'(High)로 활성화되고 트레이닝 출력커맨드 감지신호(RDTR_FLAG)가 로직'로우'(Low)로 비활성화되면, 구정보 입력 인에이블 신호(WCDRINEN)가 로직'하이'(High)로 토글링하는 것에 응답하여 카운팅 동작을 시작한다.
이때, 제3 횟수를 정의하기 위한 다수의 신호(WCDRL<5>, WCDRL<6>, WCDRL<7>, WCDRL<8>)의 논리레벨에 따라 실제 카운팅 횟수가 달라질 수 있다.
예컨대, 다수의 신호(WCDRL<5>, WCDRL<6>, WCDRL<7>, WCDRL<8>) 중 제7 신호(WCDRL<7>)가 로직'하이'(High)로 활성화되고 나머지 신호(WCDRL<5>, WCDRL<6>, WCDRL<8>)가 로직'로우'(Low)로 비활성화된 상태이면, 체인형태로 접속된 다수의 낸드 플립플롭(NAND FLIP FLOP6, NAND FLIP FLOP7, NAND FLIP FLOP8) 중 제7 신호(WCDRL<7>)에 대응하는 낸드 플립플롭(NAND FLIP FLOP7)부터 카운팅 동작을 수행하게 되어 소스 클록(ISCK)의 주기가 3번째 토글링하는 것에 응답하여 복구정보 출력 인에이블 신호(WCDROUTEN)를 로직'하이'(High)로 활성화시키게 된다.
마찬가지로, 다수의 신호(WCDRL<5>, WCDRL<6>, WCDRL<7>, WCDRL<8>) 중 제6 신호(WCDRL<6>)가 로직'하이'(High)로 활성화되고 나머지 신호(WCDRL<5>, WCDRL<7>, WCDRL<8>)가 로직'로우'(Low)로 비활성화된 상태이면, 체인형태로 접속된 다수의 낸드 플립플롭(NAND FLIP FLOP6, NAND FLIP FLOP7, NAND FLIP FLOP8) 중 제6 신호(WCDRLL<6>)에 대응하는 낸드 플립플롭(NAND FLIP FLOP6)부터 카운팅 동작을 수행하게 되어 소스 클록(ISCK)의 주기가 2번째 토글링하는 것에 응답하여 복구정보 입력 인에이블 신호(WCDRINEN)를 로직'하이'(High)로 활성화시키게 된다.
도 6a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 내부입력 스트로브 신호 토글링부를 상세히 도시한 회로도이다.
도 6b는 도 6a에 도시된 내부입력 스트로브 신호 토글링부의 구성요소 중 다수의 직렬 플립플롭 각각을 상세히 도시한 회로도이다.
도 6c는 도 6a에 도시된 내부입력 스트로브 신호 토글링부의 구성요소 중 한 개의 피드백 플립플롭을 상세히 도시한 회로도이다.
도 6a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 내부입력 스트로브 신호 토글링부(1223)는, 복구정보 입력 래치신호(WCDR STROBE)의 토글링에 응답하여 다수의 출력제어신호(Q<0>, Q<1>, Q<2>, … ,Q<M> or Q<N>)예정된 횟수를 순환(circle)하여 카운팅(… → Q<M> or Q<N> → Q<0> → Q<1> → Q<2> → … → Q<M> or Q<N> → Q<0> → …)하는 체인형태로 접속된 다수의 직렬 플리플롭(DFFRB1, DFFRB2, … , DFFRBM or DFFRBN) 및 한 개의 피드백 플립플롭(DFFSB)과, 다수의 출력제어신호(Q<0>, Q<1>, Q<2>, … ,Q<M> or Q<N>) 중 어느 하나의 신호와 복구정보 입력 래치신호(WCDR STROBE)에 응답하여 제1 내부입력 스트로브 신호(WCDR PIN<0:M>) 또는 제2 내부 입력 스트로브 신호(WCDR PIN<0:N>)을 생성하기 위한 다수의 내부입력 스트로브 신호 생성부(PIN GEN0, PIN GEN1, PIN GEN2, … ,PIN GENM or PIN GENN)를 구비한다.
여기서, 다수의 내부입력 스트로브 신호 생성부(PIN GEN0, PIN GEN1, PIN GEN2, … ,PIN GENM or PIN GENN) 각각은, 복구정보 입력 래치신호(WCDR STROBE)와 다수의 출력제어신호(Q<0>, Q<1>, Q<2>, … ,Q<M> or Q<N>) 중 어느 하나의 신호(Q<x>)의 부정논리곱 연산을 수행하기 위한 낸드게이트(ND1)와, 제1 낸드게이트(ND1)에서 출력되는 신호의 위상을 반전하고 일정시간 지연시켜 제1 내부입력 스트로브 신호(WCDR PIN<0:M>)와 제2 내부 입력 스트로브 신호(WCDR PIN<0:N>) 중 어느 하나의 신호(WCDR PIN<x>)로서 출력하기 위한 다수의 인버터(INV1, INV2, INV3)을 구비한다.
그리고, 다수의 직렬 플리플롭(DFFRB1, DFFRB2, … , DFFRBM or DFFRBN) 및 한 개의 피드백 플립플롭(DFFSB)은 리셋 신호(RESETB)에 응답하여 그 동작이 초기화되며, 그에 따라 다수의 출력제어신호(Q<0>, Q<1>, Q<2>, … ,Q<M> or Q<N>)가 모두 초기화된다.
참고로, 도 6a에는 제1 내부입력 스트로브 신호(WCDR PIN<0:M>)와 제2 내부 입력 스트로브 신호(WCDR PIN<0:N>)를 생성하기 위한 구성요소가 서로 겹치는 것으로 표현되어 있는데, 이때, 'M'과'N'이 서로 같은 값을 갖는 다면 전혀 상관이 없으나 'M'과'N'이 서로 같은 값을 갖지 않는 다고 보는 것이 일반적이므로 실제로는 도면과 달리 제1 내부입력 스트로브 신호(WCDR PIN<0:M>)를 생성하기 위한 구성요소들과 제2 내부입력 스트로브 신호(WCDR PIN<0:N>)를 생성하기 위한 구성요소들이 서로 독립적으로 구분될 수 있다. 물론, 이는 설계자의 의도에 얼마든지 달라질 수 있는 부분으로 도면과 같이 구성될 수도 있고 일부 구성요소는 공유하고 일부 구성요소는 공유하지 않는 식으로 구성될 수도 있다.
도 6b를 참조하면, 도 6a에 도시된 한 개의 피드백 플리플롭(DFFSB)는, 입력단(D)을 통해 인가되는 신호를 복구정보 입력 래치신호(WCDR STROBE)의 활성화구간에서 통과시키기 위한 제1 패스 게이트(PG1)과, 반전된 리셋 신호(RESET)에 응답하여 제1 패스 게이트(PG1)을 통해 전달된 신호를 위상이 반전된 상태로 래치(latch)시켜 출력하거나 로직'로우'(Low)로 초기화시켜 출력하기 위한 노아게이트(NOR1) 및 제1 인터버(INV3)와, 노아게이트(NOR1) 및 제1 인버터(INV3)를 통해 래치된 신호를 소스 클록(ISCK)의 비활성화구간에서 통과시키기 위한 제2 패스 게이트(PG2)와, 제2 패스 게이트(PG2)를 통해 전달된 신호를 위상이 반전된 상태로 래치하여 출력단(Q)으로 전달하기 위한 제2 및 제3 인버터(INV4, INV5)를 구비한다.
도 6c를 참조하면, 도 6a에 도시된 다수의 직렬 플리플롭(DFFRB1, DFFRB2, … , DFFRBM or DFFRBN) 각각은, 입력단(D)을 통해 인가되는 신호를 복구정보 입력 래치신호(WCDR STROBE)의 활성화구간에서 통과시키기 위한 제1 패스 게이트(PG1)과, 리셋 신호(RESETB)에 응답하여 제1 패스 게이트(PG1)을 통해 전달된 신호를 위상이 반전된 상태로 래치(latch)시켜 출력하거나 로직'하이'(High)로 초기화시켜 출력하기 위한 낸드게이트(ND1) 및 제1 인터버(INV2)와, 낸드게이트(ND1) 및 제1 인버터(INV2)를 통해 래치된 신호를 복구정보 입력 래치신호(WCDR STROBE)의 비활성화구간에서 통과시키기 위한 제2 패스 게이트(PG2)와, 제2 패스 게이트(PG2)를 통해 전달된 신호를 위상이 반전된 상태로 래치하여 출력단(Q)으로 전달하기 위한 제2 및 제3 인버터(INV3, INV4)를 구비한다.
도 7a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 내부출력 스트로브 신호 토글링부를 상세히 도시한 회로도이다.
도 7b는 도 7a에 도시된 다수의 내부출력 스트로브 신호 생성부 각각을 상세히 도시한 회로도이다.
도 7c는 도 7a에 도시된 내부출력 스트로브 신호 토글링부의 구성요소 중 다수의 직렬 플립플롭 각각을 상세히 도시한 회로도이다.
도 7d는 도 7a에 도시된 내부출력 스트로브 신호 토글링부의 구성요소 중 한 개의 피드백 플립플롭을 상세히 도시한 회로도이다.
도 7a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 내부출력 스트로브 신호 토글링부(1225)는, 복구정보 출력 인에이블 신호(WCDROUTEN)의 토글링에 응답하여 다수의 카운팅 제어신호(C<0>, C<1>, C<2>, … ,C<M> or C<N>)를 예정된 주기로 순환(circle) 카운팅(… → C<M> or C<N> → C<0> → C<1> → C<2> → … → C<M> or C<N> → C<0> → …)시키며 카운팅 동작에 대응하여 다수의 출력제어신호(P<0>, P<1>, P<2>, … ,P<M> or P<N>)를 생성하는 체인형태로 접속된 다수의 직렬 플리플롭(DPFFRB1, DPFFRB2, … , DPFFRBM or DPFFRBN) 및 한 개의 피드백 플립플롭(DPFFSB)과, 다수의 출력제어신호(P<0>, P<1>, P<2>, … ,P<M> or P<N>) 중 어느 하나의 신호와 소스 클록(ISCK)에 응답하여 제1 내부출력 스트로브 신호(WCDR POUT<0:M>) 또는 제2 내부 출력 스트로브 신호(WCDR POUT<0:N>)을 생성하기 위한 다수의 내부출력 스트로브 신호 생성부(POUT GEN0, POUT GEN1, POUT GEN2, … ,POUT GENM or POUT GENN)를 구비한다.
도 7b를 참조하면, 다수의 내부출력 스트로브 신호 생성부(POUT GEN0, POUT GEN1, POUT GEN2, … ,POUT GENM or POUT GENN) 각각은, 다수의 출력제어신호(P<0>, P<1>, P<2>, … ,P<M> or P<N>) 중 어느 하나의 신호(Q<x>)를 소스 클록(ISCK)의 활성화구간에서 통과시키기 위한 제1 패스 게이트(PG1)와, 제1 패스 게이트(PG1)을 통해 전달된 신호의 위상을 반전하여 래치(latch)하기 위한 제1 및 제2 인버터(INV1, INV2)와, 제1 및 제2 인버터(INV1, INV2)를 통해 래치된 신호를 소스 클록(ISCK)의 비활성화구간에서 통과시키기 위한 제2 패스 게이트(PG2)와, 제2 패스 게이트(PG2)를 통해 전달된 신호를 래치(latch)하고 그 위상을 반전하여 제1 내부출력 스트로브 신호(WCDR POUT<0:M>) 또는 제2 내부 출력 스트로브 신호(WCDR POUT<0:N>)로서 출력하기 위한 제3 및 제4 인버터(INV3, INV4)를 구비한다. 또한, 소스 클록(ISCK)의 위상을 반전(ISCKB)하여 제1 및 제2 패스 게이트(PG1, PG2)의 동작을 제어하기 위한 제5 인버터(INV5)를 더 구비한다.
그리고, 다수의 직렬 플리플롭(DPFFRB1, DPFFRB2, … , DPFFRBM or DPFFRBN) 및 한 개의 피드백 플립플롭(DPFFSB)은 리셋 신호(RESETB)에 응답하여 그 동작이 초기화되며, 그에 따라 다수의 카운팅 제어신호(C<0>, C<1>, C<2>, … ,C<M> or C<N>) 및 다수의 출력제어신호(P<0>, P<1>, P<2>, … ,P<M> or P<N>)가 모두 초기화된다.
참고로, 도 7a에는 제1 내부출력 스트로브 신호(WCDR POUT<0:M>)와 제2 내부 출력 스트로브 신호(WCDR POUT<0:N>)를 생성하기 위한 구성요소가 서로 겹치는 것으로 표현되어 있는데, 이때, 'M'과'N'이 서로 같은 값을 갖는 다면 전혀 상관이 없으나 'M'과'N'이 서로 같은 값을 갖지 않는 다고 보는 것이 일반적이므로 실제로는 도면과 달리 제1 내부출력 스트로브 신호(WCDR POUT<0:M>)를 생성하기 위한 구성요소들과 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)를 생성하기 위한 구성요소들이 서로 독립적으로 구분될 수 있다. 물론, 이는 설계자의 의도에 얼마든지 달라질 수 있는 부분으로 도면과 같이 구성될 수도 있고 일부 구성요소는 공유하고 일부 구성요소는 공유하지 않는 식으로 구성될 수도 있다.
도 7c를 참조하면, 도 7a에 도시된 한 개의 피드백 플리플롭(DPFFSB)는, 입력단(D)을 통해 인가되는 신호를 복구정보 출력 인에이블 신호(WCDROUTEN)의 활성화구간에서 통과시키기 위한 제1 패스 게이트(PG1)과, 리셋 신호(RESETB)에 응답하여 제1 패스 게이트(PG1)을 통해 전달된 신호를 위상이 반전된 상태로 래치(latch)시켜 출력하거나 로직'하이'(High)로 초기화시켜 출력하기 위한 낸드게이트(ND1) 및 제1 인터버(INV2)와, 제1 인터버(INV2)를 통해 출력되는 신호를 출력 제어신호 출력단(P)에 구동하기 위한 제2 및 제3 인버터(INV5, INV6)와, 낸드게이트(ND1) 및 제1 인버터(INV2)를 통해 래치된 신호를 복구정보 출력 인에이블 신호(WCDROUTEN)의 비활성화구간에서 통과시키기 위한 제2 패스 게이트(PG2)와, 제2 패스 게이트(PG2)를 통해 전달된 신호를 위상이 반전된 상태로 래치하여 카운팅 제어신호 출력단(C)으로 전달하기 위한 제4 및 제5 인버터(INV4, INV5)를 구비한다.
도 7d를 참조하면, 도 7a에 도시된 다수의 직렬 플리플롭(DPFFRB1, DPFFRB2, … , DPFFRBM or DPFFRBN) 각각은, 입력단(D)을 통해 인가되는 신호를 복구정보 출력 인에이블 신호(WCDROUTEN)의 활성화구간에서 통과시키기 위한 제1 패스 게이트(PG1)과, 반전된 리셋 신호(RESET)에 응답하여 제1 패스 게이트(PG1)을 통해 전달된 신호를 위상이 반전된 상태로 래치(latch)시켜 출력하거나 로직'로우'(Low)로 초기화시켜 출력하기 위한 노아게이트(NOR1) 및 제1 인터버(INV3)와, 제1 인터버(INV3)를 통해 출력되는 신호를 출력 제어신호 출력단(P)에 구동하기 위한 제2 및 제3 인버터(INV6, INV7)와, 노아게이트(NOR1) 및 제1 인버터(INV3)를 통해 래치된 신호를 복구정보 출력 인에이블 신호(WCDROUTEN)의 비활성화구간에서 통과시키기 위한 제2 패스 게이트(PG2)와, 제2 패스 게이트(PG2)를 통해 전달된 신호를 위상이 반전된 상태로 래치하여 카운팅 제어신호 출력단(C)으로 전달하기 위한 제4 및 제5 인버터(INV4, INV5)를 구비한다.
도 8a는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 출력 드라이버 인에이블 신호 토글링부를 상세히 도시한 회로도이다.
도 8b는 도 8a에 도시된 복구정보 출력 드라이버 인에이블 신호 토글링부의 구성요소 중 다수의 직렬 플립플롭 각각을 상세히 도시한 회로도이다.
도 8a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 구성요소 중 복구정보 출력 드라이버 인에이블 신호 토글링부(1226)는, 소스 클록(ISCK)의 토글링할 때마다 복구정보 출력 인에이블 신호(WCDROUTEN)의 토글링에 대응하여 다수의 비트 출력 제어신호(A<1>, A<2>, A<3>, A<4>)를 순차적으로 토글링시키는 체인형태로 접속된 다수의 직렬 플리플롭(DFFB1, DFFB2, DFFB3, DFFB4)과, 다수의 비트 출력 제어신호(A<1>, A<2>, A<3>, A<4>) 각각을 입력받아 논리곱 연산을 수행하기 위한 낸드게이트(ND1) 및 제1 인버터(INV1)와, 낸드게이트(ND1) 및 제1 인버터(INV1)를 통해 출력된 신호를 소스 클록(ISCK)의 활성화구간에서 통과시키기 위한 패스 게이트(PG1)와, 패스 게이트(PG1)를 통해 전달된 신호의 래치(latch)하고 위상을 반전하여 복구정보 출력 드라이버 인에이블 신호(WCDR DOUT ENABLE)로서 출력하는 제2 및 제3 인버터(INV2, INV3)를 구비한다. 또한, 소스 클록(ISCK)의 위상을 반전(ISCKB)하여 패스 게이트(PG1)의 동작을 제어하기 위한 제4 인버터(INV4)를 구비한다.
도 8b를 참조하면, 다수의 직렬 플리플롭(DFFB1, DFFB2, DFFB3, DFFB4) 각각은, 입력단(D)을 통해 인가되는 신호를 소스 클록(ISCK)의 활성화구간에서 통과시키기 위한 제1 패스 게이트(PG1)와, 제1 패스 게이트(PG1)을 통해 전달된 신호를 위상이 반전된 상태로 래치(latch)시켜 출력하기 위한 제1 및 제2 인터버(INV1, INV2)와, 제1 및 제2 인버터(INV1, INV2)를 통해 래치된 신호를 소스 클록(ISCK)의 비활성화구간에서 통과시키기 위한 제2 패스 게이트(PG2)와, 제2 패스 게이트(PG2)를 통해 전달된 신호를 래치(latch)하여 반전출력단(QB)으로 전달하기 위한 제3 및 제5 인버터(INV3, INV4, INV5)를 구비한다. 또한, 소스 클록(ISCK)을 반전(ISCKB)하여 제1 및 제2 패스 게이트(PG1, PG2)의 동작을 제어하기 위한 제6 인버터(INV6)를 더 구비한다.
도 9는 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 반도체 시스템을 도시한 블록 다이어그램이다.
도 9를 참조하면, 서로 간에 노말 데이터(NORMAL DATA) 및 복구정보 데이터(WCDR DATA)가 입/출력되는 반도체 메모리 장치(200)와 반도체 메모리 장치 컨트롤러(300)를 구비하는 반도체 시스템에 있어서, 내부에서 생성되는 트레이닝 입력커맨드(IWRTR)에 대응하여 설정된 제1 시점에서 복구정보 트레이닝 데이터(WCDR TRAIN DATA)를 반도체 메모리 장치(200)에 전송하고, 내부에서 생성되는 트레이닝 출력커맨드(IRDTR)에 대응하여 설정된 제2 시점에서 반도체 메모리 장치(200)로부터 인가되는 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)에 응답하여 반도체 메모리 장치(200)로 전송하는 복구정보 데이터(WCDR DATA)의 위상을 조절하는 반도체 메모리 장치 컨트롤러(300), 및 트레이닝 입력커맨드(IWRTR)에 대응하여 설정된 제1 시점에서 복구정보 트레이닝 데이터(WCDR TRAIN DATA)를 반도체 메모리 장치 컨트롤러(300)로부터 입력받고, 트레이닝 출력커맨드(IRDTR)에 대응하여 설정된 제2 시점에서 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)로서 반도체 메모리 장치 컨트롤러(300)에 전송하는 반도체 메모리 장치(200)를 구비한다.
여기서, 반도체 메모리 장치 컨트롤러(300)는, 복구정보 트레이닝 비교부(310)와, 복구정보 트레이닝 생성부(315)와, 복구정보 데이터 생성부(320)와, 노말 트레이닝 비교부(330)와, 노말 트레이닝 생성부(335)와, 복구정보 비교부(340)와, 노말 데이터 생성부(350)와, 노말 데이터 입/출력 패드(360)와, 커맨드 출력 패드(370)와, 복구정보 데이터 입/출력 패드(380)와, 클록 출력 패드(390)와, 커맨드 생성부(302)와, 클록 생성부(304)를 구비한다.
그리고, 반도체 메모리 장치(200)는, 제1 데이터 입/출력부(210)와, 제2 데이터 입/출력부(220)와, 노말 데이터 입/출력부(230)와, 복구정보 데이터 입/출력부(240)와, 코어영역(250)과, 노말 데이터 입/출력 패드(260)와, 커맨드 입력 패드(270)와, 복구정보 데이터 입/출력 패드(280)와, 클록 입력 패드(290)와, 메모리 레지스터 셋(MRS, 202)와, 커맨드 디코더(204)와, 코어영역(250)을 구비한다.
구체적으로, 반도체 메모리 장치 컨트롤러(300)의 구성요소 커맨드 생성부(302)는, 트레이닝 입력커맨드(IWRTR)와 트레이닝 출력커맨드(IRDTR) 및 예정된 커맨드(IWCDR)를 생성한다.
또한, 반도체 메모리 장치 컨트롤러(300)의 구성요소 중 복구정보 트레이닝 비교부(310)는, 복구정보 트레이닝 데이터(WCDR TRAIN DATA)와 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)의 데이터 값을 비교하고, 비교결과에 대응하여 복구정보 트레이닝 비교신호(WCDR TR COMP)를 생성한다.
또한, 반도체 메모리 장치 컨트롤러(300)의 구성요소 중 복구정보 데이터 생성부(320)는, 예정된 커맨드(IWCDR)에 대응하여 복구정보 데이터(WCDR DATA)를 생성하되, 복구정보 트레이닝 비교신호(WCDTR TR COMP)에 따라 그 위상을 변동하여 생성한다.
또한, 반도체 메모리 장치 컨트롤러(300)의 구성요소 중 노말 트레이닝 비교부(330)는, 노말 트레이닝 데이터(NORMAL TRAIN DATA)와 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA)의 데이터 값을 비교하고, 비교결과에 대응하여 노말 트레이닝 비교신호(NORMAL TR COMP)를 생성한다.
또한, 반도체 메모리 장치 컨트롤러(300)의 구성요소 중 복구정보 비교부(340)는, 복구정보 데이터(WCDR DATA)와 피드백 복구정보 데이터(FB WCDR DATA)의 데이터 값을 비교하고, 비교결과에 대응하여 복구정보 비교신호(WCDR COMP)를 생성한다.
또한, 반도체 메모리 장치 컨트롤러(300)의 구성요소 중 노말 데이터 생성부(350)는, 라이트 커맨드(IWT)에 대응하여 노말 데이터(NORMAL DATA)를 생성하되, 노말 트레이닝 비교신호(NORMAL TR COMP) 또는 복구정보 비교신호(WCDR COMP)에 따라 그 위상을 변동하여 생성한다.
따라서, 반도체 메모리 장치 컨트롤러의 구성요소 중 커맨드 출력패드(370)를 통해서는 트레이닝 입력커맨드(IWRTR), 트레이닝 출력커맨드(IRDTR), 예정된 커맨드(IWCDR)를 출력하게 된다.
마찬가지로, 반도체 메모리 장치 컨트롤러의 구성요소 중 노말 데이터 입/출력 패드(360)를 통해서는 노말 데이터(NORMAL DATA), 노말 트레이닝 데이터(NORMAL TRAIN DATA), 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA)를 입/출력하게 된다.
마찬가지로, 반도체 메모리 장치 컨트롤러의 구성요소 중 복구정보 데이터 입/출력 패드(380)는, 복구정보 데이터(WCDR DATA), 피드백 복구정보 데이터(FB WCDR DATA), 복구정보 트레이닝 데이터(WCDR TRAIN DATA), 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)를 입/출력하게 된다.
마찬가지로, 반도체 메모리 장치 컨트롤러(300)의 구성요소 중 클록 출력 패드(390)를 통해서는 소스 클록(ISCK)을 출력하게 된다.
구체적으로, 반도체 메모리 장치(200)의 구성요소 중 제1 데이터 입/출력부(210)는, 트레이닝 입력커맨드(IWRTR)에 응답하여 노말 트레이닝 데이터(NORMAL TRAIN DATA)를 입력받아 저장하고, 트레이닝 출력커맨드(IRDTR)에 응답하여 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA)로서 출력한다.
또한, 반도체 메모리 장치(200)의 구성요소 중 제2 데이터 입/출력부(220)는, 트레이닝 입력커맨드(IWRTR)에 응답하여 복구정보 트레이닝 데이터(WCDR TRAIN DATA)를 입력받아 저장하고, 트레이닝 출력커맨드(IRDTR)에 응답하여 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)로서 출력한다.
또한, 반도체 메모리 장치(200)의 구성요소 중 노말 데이터 입/출력부(230)는, 리드 커맨드(IRD)에 응답하여 노말 데이터(NORMAL DATA)를 입력받아 저장하고, 저장된 노말 데이터(NORMAL DATA)를 라이트 커맨드(IWT)에 응답하여 출력한다.
또한, 반도체 메모리 장치(200)의 구성요소 중 복구정보 데이터 입/출력부(240)는, 예정된 커맨드(IWCDR)에 응답하여 복구정보 데이터(WCDR DATA)를 입력받아 저장하고, 예정된 시간 후에 피드백 복구정보 데이터(FB WCDR DATA)로서 출력한다.
따라서, 반도체 메모리 장치(200)의 구성요소 중 커맨드 입력패드(270)는, 트레이닝 입력커맨드(IWRTR), 상기 트레이닝 출력커맨드(IRDTR), 예정된 커맨드(IWCDR)를 입력받게 된다.
마찬가지로, 반도체 메모리 장치(200)의 구성요소 중 노말 데이터 입/출력 패드(260)는, 노말 데이터(NORMAL DATA), 노말 트레이닝 데이터(NORMAL TRAIN DATA), 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA)를 입/출력하게 된다.
마찬가지로, 반도체 메모리 장치(200)의 구성요소 중 복구정보 데이터 입/출력 패드(280)는, 복구정보 데이터(WCDR DATA), 피드백 복구정보 데이터(FB WCDR DATA), 복구정보 트레이닝 데이터(WCDR TRAIN DATA), 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)를 입/출력하게 된다.
마찬가지로, 반도체 메모리 장치(200)의 구성요소 중 클록 입력 패드(290)는, 소스 클록(ISCK)을 입력받게 된다.
전술한 바와 같이 구성을 갖는 반도체 메모리 장치(200)와 반도체 메모리 장치 컨트롤러(300)로 인해, 반도체 메모리 장치(200)와 반도체 메모리 장치 컨트롤러(300) 사이에는 소스 클록(ISCK)을 전송하기 위한 클록 전송패스(430)와, 트레이닝 입력커맨드(IWRTR), 트레이닝 출력커맨드(IRDTR), 예정된 커맨드(IWCDR)를 전송하기 위한 커맨드 전송패스(400)와, 데이터 리드/라이트 커맨드(IWT, IRD)에 대응하여 노말 데이터(NORMAL DATA)를 전송하고, 트레이닝 입력커맨드(IWRTR) 및 트레이닝 출력커맨드(IRDTR)에 대응하여 노말 트레이닝 데이터(NORMAL TRAIN DATA), 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA)를 전송하기 위한 노말 데이터 전송패스(410), 및 예정된 커맨드(IWCDR)에 대응하여 복구정보 데이터(WCDR DATA) 및 피드백 복구정보 데이터(FB WCDR DATA)를 전송하고, 트레이닝 입력커맨드(IWRTR) 및 트레이닝 출력커맨드(IRDTR)에 대응하여 복구정보 트레이닝 데이터(WCDR TRAIN DATA) 및 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)를 전송하기 위한 복구정보 데이터 전송패스(420)가 위치하게 된다.
그리고, 클록 전송패스(430)를 통해 전송되는 소스 클록(ISCK)은, 트레이닝 입력커맨드(IWRTR), 트레이닝 출력커맨드(IRDTR), 예정된 커맨드(IWCDR)를 동기화시키기 위한 시스템 클록(IHCK)과, 노말 데이터(NORMAL DATA), 노말 트레이닝 데이터(NORMAL TRAIN DATA), 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA), 복구정보 데이터(WCDR DATA), 피드백 복구정보 데이터(FB WCDR DATA), 복구정보 트레이닝 데이터(WCDR TRAIN DATA), 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)를 동기화시키기 위한 데이터 클록(IWCK)을 포함한다.
그리고, 반도체 메모리 장치 컨트롤러(300)는, 커맨드 생성부(302)에서 생성된 트레이닝 입력커맨드(IWRTR)에 대응하여 설정된 제1 시점에서 노말 트레이닝 생성부(335)에서 생성된 노말 트레이닝 데이터(NORMAL TRAIN DATA)를 노말 데이터 입/출력 패드(360)를 통해 반도체 메모리 장치(200)에 전송하고, 커맨드 생성부(302)에서 생성된 트레이닝 출력커맨드(IRDTR)에 대응하여 설정된 제2 시점에서 노말 데이터 입/출력 패드(360)를 통해 반도체 메모리 장치(200)로부터 인가되는 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA)에 응답하여 노말 데이터 생성부(350)에서 생성되는 노말 데이터(NORMAL DATA)의 위상을 조절하여 노말 데이터 입/출력 패드(360)를 통해 반도체 메모리 장치(200)로 전송한다.
또한, 반도체 메모리 장치 컨트롤러(300)는, 커맨드 생성부(302)에서 생성되는 신호들 중 트레이닝 입력커맨드(IWRTR) 및 트레이닝 출력커맨드(IRDTR)를 제외한 예정된 커맨드(IWCDR)에 대응하여 설정된 제1 시점에서 복구정보 입/출력 패드(280)를 통해 복구정보 데이터(WCDR DATA)를 반도체 메모리 장치(200)에 전송하고, 전송시점으로부터 예정된 시간 후에 복구정보 입/출력 패드(280)를 통해 반도체 메모리 장치(200)로부터 인가되는 피드백 복구정보 데이터(FB WCDR DATA)에 응답하여 노말 데이터 생성부(350)에서 생성되는 노말 데이터(NORMAL DATA)의 위상을 조절하여 노말 데이터 입/출력 패드(360)를 통해 반도체 메모리 장치(200)로 전송한다.
이때, 반도체 메모리 장치 컨트롤러(300)의 구성요소 중 복구정보 비교부(340)에서는 복구정보 데이터(WCDR DATA)의 데이터 값과 피드백 복구정보 데이터(FB WCDR DATA)의 데이터 값을 비교하고, 그 결과(WCDR COMP)를 노말 데이터 생성부(350)로 전송하며, 노말 데이터 생성부(350)에서는 복구정보 비교부(340)에서 출력된 신호(WCDR COMP)의 값에 대응하여 반도체 메모리 장치(200)로 전송하는 노말 데이터(NORMAL DATA)의 위상을 조절하게 된다.
그리고, 반도체 메모리 장치(200)는, 커맨드 입력패드(270)를 통해 인가되는 트레이닝 입력커맨드(IWRTR)에 대응하여 설정된 제1 시점에서 노말 데이터 입/출력 패드(260)를 통해 반도체 메모리 장치 컨트롤러(300)로부터 노말 트레이닝 데이터(NORMAL TRAIN DATA)를 입력받고, 커맨드 입력패드(260)를 통해 인가되는 트레이닝 출력커맨드(IRDTR)에 대응하여 설정된 제2 시점에서 노말 데이터 입/출력 패드(260)를 통해 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA)로서 반도체 메모리 장치 컨트롤러(300)에 전송한다.
또한, 반도체 메모리 장치(200)는, 커맨드 생성부(302)에서 생성되는 신호들 중 트레이닝 입력커맨드(IWRTR) 및 트레이닝 출력커맨드(IRDTR)를 제외한 예정된 커맨드(IWCDR)에 대응하여 설정된 제1 시점에서 복구정보 입/출력 패드(280)를 통해 반도체 메모리 장치 컨트롤러(300)로부터 복구정보 데이터(WCDR DATA)를 입력받고, 입력시점으로부터 예정된 시간 후에 피드백 복구정보 데이터(FB WCDR DATA)로서 복구정보 입/출력 패드(280)를 통해 반도체 메모리 장치 컨트롤러(300)에 전송한다.
그리고, 반도체 메모리 장치 컨트롤러(300)에서 반도체 메모리 장치(200)로 전송되는 복구정보 트레이닝 데이터(WCDR TRAIN DATA) 및 노말 트레이닝 데이터(NORMAL TRAIN DATA)는 소스 클록(ISCK)의 에지를 기준으로 데이터 윈도우가 스캐닝된 상태이다.
참고로, 반도체 메모리 장치 컨트롤러(300)에서 반도체 메모리 장치(200) 사이에서 복구정보 트레이닝 데이터(WCDR TRAIN DATA) 및 노말 트레이닝 데이터(NORMAL TRAIN DATA)가 전송되는 방식인 소스 클록(ISCK)의 에지를 기준으로 데이터 윈도우가 스캐닝되는 상태로 인가되는 방식은 도 12에 도시된 것과 같다.
즉, 노말 트레이닝 데이터(NORMAL TRAIN DATA)와 복구정보 트레이닝 데이터(WCDR TRAIN DATA)에 각각 포함된 다수의 비트에 해당하는 데이터 윈도우 범위 중에서 소스 클록(ISCK)의 에지(edge)에 대응하는 지점이 시작 지점부터 끝 지점까지 일정간격을 두고 순차적으로 변동되도록 하는 방식이다.
이와 같이, 데이터 윈도우가 스캐닝되는 방식으로 인가되는 노말 트레이닝 데이터(NORMAL TRAIN DATA)와 복구정보 트레이닝 데이터(WCDR TRAIN DATA)를 소스 클록(ISCK)의 에지(edge)가 데이터 윈도우 구간의 센터(center)지점이라고 가정한 상태에서 반도체 메모리 장치 내부에 미리 구비된 공간에 저장하면서 그 값이 어떤 상태인지를 반도체 메모리 장치 컨트롤러에서 검출하게 되면, 검출결과를 통해 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러 사이에서 전송되는 노말 트레이닝 데이터(NORMAL TRAIN DATA)와 복구정보 트레이닝 데이터(WCDR TRAIN DATA)의 윈도우 구간에서 소스 클록(ISCK)의 에지(edge)에 대응하는 가장 정확한 센터(center)의 위치를 찾는 것이 가능해진다.
그리고, 반도체 메모리 장치 컨트롤러(300)에서 반도체 메모리 장치(200)로 전송되는 복구정보 데이터(WCDR DATA)는 소스 클록(ISCK)의 에지(edge)에 데이터 윈도우의 에지(edge)가 동기되고, 트레이닝 입력커맨드(IWRTR)와 트레이닝 출력커맨드(IRDTR) 및 예정된 커맨드(IWCDR)와 노말 데이터(NORMAL DATA)는 소스 클록(ISCK)의 에지에 데이터 윈도우의 센터(center)가 동기된다.
그리고, 반도체 메모리 장치(200)에서 반도체 메모리 장치 컨트롤러(300)로 전송되는 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)와 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA) 및 피드백 복구정보 데이터(FB WCDR DATA)와 노말 데이터(NORMAL DATA)는 소스 클록(ISCK)의 에지(edge)에 데이터 윈도우의 에지(edge)가 동기된다.
그리고, 반도체 메모리 장치 컨트롤러(300)에서 반도체 메모리 장치(200)로 전송되는 라이트 커맨드(IWT) 및 리드 커맨드(IRD)는 예정된 커맨드(IWCDR)에 포함되며, 예정된 커맨드(IWCDR)에는 라이트 커맨드(IWT)와 리드 커맨드(IRD)뿐만 아니라 반도체 메모리 장치의 여러 동작 모드 커맨드가 다 포함될 수 있다. 특히 예정된 커맨드(OTHER_CMD)에는 반도체 메모리 장치에서 가장 파워를 많이 사용하는 동작모드 중 하나인 오토 리프레쉬(auto-refresh) 동작모드 진입 커맨드가 포함될 수 있고, 반대로, 반도체 메모리 장치에서 가장 파워를 적게 사용하는 동작모드 중 하나인 스텐바이(stand-by) 동작모드 진입 커맨드가 포함될 수 있다.
이와 같이, 반도체 메모리 장치 컨트롤러(300)에서 반도체 메모리 장치(200)로 전송되는 예정된 커맨드(IWCDR)에 라이트 커맨드(IWT)와 리드 커맨드(IRD) 및 반도체 메모리 장치의 여러 동작 모드 커맨드가 다 포함되는 것이 가능한 이유는, 반도체 메모리 장치(200)의 구성요소 커맨드 디코더(204)가 복구정보 인에이블 신호(WCDR_ENABLE)가 활성화되어 복구정보 동작모드 또는 복구정보 트레이닝 동작모드에 진입하는 경우에서는 라이트 커맨드(IWT)와 리드 커맨드(IRD) 및 반도체 메모리 장치의 여러 동작 모드 커맨드가 토글링할 때 예정된 커맨드(IWCDR)도 같이 토글링하도록 설계되어 있기 때문이다.
그리고, 제2 데이터 입/출력부(220) 및 복구정보 데이터 입/출력부(240)가 동작하기 위해서는 복구정보 인에이블 신호(WCDR_ENABLE)가 활성화되어 있어야 하는데, 복구동작 인에이블 신호(WCDR_ENABLE)의 활성화시점과 비활성화시점 및 활성화구간의 길이는 반도체 메모리 장치(200) 내부에 구비된 메모리 레지스터 셋(Memory Register Setting : MRS, 202)에 미리 설정된다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치로 트레이닝 입력커맨드가 인가되는 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 10을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 소스 클록(SCK, ISCK)의 'T0'시점, 'T2'시점, 'T4'시점, 'T6'시점에서 'WRTR'커맨드가 인가되며, 그에 따라 소스 클록(SCK, ISCK)의 'T1'시점, 'T3'시점, 'T5'시점, 'T7'시점에서 트레이닝 입력커맨드(IWRTR)가 토글링하는 것을 알 수 있다.
참고로, 'WRTR'커맨드의 입력시점보다 트레이닝 입력커맨드(IWRTR)의 토글링 시점이 느린 이유는 커맨드 디코더(160)의 동작시간이 필요하기 때문이다. 또한, 외부 소스 클록(SCK)을 버퍼링하여 내부 소스 클록(ISCK)을 생성하기 때문에 외부 소스 클록(SCK)보다 내부 소스 클록(ISCK)이 좀 더 늦게 토글링하는 상태가 되지만 이로 인해 반도체 메모리 장치의 동작이 달라지는 것은 아니므로 설명에서는'외부 소스 클록'과 '내부 소스 클록'을 특별히 구별하지는 않도록 하겠다.
이렇게, 트레이닝 입력커맨드(IWRTR)가 토글링한 이후 라이트 레이턴시(WL)이 '3'이라고 가정한 상태이기 때문에 설정된 제1 시점에 해당하는 소스 클록(SCK, ISCK)의 'T3'시점, 'T5'시점, 'T7'시점, 'T9'시점부터 노말 데이터 입/출력 패드(181)를 통해 노말 트레이닝 데이터(NORMAL TRAIN DATA)가 인가됨과 동시에 복구정보 데이터 입/출력 패드(185)를 통해 복구정보 트레이닝 데이터(WCDR TRAIN DATA) - 각각 소스 클록(ISCK)의 에지를 기준으로 데이터 윈도우가 스캐닝됨 - 가 인가된다.
구체적으로, 트레이닝 입력커맨드(IWRTR)가 토글링하는 것에 응답하여 복구정보 입력카운터(1221)가 소스 클록(ISCK)의 토글링 횟수를 카운팅하기 시작하는 것과 동시에 노말 입력 카운터(1026)에서도 소스 클록(ISCK)의 토글링 횟수를 카운팅하기 시작한다. 이때, 라이트 레이턴시(WL)가 '3'이라고 가정한 상태이므로 트레이닝 입력커맨드(IWRTR)가 토글링한 시점인 소스 클록(ISCK)의'T1'시점, 'T3'시점, 'T5'시점, 'T7'시점부터 복구정보 입력카운터(1221) 및 노말 입력 카운터(1026)가 소스 클록(ISCK)의 토글링 횟수를 3회 카운팅하게 되고, 카운팅 동작이 종료되는 소스 클록(ISCK)의'T4'시점, 'T6'시점, 'T8'시점, 'T10'시점에서 복구정보 입력 인에이블 신호(WCDRINEN) 및 노말 입력 인에이블 신호(WTEN)를 토글링시키게 된다.
이와 같이 소스 클록(ISCK)의'T4'시점, 'T6'시점, 'T8'시점, 'T10'시점에서 토글링한 복구정보 입력 인에이블 신호(WCDRINEN)를 설정된 시간만큼 지연시켜 복구정보 입력 래치신호(WCDR STROBE)를 토글링시킴으로써 복구정보 데이터 입/출력 패드(185)를 통해 인기되는 복구정보 트레이닝 데이터(WCDR TRAIN DATA)를 병렬로 래치한다. 그리고, 도면에 직접적으로 도시되진 않았지만 노말 데이터 입/출력 패드(181)를 통해 인가되는 노말 트레이닝 데이터(NORMAL TRAIN DATA)도 복구정보 트레이닝 데이터(WCDR TRAIN DATA)와 마찬가지로 노말 입력 인에이블 신호(WTEN)를 설정된 시간만큼 지연시킨 노말 입력 래치신호(NORMAL STROBE : 도면에 도시되지 않았음)를 사용하여 병렬로 래치하게 된다.
이때, 래치되는 노말 트레이닝 데이터(NORMAL TRAIN DATA) 및 복구정보 트레이닝 데이터(WCDR TRAIN DATA)는 소스 클록(ISCK)의 'T3'시점, 'T5'시점, 'T7'시점, 'T9'시점부터 직렬로 입력되어 소스 클록(ISCK)의 'T4'시점과 'T5'시점사이, 'T6'시점과 'T7'시점사이, 'T8'시점과 'T9'시점사이, 'T10'시점, 'T11'시점사이에서 병렬화가 완료된 데이터 값이 된다.
참고로, 복구정보 입력 인에이블 신호(WCDRINEN)와 복구정보 입력 래치신호(WCDR STROBE)의 시간차이 및 노말 입력 인에이블 신호(WTEN)와 노말 입력 래치신호(NORMAL STROBE)의 시간차이는 소스 클록(ISCK)에 비동기(asynchronous)되는 시간으로서 노말 트레이닝 데이터(NORMAL TRAIN DATA) 및 복구정보 트레이닝 데이터(WCDR TRAIN DATA)의 버스트 랭스(BL) 길이에 대응하여 달라질 수 있는 값이다.
그 후, 복구정보 입력 래치신호(WCDR STROBE) 및 노말 입력 래치신호(NORMAL STROBE)의 토글링에 응답하여 소스 클록(ISCK)의 'T5'시점, 'T7'시점, 'T9'시점, 'T11'시점에서부터 제1 내부입력 스트로브 신호(WCDR PIN<0>, WCDR PIN<1>, WCDR PIN<2>, WCDR PIN<3>)가 순차적으로 토글링하여 소스 클록(ISCK)의 'T4'시점과 'T5'시점사이, 'T6'시점과 'T7'시점사이, 'T8'시점과 'T9'시점사이, 'T10'시점, 'T11'시점사이에서 각각 래치되었던 노말 트레이닝 데이터(NORMAL TRAIN DATA) 및 복구정보 트레이닝 데이터(WCDR TRAIN DATA)를 노말 트레이닝 입력부(1023) 내부의 설정된 공간 및 복구정보 데이터 저장부(1264)에 각각 병렬로 저장하게 된다.
참고로, 도면에 도시된 타이밍 다이어그램은 트레이닝 입력커맨드(IWRTR)에 대응하여 동작하는 상태를 가정한 것이므로 복구정보 입력 래치신호(WCDR STROBE)의 토글링에 응답하여 제1 내부입력 스트로브 신호(WCDR PIN<0:M>)가 토글링 - 도면에 도시된 것과 같은 예시에서 M = 3이 됨 - 하게 되며, 트레이닝 입력커맨드(IWRTR)를 제외한 예정된 커맨드(IWCDR)에 대응하여 동작하는 상태일 경우라면 복구정보 입력 래치신호(WCDR STROBE)의 토글링에 응답하여 제2 내부입력 스트로브 신호(WCDR PIN<0:N>)가 토글링 - 도면에 도시된 것과 같은 예시에서 N = 3이 됨 - 하게 될 것이다.
즉, 트레이닝 입력커맨드(IWRTR) 및 트레이닝 출력커맨드(IRDTR)를 제외한 예정된 커맨드(IWCDR)에 대응하여 동작하는 상태일 경우에도 도 10에 도시된 것과 동일한 타이밍 다이어그램을 거쳐서 복구정보 데이터(WCDR DATA)가 입력되어 저장될 수 있다.
또한, 예정된 커맨드(IWCDR) 중 라이트 커맨드(IWT)에 대응하여 동작하는 상태일 경우라면 도 10에 도시된 것과 동일한 타이밍 다이어그램으로 거쳐서 노말 데이터(NORMAL DATA) 및 복구정보 데이터(WCDR DATA)가 입력되어 저장될 수 있다.
이와 같이, 노말 트레이닝 데이터(NORMAL TRAIN DATA), 복구정보 트레이닝 데이터(WCDR TRAIN DATA), 노말 데이터(NORMAL DATA), 복구정보 데이터(WCDR DATA)가 반도체 메모리 장치로 인가될 때에는, 커맨드 신호들 - 트레이닝 입력커맨드(IWRTR) 및 라이트 커맨드(IWT)를 포함하는 예정된 커맨드(IWCDR) 임 - 이 인가되는 시점으로부터 라이트 레이턴시(WL)에 의해 정의된 시간이 지난 시점에서 인가된다.
다만, 노말 트레이닝 데이터(NORMAL TRAIN DATA)와 복구정보 트레이닝 데이터(WCDR TRAIN DATA)는 소스 클록(ISCK)의 에지를 기준으로 데이터 윈도우가 스캐닝되는 상태로 인가되고, 노말 데이터(NORMAL DATA)는 소스 클록(ISCK)의 센터(center)에 동기되어 인가되며, 복구정보 데이터(WCDR DATA)는 소스 클록(ISCK)의 에지(edge)에 동기되어 인가되는 점이 차이점이다.
참고로, 노말 트레이닝 데이터(NORMAL TRAIN DATA)와 복구정보 트레이닝 데이터(WCDR TRAIN DATA)가 인가되는 방식인 소스 클록(ISCK)의 에지를 기준으로 데이터 윈도우가 스캐닝되는 상태로 인가되는 방식은 도 12에 도시된 것과 같다.
즉, 노말 트레이닝 데이터(NORMAL TRAIN DATA)와 복구정보 트레이닝 데이터(WCDR TRAIN DATA)에 각각 포함된 다수의 비트에 해당하는 데이터 윈도우 범위 중에서 소스 클록(ISCK)의 에지(edge)에 대응하는 지점이 시작 지점부터 끝 지점까지 일정간격을 두고 순차적으로 변동되도록 하는 방식이다.
이와 같이, 데이터 윈도우가 스캐닝되는 방식으로 인가되는 노말 트레이닝 데이터(NORMAL TRAIN DATA)와 복구정보 트레이닝 데이터(WCDR TRAIN DATA)를 소스 클록(ISCK)의 에지(edge)가 데이터 윈도우 구간의 센터(center)지점이라고 가정한 상태에서 반도체 메모리 장치 내부에 미리 구비된 공간에 저장하면서 그 값이 어떤 상태인지를 반도체 메모리 장치 컨트롤러에서 검출하게 되면, 검출결과를 통해 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러 사이에서 전송되는 노말 트레이닝 데이터(NORMAL TRAIN DATA)와 복구정보 트레이닝 데이터(WCDR TRAIN DATA)의 윈도우 구간에서 소스 클록(ISCK)의 에지(edge)에 대응하는 가장 정확한 센터(center)의 위치를 찾는 것이 가능해진다.
도 11은 본 발명의 실시예에 따른 트레이닝 출력커맨드가 반도체 메모리 장치로 인가되는 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 11을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 소스 클록(SCK, ISCK)의 'T0'시점, 'T2'시점, 'T4'시점, 'T6'시점에서 'RDTR'커맨드가 인가되며, 그에 따라 소스 클록(SCK, ISCK)의 'T1'시점, 'T3'시점, 'T5'시점, 'T7'시점에서 트레이닝 출력커맨드(IRDTR)가 토글링하는 것을 알 수 있다.
참고로, 'RDTR'커맨드의 입력시점보다 트레이닝 출력커맨드(IRDTR)의 토글링 시점이 느린 이유는 커맨드 디코더(160)의 동작시간이 필요하기 때문이다. 또한, 외부 소스 클록(SCK)을 버퍼링하여 내부 소스 클록(ISCK)을 생성하기 때문에 외부 소스 클록(SCK)보다 내부 소스 클록(ISCK)이 좀 더 늦게 토글링하는 상태가 되지만 이로 인해 반도체 메모리 장치의 동작이 달라지는 것은 아니므로 설명에서는'외부 소스 클록'과 '내부 소스 클록'을 특별히 구별하지는 않도록 하겠다.
이렇게, 트레이닝 출력커맨드(IRDTR)가 토글링한 이후 컬럼 레이턴시(CL)이 '5'이라고 가정한 상태이기 때문에 설정된 제2 시점에 해당하는 소스 클록(SCK, ISCK)의 'T5'시점, 'T7'시점, 'T9'시점, 'T11'시점부터 노말 데이터 입/출력 패드(181)를 통해 피드백 노말 트레이닝 데이터(FB NORMAL TRAIN DATA)가 인가됨과 동시에 복구정보 데이터 입/출력 패드(185)를 통해 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA) - 각각 소스 클록(ISCK)의 에지에 데이터 윈도우의 센터가 동기됨 - 가 출력된다.
구체적으로, 트레이닝 출력커맨드(IRDTR)가 토글링하는 것에 응답하여 노말 출력카운터(1021)가 소스 클록(ISCK)의 토글링 횟수를 카운팅하기 시작한다. 이때, 컬럼 레이턴시(CL)가 '5'이라고 가정한 상태이므로 트레이닝 출력커맨드(IRDTR)가 토글링한 시점인 소스 클록(ISCK)의'T1'시점, 'T3'시점, 'T5'시점, 'T7'시점부터 노말 출력 카운터(1021)가 소스 클록(ISCK)의 토글링 횟수를 1회 카운팅하게 되고, 카운팅 동작이 종료되는 소스 클록(ISCK)의'T2'시점, 'T4'시점, 'T6'시점, 'T8'시점에서 노말 출력 인에이블 신호(RDEN)를 토글링시키게 된다.
이때, 컬럼 레이턴시(CL)이 '5'인데도 불구하고 노말 출력 카운터(1021)가 소스 클록(ISCK)의 토글링 횟수를 1회만 카운팅하는 이유는 컬럼 레이턴시(CL)의 경우 커맨드가 인가되고 데이터가 실제 출력되기까지 내부적으로 준비해야 하는 최소한의 시간이 있기 때문이다. 즉, 도면에서는 커맨드가 인가되고 데이터가 실제 출력되기까지 내부적으로 준비해야 하는 최소한의 시간을 소스 클록(ISCK)의 3주기에 해당하는 시간으로 가정한 상태이기 때문에 컬럼 레이턴시(CL)가 '5'인 상태에서는 노말 출력 카운터(1021)가 카운팅하면서 대기해야 하는 시간이 소스 클록(ISCK)의 1주기에 해당하는 시간이면 된다.
그리고, 제1 및 제2 복구정보 출력 인에이블 신호 토글링 제어부(1224)에서는 소스 클록(ISCK)의'T2'시점, 'T4'시점, 'T6'시점, 'T8'시점에서 토글링한 노말 출력 인에이블 신호(RDEN)에 응답하여 'T3'시점, 'T5'시점, 'T7'시점, 'T9'시점에서 복구정보 출력 인에이블 신호(WCDROUTEN)를 토글링시킨다.
마찬가지로, 노말 출력 스트로브 신호 생성부(1022)에서는 소스 클록(ISCK)의'T2'시점, 'T4'시점, 'T6'시점, 'T8'시점에서 토글링한 노말 출력 인에이블 신호(RDEN)에 응답하여 'T3'시점, 'T5'시점, 'T7'시점, 'T9'시점에서노말 출력 스트로브 신호(DOUT STROBE)를 토글링 - 도면에 직접적으로 도시되지 않음 - 시킨다.
이렇게, 'T3'시점, 'T5'시점, 'T7'시점, 'T9'시점에서 토글링하는 복구정보 출력 인에이블 신호(WCDROUTEN)에 응답하여 'T4'시점, 'T6'시점, 'T8'시점, 'T10'시점에서 제1 내부출력 스트로브 신호(WCDR POUT<0>, WCDR POUT<1>, WCDR POUT<2>, WCDR POUT<3>)가 순차적으로 활성화되어 복구정보 데이터 저장부(1264)에 복구정보 트레이닝 데이터(WCDR TRAIN DATA)를 병렬로 출력하게 된다.
마찬가지로, 'T3'시점, 'T5'시점, 'T7'시점, 'T9'시점에서 토글링하는 노말 출력 스트로브 신호(DOUT STROBE)에 응답하여 'T4'시점, 'T6'시점, 'T8'시점, 'T10'시점에서 노말 데이터 내부출력 스트로브 신호 - 도면에 직접적으로 도시되지 않음 - 가 순차적으로 활성화되어 노말 트레이닝 입력부(1023) 내부의 설정된 공간에 각각 병렬로 저장되었던 노말 트레이닝 데이터(NORMAL TRAIN DATA)를 병렬로 출력하게 된다.
이와 같이 병렬로 출력된 복구정보 트레이닝 데이터(WCDR TRAIN DATA)는 복구정보 직렬화부(1252)를 통해 직렬화된 후, 복구정보 출력 드라이버 인에이블 신호(WCDR DOUT ENABLE)에 응답하여 직렬화된 피드백 복구정보 트레이닝 데이터(FB WCDR TRAIN DATA)를 복구정보 데이터 입/출력 패드(185)를 통해 출력하게 된다.
이때, 복구정보 출력 드라이버 인에이블 신호(WCDR DOUT ENABLE)는 제1 내부출력 스트로브 신호(WCDR POUT<0>, WCDR POUT<1>, WCDR POUT<2>, WCDR POUT<3>)과 마찬가지로'T3'시점, 'T5'시점, 'T7'시점, 'T9'시점에서 토글링하는 복구정보 출력 인에이블 신호(WCDROUTEN)에 응답하여 활성화되며, 제1 내부출력 스트로브 신호(WCDR POUT<0>, WCDR POUT<1>, WCDR POUT<2>, WCDR POUT<3>)가 활성화상태를 유지하는 구간에서는 항상 활성화되어 있는 신호이므로 제1 내부출력 스트로브 신호(WCDR POUT<0>, WCDR POUT<1>, WCDR POUT<2>, WCDR POUT<3>)가 활성화되기 시작한 시점인 소스 클록(ISCK)의 'T4'부터 계속 활성화상태를 유지하는 신호가 된다.
참고로, 도면에 도시된 타이밍 다이어그램은 트레이닝 출력커맨드(IRDTR)에 대응하여 동작하는 상태를 가정한 것이므로 복구정보 출력 인에이블 신호(WCDROUTEN)의 토글링에 응답하여 제1 내부출력 스트로브 신호(WCDR POUT<0:M>)가 토글링 - 도면에 도시된 것과 같은 예시에서 M = 3이 됨 - 하게 되며, 트레이닝 출력커맨드(IRDTR)를 제외한 예정된 커맨드(IWCDR)에 대응하여 동작하는 상태일 경우라면 복구정보 출력 인에이블 신호(WCDROUTEN)의 토글링에 응답하여 제2 내부출력 스트로브 신호(WCDR POUT<0:N>)가 토글링 - 도면에 도시된 것과 같은 예시에서 N = 3이 됨 - 하게 될 것이다.
물론, 트레이닝 입력커맨드(IWRTR) 및 트레이닝 출력커맨드(IRDTR)를 제외한 예정된 커맨드(IWCDR)에 대응하여 동작하는 상태라고 하면 도 11에 도시된 것과는 다른 타이밍 다이어그램을 거쳐서 피드백 복구정보 데이터(FB WCDR DATA)가 출력되게 된다.
즉, 트레이닝 입력커맨드(IWRTR) 및 트레이닝 출력커맨드(IRDTR)를 제외한 예정된 커맨드(IWCDR)에 대응하는 동작하는 상태에서 복구정보 데이터(WCDR DATA)가 입/출력되는 경우에는, 트레이닝 입력커맨드(IWRTR)에 대응하여 도 10과 같은 동일한 타이밍 다이어그램을 거쳐서 복구정보 데이터(WCDR DATA)가 입력되어 저장된 이후, 복구정보 레이턴시(WCDRL)에 대응하는 소스 클록(ISCK)의 주기가 흐른 시점에서 저장된 복구정보 데이터(WCDR DATA)를 피드백 복구정보 데이터(FB WCDR DATA)로서 출력하는 동작을 수행하게 된다.
하지만, 예정된 커맨드(IWCDR) 중 리드 커맨드(IRD)에 대응하여 동작하는 상태일 경우라면 도 11에 도시된 것과 동일한 타이밍 다이어그램으로 거쳐서 노말 데이터(NORMAL DATA)가 출력되게 된다.
이와 같이, 노말 트레이닝 데이터(NORMAL TRAIN DATA), 복구정보 트레이닝 데이터(WCDR TRAIN DATA), 노말 데이터(NORMAL DATA)가 반도체 메모리 장치에서 출력될 때에는, 커맨드 신호들 - 트레이닝 입력커맨드(IWRTR) 및 라이트 커맨드(IWT)를 포함하는 예정된 커맨드(IWCDR) 임 - 이 인가되는 시점으로부터 컬럼 레이턴시(CL)에 의해 정의된 시간이 지난 시점에서 출력된다.
반면, 복구정보 데이터(WCDR DATA)가 반도체 메모리 장치에서 출력될 때에는, 예정된 커맨드(IWCDR)에 대응하여 복구정보 데이터(WCDR DATA)가 반도체 메모리 장치에 저장된 시점으로부터 내부적으로 설정되는 복구정보 레이턴시(WCDRL)에 의해 정의된 시간이 지난 시점에서 출력된다.
또한, 노말 트레이닝 데이터(NORMAL TRAIN DATA), 복구정보 트레이닝 데이터(WCDR TRAIN DATA), 노말 데이터(NORMAL DATA), 복구정보 데이터(WCDR DATA)가 반도체 메모리 장치에서 출력될 때에는 모두 소스 클록(ISCK)의 에지를 기준으로 데이터 윈도우의 에지가 동기된 상태로 출력된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리 장치 컨트롤러(300)와 반도체 메모리 장치(200) 사이에서 노말 데이터(NORMAL DATA)가 입/출력될 때, 반도체 시스템 - 반도체 메모리 장치(200) 및 반도체 메모리 장치 컨트롤러(300)가 포함됨 - 의 동작 온도나 동작 파워가 변동하는 등의 현상이 발생하여 노말 데이터(NORMAL DATA)의 위상이 변동하는 경우에도, 노말 데이터(NORMAL DATA)와 동일한 타이밍에 반도체 메모리 장치 컨트롤러(300)와 반도체 메모리 장치(200) 사이에서 입/출력되는 복구정보 데이터(WCDR DATA, FB WCDR DATA)를 이용하여 이를 감지하고 보상함으로써 반도체 메모리 장치 컨트롤러(300)와 반도체 메모리 장치(200) 사이에서 항상 안정적으로 노말 데이터(NORMAL DATA)가 입/출력되도록 할 수 있다.
또한, 반도체 시스템의 동작 초기에 수행되는 트레이닝 동작에서 노말 트레이닝 데이터(NORMAL TRAIN DATA)와 소스 클록(ISCK)간의 위상을 트레이닝하여 노말 데이터(NORMAL DATA)의 위상을 조절하는 것과 동시에 복구정보 트레이닝 데이터(WCDR TRAIN DATA)와 소스 클록(ISCK)간의 위상을 트레이닝 하여 복구정보 데이터(WCDR DATA)의 위상을 조절함으로써 반도체 메모리 장치 컨트롤러(300)와 반도체 메모리 장치(200) 사이에서 전송되는 복구정보 데이터(WCDR DATA)의 신뢰성을 향상시킬 수 있다.
이로 인해, 반도체 시스템의 동작 온도나 동작 파워가 변동하는 등의 현상이 발생하여 복구정보 데이터(WCDR DATA)를 이용하여 노말 데이터(NORMAL DATA)의 위상을 보정하는 동작이 수행되어야 하는 경우 보다 높은 신뢰성을 갖는 상태에서 노말 데이터(NORMAL DATA)의 위상을 보정하는 동작이 수행되도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100 : 제1 데이터 입/출력부
102 : 노말 트레이닝 데이터를 입/출력하기 위한 구성
1021 : 노말 출력카운터 1022 : 노말 출력 스트로브 신호 생성부
1023 : 노말 트레이닝 데이터 입력부
1026 : 노말 입력카운터 1027 : 노말 입력 스트로브 신호 생성부
1028 : 노말 트레이닝 데이터 출력부
104 : 노말 데이터를 입/출력하기 위한 구성
1042 : 노말 데이터 입/출력부 1044 : 코어영역
140 : 메모리 레지스터 셋(MRS) 160 : 커맨드 디코더
181 : 노말 데이터 입/출력 패드 182 : 커맨드 입력 패드
183, 184 : 소스 클록(ISCK) 입력패드
183 : 시스템 클록(IHCK) 입력패드 184 : 데이터 클록(IWCK) 입력패드
185 : 복구정보 데이터 입/출력 패드
120 : 제2 데이터 입/출력부 122 : 복구정보 입/출력 제어부
1221, 1222, 1223, 1228 : 복구정보 입력제어부
1221 : 복구정보 입력 카운터 1222, 1223 :입력 스트로브 신호 생성부
1222 : 복구정보 입력 래치신호 토글링부
1223 : 내부입력 스트로브 신호 토글링부
1228 : 트레이닝 입력커맨드 감지부
1224, 1225, 1226, 1227 : 복구정보 출력제어부
1224 : 제1 및 제2 복구정보 출력 인에이블 신호 토글링 제어부
1225, 1226 : 출력 스트로브 신호 생성부
1225 : 내부출력 스트로브 신호 생성부
1226 : 복구정보 출력 드라이버 인에이블 신호 토글링부
1227 : 트레이닝 출력커맨드 감지부
124, 125 : 복구정보 입/출력부 124 : 복구정보 데이터 입력부
125 : 복구정보 데이터 출력부 1242 : 복구정보 데이터 입력 드라이버
1244 : 복구정보 데이터 병렬화부 1252 : 복구정보 직렬화부
1254 : 복구정보 데이터 출력 드라이버
126 : 복구정보 저장부 1262 : 복구정보 래치부
1264<0:M> or 1264<0:N> : 복구정보 데이터 저장부
300 : 반도체 메모리 장치 컨트롤러 301 : 복구정보 트레이닝 비교부
315 : 복구정보 트레이닝 생성부 320 : 복구정보 데이터 생성부
330 : 노말 트레이닝 비교부 335 : 노말 트레이닝 생성부(335)
340 : 복구정보 비교부 350 : 노말 데이터 생성부
360 : 노말 데이터 입/출력 패드 370 : 커맨드 출력 패드
380 : 복구정보 데이터 입/출력 패드
390 : 클록 출력 패드 302 : 커맨드 생성부
304 : 클록 생성부(304)
200 : 반도체 메모리 장치 210 : 제1 데이터 입/출력부(210)
220 : 제2 데이터 입/출력부 230 : 노말 데이터 입/출력부
240 : 복구정보 데이터 입/출력부 250 : 코어영역
260 : 노말 데이터 입/출력 패드 270 : 커맨드 입력 패드
280 : 복구정보 데이터 입/출력 패드
290 : 클록 입력 패드 202 : 메모리 레지스터 셋(MRS)
204 : 커맨드 디코더 250 : 코어영역
102 : 노말 트레이닝 데이터를 입/출력하기 위한 구성
1021 : 노말 출력카운터 1022 : 노말 출력 스트로브 신호 생성부
1023 : 노말 트레이닝 데이터 입력부
1026 : 노말 입력카운터 1027 : 노말 입력 스트로브 신호 생성부
1028 : 노말 트레이닝 데이터 출력부
104 : 노말 데이터를 입/출력하기 위한 구성
1042 : 노말 데이터 입/출력부 1044 : 코어영역
140 : 메모리 레지스터 셋(MRS) 160 : 커맨드 디코더
181 : 노말 데이터 입/출력 패드 182 : 커맨드 입력 패드
183, 184 : 소스 클록(ISCK) 입력패드
183 : 시스템 클록(IHCK) 입력패드 184 : 데이터 클록(IWCK) 입력패드
185 : 복구정보 데이터 입/출력 패드
120 : 제2 데이터 입/출력부 122 : 복구정보 입/출력 제어부
1221, 1222, 1223, 1228 : 복구정보 입력제어부
1221 : 복구정보 입력 카운터 1222, 1223 :입력 스트로브 신호 생성부
1222 : 복구정보 입력 래치신호 토글링부
1223 : 내부입력 스트로브 신호 토글링부
1228 : 트레이닝 입력커맨드 감지부
1224, 1225, 1226, 1227 : 복구정보 출력제어부
1224 : 제1 및 제2 복구정보 출력 인에이블 신호 토글링 제어부
1225, 1226 : 출력 스트로브 신호 생성부
1225 : 내부출력 스트로브 신호 생성부
1226 : 복구정보 출력 드라이버 인에이블 신호 토글링부
1227 : 트레이닝 출력커맨드 감지부
124, 125 : 복구정보 입/출력부 124 : 복구정보 데이터 입력부
125 : 복구정보 데이터 출력부 1242 : 복구정보 데이터 입력 드라이버
1244 : 복구정보 데이터 병렬화부 1252 : 복구정보 직렬화부
1254 : 복구정보 데이터 출력 드라이버
126 : 복구정보 저장부 1262 : 복구정보 래치부
1264<0:M> or 1264<0:N> : 복구정보 데이터 저장부
300 : 반도체 메모리 장치 컨트롤러 301 : 복구정보 트레이닝 비교부
315 : 복구정보 트레이닝 생성부 320 : 복구정보 데이터 생성부
330 : 노말 트레이닝 비교부 335 : 노말 트레이닝 생성부(335)
340 : 복구정보 비교부 350 : 노말 데이터 생성부
360 : 노말 데이터 입/출력 패드 370 : 커맨드 출력 패드
380 : 복구정보 데이터 입/출력 패드
390 : 클록 출력 패드 302 : 커맨드 생성부
304 : 클록 생성부(304)
200 : 반도체 메모리 장치 210 : 제1 데이터 입/출력부(210)
220 : 제2 데이터 입/출력부 230 : 노말 데이터 입/출력부
240 : 복구정보 데이터 입/출력부 250 : 코어영역
260 : 노말 데이터 입/출력 패드 270 : 커맨드 입력 패드
280 : 복구정보 데이터 입/출력 패드
290 : 클록 입력 패드 202 : 메모리 레지스터 셋(MRS)
204 : 커맨드 디코더 250 : 코어영역
Claims (66)
- 트레이닝 입력커맨드에 응답하여 노말 트레이닝 데이터 - 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝 됨 - 를 입력받고, 트레이닝 출력커맨드에 응답하여 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하기 위한 제1 데이터 입/출력부; 및
상기 트레이닝 입력커맨드에 응답하여 복구정보 트레이닝 데이터 - 상기 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝 됨 - 를 입력받고, 상기 트레이닝 출력커맨드에 응답하여 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하기 위한 제2 데이터 입/출력부
를 구비하는 반도체 메모리 장치.
- 제1항에 있어서,
상기 제1 데이터 입/출력부는,
라이트 커맨드에 응답하여 상기 소스 클록의 에지에 데이터 윈도우의 센터가 동기된 노말 데이터를 입력받고, 리드 커맨드에 응답하여 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서,
상기 제2 데이터 입/출력부는,
상기 트레이닝 입력커맨드 및 상기 트레이닝 출력커맨드를 제외한 예정된 커맨드에 응답하여 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 복구정보 데이터를 입력받고, 예정된 시간 후에 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서,
상기 트레이닝 입력커맨드, 상기 트레이닝 출력커맨드, 상기 예정된 커맨드를 입력받기 위한 커맨드 입력패드;
상기 노말 데이터 및 상기 노말 트레이닝 데이터를 입/출력하기 위한 노말 데이터 입/출력 패드; 및
상기 복구정보 데이터 및 상기 복구정보 트레이닝 데이터를 입/출력하기 위한 복구정보 데이터 입/출력 패드를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서,
상기 리드 커맨드 및 라이트 커맨드는 상기 예정된 커맨드에 포함되는 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서,
상기 제2 데이터 입/출력부는,
상기 트레이닝 입력커맨드에 응답하여 상기 복구정보 트레이닝 데이터의 내부입력시점에 대응하는 제1 내부입력 스트로브 신호를 생성하고, 상기 트레이닝 출력커맨드에 응답하여 상기 복구정보 트레이닝 데이터의 내부출력시점에 대응하는 제1 내부출력 스트로브 신호를 생성하는 복구정보 입/출력 제어부;
상기 복구정보 데이터 입/출력 패드를 통해 상기 복구정보 트레이닝 데이터를 입/출력하기 위한 복구정보 입/출력부; 및
상기 제1 내부입/출력 스트로브 신호에 응답하여 임의의 시간동안 상기 복구정보 트레이닝 데이터를 저장하기 위한 복구정보 저장부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서,
상기 복구정보 입/출력 제어부는,
상기 예정된 커맨드에 응답하여 상기 복구정보 데이터의 내부입력시점에 대응하는 제2 내부입력 스트로브 신호 및 내부출력시점에 대응하는 제2 내부출력 스트로브 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
- 제7항에 있어서,
상기 복구정보 입/출력부는 상기 복구정보 데이터 입/출력 패드를 통해 상기 복구정보 데이터를 입/출력하고,
상기 복구정보 저장부는 상기 제2 내부입/출력 스트로브 신호에 응답하여 상기 예정된 시간동안 상기 복구정보 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
- 제8항에 있어서,
상기 복구정보 입/출력 제어부는,
상기 트레이닝 입력커맨드 또는 상기 예정된 커맨드가 입력되는 시점으로부터 상기 소스 클록의 주기가 설정된 제1 횟수 반복되는 시간이 흐른 시점에서 상기 제1 또는 제2 내부입력 스트로브 신호를 토글링시키기 위한 복구정보 입력제어부;
상기 트레이닝 출력커맨드가 입력되는 시점으로부터 상기 소스 클록의 주기가 설정된 제2 횟수만큼 반복되는 시간이 흐른 시점에서 상기 제1 내부출력 스트로브 신호를 토글링시키고, 상기 제2 내부입력 스트로브 신호가 토글링하는 시점에서 상기 소스 클록의 주기가 설정된 제3 횟수만큼 반복되는 시간이 흐른 시점에서 상기 제2 내부출력 스트로브 신호를 토글링시키기 위한 복구정보 출력제어부를 구비하는 반도체 메모리 장치.
- 제9항에 있어서,
상기 복구정보 입력제어부는,
상기 트레이닝 입력커맨드 또는 상기 예정된 커맨드가 입력되는 시점으로부터 상기 소스 클록의 주기를 상기 제1 횟수만큼 카운팅하고, 카운팅이 완료되는 것에 응답하여 복구정보 입력 인에이블 신호를 토글링시키기 위한 복구정보 입력 카운터; 및
상기 커맨드 입력패드로 상기 트레이닝 입력커맨드가 입력된 경우 상기 복구정보 입력 인에이블 신호의 토글링에 응답하여 상기 제1 내부입력 스트로브 신호를 생성하고, 상기 커맨드 입력패드로 상기 예정된 커맨드가 입력된 경우 상기 복구정보 입력 인에이블 신호에 응답하여 상기 제2 내부입력 스트로브 신호를 생성하기 위한 입력 스트로브 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제10항에 있어서,
상기 복구정보 출력제어부는,
상기 커맨드 입력패드로 상기 트레이닝 출력커맨드가 입력된 경우 입력시점으로부터 상기 소스 클록의 주기가 상기 제2 횟수만큼 카운팅되는 시간이 흐른 시점에서 토글링되는 노말 출력 인에이블 신호에 응답하여 복구정보 출력 인에이블 신호를 토글링시키기 위한 제1 복구정보 출력 인에이블 신호 토글링 제어부;
상기 커맨드 입력패드로 상기 예정된 커맨드가 입력된 경우 상기 복구정보 입력 인에이블 신호의 토글링에 응답하여 상기 소스 클록의 주기를 상기 제3 횟수만큼 카운팅하고, 카운팅이 완료되는 것에 응답하여 상기 복구정보 출력 인에이블 신호를 토글링시키기 위한 제2 복구정보 출력 인에이블 신호 토글링 제어부; 및
상기 커맨드 입력패드로 상기 트레이닝 출력커맨드가 입력된 경우 상기 복구정보 출력 인에이블 신호의 토글링에 응답하여 상기 제1 내부출력 스트로브 신호를 생성하고, 상기 커맨드 입력패드로 상기 예정된 커맨드가 입력된 경우 상기 복구정보 출력 인에이블 신호에 응답하여 상기 제2 내부출력 스트로브 신호를 생성하기 위한 출력 스트로브 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제11항에 있어서,
상기 입력 스트로브 신호 생성부는,
상기 복구정보 입력 인에이블 신호의 토글링에 응답하여 설정된 시간차이를 두고 복구정보 입력 래치신호를 토글링시키고,
상기 트레이닝 입력커맨드가 입력되는 경우 상기 복구정보 입력 래치신호의 토글링에 응답하여 상기 제1 내부입력 스트로브 신호를 토글링 시키며,
상기 예정된 커맨드가 입력되는 경우 상기 복구정보 입력 래치신호의 토글링에 응답하여 상기 제2 내부입력 스트로브 신호를 토글링시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제12항에 있어서,
상기 출력 스트로브 신호 생성부는,
상기 복구정보 출력 인에이블 신호의 토글링에 응답하여 복구정보 출력 드라이버 인에이블 신호를 상기 복구정보 데이터 또는 상기 복구정보 트레이닝 데이터의 비트 수에 대응하는 만큼 연속으로 토글링시키고,
상기 트레이닝 출력커맨드가 입력되는 경우 상기 복구정보 출력 인에이블 신호의 토글링에 응답하여 상기 제1 내부출력 스트로브 신호를 토글링시키며,
상기 예정된 커맨드가 입력되는 경우 상기 복구정보 출력 인에이블 신호의 토글링에 응답하여 상기 제2 내부출력 스트로브 신호를 토글링시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제13항에 있어서,
상기 복구정보 입/출력부는,
상기 복구정보 데이터 입/출력 패드를 통해 다수의 비트가 직렬로 인가되는 상기 복구정보 데이터 또는 상기 복구정보 트레이닝 데이터를 버퍼링한 뒤, 상기 소스 클록에 동기시켜 병렬화하는 복구정보 데이터 입력부; 및
상기 복구정보 저장부를 통해 병렬화상태로 제공되는 상기 복구정보 데이터 또는 상기 복구정보 트레이닝 데이터를 상기 소스 클록에 동기시켜 직렬화하고, 상기 복구정보 출력 드라이버 인에이블 신호의 토글링에 응답하여 상기 복구정보 데이터 입/출력 패드를 통해 출력하는 복구정보 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제14항에 있어서,
상기 복구정보 저장부는,
상기 복구정보 데이터 입력부를 통해 병렬화된 상기 복구정보 데이터 또는 상기 복구정보 트레이닝 데이터를 상기 복구정보 입력 래치신호가 토글링하는 것에 응답하여 동시에 래치하기 위한 복구정보 래치부; 및
상기 복구정보 래치부를 통해 병렬로 래치된 데이터를 상기 제1 또는 상기 제2 내부입력 스트로브 신호에 응답하여 저장하고, 저장된 데이터를 상기 제1 또는 상기 제2 내부출력 스트로브 신호에 응답하여 상기 복구정보 데이터 출력부에 제공하기 위한 복구정보 데이터 저장부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제11항에 있어서,
상기 트레이닝 입력커맨드 또는 상기 예정된 커맨드가 연속으로 입력되어 상기 복구정보 입력 인에이블 신호가 연속으로 토글링하는 경우,
상기 입력 스트로브 신호 생성부는,
상기 복구정보 입력 인에이블 신호가 연속으로 토글링하는 것에 응답하여 설정된 시간차이를 두고 상기 복구정보 입력 래치신호를 연속으로 토글링시키고,
상기 트레이닝 입력커맨드가 연속으로 입력되는 경우 상기 복구정보 입력 래치신호의 연속적인 토글링에 응답하여 상기 제1 내부입력 스트로브 신호에 포함된 다수의 신호를 순차적으로 토글링시키며,
상기 예정된 커맨드가 연속으로 입력되는 경우 상기 복구정보 입력 래치신호의 연속적인 토글링에 응답하여 상기 제2 내부입력 스트로브 신호에 포함된 다수의 신호를 순차적으로 토글링시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제16항에 있어서,
상기 트레이닝 출력커맨드 또는 상기 예정된 커맨드가 연속으로 입력되어 상기 복구정보 출력 인에이블 신호가 연속으로 토글링하는 경우,
상기 출력 스트로브 신호 생성부는,
상기 복구정보 출력 인에이블 신호가 연속으로 토글링할 때마다 상기 복구정보 출력 드라이버 인에이블 신호를 상기 복구정보 데이터 또는 상기 복구정보 트레이닝 데이터의 비트 수에 대응하는 만큼씩 연속으로 토글링시키고,
상기 트레이닝 출력커맨드가 연속으로 입력되는 경우 상기 복구정보 출력 인에이블 신호의 연속적인 토글링에 응답하여 상기 제1 내부출력 스트로브 신호에 포함된 다수의 신호를 순차적으로 토글링시키며,
상기 예정된 커맨드가 연속으로 입력되는 경우 상기 복구정보 출력 인에이블 신호의 연속적인 토글링에 응답하여 상기 제2 내부출력 스트로브 신호에 포함된 다수의 신호를 순차적으로 토글링시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서,
상기 복구정보 입/출력부는,
상기 복구정보 데이터 입/출력 패드를 통해 연속적인 다수의 비트가 직렬로 인가되는 다수의 상기 복구정보 데이터 또는 다수의 상기 복구정보 트레이닝 데이터를 순차적으로 버퍼링한 뒤, 상기 소스 클록에 동기시켜 순차적으로 병렬화하는 복구정보 데이터 입력부; 및
상기 복구정보 저장부를 통해 순차적인 병렬화상태로 제공되는 다수의 상기 복구정보 데이터 또는 다수의 상기 복구정보 트레이닝 데이터를 상기 소스 클록에 동기시켜 순차적으로 직렬화하고, 상기 복구정보 출력 드라이버 인에이블 신호의 토글링에 응답하여 상기 복구정보 데이터 입/출력 패드를 통해 출력하는 복구정보 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제18항에 있어서,
상기 복구정보 저장부는,
상기 복구정보 데이터 입력부를 통해 순차적으로 병렬화되어 입력되는 다수의 상기 복구정보 데이터 또는 다수의 상기 복구정보 트레이닝 데이터를 상기 복구정보 입력 래치신호의 연속적인 토글링에 각각 응답하여 순차적으로 래치하기 위한 복구정보 래치부; 및
상기 복구정보 래치부를 통해 병렬로 래치되어 순차적으로 출력되는 데이터들을 상기 제1 또는 상기 제2 내부입력 스트로브 신호에 포함된 다수의 신호가 순차적으로 토글링하는 것에 응답하여 순차적으로 저장하고, 저장된 데이터들을 상기 제1 또는 상기 제2 내부출력 스트로브 신호에 포함된 다수의 신호가 순차적으로 토글링하는 것에 응답하여 순차적으로 상기 복구정보 데이터 출력부에 제공하기 위한 복구정보 데이터 저장부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제11항에 있어서,
상기 제1 데이터 입/출력부는,
상기 트레이닝 입력커맨드가 입력되는 시점으로부터 상기 소스 클록의 주기가 상기 제1 횟수 반복되는 시간이 흐른 시점에서 상기 노말 트레이닝 데이터를 입력받아 저장하기 위한 노말 입력제어부; 및
상기 트레이닝 출력커맨드가 입력되는 시점으로부터 상기 소스 클록의 주기가 상기 제2 횟수 반복되는 시간이 흐른 시점에서 상기 노말 입력제어부를 통해 저장된 상기 노말 트레이닝 데이터를 출력하기 위한 노말 출력제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제20항에 있어서,
상기 노말 입력제어부는,
상기 트레이닝 입력커맨드가 입력되는 시점으로부터 상기 소스 클록의 주기를 상기 제1 횟수만큼 카운팅하고, 카운팅이 완료되는 것에 응답하여 노말 입력 인에이블 신호를 토글링시키기 위한 노말 입력카운터;
상기 노말 입력 인에이블 신호의 토글링에 응답하여 노말 입력 스트로브 신호를 생성하기 위한 노말 입력 스트로브 신호 생성부; 및
상기 노말 입력 스트로브 신호에 응답하여 상기 노말 트레이닝 데이터를 상기 노말 데이터 입/출력 패드를 통해 입력받아 설정된 레지스터에 저장하기 위한 노말 트레이닝 데이터 입력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제21항에 있어서,
상기 노말 출력제어부는,
상기 트레이닝 입력커맨드가 입력되는 시점으로부터 상기 소스 클록의 주기를 상기 제2 횟수만큼 카운팅하고, 카운팅이 완료되는 것에 응답하여 상기 노말 출력 인에이블 신호를 토글링시키기 위한 노말 출력카운터;
상기 노말 출력 인에이블 신호의 토글링에 응답하여 노말 출력 스트로브 신호를 생성하기 위한 노말 출력 스트로브 신호 생성부; 및
상기 노말 출력 스트로브 신호에 응답하여 상기 설정된 레지스터에 저장된 상기 노말 트레이닝 데이터를 상기 노말 데이터 입/출력 패드를 통해 출력하기 위한 노말 트레이닝 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서,
상기 커맨드 입력패드로 상기 트레이닝 입력커맨드가 입력되는 시점으로부터 상기 노말 데이터 입/출력 패드로 상기 노말 트레이닝 데이터가 입력되는 시점까지의 시간과
상기 커맨드 입력패드로 상기 트레이닝 입력커맨드가 입력되는 시점으로부터 상기 복구정보 데이터 입/출력 패드로 상기 복구정보 트레이닝 데이터가 입력되는 시점까지의 시간이 서로 동일한 것을 특징으로 하는 반도체 메모리 장치.
- 제23항에 있어서,
상기 커맨드 입력패드로 상기 트레이닝 출력커맨드가 입력되는 시점으로부터 상기 노말 데이터 입/출력 패드를 통해 상기 노말 트레이닝 데이터가 출력되는 시점까지의 시간과
상기 커맨드 입력패드로 상기 트레이닝 출력커맨드가 입력되는 시점으로부터 상기 복구정보 데이터 입/출력 패드를 통해 상기 복구정보 트레이닝 데이터가 출력되는 시점까지의 시간이 서로 동일한 것을 특징으로 하는 반도체 메모리 장치.
- 제24항에 있어서,
상기 커맨드 입력패드로 상기 라이트 커맨드가 입력되는 시점으로부터 상기 노말 데이터 입/출력 패드로 상기 노말 데이터가 입력되는 시점까지의 시간과,
상기 커맨드 입력패드로 상기 예정된 커맨드가 입력되는 시점으로부터 상기 복구정보 데이터 입/출력 패드로 상기 복구정보 데이터가 입력되는 시점까지의 시간과,
상기 커맨드 입력패드로 상기 트레이닝 입력커맨드가 입력되는 시점으로부터 상기 노말 데이터 입/출력 패드로 상기 노말 트레이닝 데이터가 입력되는 시점까지의 시간, 및
상기 커맨드 입력패드로 상기 트레이닝 입력커맨드가 입력되는 시점으로부터 상기 복구정보 데이터 입/출력 패드로 상기 복구정보 트레이닝 데이터가 입력되는 시점까지의 시간이 서로 동일한 것을 특징으로 하는 반도체 메모리 장치.
- 제25항에 있어서,
상기 커맨드 입력패드로 상기 리드 커맨드가 입력되는 시점으로부터 상기 노말 데이터 입/출력 패드를 통해 상기 노말 데이터가 출력되는 시점까지의 시간과,
상기 커맨드 입력패드로 상기 트레이닝 출력커맨드가 입력되는 시점으로부터 상기 노말 데이터 입/출력 패드 및 상기 복구정보 데이터 입/출력 패드를 통해 상기 노말 트레이닝 데이터 및 상기 복구정보 트레이닝 데이터가 출력되는 시점까지의 시간이 서로 동일하고,
상기 커맨드 입력패드로 상기 예정된 커맨드가 입력되는 시점으로부터 상기 복구정보 데이터 입/출력 패드를 통해 상기 복구정보 데이터가 출력되는 시점까지의 시간은 서로 동일하지 않은 것을 특징으로 하는 반도체 메모리 장치.
- 제8항에 있어서,
상기 소스 클록은,
상기 커맨드 입력패드를 통해 입력되는 상기 트레이닝 입력커맨드, 상기 트레이닝 출력커맨드, 상기 예정된 커맨드를 동기화시키기 위한 시스템 클록과,
상기 노말 데이터 입/출력 패드 및 상기 복구정보 데이터 입/출력 패드를 통해 입/출력되는 상기 노말 데이터, 상기 노말 트레이닝 데이터, 상기 복구정보 데이터, 상기 복구정보 트레이닝 데이터를 동기화시키기 위한 데이터 클록을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제27항에 있어서,
상기 복구정보 입/출력 제어부는,
상기 트레이닝 입력커맨드 또는 상기 예정된 커맨드가 입력되는 시점으로부터 상기 시스템 클록의 주기가 설정된 제1 횟수 반복되는 시간이 흐른 시점에서 상기 제1 및 제2 내부입력 스트로브 신호를 토글링시키기 위한 복구정보 입력제어부;
상기 트레이닝 출력커맨드가 입력되는 시점으로부터 상기 시스템 클록의 주기가 설정된 제2 횟수만큼 반복되는 시간이 흐른 시점에서 상기 제1 내부출력 스트로브 신호를 토글링시키고, 상기 제1 및 제2 내부입력 스트로브 신호가 토글링하는 시점에서 상기 데이터 클록의 주기가 설정된 제3 횟수만큼 반복되는 시간이 흐른 시점에서 상기 제2 내부출력 스트로브 신호를 토글링시키기 위한 복구정보 출력제어부를 구비하는 반도체 메모리 장치.
- 서로 간에 노말 데이터 및 복구정보 데이터가 입/출력되는 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러를 구비하는 반도체 시스템에 있어서,
복구정보 트레이닝 데이터와 피드백 복구정보 트레이닝 데이터를 비교하고, 그 결과에 대응하여 상기 반도체 메모리 장치로 전송하는 상기 복구정보 데이터의 위상을 조절하는 상기 반도체 메모리 장치 컨트롤러;
설정된 제1 시점에서 상기 반도체 메모리 장치 컨트롤러로부터 상기 복구정보 트레이닝 데이터를 입력받고, 설정된 제2 시점에서 상기 피드백 복구정보 트레이닝 데이터로서 상기 반도체 메모리 장치 컨트롤러에 전송하는 상기 반도체 메모리 장치
를 구비하는 반도체 시스템.
- 제29항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
노말 트레이닝 데이터와 피드백 노말 트레이닝 데이터를 비교하고, 그 결과에 대응하여 상기 반도체 메모리 장치로 전송되는 상기 노말 데이터의 위상을 조절하는 것을 특징으로 하는 반도체 시스템. - 제30항에 있어서,
상기 반도체 메모리 장치는,
상기 제1 시점에서 상기 반도체 메모리 장치 컨트롤러로부터 상기 노말 트레이닝 데이터를 입력받고, 상기 제2 시점에서 상기 피드백 노말 트레이닝 데이터로서 상기 반도체 메모리 장치 컨트롤러에 전송하는 반도체 시스템.
- 제31항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
상기 복구정보 데이터와 피드백 복구정보 데이터를 비교하고, 그 결과에 대응하여 상기 반도체 메모리 장치로 전송하는 상기 노말 데이터의 위상을 조절하는 것을 특징으로 하는 반도체 시스템.
- 제32항에 있어서,
상기 반도체 메모리 장치는,
상기 제1 시점에서 상기 반도체 메모리 장치 컨트롤러로부터 상기 복구정보 데이터를 입력받고, 예정된 시간 후에 상기 피드백 복구정보 데이터로서 상기 반도체 메모리 장치 컨트롤러에 전송하는 것을 특징으로 하는 반도체 시스템. - 제33항에 있어서,
상기 반도체 메모리 장치 컨트롤러에서 상기 반도체 메모리 장치로 전송되는 상기 복구정보 트레이닝 데이터 및 상기 노말 트레이닝 데이터는 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝되고, 상기 복구정보 데이터는 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기되고, 상기 노말 데이터는 상기 소스 클록의 에지에 데이터 윈도우의 센터가 동기되며,
상기 반도체 메모리 장치에서 상기 반도체 메모리 장치 컨트롤러로 전송되는 상기 피드백 복구정보 트레이닝 데이터와 상기 피드백 노말 트레이닝 데이터 및 상기 피드백 복구정보 데이터와 상기 노말 데이터는 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기되는 것을 특징으로 하는 반도체 시스템.
- 제34항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
상기 복구정보 트레이닝 데이터와 상기 피드백 복구정보 트레이닝 데이터의 데이터 값을 비교하고, 비교결과에 대응하여 복구정보 트레이닝 비교신호를 생성하기 위한 복구정보 트레이닝 비교부; 및
상기 복구정보 데이터를 생성하되, 상기 복구정보 트레이닝 비교신호에 따라 그 위상을 변동하여 생성하는 복구정보 데이터 생성부를 구비하는 것을 특징으로 하는 반도체 시스템.
- 제35항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
상기 노말 트레이닝 데이터와 상기 피드백 노말 트레이닝 데이터의 데이터 값을 비교하고, 비교결과에 대응하여 노말 트레이닝 비교신호를 생성하기 위한 노말 트레이닝 비교부;
상기 복구정보 데이터와 상기 피드백 복구정보 데이터의 데이터 값을 비교하고, 비교결과에 대응하여 복구정보 비교신호를 생성하기 위한 복구정보 비교부; 및
상기 노말 데이터를 생성하되, 상기 노말 트레이닝 비교신호 또는 상기 복구정보 비교신호에 따라 그 위상을 변동하여 생성하는 노말 데이터 생성부를 더 구비하는 것을 특징으로 하는 반도체 시스템.
- 제36항에 있어서,
상기 반도체 메모리 장치는,
상기 제1 시점에서 상기 노말 트레이닝 데이터를 입력받아 저장하고, 상기 제2 시점에서 상기 피드백 노말 트레이닝 데이터로서 출력하기 위한 제1 데이터 입/출력부; 및
상기 제1 시점에서 상기 복구정보 트레이닝 데이터를 입력받아 저장하고, 상기 제2 시점에서 상기 피드백 복구정보 트레이닝 데이터로서 출력하기 위한 제2 데이터 입/출력부를 구비하는 것을 특징으로 하는 반도체 시스템.
- 제37항에 있어서,
상기 반도체 메모리 장치는,
상기 제1 시점에서 상기 노말 데이터를 입력받아 저장하고, 저장된 노말 데이터를 상기 제2 시점에서 출력하기 위한 노말 데이터 입/출력부; 및
상기 제1 시점에서 상기 복구정보 데이터를 입력받아 저장하고, 예정된 시간 후에 상기 피드백 복구정보 데이터로서 출력하기 위한 복구정보 데이터 입/출력부를 더 구비하는 것을 특징으로 하는 반도체 시스템.
- 제38항에 있어서,
상기 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러 사이에 위치하여 상기 소스 클록을 전송하기 위한 클록 전송패스;
상기 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러 사이에 위치하여 상기 노말 데이터, 상기 노말 트레이닝 데이터, 상기 피드백 노말 트레이닝 데이터를 전송하기 위한 노말 데이터 전송패스; 및
상기 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러 사이에 위치하여 상기 복구정보 데이터, 상기 피드백 복구정보 데이터, 상기 복구정보 트레이닝 데이터, 상기 피드백 복구정보 트레이닝 데이터를 전송하기 위한 복구정보 데이터 전송패스를 더 구비하는 것을 특징으로 하는 반도체 시스템.
- 제39항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
상기 노말 데이터, 상기 노말 트레이닝 데이터, 상기 피드백 노말 트레이닝 데이터를 입/출력하기 위한 노말 데이터 입/출력 패드;
상기 복구정보 데이터, 상기 피드백 복구정보 데이터, 상기 복구정보 트레이닝 데이터, 상기 피드백 복구정보 트레이닝 데이터를 입/출력하기 위한 복구정보 데이터 입/출력 패드; 및
상기 소스 클록을 출력하기 위한 클록 출력 패드를 더 구비하는 것을 특징으로 하는 반도체 시스템.
- 제40항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
상기 노말 데이터, 상기 노말 트레이닝 데이터, 상기 피드백 노말 트레이닝 데이터를 입/출력하기 위한 노말 데이터 입/출력 패드;
상기 복구정보 데이터, 상기 피드백 복구정보 데이터, 상기 복구정보 트레이닝 데이터, 상기 피드백 복구정보 트레이닝 데이터를 입/출력하기 위한 복구정보 데이터 입/출력 패드; 및
상기 소스 클록을 입력받기 위한 클록 입력 패드를 더 구비하는 것을 특징으로 하는 반도체 시스템.
- 트레이닝모드에서 반도체 메모리 장치로 전송한 복구정보 트레이닝 데이터에 대응하여 상기 반도체 메모리 장치로부터 인가되는 피드백 복구정보 트레이닝 데이터에 응답하여 노말모드에서 상기 반도체 메모리 장치로 전송하는 상기 복구정보 데이터의 위상을 조절하는 반도체 메모리 장치 컨트롤러;
상기 트레이닝모드에서 상기 반도체 메모리 장치 컨트롤러로부터 인가되는 상기 복구정보 트레이닝 데이터를 제1 시간동안 저장하였다가 상기 피드백 복구정보 트레이닝 데이터로서 피드백 전송하고, 상기 노말모드에서 상기 반도체 메모리 장치 컨트롤러로부터 인가되는 상기 복구정보 데이터를 제2 시간동안 저장하였다가 피드백 복구정보 데이터로서 피드백 전송하는 상기 반도체 메모리 장치
를 구비하는 반도체 시스템.
- 제42항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
상기 트레이닝모드에서 상기 반도체 메모리 장치로 전송한 노말 트레이닝 데이터에 대응하여 상기 반도체 메모리 장치로부터 인가되는 피드백 노말 트레이닝 데이터에 응답하여 상기 노말모드에서 상기 반도체 메모리 장치로 전송하는 노말 데이터의 위상을 조절하는 것을 특징으로 하는 반도체 시스템.
- 제43항에 있어서,
상기 반도체 메모리 장치는,
상기 트레이닝모드에서 상기 반도체 메모리 장치 컨트롤러로부터 인가되는 상기 노말 트레이닝 데이터를 상기 제1 시간동안 저장하였다가 상기 피드백 노말 트레이닝 데이터로서 피드백 전송하는 것을 특징으로 하는 반도체 시스템.
- 제44항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
상기 노말모드에서 상기 반도체 메모리 장치로 전송한 상기 복구정보 데이터에 대응하여 상기 반도체 메모리 장치로부터 인가되는 상기 피드백 복구정보 데이터에 응답하여 상기 노말모드에서 상기 반도체 메모리 장치로 전송하는 노말 데이터의 위상을 조절하는 것을 특징으로 하는 반도체 시스템.
- 제45항에 있어서,
상기 반도체 메모리 장치 컨트롤러에서 상기 반도체 메모리 장치로 전송되는 상기 복구정보 트레이닝 데이터 및 상기 노말 트레이닝 데이터는 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝되고, 상기 복구정보 데이터는 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기되며,
상기 반도체 메모리 장치에서 상기 반도체 메모리 장치 컨트롤러로 전송되는 상기 피드백 복구정보 트레이닝 데이터와 상기 피드백 노말 트레이닝 데이터 및 상기 피드백 복구정보 데이터와 상기 노말 데이터는 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기되는 것을 특징으로 하는 반도체 시스템.
- 제46항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
상기 트레이닝모드에서 상기 복구정보 트레이닝 데이터와 상기 피드백 복구정보 트레이닝 데이터의 데이터 값을 비교하고, 비교결과에 대응하여 복구정보 트레이닝 비교신호를 생성하기 위한 복구정보 트레이닝 비교부; 및
상기 노말모드에서 상기 복구정보 데이터를 생성하되, 상기 복구정보 트레이닝 비교신호에 따라 그 위상을 변동하여 생성하는 복구정보 데이터 생성부를 구비하는 것을 특징으로 하는 반도체 시스템.
- 제47항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
상기 트레이닝모드에서 상기 노말 트레이닝 데이터와 상기 피드백 노말 트레이닝 데이터의 데이터 값을 비교하고, 비교결과에 대응하여 노말 트레이닝 비교신호를 생성하기 위한 노말 트레이닝 비교부;
상기 노말모드에서 상기 복구정보 데이터와 상기 피드백 복구정보 데이터의 데이터 값을 비교하고, 비교결과에 대응하여 복구정보 비교신호를 생성하기 위한 복구정보 비교부; 및
상기 노말모드에서 상기 노말 데이터를 생성하되, 상기 노말 트레이닝 비교신호 또는 상기 복구정보 비교신호에 따라 그 위상을 변동하여 생성하는 노말 데이터 생성부를 더 구비하는 것을 특징으로 하는 반도체 시스템.
- 제48항에 있어서,
상기 반도체 메모리 장치는,
상기 트레이닝모드에서 상기 노말 트레이닝 데이터를 입력받아 상기 제1 시간동안 저장하고, 상기 피드백 노말 트레이닝 데이터로서 출력하기 위한 제1 데이터 입/출력부; 및
상기 트레이닝모드에서 상기 복구정보 트레이닝 데이터를 입력받아 상기 제1 시간동안 저장하고, 상기 피드백 복구정보 트레이닝 데이터로서 출력하기 위한 제2 데이터 입/출력부를 구비하는 것을 특징으로 하는 반도체 시스템.
- 제49항에 있어서,
상기 반도체 메모리 장치는,
상기 노말모드에서 상기 노말 데이터를 입력받아 내부의 코어영역에 저장하고, 저장된 노말 데이터를 출력하기 위한 노말 데이터 입/출력부; 및
상기 노말모드에서 상기 복구정보 데이터를 입력받아 상기 제2 시간동안 저장하고, 상기 피드백 복구정보 데이터로서 출력하기 위한 복구정보 데이터 입/출력부를 더 구비하는 것을 특징으로 하는 반도체 시스템.
- 제50항에 있어서,
상기 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러 사이에 위치하여 상기 소스 클록을 전송하기 위한 클록 전송패스;
상기 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러 사이에 위치하여 상기 노말 데이터, 상기 노말 트레이닝 데이터, 상기 피드백 노말 트레이닝 데이터를 전송하기 위한 노말 데이터 전송패스; 및
상기 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러 사이에 위치하여 상기 복구정보 데이터, 상기 피드백 복구정보 데이터, 상기 복구정보 트레이닝 데이터, 상기 피드백 복구정보 트레이닝 데이터를 전송하기 위한 복구정보 데이터 전송패스를 더 구비하는 것을 특징으로 하는 반도체 시스템.
- 제51항에 있어서,
상기 반도체 메모리 장치 컨트롤러는,
상기 노말 데이터, 상기 노말 트레이닝 데이터, 상기 피드백 노말 트레이닝 데이터를 입/출력하기 위한 노말 데이터 입/출력 패드;
상기 복구정보 데이터, 상기 피드백 복구정보 데이터, 상기 복구정보 트레이닝 데이터, 상기 피드백 복구정보 트레이닝 데이터를 입/출력하기 위한 복구정보 데이터 입/출력 패드; 및
상기 소스 클록을 출력하기 위한 클록 출력 패드를 더 구비하는 것을 특징으로 하는 반도체 시스템.
- 제52항에 있어서,
상기 반도체 메모리 장치는,
상기 노말 데이터, 상기 노말 트레이닝 데이터, 상기 피드백 노말 트레이닝 데이터를 입/출력하기 위한 노말 데이터 입/출력 패드;
상기 복구정보 데이터, 상기 피드백 복구정보 데이터, 상기 복구정보 트레이닝 데이터, 상기 피드백 복구정보 트레이닝 데이터를 입/출력하기 위한 복구정보 데이터 입/출력 패드; 및
상기 소스 클록을 입력받기 위한 클록 입력 패드를 더 구비하는 것을 특징으로 하는 반도체 시스템.
- 트레이닝 입력커맨드가 인가되는 제1 커맨드 인가단계;
상기 제1 커맨드 인가단계의 동작이후 설정된 제1 시점에서 노말 트레이닝 데이터 및 복구정보 트레이닝 데이터 - 각각 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝됨 - 가 인가되는 트레이닝 데이터 인가단계;
트레이닝 출력커맨드가 인가되는 제2 커맨드 인가단계;
상기 제2 커맨드 인가단계의 동작이후 설정된 제2 시점에서 상기 데이터 인가단계를 통해 입력된 데이터를 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기상태로 출력하는 트레이닝 데이터 출력단계
를 포함하는 반도체 메모리 장치의 동작방법.
- 제54항에 있어서,
라이트 커맨드가 인가되는 제3 커맨드 인가단계;
리드 커맨드가 인가되는 제4 커맨드 인가단계;
상기 제3 커맨드 인가단계의 동작이후 설정된 상기 제1 시점에서 제1 노말 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 센터가 동기됨 - 가 인가되는 단계; 및
상기 제4 커맨드 인가단계의 동작이후 설정된 상기 제2 시점에서 내부에 저장되어 있던 제2 노말 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기됨 - 를 출력하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
- 제55항에 있어서,
상기 트레이닝 입력커맨드, 상기 트레이닝 출력커맨드를 제외한 예정된 커맨드가 인가되는 제5 커맨드 인가단계;
상기 제3 내지 제5 커맨드 인가단계의 동작이후 설정된 상기 제1 시점에서 상시 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 복구정보 데이터가 인가되고, 인가된 데이터를 예정된 시간이후에 상시 소스 클록의 에지에 데이터 윈도우의 에지가 동기된 상태로 출력하는 복구정보 데이터 입/출력 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
- 제56항에 있어서,
상기 리드 커맨드 및 라이트 커맨드는 상기 예정된 커맨드에 포함되는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
- 제57항에 있어서,
상기 트레이닝 데이터 인가단계는,
상기 제1 커맨드 인가단계의 동작이후 상기 소스 클록의 주기를 예정된 제1 횟수만큼 카운팅하는 제1 카운팅 단계; 및
상기 제1 카운팅 단계의 동작이 완료되는 것에 응답하여 상기 노말 트레이닝 데이터 및 상기 복구정보 트레이닝 데이터를 각각 인가받아 저장하는 제1 데이터 저장단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
- 제58항에 있어서,
상기 트레이닝 데이터 출력단계는,
상기 제2 커맨드 인가단계의 동작이후 상기 소스 클록의 주기를 예정된 제2 횟수만큼 카운팅하는 제2 카운팅 단계; 및
상기 제2 카운팅 단계의 동작이 완료되는 것에 응답하여 상기 저장하는 단계를 통해 저장된 상기 노말 트레이닝 데이터 및 상기 복구정보 트레이닝 데이터의 데이터 윈도우 에지를 상기 소스 클록의 에지에 동기화시켜 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
- 제59항에 있어서,
상기 복구정보 데이터 입/출력 단계는,
상기 제3 내지 제5 커맨드 인가단계의 동작이후 상기 소스 클록의 주기를 상기 제1 횟수만큼 카운팅하는 제3 카운팅 단계;
상기 제3 카운팅 단계의 동작이 완료되는 것에 응답하여 상기 복구정보 데이터를 인가받아 저장하는 제2 데이터 저장단계;
상기 제2 데이터 저장단계의 동작이 완료되는 것에 응답하여 상기 소스 클록의 주기를 예정된 제3 횟수만큼 카운팅하는 제4 카운팅 단계; 및
상기 제4 카운팅 단계의 동작이 완료되는 것에 응답하여 상기 제2 데이터 저장단계를 통해 저장된 상기 복구정보 데이터의 데이터 윈도우 에지를 상기 소스 클록의 에지에 동기화시켜 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
- 제57항에 있어서,
커맨드 입력패드를 통해 상기 트레이닝 입력커맨드, 상기 트레이닝 출력커맨드, 상기 예정된 커맨드가 입력되는 단계;
노말 데이터 입/출력 패드를 통해 상기 제1 및 제2 노말 데이터와 상기 노말 트레이닝 데이터가 입/출력되는 단계;
복구정보 데이터 입/출력 패드를 통해 상기 복구정보 데이터, 상기 복구정보 트레이닝 데이터가 입/출력되는 단계; 및
클록 입력 패드를 통해 상기 소스 클록이 입력되는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
- 반도체 메모리 장치와 반도체 메모리 장치 컨트롤러를 구비하는 반도체 시스템의 동작방법에 있어서,
상기 반도체 메모리 장치 컨트롤러에서 생성된 트레이닝 입력커맨드가 상기 반도체 메모리 장치로 전달되고 설정된 제1 시간 이후에 상기 반도체 메모리 장치 컨트롤러에서 생성된 복구정보 트레이닝 데이터 - 소스 클록의 에지를 기준으로 데이터 윈도우가 스캐닝 됨 - 가 상기 반도체 메모리 장치로 전달되는 제1 전달단계;
상기 제1 전달단계를 통해 상기 반도체 메모리 장치에 인가된 상기 복구정보 트레이닝 데이터를 상기 반도체 메모리 장치 내부에 저장하는 제1 저장단계;
상기 반도체 메모리 장치 컨트롤러에서 생성된 트레이닝 출력커맨드가 상기 반도체 메모리 장치로 전달되고 설정된 제2 시간 이후에 상기 제1저장단계를 통해 상기 반도체 메모리 장치에 저장된 데이터가 피드백 복구정보 트레이닝 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기됨 - 로서 상기 반도체 메모리 장치 컨트롤러로 전달되는 제2 전달단계; 및
상기 반도체 메모리 장치 컨트롤러 내부의 상기 복구정보 트레이닝 데이터와 상기 제2 전달단계를 통해 상기 반도체 메모리 장치 컨트롤러에 인가된 상기 피드백 복구정보 트레이닝의 데이터 값을 비교하고, 비교결과에 대응하여 상기 반도체 메모리 장치 컨트롤러에서 생성되어 상기 반도체 메모리 장치로 전달되는 복구정보 데이터의 위상을 조절하는 단계
를 포함하는 반도체 시스템의 동작방법.
- 제62항에 있어서,
상기 반도체 메모리 장치 컨트롤러에서 생성된 라이트 커맨드가 상기 반도체 메모리 장치로 전달되고 상기 제1 시간 이후에 상기 반도체 메모리 장치 컨트롤러에서 생성된 제1 노말 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 센터가 동기됨 - 가 상기 반도체 메모리 장치로 전달되는 제3 전달단계; 및
상기 반도체 메모리 장치 컨트롤러에서 생성된 리드 커맨드가 상기 반도체 메모리 장치로 전달되고 상기 제2 시간 이후에 상기 반도체 메모리 장치 내부에 저장되어 있던 제2 노말 데이터가 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기되는 상태로 상기 반도체 메모리 장치 컨트롤러로 전달되는 제4 전달단계를 더 포함하는 것을 특징으로 하는 반도체 시스템의 동작방법.
- 제63항에 있어서,
상기 반도체 메모리 장치 컨트롤러에서 생성된 예정된 커맨드 - 상기 라이트 커맨드와 상기 리드 커맨드를 포함하고, 상기 트레이닝 입력커맨드와 상기 트레이닝 출력커맨드를 포함하지 않음 - 가 상기 반도체 메모리 장치로 전달되고 상기 제1 시간 이후에 상기 반도체 메모리 장치 컨트롤러에서 생성된 상기 복구정보 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기됨 - 가 상기 반도체 메모리 장치로 전달되는 제5 전달단계;
상기 제5 전달단계를 통해 상기 반도체 메모리 장치에 인가된 상기 복구정보 데이터를 상기 반도체 메모리 장치 내부에 저장하는 제2저장단계;
상기 제2 저장단계가 완료되고 예정된 시간이 흐른 후에 상기 제2 저장단계를 통해 상기 반도체 메모리 장치에 저장된 데이터가 피드백 복구정보 데이터 - 상기 소스 클록의 에지에 데이터 윈도우의 에지가 동기됨 - 로서 상기 반도체 메모리 장치 컨트롤러로 전달되는 제6 전달단계; 및
상기 반도체 메모리 장치 컨트롤러 내부의 상기 복구정보 데이터와 상기 제6 전달단계를 통해 상기 반도체 메모리 장치 컨트롤러에 인가된 상기 피드백 복구정보 데이터의 데이터 값을 비교하고, 비교결과에 대응하여 상기 제1 노말 데이터의 위상을 조절하는 단계를 더 포함하는 것을 특징으로 하는 반도체 시스템의 동작방법.
- 제64항에 있어서,
상기 반도체 메모리 장치 컨트롤러에 구비된 커맨드 출력패드를 통해 상기 트레이닝 입력커맨드, 상기 트레이닝 출력커맨드, 상기 예정된 커맨드가 출력되어 상기 반도체 메모리 장치에 구비된 커맨드 입력패드로 인가되는 단계;
상기 반도체 메모리 장치 컨트롤러에 구비된 노말 데이터 입/출력 패드와 상기 반도체 메모리 장치의 노말 데이터 입/출력 패드 사이에서 상기 제1 및 제2 노말 데이터, 상기 노말 트레이닝 데이터, 상기 피드백 노말 트레이닝 데이터가 전송되는 단계;
상기 반도체 메모리 장치 컨트롤러에 구비된 복구정보 데이터 입/출력 패드와 상기 반도체 메모리 장치에 구비된 노말 데이터 입/출력 패드 사이에서 상기 복구정보 데이터, 상기 피드백 복구정보 데이터, 상기 복구정보 트레이닝 데이터, 상기 피드백 복구정보 트레이닝 데이터가 전송되는 단계; 및
상기 반도체 메모리 장치 컨트롤러에 구비된 클록 출력 패드를 통해 상기 소스 클록이 출력되어 상기 반도체 메모리 장치에 구비된 클록 입력 패드로 인가되는 단계를 더 포함하는 것을 특징으로 하는 반도체 시스템의 동작방법. - 제65항에 있어서,
상기 소스 클록은,
상기 트레이닝 입력커맨드, 상기 트레이닝 출력커맨드, 상기 예정된 커맨드를 동기화시키기 위한 시스템 클록과,
상기 노말 데이터, 상기 노말 트레이닝 데이터, 상기 피드백 노말 트레이닝 데이터, 상기 복구정보 데이터, 상기 피드백 복구정보 데이터, 상기 복구정보 트레이닝 데이터, 상기 피드백 복구정보 트레이닝 데이터를 동기화시키기 위한 데이터 클록을 포함하는 것을 특징으로 하는 반도체 시스템의 동작방법.
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