JP2011238327A - 半導体メモリ装置及び半導体メモリ装置を備える半導体システム並びにその動作方法 - Google Patents

Abstract

【課題】データの位相が変動しても、半導体メモリ装置コントローラと半導体メモリ装置との間で安定的にデータが入出力される回路および動作方法を提供すること。
【解決方法】半導体メモリ装置は、トレーニング入力コマンドに応答してノーマルトレーニングデータ（ソースクロックのエッジに基づいてデータウインドウがスキャンされる）の入力を受け、トレーニング出力コマンドに応答してソースクロックのエッジにデータウインドウのエッジが同期した状態で出力する第１データ入出力部と、トレーニング入力コマンドに応答して復旧情報トレーニングデータ（ソースクロックのエッジに基づいてデータウインドウがスキャンされる）の入力を受け、トレーニング出力コマンドに応答してソースクロックのエッジにデータウインドウのエッジが同期した状態で出力する第２データ入出力部（１２０）とを備える。
【選択図】図１Ａ

Description

本発明は、半導体設計技術に関するものであり、特に、半導体メモリ装置に印加されるライトクロックとライトデータの位相をトレーニングおよび補正する回路および方法に関するものである。

複数の半導体素子で構成されたシステムにおいて、半導体メモリ装置は、データを保存するためのものである。データ処理装置、例えばメモリコントローラＭＣＵ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌ Ｕｎｉｔ）等からデータを要求すると、半導体メモリ装置は、データを要求する装置から入力されたアドレスに対応するデータを出力したり、そのアドレスに対応する位置にデータ要求装置から提供されるデータを保存したりする。

一方、データ処理装置と半導体メモリ装置との間でデータが入出力される過程で半導体システムの動作温度（ｏｐｅｒａｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ）が変動したり、動作電源電圧（ｏｐｅｒａｔｉｏｎ ｐｏｗｅｒ）が変動したりすることになれば、データ処理装置と半導体メモリ装置との間で入出力されるデータの位相が変動し得るという問題がある。

もう少し具体的に説明すれば、データ処理装置と半導体メモリ装置との間で入出力されるデータは、データを伝送するためのクロックに同期されて入出力されるのが一般的である。データ処理装置と半導体メモリ装置との間でデータが入出力される過程で半導体システムの動作温度が変動したり、動作電源電圧が変動したりすることになれば、データ処理装置と半導体メモリ装置との間で入出力されるデータとデータを伝送するためのクロックとの間で位相がずれて、伝送を始める時点と異なる位相を有するデータが入出力されることがあり、これによって、データ処理装置と半導体メモリ装置との間で入出力されるデータが意図した状態より前後した状態で認識される問題が発生し得る。すなわち、正常なデータ伝送が不可能になるという問題が発生し得る。

例えば、データ処理装置において、半導体メモリ装置にデータが伝送される過程を説明すれば、データ処理装置からデータを伝送するためのクロックのセンターにデータを同期させて半導体メモリ装置に伝送を始めることになるが、途中で半導体システムの動作温度が変動したり、動作電源電圧が変動したりすることになれば、データが伝送される過程でデータの位相がデータを伝送するためのクロックの位相と異なるように変動し得るため、半導体メモリ装置に伝送されたデータは、データを伝送するためのクロックのセンターに同期されず、左右に揺れた状態（時間軸方向にずれた状態）になることがあり、データ処理装置と半導体メモリ装置との間で入出力されるデータが意図した状態より前後した状態で認識される問題が発生し得る。

このような問題は、データ処理装置と半導体メモリ装置との間で入出力されるデータの伝送周波数が高ければ高いほど、さらに深刻な問題となる。その理由は、データ処理装置と半導体メモリ装置との間で入出力されるデータの伝送周波数が高ければ高いほど伝送されるデータのデータウインドウの長さ（データウインドウ長）が非常に短い状態になるため、半導体システムの動作温度が変動したり、動作電源電圧が変動したりする等の現象が発生した場合、データ処理装置と半導体メモリ装置との間で入出力されるデータが意図した状態よりさらに容易に前後した状態で認識され得るためである。

本発明は前述した従来技術の問題を解決するために提案されたものであり、半導体メモリ装置コントローラと半導体メモリ装置との間でデータが入出力される時、半導体システムの動作温度や動作電源電圧が変動するなどの現象が発生してデータの位相が変動することと関係なく、半導体メモリ装置コントローラと半導体メモリ装置との間で常に安定的にデータが入出力されるようにする回路および動作方法を提供することにその目的がある。

上記の課題を解決するための本発明の一側面によれば、トレーニング入力コマンドに応答してノーマルトレーニングデータの入力を受け、トレーニング出力コマンドに応答してソースクロックのエッジに前記ノーマルトレーニングデータのデータウインドウのエッジが同期した状態で出力する第１データ入出力部と、前記トレーニング入力コマンドに応答して復旧情報トレーニングデータの入力を受け、前記トレーニング出力コマンドに応答して前記ソースクロックのエッジに前記復旧情報トレーニングデータのデータウインドウのエッジが同期した状態で出力する第２データ入出力部とを備え、前記ソースクロックのエッジに基づいて前記ノーマルトレーニングデータのデータウインドウがスキャンされ、前記ソースクロックのエッジに基づいて前記復旧情報トレーニングデータのデータウインドウがスキャンされる半導体メモリ装置を提供することができる。

ここで、前記第１データ入出力部は、ライトコマンドに応答して前記ソースクロックのエッジにデータウインドウのセンターが同期したノーマルデータの入力を受け、リードコマンドに応答して前記ソースクロックのエッジにデータウインドウのエッジが同期した状態で出力し、前記第２データ入出力部は、前記トレーニング入力コマンドおよび前記トレーニング出力コマンドを除く所定のコマンドに応答して前記ソースクロックのエッジにデータウインドウのエッジが同期した復旧情報データの入力を受け、所定の時間の後に前記ソースクロックのエッジにデータウインドウのエッジが同期した状態で出力することができる。

上記の課題を解決するための本発明の別の側面によれば、互い間にノーマルデータおよび復旧情報データが入出力される半導体メモリ装置と半導体メモリ装置コントローラとを備える半導体システムであって、復旧情報トレーニングデータとフィードバック復旧情報トレーニングデータとを比較して、その結果に対応して前記半導体メモリ装置に伝送する前記復旧情報データの位相を調節する前記半導体メモリ装置コントローラと、所定の第１時点で前記半導体メモリ装置コントローラから前記復旧情報トレーニングデータの入力を受け、所定の第２時点で前記フィードバック復旧情報トレーニングデータとして前記半導体メモリ装置コントローラに伝送する前記半導体メモリ装置とを備える半導体システムを提供することができる。

ここで、前記半導体メモリ装置コントローラは、ノーマルトレーニングデータとフィードバックノーマルトレーニングデータとを比較して、その結果に対応して前記半導体メモリ装置に伝送される前記ノーマルデータの位相を調節し、前記半導体メモリ装置は、前記第１時点で前記半導体メモリ装置コントローラから前記ノーマルトレーニングデータの入力を受け、前記第２時点で前記フィードバックノーマルトレーニングデータとして前記半導体メモリ装置コントローラに伝送し、前記半導体メモリ装置コントローラは、前記復旧情報データとフィードバック復旧情報データとを比較して、その結果に対応して前記半導体メモリ装置に伝送する前記ノーマルデータの位相を調節し、前記半導体メモリ装置が、前記第１時点で前記半導体メモリ装置コントローラから前記復旧情報データの入力を受け、所定の時間の後に前記フィードバック復旧情報データとして前記半導体メモリ装置コントローラに伝送することができる。

上記の課題を解決するための本発明の更なる別の側面によれば、トレーニングモードで半導体メモリ装置に伝送された復旧情報トレーニングデータに対応して前記半導体メモリ装置から印加されるフィードバック復旧情報トレーニングデータに応答して、ノーマルモードで前記半導体メモリ装置に伝送する前記復旧情報データの位相を調節する半導体メモリ装置コントローラと、前記トレーニングモードで前記半導体メモリ装置コントローラから印加される前記復旧情報トレーニングデータを、第１時間の間保存した後に前記フィードバック復旧情報トレーニングデータとしてフィードバック伝送し、前記ノーマルモードで前記半導体メモリ装置コントローラから印加される前記復旧情報データを、第２時間の間保存した後にフィードバック復旧情報データとしてフィードバック伝送する前記半導体メモリ装置とを備える半導体システムを提供することができる。

上記の課題を解決するための本発明の更なる別の側面によれば、トレーニング入力コマンドを印加する第１コマンド印加ステップと、前記第１コマンド印加ステップの動作後に、所定の第１時点でノーマルトレーニングデータおよび復旧情報トレーニングデータを印加するトレーニングデータ印加ステップと、トレーニング出力コマンドを印加する第２コマンド印加ステップと、前記第２コマンド印加ステップの動作後に、所定の第２時点で前記データ印加ステップを介して入力されたデータを、ソースクロックのエッジにデータウインドウのエッジが同期した状態で出力するトレーニングデータ出力ステップとを含み、前記ノーマルトレーニングデータおよび前記復旧情報トレーニングデータの各々が、前記ソースクロックのエッジに基づいてデータウインドウがスキャンされる半導体メモリ装置の動作方法を提供することができる。

また、ライトコマンドを印加する第３コマンド印加ステップと、リードコマンドを印加する第４コマンド印加ステップと、前記第３コマンド印加ステップの動作後に、所定の前記第１時点で第１ノーマルデータを印加するステップと、前記第４コマンド印加ステップの動作後に、所定の前記第２時点で、内部に保存されていた第２ノーマルデータを出力するステップとをさらに含み、前記第１ノーマルデータは、前記ソースクロックのエッジにデータウインドウのセンターが同期し、前記第２ノーマルデータは、前記ソースクロックのエッジにデータウインドウのエッジが同期し、前記トレーニング入力コマンド、前記トレーニング出力コマンドを除く所定のコマンドが印加される第５コマンド印加ステップと、前記第３〜第５コマンド印加ステップの動作後に、所定の前記第１時点で前記ソースクロックのエッジにデータウインドウのエッジが同期した状態で復旧情報データが印加され、印加された該復旧情報データを、所定の時間以後に前記ソースクロックのエッジにデータウインドウのエッジが同期した状態で出力する復旧情報データ入出力ステップとをさらに含む半導体メモリ装置の動作方法を提供することができる。

上記の課題を解決するための本発明の更なる別の側面によれば、半導体メモリ装置と半導体メモリ装置コントローラとを備える半導体システムの動作方法であって、前記半導体メモリ装置コントローラで生成されたトレーニング入力コマンドが前記半導体メモリ装置に伝達され、所定の第１時間以後に、前記半導体メモリ装置コントローラで生成された復旧情報トレーニングデータを前記半導体メモリ装置に伝達する第１伝達ステップと、前記第１伝達ステップを介して前記半導体メモリ装置に印加された前記復旧情報トレーニングデータを前記半導体メモリ装置内部に保存する第１保存ステップと、前記半導体メモリ装置コントローラで生成されたトレーニング出力コマンドが前記半導体メモリ装置に伝達され、所定の第２時間以後に、前記第１保存ステップを介して前記半導体メモリ装置に保存されたデータを、フィードバック復旧情報トレーニングデータとして前記半導体メモリ装置コントローラに伝達する第２伝達ステップと、前記半導体メモリ装置コントローラ内部の前記復旧情報トレーニングデータのデータ値と前記第２伝達ステップを介して前記半導体メモリ装置コントローラに印加された前記フィードバック復旧情報トレーニングのデータ値とを比較して、該比較結果に対応して、前記半導体メモリ装置コントローラで生成され前記半導体メモリ装置に伝達される復旧情報データの位相を調節するステップとを含み、前記復旧情報トレーニングデータは、ソースクロックのエッジに基づいてデータウインドウがスキャンされ、前記フィードバック復旧情報トレーニングデータは、前記ソースクロックのエッジにデータウインドウのエッジが同期する半導体システムの動作方法を提供することができる。

また、前記半導体メモリ装置コントローラで生成されたライトコマンドが前記半導体メモリ装置に伝達され、前記第１時間以後に、前記半導体メモリ装置コントローラで生成された第１ノーマルデータを前記半導体メモリ装置に伝達する第３伝達ステップと、前記半導体メモリ装置コントローラで生成されたリードコマンドが前記半導体メモリ装置に伝達され、前記第２時間以後に、前記半導体メモリ装置内部に保存されていた第２ノーマルデータを前記ソースクロックのエッジにデータウインドウのエッジが同期した状態で、前記半導体メモリ装置コントローラに伝達する第４伝達ステップと、をさらに含み、前記第１ノーマルデータは、前記ソースクロックのエッジにデータウインドウのセンターが同期する半導体システムの動作方法を提供することができる。

また、前記半導体メモリ装置コントローラで生成された所定のコマンドを前記半導体メモリ装置に伝達し、前記第１時間以後に、前記半導体メモリ装置コントローラで生成された前記復旧情報データを前記半導体メモリ装置に伝達する第５伝達ステップと、前記第５伝達ステップによって前記半導体メモリ装置に印加された前記復旧情報データを前記半導体メモリ装置内部に保存する第２保存ステップと、前記第２保存ステップが完了して所定の時間が過ぎた後に、前記第２保存ステップを介して前記半導体メモリ装置に保存されたデータを、フィードバック復旧情報データとして、前記半導体メモリ装置コントローラに伝達する第６伝達ステップと、前記半導体メモリ装置コントローラ内部の前記復旧情報データのデータ値と前記第６伝達ステップを介して前記半導体メモリ装置コントローラに印加された前記フィードバック復旧情報データのデータ値とを比較して、該比較結果に対応して前記第１ノーマルデータの位相を調節するステップとをさらに含み、前記所定のコマンドは、前記ライトコマンド及び前記リードコマンドを含み、前記トレーニング入力コマンド及び前記トレーニング出力コマンドを含まず、前記復旧情報データは、前記ソースクロックのエッジにデータウインドウのエッジが同期し、前記フィードバック復旧情報データは、前記ソースクロックのエッジにデータウインドウのエッジが同期する半導体システムの動作方法を提供することができる。

本発明は、半導体メモリ装置コントローラと半導体メモリ装置との間でノーマルデータが入出力される時、半導体システムの動作温度や動作電源電圧が変動する等の現象が発生してノーマルデータの位相が変動する場合でも、ノーマルデータと同じタイミングで半導体メモリ装置コントローラと半導体メモリ装置との間で入出力される復旧情報データを利用して位相が変動するのを感知し、感知結果に応じてノーマルデータの位相を補正することによって半導体メモリ装置コントローラと半導体メモリ装置との間で常に安定してノーマルデータが入出力されるようにする効果がある。

また、半導体システムの動作初期に行われるトレーニング動作でノーマルトレーニングデータとソースクロックとの間の位相をトレーニングしてノーマルデータの位相を調節すると同時に、復旧情報トレーニングデータとソースクロックとの間の位相をトレーニングして復旧情報データの位相を調節することによって復旧情報データの信頼性を向上させる効果がある。

これによって、半導体システムの動作温度や動作電源電圧が変動する等の現象が発生して復旧情報データを利用してノーマルデータの位相を補正する動作が行われなければならない場合にノーマルデータの位相を補正する動作がより高い信頼性を有する状態で行われるようにする効果がある。

本発明の実施形態に係る半導体メモリ装置を詳細に示したブロック図である。 本発明の実施形態に係る半導体メモリ装置を詳細に示したブロック図である。 図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち、トレーニング入力コマンド感知部(図１Ａ)およびトレーニング出力コマンド感知部を詳細に示した回路図である。 図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち、復旧情報入力カウンタを詳細に示した回路図である。 図２に示された復旧情報入力カウンタの構成要素のうちナンドフリップフロップを詳細に示した回路図である。 図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち復旧情報入力ラッチ信号トグル部を詳細に示した回路図である。 図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち第１および第２復旧情報出力イネーブル信号トグル制御部を詳細に示した回路図である。 図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち内部入力ストローブ信号トグル部を詳細に示した回路図である。 図６Ａに示された内部入力ストローブ信号トグル部の構成要素のうち複数の直列フリップフロップの各々を詳細に示した回路図である。 図６Ａに示された内部入力ストローブ信号トグル部の構成要素のうち一個のフィードバックフリップフロップを詳細に示した回路図である。 図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち内部出力ストローブ信号トグル部を詳細に示した回路図である。 図７Ａに示された複数の内部出力ストローブ信号生成部各々を詳細に示した回路図である。 図７Ａに示された内部出力ストローブ信号トグル部の構成要素のうち複数の直列フリップフロップの各々を詳細に示した回路図である。 図７Ａに示された内部出力ストローブ信号トグル部の構成要素のうち一個のフィードバックフリップフロップを詳細に示した回路図である。 図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち復旧情報出力ドライバイネーブル信号トグル部を詳細に示した回路図である。 図８Ａに示された復旧情報出力ドライバイネーブル信号トグル部の構成要素のうち複数の直列フリップフロップの各々を詳細に示した回路図である。 図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置を備える半導体システムを示したブロック図である。 本発明の実施形態に係る半導体メモリ装置でトレーニング入力コマンドが印加される動作を説明するために示したタイミングチャートである。 本発明の実施形態に係るトレーニング出力コマンドが半導体メモリ装置に印加される動作を説明するために示したタイミングチャートである。 本発明の実施形態に係り、データがソースクロックのエッジに基づいてデータウインドウがスキャンされる状態で印加される方式を説明するために示した図である。

以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく、以下の実施形態と異なる多様な形態で構成され得る。以下の実施形態は、本発明の開示を完全にして、通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。

図１Ａおよび図１Ｂは、本発明の実施形態に係る半導体メモリ装置を詳細に示したブロック図である。

図１Ａおよび図１Ｂを参照すれば、本発明の実施形態に係る半導体メモリ装置は、トレーニング入力コマンドＩＷＲＴＲに応答してノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ（ソースクロックＩＳＣＫのエッジ（ｅｄｇｅ）に基づいてデータウインドウ（ｄａｔａ ｗｉｎｄｏｗ）がスキャン（ｓｃａｎｎｉｎｇ）される）の入力を受け、トレーニング出力コマンドＩＲＤＴＲに応答してソースクロックＩＳＣＫのエッジにデータウインドウのエッジが同期（ｓｙｎｃｈｒｏｎｏｕｓ）された状態で出力信号ＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを出力する第１データ入出力部１００、およびトレーニング入力コマンドＩＷＲＴＲに応答して復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ（ソースクロックＩＳＣＫのエッジに基づいてデータウインドウがスキャンされる）の入力を受け、トレーニング出力コマンドＩＲＤＴＲに応答してソースクロックＩＳＣＫのエッジにデータウインドウのエッジが同期された状態で出力信号ＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを出力する第２データ入出力部１２０を備える。

ここで、第１データ入出力部１００には、トレーニング入力コマンドＩＷＲＴＲに応答してノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ（ソースクロックＩＳＣＫのエッジに基づいてデータウインドウがスキャンされる）の入力を受け、トレーニング出力コマンドＩＲＤＴＲに応答してソースクロックＩＳＣＫのエッジにデータウインドウのエッジが同期された状態で出力信号ＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを出力する構成１０２と共に、ライトコマンドＩＷＴに応答してソースクロックＩＳＣＫのエッジにデータウインドウのセンターが同期されたノーマルデータＮＯＲＭＡＬ ＤＡＴＡの入力を受け、リードコマンドＩＲＤに応答してソースクロックＩＳＣＫのエッジにデータウインドウのエッジが同期された状態で入出力信号ＮＯＲＭＡＬ ＤＡＴＡを入出力する構成１０４が備えられている。

この時、構成「１０４」には、リードコマンドＩＲＤおよびライトコマンドＩＷＴに応答してノーマルデータＮＯＲＭＡＬ ＤＡＴＡを入出力するノーマルデータ入出力部１０４２と、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡを保存するコア領域１０４４とが備えられる。

そして、第２データ入出力部１２０には、トレーニング入力コマンドＩＷＲＴＲおよびトレーニング出力コマンドＩＲＤＴＲを除く所定のコマンドＩＷＣＤＲに応答してソースクロックＩＳＣＫのエッジにデータウインドウのエッジが同期された復旧情報データＷＣＤＲ ＤＡＴＡの入力を受け、所定の時間後にソースクロックＩＳＣＫのエッジにデータウインドウのエッジが同期された状態で出力信号ＦＢ ＷＣＤＲ ＤＡＴＡを出力する構成も備えられている。

そして、本発明の実施形態に係る半導体メモリ装置には、トレーニング入力コマンドＩＷＲＴＲ、トレーニング出力コマンドＩＲＤＴＲ、所定のコマンドＩＷＣＤＲの入力を受けるコマンド入力パッド（ＣＭＤ入力パッド）１８２と、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡ、ＦＢ ＮＯＲＭＡＬ ＤＡＴＡおよびノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ、ＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを入出力するノーマルデータ入出力パッド（ＤＡＴＡ入出力パッド）１８１と、復旧情報データＷＣＤＲ ＤＡＴＡ、ＦＢ ＷＣＤＲ ＤＡＴＡおよび復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ、ＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを入出力する復旧情報データ入出力パッド（ＷＣＤＲ入出力パッド）１８５、およびソースクロックＩＳＣＫ（ＩＨＣＫ）、ＩＳＣＫ（ＩＷＣＫ）の入力を受けるクロック入力パッド（ＨＣＫ入力パッド、ＷＣＫ入力パッド）１８３、１８４をさらに備える。

参考として第２データ入出力部１２０は、半導体メモリ装置が復旧情報動作モードまたは復旧情報トレーニング動作モードに進入する場合に、復旧情報データＷＣＤＲ ＤＡＴＡまたは復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡが入力されて出力する動作を行う。

この時、復旧情報動作モードまたは復旧情報トレーニング動作モードに進入／脱出するというのは復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥが活性化／非活性化されるということを示す。

また、復旧動作イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥの活性化時点、非活性化時点および活性化区間の長さはメモリレジスタセット（Ｍｅｍｏｒｙ Ｒｅｇｉｓｔｅｒ Ｓｅｔ：ＭＲＳ）１４０に予め設定される。

そして、ライトコマンドＩＷＴおよびリードコマンドＩＲＤは、所定のコマンドＩＷＣＤＲに含まれ、所定のコマンドＩＷＣＤＲにはライトコマンドＩＷＴ及びリードコマンドＩＲＤだけでなく、半導体メモリ装置の種々の動作モードコマンドがすべて含まれ得る。特に所定のコマンドＩＷＣＤＲには、半導体メモリ装置で最も電源電圧を多く使用する動作モードのうちの一つであるオートリフレッシュ（ａｕｔｏ−ｒｅｆｒｅｓｈ）動作モード進入コマンドを含むことができ、反対に、半導体メモリ装置で最も電源電圧を少なく使用する動作モードのうちの一つであるスタンバイ（ｓｔａｎｄ−ｂｙ）動作モード進入コマンドが含まれ得る。

このように、所定のコマンドＩＷＣＤＲにライトコマンドＩＷＴ、リードコマンドＩＲＤ、および半導体メモリ装置の種々の動作モードコマンドがすべて含まれることが可能な理由は、復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥが活性化され復旧情報動作モードまたは復旧情報トレーニング動作モードに進入する場合には、ライトコマンドＩＷＴ、リードコマンドＩＲＤおよび半導体メモリ装置の種々の動作モードコマンドがトグルする時、所定のコマンドＩＷＣＤＲも共にトグルするようにコマンドデコーダ１６０が設計されているためである。

そして、コマンド入力パッド１８２にトレーニング入力コマンドＩＷＲＴＲが入力される時点からノーマルデータ入出力パッド１８１にノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡが入力される時点までの時間と、コマンド入力パッド１８２にトレーニング入力コマンドＩＷＲＴＲが入力される時点から復旧情報データ入出力パッド１８５に復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡが入力される時点までの時間とが互いに同じである。

また、コマンド入力パッド１８２にトレーニング出力コマンドＩＲＤＴＲが入力される時点からノーマルデータ入出力パッド１８１によってノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡが出力される時点までの時間と、コマンド入力パッド１８２にトレーニング出力コマンドＩＲＤＴＲが入力される時点から復旧情報データ入出力パッド１８５によって復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡが出力される時点までの時間とは、半導体メモリ装置のメモリレジスタセット（ＭＲＳ）１４０で設定される値であるライトレイテンシＷＬ（Ｗｒｉｔｅ Ｌａｔｅｎｃｙ）に応じて決定されるため、互いに同じである。

同様に、コマンド入力パッド１８２にライトコマンドＩＷＴが入力される時点からノーマルデータ入出力パッド１８１にノーマルデータＮＯＲＭＡＬ ＤＡＴＡが入力される時点までの時間と、コマンド入力パッド１８２に所定のコマンドＩＷＣＤＲが入力される時点から復旧情報データ入出力パッド１８５に復旧情報データＷＣＤＲ ＤＡＴＡが入力される時点までの時間と、コマンド入力パッド１８２でトレーニング入力コマンドＩＷＲＴＲが入力される時点からノーマルデータ入出力パッド１８１にノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡが入力される時点までの時間と、コマンド入力パッド１８２にトレーニング入力コマンドＩＷＲＴＲが入力される時点から復旧情報データ入出力パッド１８５に復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡが入力される時点までの時間とも、半導体メモリ装置のメモリレジスタセット（ＭＲＳ）１４０で設定される値のライトレイテンシＷＬに応じて決定されるため、互いに同じである。

そして、コマンド入力パッド１８２にリードコマンドＩＲＤが入力される時点からノーマルデータ入出力パッド１８１によってノーマルデータＮＯＲＭＡＬ ＤＡＴＡが出力される時点までの時間と、コマンド入力パッド１８２にトレーニング出力コマンドＩＲＤＴＲが入力される時点からノーマルデータ入出力パッド１８１および復旧情報データ入出力パッド１８５によってノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡおよび復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡが出力される時点までの時間とは、半導体メモリ装置のメモリレジスタセット（ＭＲＳ）１４０で設定される値であるコラムレイテンシＣＬ（Ｃｏｌｕｍｎ Ｌａｔｅｎｃｙ）に応じて決定されるため、互いに同じである。その反面、コマンド入力パッド１８２に所定のコマンドＩＷＣＤＲが入力される時点から復旧情報データ入出力パッド１８５によって復旧情報データＷＣＤＲ ＤＡＴＡが出力される時点までの時間は、メモリレジスタセット（ＭＲＳ）１４０で設定される値である復旧情報レイテンシ（ＷＣＤＲＬ）に応じて決定されるため、同じではない。

参考として、メモリレジスタセット（ＭＲＳ）１４０で設定される値であるライトレイテンシＷＬとコラムレイテンシＣＬとは、一般的な半導体メモリ装置に必須で含まれるスペック（ＳＰＥＣ．）である。その反面、復旧情報レイテンシ（ＷＣＤＲＬ）は、本発明の実施形態のためにメモリレジスタセット（ＭＲＳ）１４０に別に設定される値である。
そして、第２データ入出力部１２０は、トレーニング入力コマンドＩＷＲＴＲに応答して復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡの内部入力の時点に対応する第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞を生成し、トレーニング出力コマンドＩＲＤＴＲに応答して復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡの内部出力の時点に対応する第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞を生成する復旧情報入出力制御部１２２と、復旧情報データ入出力パッド１８５によって、復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ、ＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを入出力する復旧情報入出力部（具体的には、復旧情報データ入力部１２４、復旧情報データ出力部１２５）と、第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞および内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞に応答して任意の時間の間、復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを保存する復旧情報保存部１２６と、を備える。

ここで、復旧情報入出力制御部１２２には、所定のコマンドＩＷＣＤＲに応答して復旧情報データＷＣＤＲ ＤＡＴＡの内部入力の時点に対応する第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｎ＞および内部出力時点に対応する第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞を生成する構成も含まれている。

また、復旧情報入出力部（１２４、１２５）には、復旧情報データ入出力パッド１８５によって復旧情報データＷＣＤＲ ＤＡＴＡ、ＦＢ ＷＣＤＲ ＤＡＴＡを入出力する構成も含まれている。

また、復旧情報保存部１２６は、第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｎ＞および第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞に応答して所定の時間の間、復旧情報データＷＣＤＲ ＤＡＴＡを保存する構成も含まれている。

具体的に、復旧情報入出力制御部１２２の構成をさらに詳細に説明する。復旧情報入出力制御部１２２は、トレーニング入力コマンドＩＷＲＴＲまたは所定のコマンドＩＷＣＤＲが入力される時点から、ソースクロックＩＳＣＫの周期が所定の第１の回数だけ繰り返される時間が経過した時点で、第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞または第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｎ＞をトグルさせる復旧情報入力制御部（１２２１、１２２２、１２２３、１２２８）と、トレーニング出力コマンドＩＲＤＴＲが入力される時点から、ソースクロックＩＳＣＫの周期が所定の第２の回数だけ繰り返される時間が経過した時点で、第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞をトグルさせ、第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｎ＞がトグルする時点で、ソースクロックＩＳＣＫの周期が所定の第３の回数だけ繰り返される時間が経過した時点で、第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞をトグルさせる復旧情報出力制御部（１２２４、１２２５、１２２６、１２２７）と、を備える。

ここで、復旧情報入力制御部（１２２１、１２２２、１２２３、１２２８）は、トレーニング入力コマンドＩＷＲＴＲまたは所定のコマンドＩＷＣＤＲが入力される時点からソースクロックＩＳＣＫの周期を第１の回数だけカウントし、カウントの完了に応答して復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮをトグルさせる復旧情報入力カウンタ１２２１、および、コマンド入力パッド１８２にトレーニング入力コマンドＩＷＲＴＲが入力された場合、復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮのトグルに応答して第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞を生成し、コマンド入力パッド１８２に所定のコマンドＩＷＣＤＲが入力された場合、復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮに応答して第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｎ＞を生成する入力ストローブ信号生成部（１２２２、１２２３）を備える。また、復旧情報入力制御部（１２２１、１２２２、１２２３、１２２８）は、トレーニング入力コマンドＩＷＲＴＲが入力されることに対応してトレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧを活性化させて、トレーニング出力コマンドＩＲＤＴＲが入力されることに対応してトレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧを非活性化させるトレーニング入力コマンド感知部１２２８をさらに備える。

そして、復旧情報出力制御部（１２２４、１２２５、１２２６、１２２７）は、コマンド入力パッド１８２でトレーニング出力コマンドＩＲＤＴＲが入力された場合に入力時点からソースクロックＩＳＣＫの周期が第２の回数だけカウントされる時間が経過した時点でトグルされるノーマル出力イネーブル信号ＲＤＥＮに応答して復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮをトグルさせる第１復旧情報出力イネーブル信号トグル制御部（１２２４）と、コマンド入力パッド１８２に所定のコマンドＩＷＣＤＲが入力された場合に復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮのトグルに応答してソースクロックＩＳＣＫの周期を第３の回数だけカウントし、カウントの完了に応答して復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮをトグルさせる第２復旧情報出力イネーブル信号トグル制御部（１２２４）と、コマンド入力パッド１８２にトレーニング出力コマンドＩＲＤＴＲが入力された場合に復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮのトグルに応答して第１内部出力ストローブ信号ＷＣＤＲＯＵＴ＜０：Ｍ＞を生成し、コマンド入力パッド１８２に所定のコマンドＩＷＣＤＲが入力された場合に復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮに応答して第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞を生成する出力ストローブ信号生成部（１２２５、１２２６）と、を備える。また、復旧情報出力制御部（１２２４、１２２５、１２２６、１２２７）は、トレーニング出力コマンドＩＲＤＴＲが入力されることに対応してライトトレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧを活性化させ、トレーニング入力コマンドＩＷＲＴＲが入力されることに対応してトレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧを非活性化させるトレーニング出力コマンド感知部１２２７をさらに備える。

参考として、第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞と第２内部入力ストローブ信号ＷＣＤＲ＿ＰＩＮ＜０：Ｎ＞と、および、第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞と第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞とは、内部に含まれた信号の個数が異なるだけ、即ち「Ｍ」個と「Ｎ」個のように、互いに異なるのみであることを知ることができるが、信号名を各々別の名称した理由は、動作に応じて各信号がトグルするタイミングが互いに異なるためである。詳細な動作は後述する。

また、復旧情報出力制御部（１２２４、１２２５、１２２６、１２２７）の構成要素のうち、一つの構成要素１２２４を、第１復旧情報出力イネーブル信号トグル制御部（１２２４）と、第２復旧情報出力イネーブル信号トグル制御部（１２２４）と、異なる２つの名称で表記しているが、これは、構成要素１２２４が、入力される信号の活性化、不活性化の可否に応じて全く異なる動作を行うためである。詳細な構成は後述する。

そして、入力ストローブ信号生成部（１２２２、１２２３）は、復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮのトグルに応答して、所定の時間差を置き、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥをトグルさせる復旧情報入力ラッチ信号トグル部１２２２と、トレーニング入力コマンドＩＷＲＴＲが入力される場合、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥのトグルに応答して第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞をトグルさせ、所定のコマンドＩＷＣＤＲが入力される場合、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥのトグルに応答して第２内部入力ストローブ信号ＷＣＤＲ＿ＰＩＮ＜０：Ｎ＞をトグルさせる内部入力ストローブ信号トグル部１２２３と、を備える。

この時、トレーニング入力コマンドＩＷＲＴＲが入力されても所定のコマンドＩＷＣＤＲが入力されても関係なく、コマンドが一回のみ入力され、復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮが一回のみトグルし、それに応じて復旧入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥが一回のみトグルする場合には、第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞に含まれた複数の信号のうち、設定された何れか１つの信号（通常最下位ビットＬＳＢから開始されるため「ＷＣＤＲ ＰＩＮ＜０＞」になる）のみトグルするものであり、第２内部入力ストローブ信号ＷＣＤＲ＿ＰＩＮ＜０：Ｎ＞に含まれた複数の信号のうち、設定された何れか１つの信号（通常最下位ビットＬＳＢから開始されるため「ＷＣＤＲ ＰＩＮ＜０＞」になる）のみトグルするため、コマンドが一回のみ入力される前記のような場合には、第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞と第２内部入力ストローブ信号ＷＣＤＲ＿ＰＩＮ＜０：Ｎ＞が実質的に同じ信号であるとみることができる。

しかし、トレーニング入力コマンドＩＷＲＴＲまたは所定のコマンドＩＷＣＤＲが連続で入力され、復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮが連続でトグルする場合には、入力ストローブ信号生成部（１２２２、１２２３）の構成要素のうち復旧情報入力ラッチ信号トグル部１２２２は、復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮが連続でトグルすることに応答して、所定の時間差を置き、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥを連続でトグルさせる。

同様に、入力ストローブ信号生成部（１２２２、１２２３）の構成要素のうち内部入力ストローブ信号トグル部１２２３は、トレーニング入力コマンドＩＷＲＴＲが連続で入力され、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥが連続でトグルすることに応答して第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞に含まれた複数の信号を順にトグル（ＷＣＤＲ ＰＩＮ＜０＞→ＷＣＤＲ ＰＩＮ＜１＞→ＷＣＤＲ ＰＩＮ＜２＞→…→ＷＣＤＲ ＰＩＮ＜Ｍ−１＞→ＷＣＤＲ ＰＩＮ＜Ｍ＞）させ、所定のコマンドＩＷＣＤＲが連続で入力され復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥが連続でトグルすることに応答して第２内部入力ストローブ信号ＷＣＤＲ＿ＰＩＮ＜０：Ｎ＞に含まれた複数の信号を順にトグル（ＷＣＤＲ ＰＩＮ＜０＞→ＷＣＤＲ ＰＩＮ＜１＞→ＷＣＤＲ ＰＩＮ＜２＞→…→ＷＣＤＲ ＰＩＮ＜Ｎ−１＞→ＷＣＤＲ ＰＩＮ＜Ｎ＞）させる。

したがって、コマンドが連続で入力される前記のような場合には第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞と第２内部入力ストローブ信号ＷＣＤＲ＿ＰＩＮ＜０：Ｎ＞とが実質的に異なる信号になり得る。

そして、出力ストローブ信号生成部（１２２５、１２２６）は、復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮのトグルに応答して復旧情報出力ドライバイネーブル信号ＷＣＤＲ ＤＯＵＴ ＥＮＡＢＬＥを復旧情報データＷＣＤＲ ＤＡＴＡまたは復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡのビット数に対応する分だけ連続でトグルさせる復旧情報出力ドライバイネーブル信号トグル部１２２６と、トレーニング出力コマンドＩＲＤＴＲが入力される場合、復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮのトグルに応答して第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞をトグルさせ、所定のコマンドＩＷＣＤＲが入力される場合、復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮのトグルに応答して第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞をトグルさせる内部入力ストローブ信号トグル部１２２５と、を備える。

この時、トレーニング出力コマンドＩＲＤＴＲが入力されても所定のコマンドＩＷＣＤＲが入力されても関係なく、コマンドが一回のみ入力され、復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮが一回のみトグルする場合には、第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞に含まれた複数の信号のうち設定された何れか１つの信号（通常最下位ビットＬＳＢから開始するため、「ＷＣＤＲ ＰＯＵＴ＜０＞」になる）のみトグルするものであり、第２内部出力ストローブ信号ＷＣＤＲ＿ＰＯＵＴ＜０：Ｎ＞に含まれた複数の信号のうち設定された何れか１つの信号（通常最下位ビットＬＳＢから開始するため、「ＷＣＤＲ ＰＯＵＴ＜０＞」になる）のみトグルするため、コマンドが一回のみ入力される前記のような場合には、第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞と第２内部出力ストローブ信号ＷＣＤＲ＿ＰＯＵＴ＜０：Ｎ＞とが実質的に同じ信号であるとみることができる。

しかし、トレーニング出力コマンドＩＲＤＴＲまたは所定のコマンドＩＷＣＤＲが連続で入力され復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮが連続でトグルする場合には、出力ストローブ信号生成部（１２２５、１２２６）の構成要素のうち復旧情報出力ドライバイネーブル信号トグル部１２２６は、復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮが連続でトグルするごとに、復旧情報出力ドライバイネーブル信号ＷＣＤＲ ＤＯＵＴ ＥＮＡＢＬＥを復旧情報データＷＣＤＲ ＤＡＴＡまたは復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡのビット数に対応する回数だけ連続でトグルさせる。

同様に、出力ストローブ信号生成部（１２２５、１２２６）の構成要素のうち内部入力ストローブ信号トグル部１２２５は、トレーニング出力コマンドＩＲＤＴＲが連続で入力され復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮが連続でトグルすることに応答して第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞に含まれた複数の信号を順にトグル（ＷＣＤＲ ＰＯＵＴ＜０＞→ＷＣＤＲ ＰＯＵＴ＜１＞→ＷＣＤＲ ＰＯＵＴ＜２＞→…→ＷＣＤＲ ＰＯＵＴ＜Ｍ−１＞→ＷＣＤＲ ＰＯＵＴ＜Ｍ＞）させ、所定のコマンドＩＷＣＤＲが連続で入力され復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮが連続でトグルすることに応答して第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞に含まれた複数の信号を順にトグル（ＷＣＤＲ ＰＯＵＴ＜０＞→ＷＣＤＲ ＰＯＵＴ＜１＞→ＷＣＤＲ ＰＯＵＴ＜２＞→…→ＷＣＤＲ ＰＯＵＴ＜Ｎ−１＞→ＷＣＤＲ ＰＯＵＴ＜Ｎ＞）させる。

したがって、コマンドが連続で入力される前記のような場合には第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞と第２内部出力ストローブ信号ＷＣＤＲ＿ＰＯＵＴ＜０：Ｎ＞とが実質的に異なる信号になり得る。

そして、復旧情報入出力部（１２４、１２５）は、復旧情報データ入出力パッド１８５によって複数のビットが直列に印加される復旧情報データＷＣＤＲ ＤＡＴＡ、または復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡに対応する「Ｓ＿ＷＣＤＲ ＩＮ ＤＡＴＡ」をバッファリングした後、ソースクロックＩＳＣＫに同期させて並列化し、「Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ」として出力する復旧情報データ入力部１２４、および復旧情報保存部１２６によって並列化状態で提供される復旧情報データＷＣＤＲ ＤＡＴＡまたは復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡに対応する「Ｐ＿ＷＣＤＲ ＯＵＴ ＤＡＴＡ」をソースクロックＩＳＣＫに同期させて直列化し、「Ｓ＿ＷＣＤＲ ＯＵＴ ＤＡＴＡ」として出力し、復旧情報出力ドライバイネーブル信号ＷＣＤＲ ＤＯＵＴ ＥＮＡＢＬＥのトグルに応答して復旧情報データ入出力パッド１８５によってフィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡまたはフィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとして出力する復旧情報データ出力部１２５を備える。

また、復旧情報入出力部（１２４、１２５）の構成要素のうち復旧情報データ入力部１２４は、復旧情報データ入出力パッド１８５によって複数のビットが直列に印加される復旧情報データＷＣＤＲ ＤＡＴＡまたは復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを順にバッファリングする復旧情報データ入力ドライバ（ＷＣＤＲドライバ）１２４２と、復旧情報データ入力ドライバ１２４２によって直列に印加されるデータをソースクロックＩＳＣＫに同期させて順に並列化する復旧情報データ並列化部１２４４と、を備える。

この時、トレーニング出力コマンドＩＲＤＴＲまたは所定のコマンドＩＷＣＤＲが連続で入力され復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮが連続でトグルする場合、復旧情報入出力部（１２４、１２５）の構成要素のうち復旧情報データ入力部１２４は、復旧情報データ入出力パッド１８５によって連続的な複数のビットが直列に印加される複数の復旧情報データ（ＷＣＤＲ ＤＡＴＡ０、ＷＣＤＲ ＤＡＴＡ１、…、ＷＣＤＲ ＤＡＴＡＭ ｏｒ ＷＣＤＲ ＤＡＴＡ０、ＷＣＤＲ ＤＡＴＡ１、…、ＷＣＤＲ ＤＡＴＡＮ）または複数の復旧情報トレーニングデータ（ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ０、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ１、…、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡＭ ｏｒ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ０、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ１、…、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡＮ）に対応する「Ｓ＿ＷＣＤＲ ＩＮ ＤＡＴＡ０、Ｓ＿ＷＣＤＲ ＩＮ ＤＡＴＡ１、…、Ｓ＿ＷＣＤＲ ＩＮ ＤＡＴＡＭ ｏｒ Ｓ＿ＷＣＤＲ ＩＮ ＤＡＴＡ０、Ｓ＿ＷＣＤＲ ＩＮ ＤＡＴＡ１、…、Ｓ＿ＷＣＤＲ ＩＮ ＤＡＴＡＮ」を順にバッファリングした後、ソースクロックＩＳＣＫに同期させて順に並列化し、「Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡＭ ｏｒ Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡＮ」として出力する。本明細書および図面において、「ｏｒ」の表記は「又は」を意味する。例えば、「ＷＣＤＲ ＤＡＴＡ０、ＷＣＤＲ ＤＡＴＡ１、…、ＷＣＤＲ ＤＡＴＡＭ ｏｒ ＷＣＤＲ ＤＡＴＡ０、ＷＣＤＲ ＤＡＴＡ１、…、ＷＣＤＲ ＤＡＴＡＮ」は、ＷＣＤＲ ＤＡＴＡの０番目〜Ｍ番目のデータ、又は、ＷＣＤＲ ＤＡＴＡの０番目〜Ｎ番目のデータを意味する。

同様に、トレーニング入力コマンドＩＷＲＴＲまたは所定のコマンドＩＷＣＤＲが連続で入力され復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮが連続でトグルする場合、復旧情報入出力部（１２４、１２５）の構成要素のうち復旧情報データ出力部１２５は、復旧情報保存部１２６によって順に提供される複数の並列化された復旧情報データ（ＷＣＤＲ ＤＡＴＡ０、ＷＣＤＲ ＤＡＴＡ１、…、ＷＣＤＲ ＤＡＴＡＭ ｏｒ ＷＣＤＲ ＤＡＴＡ０、ＷＣＤＲ ＤＡＴＡ１、…、ＷＣＤＲ ＤＡＴＡＮ）または複数の並列化された復旧情報トレーニングデータ（ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ０、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ１、…、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡＭ ｏｒ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ０、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ１、…、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡＮ）に対応する「Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡＭ ｏｒ Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡＮ」をソースクロックＩＳＣＫに同期させて順に直列化し、「Ｓ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ０、Ｓ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ１、…、Ｓ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡＭ ｏｒ Ｓ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ０、Ｓ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ１、…、Ｓ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡＮ」として出力し、復旧情報出力ドライバイネーブル信号ＷＣＤＲ ＤＯＵＴ ＥＮＡＢＬＥのトグルに応答して復旧情報データ入出力パッド１８５によって複数のフィードバック復旧情報データ（ＦＢ ＷＣＤＲ ＤＡＴＡ０、ＦＢ ＷＣＤＲ ＤＡＴＡ１、…、ＦＢ ＷＣＤＲ ＤＡＴＡＭ ｏｒ ＦＢ ＷＣＤＲ ＤＡＴＡ０、ＦＢ ＷＣＤＲ ＤＡＴＡ１、…、ＦＢ ＷＣＤＲ ＤＡＴＡＮ）または複数の復旧情報トレーニングデータ（ＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ０、ＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ１、…、ＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡＭ ｏｒ ＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ０、ＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ１、…、ＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡＮ）として出力する。

そして、復旧情報保存部１２６は、復旧情報データ入力部１２４によって並列化された復旧情報データＷＣＤＲ ＤＡＴＡまたは復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡに対応する「Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ」を復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥがトグルすることに応答して同時（ｐａｒａｌｌｅｌ）にラッチ（ｌａｔｃｈ）する復旧情報ラッチ部１２６２、および復旧情報ラッチ部１２６２によって並列（同時）にラッチされたデータＰ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡを第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞または第２内部入力ストローブ信号ＷＣＤＲ＿ＰＩＮ＜０：Ｎ＞に応答して保存し、保存されたデータを第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞または第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞に応答して復旧情報データ出力部１２５に「Ｐ＿ＷＣＤＲ ＯＵＴ ＤＡＴＡ」として提供する復旧情報データ保存部（１２６５＜０：Ｍ＞ ｏｒ １２６５＜０：Ｎ＞）を備える。

この時、トレーニング出力コマンドＩＲＤＴＲが入力されても所定のコマンドＩＷＣＤＲが入力されても関係なく、コマンドが一回のみ入力され、並列化された復旧情報データＷＣＤＲ ＤＡＴＡまたは復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡに対応する「Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ」が一回のみ入力される時には、復旧情報保存部１２６の構成要素のうち復旧情報ラッチ部１２６２で並列にラッチする動作および復旧情報データ保存部１２６５＜０：Ｍ＞ ｏｒ １２６５＜０：Ｎ＞で並列にラッチされたデータＰ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡを保存する動作が一回のみ発生する。したがって、復旧情報データ保存部１２６５＜０：Ｍ＞ ｏｒ １２６５＜０：Ｎ＞には一組の並列にラッチされたデータＰ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡを保存するための空間のみあればよいため、復旧情報データ保存部（１２６５＜０：Ｍ＞ ｏｒ １２６５＜０：Ｎ＞）に含まれた複数の保存空間のうち設定された一個の保存空間（通常最下位ビットＬＳＢから開始するため、「１２６５＜０＞」になる）のみ使用することになる。

しかし、トレーニング出力コマンドＩＲＤＴＲまたは所定のコマンドＩＷＣＤＲが連続で入力され並列化された復旧情報データＷＣＤＲ ＤＡＴＡまたは復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡに対応する「Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ」が連続で複数回入力される時には、復旧情報保存部１２６の構成要素のうち、復旧情報ラッチ部１２６２で復旧情報データ入力部１２４によって順に並列化されて入力される複数の復旧情報データ（ＷＣＤＲ ＤＡＴＡ０、ＷＣＤＲ ＤＡＴＡ１、…、ＷＣＤＲ ＤＡＴＡＭ ｏｒ ＷＣＤＲ ＤＡＴＡ０、ＷＣＤＲ ＤＡＴＡ１、…、ＷＣＤＲ ＤＡＴＡＮ）または複数の復旧情報トレーニングデータ（ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ０、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ１、…、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡＭ ｏｒ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ０、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ１、…、ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡＮ）に対応する「Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡＭ ｏｒ Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＡＬＩＧＮ ＤＡＴＡＮ」を、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥの連続的なトグルに各々応答して順にラッチする。

同様に、復旧情報保存部１２６の構成要素のうち復旧情報データ保存部（１２６５＜０：Ｍ＞ ｏｒ １２６５＜０：Ｎ＞）でも復旧情報ラッチ部１２６２によって並列にラッチされて順に出力されるデータ（Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡＭ ｏｒ Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡＮ）を、第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞または第２内部入力ストローブ信号ＷＣＤＲ＿ＰＩＮ＜０：Ｎ＞に含まれた複数の信号が順にトグル（ＷＣＤＲ ＰＩＮ＜０＞→ＷＣＤＲ ＰＩＮ＜１＞→ＷＣＤＲ ＰＩＮ＜２＞→…→ＷＣＤＲ ＰＩＮ＜Ｍ−１＞→ＷＣＤＲ ＰＩＮ＜Ｍ＞ ｏｒ ＷＣＤＲ ＰＩＮ＜０＞→ＷＣＤＲ ＰＩＮ＜１＞→ＷＣＤＲ ＰＩＮ＜２＞→…→ＷＣＤＲ ＰＩＮ＜Ｎ−１＞→ＷＣＤＲ ＰＩＮ＜Ｎ＞）することに応答して順に保存し、保存されたデータを、第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞または第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞に含まれた複数の信号が順にトグル（ＷＣＤＲ ＰＯＵＴ＜０＞→ＷＣＤＲ ＰＯＵＴ＜１＞→ＷＣＤＲ ＰＯＵＴ＜２＞→…→ＷＣＤＲ ＰＯＵＴ＜Ｍ−１＞→ＷＣＤＲ ＰＯＵＴ＜Ｍ＞ ｏｒ ＷＣＤＲ ＰＯＵＴ＜０＞→ＷＣＤＲ ＰＯＵＴ＜１＞→ＷＣＤＲ ＰＯＵＴ＜２＞→…→ＷＣＤＲ ＰＯＵＴ＜Ｎ−１＞→ＷＣＤＲ ＰＯＵＴ＜Ｎ＞）することに応答して順に復旧情報データ出力部１２５に提供する。

このように、コマンドが複数回連続で入力される場合には復旧情報保存部１２６の構成要素のうち、復旧情報ラッチ部１２６２で並列にラッチする動作および復旧情報データ保存部（１２６５＜０：Ｍ＞ ｏｒ １２６５＜０：Ｎ＞）で並列にラッチされたデータ（Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡＭ ｏｒ Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡＮ）を保存する動作が、複数回発生する。したがって、復旧情報データ保存部（１２６５＜０：Ｍ＞ ｏｒ １２６５＜０：Ｎ＞）には「Ｍ」個または「Ｎ」個の並列にラッチされたデータ（Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡＭ ｏｒ Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ０、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡ１、…、Ｐ＿ＷＣＤＲ ＬＡＴＣＨ ＤＡＴＡＮ）を各々保存するための複数の保存空間が必要である。

そして、第１データ入出力部１００でトレーニング入力コマンドＩＷＲＴＲに応答してノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ（−ソースクロックＩＳＣＫのエッジに基づいてデータウインドウがスキャンされる）の入力を受け、トレーニング出力コマンドＩＲＤＴＲに応答してソースクロックＩＳＣＫのエッジにデータウインドウのエッジが同期された状態で信号ＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを出力する構成１０２は次のように構成される。

まず、トレーニング入力コマンドＩＷＲＴＲが入力される時点からソースクロックＩＳＣＫの周期が第１の回数だけ繰り返される時間が経過した時点で、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡが入力され保存するノーマル入力制御部（１０２６、１０２３、１０２７）、および、トレーニング出力コマンドＩＲＤＴＲが入力される時点からソースクロックＩＳＣＫの周期が第２の回数だけ繰り返される時間が経過した時点で、ノーマル入力制御部（１０２６、１０２３、１０２７）によって保存されたノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを出力するノーマル出力制御部（１０２８、１０２１、１０２２）を備える。

ここで、ノーマル入力制御部（１０２６、１０２３、１０２７）は、トレーニング入力コマンドＩＷＲＴＲが入力される時点からソースクロックＩＳＣＫの周期を第１の回数だけカウントし、カウントの完了に応答してノーマル入力イネーブル信号ＷＴＥＮをトグルさせるノーマル入力カウンタ１０２６と、ノーマル入力イネーブル信号ＷＴＥＮのトグルに応答してノーマル入力ストローブ信号ＤＩＮ ＳＴＲＯＢＥを生成するノーマル入力ストローブ信号生成部１０２７と、ノーマル入力ストローブ信号ＤＩＮ ＳＴＲＯＢＥに応答してノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを、ノーマルデータ入出力パッド１８１を介して入力され、所定のレジスタ（図面に直接的に表現されていないけれど内部に装備されている）に保存するノーマルトレーニングデータ入力部１０２３と、を備える。

また、ノーマル出力制御部（１０２８、１０２１、１０２２）は、トレーニング入力コマンドＩＷＲＴＲが入力される時点からソースクロックＩＳＣＫの周期を第２の回数だけカウントして、カウントの完了に応答してノーマル出力イネーブル信号ＲＤＥＮをトグルさせるノーマル出力カウンタ１０２１と、ノーマル出力イネーブル信号ＲＤＥＮのトグルに応答してノーマル出力ストローブ信号ＤＯＵＴ ＳＴＲＯＢＥを生成するノーマル出力ストローブ信号生成部１０２２と、ノーマル出力ストローブ信号ＤＯＵＴ ＳＴＲＯＢＥに応答して、所定のレジスタ（図面に直接的に表現されていないが、ノーマルトレーニングデータ入力部１０２３内部に装備されている）に保存されたノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを、ノーマルデータ入出力パッド１８１を介してフィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡとして出力するノーマルトレーニングデータ出力部１０２８と、を備える。

前述した本発明の実施形態に係る半導体メモリ装置の構成において、ソースクロックＩＳＣＫは、本発明の実施形態が適用される半導体メモリ装置の種類によってコマンド入力パッド１８２を介して入力されるトレーニング入力コマンドＩＷＲＴＲ、トレーニング出力コマンドＩＲＤＴＲ、及び所定のコマンドＩＷＣＤＲを同期させるシステムクロックＩＨＣＫと、ノーマルデータ入出力パッド１８１および復旧情報データ入出力パッド１８５を介して入出力されるノーマルデータＮＯＲＭＡＬ ＤＡＴＡ、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ、ＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ、復旧情報データＷＣＤＲ ＤＡＴＡ、ＦＢ ＷＣＤＲ ＤＡＴＡ、及び復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ、ＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを同期させるデータクロックＩＷＣＫと、を含み得る。

このようにソースクロックＩＳＣＫが、システムクロックＩＨＣＫとデータクロックＩＷＣＫとに分けられる形態になると、前述した本発明の実施形態に係る復旧情報入出力制御部１２２の構成は次のように表現可能である。

トレーニング入力コマンドＩＷＲＴＲまたは所定のコマンドＩＷＣＤＲが入力される時点から、システムクロックＩＨＣＫの周期が所定の第１の回数だけ繰り返される時間が経過した時点で、第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞および第２内部入力ストローブ信号ＷＣＤＲ＿ＰＩＮ＜０：Ｎ＞をトグルさせる復旧情報入力制御部（１２２１、１２２２、１２２３、１２２８）と、トレーニング出力コマンドＩＲＤＴＲが入力される時点から、システムクロックＩＨＣＫの周期が所定の第２の回数だけ繰り返される時間が経過した時点で第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞をトグルさせ、第１および第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞、ＷＣＤＲ ＰＩＮ＜０：Ｎ＞がトグルする時点でデータクロックＩＷＣＫの周期が所定の第３の回数だけ繰り返される時間が経過した時点で、第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞をトグルさせる復旧情報出力制御部（１２２４、１２２５、１２２６、１２２７）と、を備える。

このように、ソースクロックＩＳＣＫがシステムクロックＩＨＣＫとデータクロックＩＷＣＫとに分けられるとしても、本発明の実施形態に係る半導体メモリ装置の構成は直接的に変更されず、ただし、データを入出力するための構成要素の動作にデータクロックＩＷＣＫが使用され、コマンドを入力するための構成要素の動作にシステムクロックＩＨＣＫが使用されるのみであることが分かる。

図２は、図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうちトレーニング入力コマンド感知部１２２８およびトレーニング出力コマンド感知部１２２７を詳細に示した回路図である。

図２を参照すれば、本発明の実施形態に係る半導体メモリ装置の構成要素のうちトレーニング入力コマンド感知部１２２８は、トレーニング入力コマンドＩＷＲＴＲと復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥを否定論理積演算する第１ナンドゲートＮＤ５と、トレーニング出力コマンドＩＲＤＴＲと復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥを否定論理積演算する第２ナンドゲートＮＤ６と、ライトコマンドＩＷＴの位相を反転する第１インバータＩＮＶ３と、第１ナンドゲートＮＤ５の出力信号をセット(set)入力端に入力を受け、第２ナンドゲートＮＤ６の出力信号および第１インバータＩＮＶ３の出力信号をリセットＲＥＳＥＴ入力端に入力を受け、副出力端に乗せられた信号の位相を反転してトレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧとして出力するセット−リセット（ＳＲ）ラッチ（ＮＤ７、ＮＤ８、ＩＮＶ４）と、を備える。

すなわち、本発明の実施形態に係る半導体メモリ装置の構成要素のうち、トレーニング入力コマンド感知部１２２８は、復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥがロジック「ハイ（Ｈｉｇｈ）」に活性化され、ライトコマンドＩＷＴおよびトレーニング出力コマンドＩＲＤＴＲがロジック「ロー（Ｌｏｗ）」に非活性化された状態で、トレーニング入力コマンドＩＷＲＴＲがロジック「ハイ（Ｈｉｇｈ）」に活性化されることに応答してトレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧをロジック「ハイ（Ｈｉｇｈ）」に活性化させて出力する。

また、復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥがロジック「ハイ（Ｈｉｇｈ）」に活性化され、ライトコマンドＩＷＴがロジック「ロー（Ｌｏｗ）」に非活性化された状態で、トレーニング入力コマンドＩＷＲＴＲの論理レベルと関係なくトレーニング出力コマンドＩＲＤＴＲがロジック「ハイ（Ｈｉｇｈ）」に活性化されることに応答してトレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧをロジック「ロー（Ｌｏｗ）」に非活性化させて出力する。

また、ライトコマンドＩＷＴがロジック「ハイ（Ｈｉｇｈ）」に活性化されることに応答して復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥと、トレーニング入力コマンドＩＷＲＴＲおよびトレーニング出力コマンドＩＲＤＴＲの論理レベルと関係なくトレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧをロジック「ロー（Ｌｏｗ）」に非活性化させて出力する。

そして、本発明の実施形態に係る半導体メモリ装置の構成要素のうちトレーニング出力コマンド感知部１２２７は、トレーニング出力コマンドＩＲＤＴＲと復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥを否定論理積演算する第１ナンドゲートＮＤ１と、トレーニング入力コマンドＩＷＲＴＲと復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥを否定論理積演算する第２ナンドゲートＮＤ２と、所定のコマンドＩＷＣＤＲの位相を反転する第１インバータＩＮＶ１と、第１ナンドゲートＮＤ１の出力信号をセット(set)入力端に入力を受け、第２ナンドゲートＮＤ２の出力信号および第１インバータＩＮＶ１の出力信号をリセットＲＥＳＥＴ入力端に入力を受けて副出力端に乗せられた信号の位相を反転してトレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧとして出力するセット−リセット（ＳＲ）ラッチ（ＮＤ３、ＮＤ４、ＩＮＶ２）と、を備える。

すなわち、本発明の実施形態に係る半導体メモリ装置の構成要素のうち、トレーニング出力コマンド感知部１２２７は、復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥがロジック「ハイ（Ｈｉｇｈ）」に活性化され、所定のコマンドＩＷＣＤＲおよびトレーニング入力コマンドＩＷＲＴＲがロジック「ロー（Ｌｏｗ）」に非活性化された状態で、トレーニング出力コマンドＩＲＤＴＲがロジック「ハイ（Ｈｉｇｈ）」に活性化されることに応答してトレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧをロジック「ハイ（Ｈｉｇｈ）」に活性化させて出力する。

また、復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥがロジック「ハイ（Ｈｉｇｈ）」に活性化され、所定のコマンドＩＷＣＤＲがロジック「ロー（Ｌｏｗ）」に非活性化された状態でトレーニング出力コマンドＩＲＤＴＲの論理レベルと関係なくトレーニング入力コマンドＩＲＤＴＲがロジック「ハイ（Ｈｉｇｈ）」に活性化されることに応答してトレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧをロジック「ロー（Ｌｏｗ）」に非活性化させて出力する。

また、所定のコマンドＩＷＣＤＲがロジック「ハイ（Ｈｉｇｈ）」に活性化されることに応答して復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥと、トレーニング入力コマンドＩＷＲＴＲおよびトレーニング出力コマンドＩＲＤＴＲの論理レベルと関係なくトレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧをロジック「ロー（Ｌｏｗ）」に非活性化させて出力する。

図３Ａは、図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち復旧情報入力カウンタ１２２１を詳細に示した回路図である。

図３Ｂは、図２に示された復旧情報入力カウンタ１２２１の構成要素のうちナンドフリップフロップを詳細に示した回路図である。

図３Ａを参照すれば、本発明の実施形態に係る半導体メモリ装置の構成要素のうち復旧情報入力カウンタ１２２１は、所定のコマンドＩＷＣＤＲと復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥを論理積演算してカウント開始制御信号ＷＣＤＲＤとして出力する第１ナンドゲートＮＤ４および第１インバータＩＮＶ４と、ソースクロックＩＳＣＫをクロック信号として入力を受け、第１の回数を定義する複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞のうち一番小さい信号ＷＬ＜１＞を除く何れか１つの信号を入力制御信号として入力を受け、カウント開始制御信号ＷＣＤＲＤに応答して動作を開始するチェーン形態でシーケンシャルに接続された複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５と、複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５のうち、一番終端のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２から出力される信号ＩＷＣＤＲ２Ｂの位相を反転して出力ＩＷＣＤＲ２Ｄする第２インバータＩＮＶ８と、複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞のうち、一番小さい信号ＷＬ＜１＞の位相を反転して信号ＷＬＢとして出力する第３インバータＩＮＶ５と、カウント開始制御信号ＷＣＤＲＤと複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞のうち、一番小さい信号ＷＬ＜１＞を否定論理積演算する第２ナンドゲートＮＤ１と、第２インバータＩＮＶ８の出力信号ＩＷＣＤＲ２Ｄと第３インバータＩＮＶ５の出力信号ＷＬＢを否定論理積演算する第３ナンドゲートＮＤ２と、第２ナンドゲートＮＤ１の出力信号と第３ナンドゲートＮＤ２の出力信号を否定論理積演算する第４ナンドゲートＮＤ３と、第４ナンドゲートＮＤ３の出力信号をソースクロックＩＳＣＫ（ＣＬＫ、ＣＬＫＢ）に同期させるパスゲートＰＧ１と、パスゲートＰＧ１を介して出力された信号をラッチして復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮとして出力する第４ないし第６インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、を備える。また、ソースクロックＩＳＣＫの位相を反転してＣＬＫＢとして出力する第７インバータＩＮＶ６、および再反転してＣＬＫとして出力する第８インバータＩＮＶ７とをさらに備え、パスゲートＰＧ１の動作を制御する。

前述した構成を背景として復旧情報入力カウンタ１２２１の動作を説明すれば、復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥがロジック「ハイ（Ｈｉｇｈ）」に活性化された状態で、所定のコマンドＩＷＣＤＲがロジック「ハイ（Ｈｉｇｈ）」でトグルすることに応答してカウント動作を開始する。

この時、第１の回数を定義する複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞の論理レベルに応じて実際のカウント回数が変化し得る。

例えば、複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞のうち、第４信号ＷＬ＜４＞がロジック「ハイ（Ｈｉｇｈ）」に活性化され、残りの信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜５＞がロジック「ロー（Ｌｏｗ）」に非活性化された状態ならば、チェーン形態で接続された複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５のうち、第４信号ＷＬ＜４＞に対応するナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４からカウント動作を行うことになり、ソースクロックＩＳＣＫの周期が４回トグルすることに応答して復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮをロジック「ハイ（Ｈｉｇｈ）」に活性化させることになる。

同様に、複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞のうち、第２信号ＷＬ＜２＞がロジック「ハイ（Ｈｉｇｈ）」に活性化され、残りの信号ＷＬ＜１＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞がロジック「ロー（Ｌｏｗ）」に非活性化された状態ならば、チェーン形態で接続された複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５のうち、第２信号ＷＬ＜２＞に対応するナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２からカウント動作を行うことになり、ソースクロックＩＳＣＫの周期が２回トグルすることに応答して復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮをロジック「ハイ（Ｈｉｇｈ）」に活性化させることになる。

図３Ｂを参照すれば、復旧情報入力カウンタ１２２１の構成要素のうちチェーン形態で接続された複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５の各々は、入力される信号ＩＮ＿ＳＩＧ（ＶＤＤ、ＩＷＣＤＲ５Ｂ、ＩＷＣＤＲ４Ｂ、ＩＷＣＤＲ３Ｂを含む）と複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞のうち一番小さい信号ＷＬ＜１＞を除く何れか１つの信号ＷＬ＜ｘ＞とを否定論理積演算する第１ナンドゲートＮＤ１、第１ナンドゲートＮＤ１の出力信号とカウント開始制御信号ＷＣＤＲＤとを否定論理積する第２ナンドゲートＮＤ２、第２ナンドゲートＮＤ２の出力信号をソースクロックＩＳＣＫの活性化区間で通過させるための第１パスゲートＰＧ１、第１パスゲートＰＧ１を介して伝達された信号の位相を反転してラッチする第１および第２インバータＩＮＶ１、ＩＮＶ２、第１および第２インバータＩＮＶ１、ＩＮＶ２によってラッチされた信号をソースクロックＩＳＣＫの非活性化区間で通過させるための第２パスゲートＰＧ２、及び、第２パスゲートＰＧ２を介して伝達された信号をラッチして出力信号ＯＵＴ＿ＳＩＧ（ＩＷＣＤＲ４Ｂ、ＩＷＣＤＲ３Ｂ、ＩＷＣＤＲ２Ｂを含む）として出力する第３〜第５インバータＩＮＶ３、ＩＮＶ４、ＩＮＶ５を備える。また、ソースクロックＩＳＣＫの位相を反転して信号ＣＬＫＢを生成する第６インバータＩＮＶ６、および、信号ＣＬＫＢを再反転して信号ＣＬＫを生成する第７インバータＩＮＶ７を備え、これらの信号によって第１および第２パスゲートＰＧ１、ＰＧ２の動作が制御される。

前述した構成を背景として復旧情報入力カウンタ１２２１の構成要素のうちチェーン形態で接続された複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５の各々の動作を説明すれば次の通りである。

まず、複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５のうち、初段（左端）のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５では入力される信号が電源電圧ＶＤＤであるため、複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞のうち、第５信号ＷＬ＜５＞がロジック「ハイ（Ｈｉｇｈ）」に活性化されることに応答して出力される信号ＩＷＣＤＲ５Ｂをロジック「ロー（Ｌｏｗ）」に非活性化させ、第５信号ＷＬ＜５＞がロジック「ロー（Ｌｏｗ）」に非活性化されることに応答して出力される信号ＩＷＣＤＲ５ＢをロジックＴ「ハイ（Ｈｉｇｈ）」に活性化させる。

そして、複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５のうち、初段のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５を除いた残りのナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４は、それぞれの前段（左側）のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５から出力される信号ＩＷＣＤＲ３Ｂ、ＩＷＣＤＲ４Ｂ、ＩＷＣＤＲ５Ｂによってその動作が変化し得る。

まず、前段のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５から出力される信号ＩＷＣＤＲ３Ｂ、ＩＷＣＤＲ４Ｂ、ＩＷＣＤＲ５Ｂがロジック「ハイ（Ｈｉｇｈ）」に活性化された状態ならば、複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５のうち、初段のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５と同じ動作が行われる。すなわち、複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞の論理レベルに応じて出力される信号ＩＷＣＤＲ２Ｂ、ＩＷＣＤＲ３Ｂ、ＩＷＣＤＲ４Ｂの論理レベルが変化し得る。

その反面、前段のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５から出力される信号ＩＷＣＤＲ３Ｂ、ＩＷＣＤＲ４Ｂ、ＩＷＣＤＲ５Ｂがロジック「ロー（Ｌｏｗ）」に非活性化された状態ならば、複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞の論理レベルと関係なく、出力される信号ＩＷＣＤＲ２Ｂ、ＩＷＣＤＲ３Ｂ、ＩＷＣＤＲ４Ｂをロジック「ロー（Ｌｏｗ）」に非活性化させる。

したがって、上記で例をあげたように複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞のうち、第４信号ＷＬ＜４＞がロジック「ハイ（Ｈｉｇｈ）」に活性化され、残りの信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜５＞がロジック「ロー（Ｌｏｗ）」に非活性化された状態ならば、チェーン形態で接続された複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５のうち、第５信号ＷＬ＜５＞に対応するナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５では出力信号ＩＷＣＤＲ５Ｂを常にロジック「ハイ（Ｈｉｇｈ）」に活性化させる状態になり、カウント動作に参加しない状態となり、第４信号ＷＬ＜４＞に対応するナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４ではソースクロックＩＳＣＫがトグルすることに応答して出力される信号ＩＷＣＤＲ４Ｂをロジック「ロー（Ｌｏｗ）」に非活性化させ、第３信号ＷＬ＜３＞および第２信号ＷＬ＜２＞に対応するナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３は直前のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ３、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ５から出力される信号ＩＷＣＤＲ４Ｂ、ＩＷＣＤＲ３Ｂがロジック「ロー（Ｌｏｗ）」に非活性化された後、ソースクロックＩＳＣＫがトグルすることに応答して出力される信号ＩＷＣＤＲ３Ｂ、ＩＷＣＤＲ２Ｂをロジック「ロー（Ｌｏｗ）」に非活性化させる。

すなわち、ソースクロックＩＳＣＫがトグルするごとに第４信号ＷＬ＜４＞に対応するナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ４から第２信号ＷＬ＜２＞に対応するナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２まで順に出力される信号ＩＷＣＤＲ４Ｂ→ＩＷＣＤＲ３Ｂ→ＩＷＣＤＲ２Ｂがロジック「ロー（Ｌｏｗ）」に非活性化される。このように、ソースクロックＩＳＣＫがトグルするごとに順に非活性化され、最終段（右端）のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ２から出力される信号ＩＷＣＤＲ２Ｂがロジック「ロー（Ｌｏｗ）」に非活性化されると、その次にソースクロックＩＳＣＫがトグルすることに応答して復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮをロジック「ハイ（Ｈｉｇｈ）」に活性化させる。したがって、複数の信号ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞のうち、第４信号ＷＬ＜４＞がロジック「ハイ（Ｈｉｇｈ）」に活性化されることに応答してソースクロックＩＳＣＫが４回トグルされる時点で復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮをロジック「ハイ（Ｈｉｇｈ）」に活性化させることが可能になる。

図４は、図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち復旧情報入力ラッチ信号トグル部１２２２を詳細に示した回路図である。

図４を参照すれば、本発明の実施形態に係る半導体メモリ装置の構成要素のうち復旧情報入力ラッチ信号トグル部１２２２は、復旧情報入力カウンタ１２２１から出力される復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮの入力を受け、その位相をそのまま維持しつつ所定の時間差を置き、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥとして出力され得るようにするために直列接続された複数のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を備える。

図５は、図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち第１および第２復旧情報出力イネーブル信号トグル制御部１２２４を詳細に示した回路図である。

図５を参照すれば、本発明の実施形態に係る半導体メモリ装置の構成要素のうち第１および第２復旧情報出力イネーブル信号トグル制御部１２２４は、トレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧと、トレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧとの論理レベル状態に応じて第１復旧情報出力イネーブル信号トグル制御部の動作と、第２復旧情報出力イネーブル信号トグル制御部の動作とに分けることができる。

すなわち、トレーニング出力コマンドＩＲＤＴＲが入力され、トレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧがロジック「ハイ（Ｈｉｇｈ）」に活性化され、トレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧがロジック「ロー（Ｌｏｗ）」に非活性化される状態ではノーマル出力カウンタ１０２１から出力されるノーマル出力イネーブル信号ＲＤＥＮ（ソースクロックＩＳＣＫの周期が第２の回数の分だけカウントされる時間が経過した時点でトグルされる）に応答して復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮをトグルさせる第１復旧情報出力イネーブル信号トグル制御部１２２４の動作を行う。

その反面、所定のコマンドＩＷＣＤＲが入力され、トレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧがロジック「ロー（Ｌｏｗ）」に非活性化されてトレーニング出力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧがロジック「ハイ（Ｈｉｇｈ）」に活性化される状態では、復旧情報入力カウンタ１２２１から出力される復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮのトグルに応答してソースクロックＩＳＣＫの周期を第３の回数の分だけカウントし、カウントの完了に応答して復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮをトグルさせる第２復旧情報出力イネーブル信号トグル制御部１２２４の動作を行う。

具体的に説明すれば、本発明の実施形態に係る半導体メモリ装置の構成要素のうち第１および第２復旧情報出力イネーブル信号トグル制御部１２２４は、
トレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧとトレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧとの否定論理和演算を行い第１トレーニング混合感知信号ＴＲＡＩＮ＿ＦＬＡＧＢとして出力する第１ノアゲートＮＯＲ１、
第１トレーニング混合感知信号ＴＲＡＩＮ＿ＦＬＡＧＢの位相を反転して第２トレーニング混合感知信号ＴＲＡＩＮ＿ＦＬＡＧＤとして出力する第１インバータＩＮＶ５、
第１トレーニング混合感知信号ＴＲＡＩＮ＿ＦＬＡＧＢと復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮおよび復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥとの論理積演算を行い混合復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮＤとして出力する第１ナンドゲートＮＤ５および第２インバータＩＮＶ４、
トレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧと復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥとの論理積演算を行い混合トレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧＤとして出力する第２ナンドゲートＮＤ７および第３インバータＩＮＶ９、
ノーマル出力イネーブル信号ＲＤＥＮと混合トレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧＤとの否定論理積演算を行う第３ナンドゲートＮＤ１、
ソースクロックＩＳＣＫをクロック信号として入力を受け、第３の回数を定義する複数の信号ＷＣＤＲＬ＜５＞、ＷＣＤＲＬ＜６＞、ＷＣＤＲＬ＜７＞、ＷＣＤＲＬ＜８＞のうち、最も小さい信号ＷＣＤＲＬ＜５＞を除く何れか１つの信号を入力制御信号として入力を受け、混合復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮＤに応答して動作を開始するチェーン形態で接続された複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ６、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ７、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ８、
複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ６、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ７、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ８のうち、最終段のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ６から出力信号ＷＣＤＲ６Ｂの位相を反転して出力信号ＷＣＤＲ６Ｄとして出力する第４インバータＩＮＶ１０、
第３の回数を定義する複数の信号ＷＣＤＲＬ＜５＞、ＷＣＤＲＬ＜６＞、ＷＣＤＲＬ＜７＞、ＷＣＤＲＬ＜８＞のうち、最も小さい信号ＷＣＤＲＬ＜５＞と第１トレーニング混合感知信号ＴＲＡＩＮ＿ＦＬＡＧＢとの論理積演算を行い第１最小回数定義信号ＷＣＤＲＬ５Ｄとして出力する第４ナンドゲートＮＤ６および第５インバータＩＮＶ６、
第１最小回数定義信号ＷＣＤＲＬ５Ｄと第２トレーニング混合感知信号ＴＲＡＩＮ＿ＦＬＡＧＤとの否定論理和演算を行い第２最小回数定義信号ＷＣＤＲＬ５Ｂとして出力する第２ノアゲートＮＯＲ２、
混合復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮＤと第１最小回数定義信号ＷＣＤＲＬ５Ｄとの否定論理積演算を行う第５ナンドゲートＮＤ２、
第４インバータＩＮＶ１０の出力信号ＷＣＤＲ６Ｄと第２最小回数定義信号ＷＣＤＲＬ５Ｂとの否定論理積演算を行う第６ナンドゲートＮＤ３、
第３ナンドゲートＮＤ１の出力信号と第５ナンドゲートＮＤ５の出力信号と第６ナンドゲートＮＤ６の出力信号との入力を受け、否定論理積演算を行う第７ナンドゲートＮＤ４、
第７ナンドゲートＮＤ４の出力信号をソースクロックＩＳＣＫ（ＣＬＫ、ＣＬＫＢ）に同期させるパスゲートＰＧ１、及び、
パスゲートＰＧ１を介して出力された信号をラッチし、復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮとして出力する第６〜第８インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を備える。また、ソースクロックＩＳＣＫの位相を反転して信号ＣＬＫＢを生成する第９インバータＮＶ７、および、信号ＣＬＫＢを再反転して信号ＣＬＫを生成する第１０インバータＩＮＶ８をさらに備え、これらの信号によってパスゲートＰＧ１の動作が制御される。

前述した構成を背景として第１および第２復旧情報出力イネーブル信号トグル制御部１２２４の動作を説明すれば、復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥがロジック「ハイ（Ｈｉｇｈ）」に活性化され、トレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧがロジック「ハイ（Ｈｉｇｈ）」に活性化された状態でノーマル出力イネーブル信号ＲＤＥＮがロジック「ハイ（Ｈｉｇｈ）」でトグルすることに応答してトレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧの論理レベルと関係なく復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮをロジック「ハイ（Ｈｉｇｈ）」でトグルさせる。

そして、復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥがロジック「ハイ（Ｈｉｇｈ）」に活性化された状態でトレーニング入力コマンド感知信号ＷＲＴＲ＿ＦＬＡＧがロジック「ハイ（Ｈｉｇｈ）」に活性化され、トレーニング出力コマンド感知信号ＲＤＴＲ＿ＦＬＡＧがロジック「ロー（Ｌｏｗ）」に非活性化されると、復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮがロジック「ハイ（Ｈｉｇｈ）」でトグルすることに応答してカウント動作を開始する。

この時、第３の回数を定義する複数の信号ＷＣＤＲＬ＜５＞、ＷＣＤＲＬ＜６＞、ＷＣＤＲＬ＜７＞、ＷＣＤＲＬ＜８＞の論理レベルに応じて実際のカウント回数が変更され得る。

例えば、複数の信号ＷＣＤＲＬ＜５＞、ＷＣＤＲＬ＜６＞、ＷＣＤＲＬ＜７＞、ＷＣＤＲＬ＜８＞のうち、第７信号ＷＣＤＲＬ＜７＞がロジック「ハイ（Ｈｉｇｈ）」に活性化され、残りの信号ＷＣＤＲＬ＜５＞、ＷＣＤＲＬ＜６＞、ＷＣＤＲＬ＜８＞がロジック「ロー（Ｌｏｗ）」に非活性化された状態ならば、チェーン形態で接続された複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ６、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ７、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ８のうち、第７信号ＷＣＤＲＬ＜７＞に対応するナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ７からカウント動作を行うようになり、ソースクロックＩＳＣＫの周期が３回トグルすることに応答して復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮをロジック「ハイ（Ｈｉｇｈ）」に活性化させることになる。

同様に、複数の信号ＷＣＤＲＬ＜５＞、ＷＣＤＲＬ＜６＞、ＷＣＤＲＬ＜７＞、ＷＣＤＲＬ＜８＞のうち、第６信号ＷＣＤＲＬ＜６＞がロジック「ハイ（Ｈｉｇｈ）」に活性化され、残りの信号ＷＣＤＲＬ＜５＞、ＷＣＤＲＬ＜７＞、ＷＣＤＲＬ＜８＞がロジック「ロー（Ｌｏｗ）」に非活性化された状態ならば、チェーン形態で接続された複数のナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ６、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ７、ＮＡＮＤ ＦＬＩＰ ＦＬＯＰ８のうち、第６信号ＷＣＤＲＬＬ＜６＞に対応するナンドフリップフロップＮＡＮＤ ＦＬＩＰ ＦＬＯＰ６からカウント動作を行うようになり、ソースクロックＩＳＣＫの周期が２回トグルすることに応答して復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮをロジック「ハイ（Ｈｉｇｈ）」に活性化させることになる。

図６Ａは、図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち内部入力ストローブ信号トグル部１２２３を詳細に示した回路図である。

図６Ｂは、図６Ａに示された内部入力ストローブ信号トグル部１２２３の構成要素のうち複数の直列フリップフロップの各々を詳細に示した回路図である。

図６Ｃは、図６Ａに示された内部入力ストローブ信号トグル部１２３３の構成要素のうち一個のフィードバックフリップフロップを詳細に示した回路図である。

図６Ａを参照すれば、本発明の実施形態に係る半導体メモリ装置の構成要素のうち内部入力ストローブ信号トグル部１２２３は、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥのトグルに応答して複数の出力制御信号Ｑ＜０＞、Ｑ＜１＞、Ｑ＜２＞、…、Ｑ＜Ｍ＞ ｏｒ Ｑ＜Ｎ＞を所定の回数循環して出力（ｃｉｒｃｌｅ）してカウント（…→Ｑ＜Ｍ＞ ｏｒ Ｑ＜Ｎ＞→Ｑ＜０＞→Ｑ＜１＞→Ｑ＜２＞→…→Ｑ＜Ｍ＞ ｏｒ Ｑ＜Ｎ＞→Ｑ＜０＞→…）する、チェーン形態で接続された複数の直列フリップフロップＤＦＦＲＢ１、ＤＦＦＲＢ２、…、ＤＦＦＲＢＭ ｏｒ ＤＦＦＲＢＮおよび一個のフィードバックフリップフロップＤＦＦＳＢ、及び、複数の出力制御信号Ｑ＜０＞、Ｑ＜１＞、Ｑ＜２＞、…、Ｑ＜Ｍ＞ ｏｒ Ｑ＜Ｎ＞のうちの何れか１つの信号と復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥとに応答して第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞または第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｎ＞を生成する複数の内部入力ストローブ信号生成部ＰＩＮ ＧＥＮ０、ＰＩＮ ＧＥＮ１、ＰＩＮ ＧＥＮ２、…、ＰＩＮ ＧＥＮＭ ｏｒ ＰＩＮ ＧＥＮＮを備える。

ここで、複数の内部入力ストローブ信号生成部ＰＩＮ ＧＥＮ０、ＰＩＮ ＧＥＮ１、ＰＩＮ ＧＥＮ２、…、ＰＩＮ ＧＥＮＭ ｏｒ ＰＩＮ ＧＥＮＮの各々は、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥと複数の出力制御信号Ｑ＜０＞、Ｑ＜１＞、Ｑ＜２＞、…、Ｑ＜Ｍ＞ ｏｒ Ｑ＜Ｎ＞のうち、何れか１つの信号Ｑ＜ｘ＞との否定論理積演算を行うナンドゲートＮＤ１、及び、第１ナンドゲートＮＤ１から出力される信号の位相を反転して一定時間遅延させ、第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞と第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｎ＞とのうち何れか１つの信号ＷＣＤＲ ＰＩＮ＜ｘ＞として出力する複数のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を備える。

そして、複数の直列フリップフロップＤＦＦＲＢ１、ＤＦＦＲＢ２、…、ＤＦＦＲＢＭ ｏｒ ＤＦＦＲＢＮ、および一個のフィードバックフリップフロップＤＦＦＳＢは、リセット信号ＲＥＳＥＴＢに応答してその動作が初期化され、それに応じて複数の出力制御信号Ｑ＜０＞、Ｑ＜１＞、Ｑ＜２＞、…、Ｑ＜Ｍ＞ ｏｒ Ｑ＜Ｎ＞がすべて初期化される。

参考として、図６Ａでは、第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞を生成するための構成要素と、第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｎ＞を生成するための構成要素とが互いに重なるものとして表現されている。「Ｍ」と「Ｎ」とが互いに同じ値を有するならば、全く問題は無い。しかし、「Ｍ」と「Ｎ」とが互いに同じ値を有しないと見るのが一般的であるため、実際には図６Ａと異なり、第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞を生成する構成要素と、第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｎ＞を生成する構成要素とが、互いに独立に区分されて存在し得る。もちろん、これは設計者の意図でいくらでも変更可能であり、図６Ａのような構成も可能であり、一部構成要素を共有し、残りの構成要素を共有しない形でも構成され得る。

図６Ｂを参照すれば、図６Ａに示された一個のフィードバックフリップフロップＤＦＦＳＢは、入力端Ｄを介して印加される信号を復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥの活性化区間で通過させるための第１パスゲートＰＧ１と、反転されたリセット信号ＲＥＳＥＴに応答して第１パスゲートＰＧ１を介して伝達された信号を位相が反転された状態でラッチさせて出力したり、ロジック「ロー（Ｌｏｗ）」に初期化させて出力したりするノアゲートＮＯＲ１および第１インバータＩＮＶ３と、ノアゲートＮＯＲ１および第１インバータＩＮＶ３によってラッチされた信号をソースクロックＩＳＣＫの非活性化区間で通過させるための第２パスゲートＰＧ２と、第２パスゲートＰＧ２を介して伝達された信号を位相が反転された状態でラッチして出力端Ｑに伝達する第２および第３インバータＩＮＶ４、ＩＮＶ５とを備える。

図６Ｃを参照すれば、図６Ａに示された複数の直列フリップフロップＤＦＦＲＢ１、ＤＦＦＲＢ２、…、ＤＦＦＲＢＭ ｏｒ ＤＦＦＲＢＮの各々は、入力端Ｄを介して印加される信号を復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥの活性化区間で通過させるための第１パスゲートＰＧ１と、リセット信号ＲＥＳＥＴＢに応答して第１パスゲートＰＧ１を介して伝達された信号を位相が反転された状態でラッチさせて出力したり、ロジック「ハイ（Ｈｉｇｈ）」に初期化させて出力したりするナンドゲートＮＤ１および第１インバータＩＮＶ２と、ナンドゲートＮＤ１および第１インバータＩＮＶ２によってラッチされた信号を復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥの非活性化区間で通過させるための第２パスゲートＰＧ２と、第２パスゲートＰＧ２を介して伝達された信号を位相が反転された状態でラッチして出力端Ｑに伝達する第２および第３インバータＩＮＶ３、ＩＮＶ４と、を備える。

図７Ａは、図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち内部出力ストローブ信号トグル部１２２５を詳細に示した回路図である。

図７Ｂは、図７Ａに示された内部出力ストローブ信号トグル部１２２５の構成要素のうち複数の内部出力ストローブ信号生成部各々を詳細に示した回路図である。

図７Ｃは、図７Ａに示された内部出力ストローブ信号トグル部１２２５の構成要素のうち複数の直列フリップフロップ各々を詳細に示した回路図である。

図７Ｄは、図７Ａに示された内部出力ストローブ信号トグル部１２２５の構成要素のうち一個のフィードバックフリップフロップを詳細に示した回路図である。

図７Ａを参照すれば、本発明の実施形態に係る半導体メモリ装置の構成要素のうち内部出力ストローブ信号トグル部１２２５は、復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮのトグルに応答して複数のカウント制御信号Ｃ＜０＞、Ｃ＜１＞、Ｃ＜２＞、…、Ｃ＜Ｍ＞ ｏｒ Ｃ＜Ｎ＞を所定の周期で循環ｃｉｒｃｌｅカウント（…→Ｃ＜Ｍ＞ ｏｒ Ｃ＜Ｎ＞→Ｃ＜０＞→Ｃ＜１＞→Ｃ＜２＞→…→Ｃ＜Ｍ＞ ｏｒ Ｃ＜Ｎ＞→Ｃ＜０＞→…）させ、カウント動作に対応して複数の出力制御信号Ｐ＜０＞、Ｐ＜１＞、Ｐ＜２＞、…、Ｐ＜Ｍ＞ ｏｒ Ｐ＜Ｎ＞を生成する、チェーン形態で接続された複数の直列フリップフロップＤＰＦＦＲＢ１、ＤＰＦＦＲＢ２、…、ＤＰＦＦＲＢＭ ｏｒ ＤＰＦＦＲＢＮおよび一個のフィードバックフリップフロップＤＰＦＦＳＢ、及び、複数の出力制御信号Ｐ＜０＞、Ｐ＜１＞、Ｐ＜２＞、…、Ｐ＜Ｍ＞ ｏｒ Ｐ＜Ｎ＞のうち何れか１つの信号とソースクロックＩＳＣＫとに応答して第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞または第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞を生成する複数の内部出力ストローブ信号生成部ＰＯＵＴ ＧＥＮ０、ＰＯＵＴ ＧＥＮ１、ＰＯＵＴ ＧＥＮ２、…、ＰＯＵＴ ＧＥＮＭ ｏｒ ＰＯＵＴ ＧＥＮＮを備える。

図７Ｂを参照すれば、複数の内部出力ストローブ信号生成部ＰＯＵＴ ＧＥＮ０、ＰＯＵＴ ＧＥＮ１、ＰＯＵＴ ＧＥＮ２、…、ＰＯＵＴ ＧＥＮＭ ｏｒ ＰＯＵＴ ＧＥＮＮの各々は、複数の出力制御信号Ｐ＜０＞、Ｐ＜１＞、Ｐ＜２＞、…、Ｐ＜Ｍ＞ ｏｒ Ｐ＜Ｎ＞のうち何れか１つの信号Ｑ＜ｘ＞をソースクロックＩＳＣＫの活性化区間で通過させるための第１パスゲートＰＧ１と、第１パスゲートＰＧ１を介して伝達された信号の位相を反転してラッチする第１および第２インバータＩＮＶ１、ＩＮＶ２と、第１および第２インバータＩＮＶ１、ＩＮＶ２によってラッチされた信号をソースクロックＩＳＣＫの非活性化区間で通過させるための第２パスゲートＰＧ２と、第２パスゲートＰＧ２を介して伝達された信号をラッチしその位相を反転して第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞または第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞として出力する第３および第４インバータＩＮＶ３、ＩＮＶ４と、を備える。また、ソースクロックＩＳＣＫの位相を反転して信号ＩＳＣＫＢして出力する第５インバータＩＮＶ５をさらに備え、これによって第１および第２パスゲートＰＧ１、ＰＧ２の動作が制御される。

そして、複数の直列フリップフロップＤＰＦＦＲＢ１、ＤＰＦＦＲＢ２、…、ＤＰＦＦＲＢＭ ｏｒ ＤＰＦＦＲＢＮおよび一個のフィードバックフリップフロップＤＰＦＦＳＢはリセット信号ＲＥＳＥＴＢに応答して、その動作が初期化され、それに応じて複数のカウント制御信号Ｃ＜０＞、Ｃ＜１＞、Ｃ＜２＞、…、Ｃ＜Ｍ＞ ｏｒ Ｃ＜Ｎ＞および複数の出力制御信号Ｐ＜０＞、Ｐ＜１＞、Ｐ＜２＞、…、Ｐ＜Ｍ＞ ｏｒ Ｐ＜Ｎ＞がすべて初期化される。

参考として、図７Ａには、第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞を生成するための構成要素と、第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞を生成するための構成要素とが互いに重なるものとして表現されている。「Ｍ」と「Ｎ」が互いに同じ値を有するとすれば、全く問題は無い。しかし、「Ｍ」と「Ｎ」とが互いに同じ値を有しないとみるのが一般的であるため、実際には図７Ａと異なり、第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞を生成する構成要素と、第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞を生成する構成要素とが、互いに独立に区分されて存在し得る。もちろん、これは設計者の意図でいくらでも変更可能であり、図７Ａのような構成も可能であり、一部構成要素を共有し、残りの構成要素を共有しない形でも構成され得る。

図７Ｃを参照すれば、図７Ａに示された一個のフィードバックフリップフロップＤＰＦＦＳＢは、入力端Ｄを介して印加される信号を復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮの活性化区間で通過させるための第１パスゲートＰＧ１と、リセット信号ＲＥＳＥＴＢに応答して第１パスゲートＰＧ１を介して伝達された信号を位相が反転された状態でラッチさせて出力したり、ロジック「ハイ（Ｈｉｇｈ）」に初期化させて出力したりするナンドゲートＮＤ１および第１インバータＩＮＶ２と、第１インバータＩＮＶ２を通して出力される信号で出力制御信号出力端Ｐを駆動する第２および第３インバータＩＮＶ５、ＩＮＶ６と、ナンドゲートＮＤ１および第１インバータＩＮＶ２によってラッチされた信号を復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮの非活性化区間で通過させるための第２パスゲートＰＧ２と、第２パスゲートＰＧ２を介して伝達された信号を位相が反転された状態でラッチしてカウント制御信号出力端Ｑに伝達する第４および第５インバータＩＮＶ４、ＩＮＶ５とを備える。

図７Ｄを参照すれば、図７Ａに示された複数の直列フリップフロップＤＰＦＦＲＢ１、ＤＰＦＦＲＢ２、…、ＤＰＦＦＲＢＭ ｏｒ ＤＰＦＦＲＢＮの各々は、入力端Ｄを介して印加される信号を復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮの活性化区間で通過させるための第１パスゲートＰＧ１と、反転されたリセット信号ＲＥＳＥＴに応答して第１パスゲートＰＧ１を介して伝達された信号を位相が反転された状態でラッチさせて出力したり、ロジック「ロー（Ｌｏｗ）」に初期化させて出力したりするノアゲートＮＯＲ１および第１インバータＩＮＶ３と、第１インバータＩＮＶ３によって出力される信号で出力制御信号出力端Ｐを駆動する第２および第３インバータＩＮＶ６、ＩＮＶ７と、ノアゲートＮＯＲ１および第１インバータＩＮＶ３によってラッチされた信号を復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮの非活性化区間で通過させるための第２パスゲートＰＧ２と、第２パスゲートＰＧ２を介して伝達された信号を位相が反転された状態でラッチしてカウント制御信号出力端Ｑに伝達する第４および第５インバータＩＮＶ４、ＩＮＶ５と、を備える。

図８Ａは、図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置の構成要素のうち復旧情報出力ドライバイネーブル信号トグル部１２２６を詳細に示した回路図である。

図８Ｂは、図８Ａに示された復旧情報出力ドライバイネーブル信号トグル部１２２６の構成要素のうち複数の直列フリップフロップの各々を詳細に示した回路図である。

図８Ａを参照すれば、本発明の実施形態に係る半導体メモリ装置の構成要素のうち復旧情報出力ドライバイネーブル信号トグル部１２２６は、ソースクロックＩＳＣＫがトグルするごとに復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮのトグルに対応して複数のビット出力制御信号Ａ＜１＞、Ａ＜２＞、Ａ＜３＞、Ａ＜４＞を順にトグルさせる、チェーン形態で接続された複数の直列フリップフロップＤＦＦＢ１、ＤＦＦＢ２、ＤＦＦＢ３、ＤＦＦＢ４と、複数のビット出力制御信号Ａ＜１＞、Ａ＜２＞、Ａ＜３＞、Ａ＜４＞の各々の入力を受けて論理積演算を行うナンドゲートＮＤ１および第１インバータＩＮＶ１と、ナンドゲートＮＤ１および第１インバータＩＮＶ１によって出力された信号をソースクロックＩＳＣＫの活性化区間で通過させるためのパスゲートＰＧ１と、パスゲートＰＧ１を介して伝達された信号をラッチして位相を反転して復旧情報出力ドライバイネーブル信号ＷＣＤＲ ＤＯＵＴ ＥＮＡＢＬＥとして出力する第２および第３インバータＩＮＶ２、ＩＮＶ３と、を備える。また、ソースクロックＩＳＣＫの位相を反転して信号ＩＳＣＫＢとして出力する第４インバータＩＮＶ４を備え、これによってパスゲートＰＧ１の動作が制御される。

図８Ｂを参照すれば、複数の直列フリップフロップＤＦＦＢ１、ＤＦＦＢ２、ＤＦＦＢ３、ＤＦＦＢ４の各々は、入力端Ｄを介して印加される信号をソースクロックＩＳＣＫの活性化区間で通過させるための第１パスゲートＰＧ１と、第１パスゲートＰＧ１を介して伝達された信号を位相が反転された状態でラッチさせて出力する第１および第２インバータＩＮＶ１、ＩＮＶ２と、第１および第２インバータＩＮＶ１、ＩＮＶ２によってラッチされた信号をソースクロックＩＳＣＫの非活性化区間で通過させるための第２パスゲートＰＧ２と、第２パスゲートＰＧ２を介して伝達された信号をラッチして反転出力端ＱＢに伝達する第３〜第５インバータＩＮＶ３、ＩＮＶ４、ＩＮＶ５と、を備える。また、ソースクロックＩＳＣＫを反転して信号ＩＳＣＫＢとして出力する第６インバータＩＮＶ６をさらに備え、これらの信号によって第１および第２パスゲートＰＧ１、ＰＧ２の動作が制御される。

図９は、図１Ａおよび図１Ｂに示された本発明の実施形態に係る半導体メモリ装置を備える半導体システムを示したブロックダイヤグラムである。

図９を参照すれば、本半導体システムは、お互いの間にノーマルデータＮＯＲＭＡＬ ＤＡＴＡおよび復旧情報データＷＣＤＲ ＤＡＴＡが入出力される半導体メモリ装置２００と半導体メモリ装置コントローラ３００とを備える半導体システムであって、内部で生成されるトレーニング入力コマンドＩＷＲＴＲに対応して、所定の第１時点で復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを半導体メモリ装置２００に伝送し、内部で生成されるトレーニング出力コマンドＩＲＤＴＲに対応して、所定の第２時点で半導体メモリ装置２００から印加されるフィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡに応答して半導体メモリ装置２００に伝送する復旧情報データＷＣＤＲ ＤＡＴＡの位相を調節する半導体メモリ装置コントローラ３００、および、トレーニング入力コマンドＩＷＲＴＲに対応して、所定の第１時点で復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを半導体メモリ装置コントローラ３００から入力され、トレーニング出力コマンドＩＲＤＴＲに対応して、所定の第２時点でフィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとして半導体メモリ装置コントローラ３００に伝送する半導体メモリ装置２００を備える。

ここで、半導体メモリ装置コントローラ３００は、復旧情報トレーニング比較部３１０と、復旧情報トレーニング生成部３１５と、復旧情報データ生成部３２０と、ノーマルトレーニング比較部３３０と、ノーマルトレーニング生成部３３５と、復旧情報比較部３４０と、ノーマルデータ生成部３５０と、ノーマルデータ入出力パッド（ＤＡＴＡ入出力パッド）３６０と、コマンド出力パッド（ＣＭＤ出力パッド）３７０と、復旧情報データ入出力パッド（ＷＣＤＲ入出力パッド）３８０と、クロック出力パッド（ＣＬＫ出力パッド）３９０と、コマンド生成部３０２と、クロック生成部３０４とを備える。

そして、半導体メモリ装置２００は、第１データ入出力部２１０と、第２データ入出力部２２０と、ノーマルデータ入出力部２３０と、復旧情報データ入出力部２４０と、コア領域２５０と、ノーマルデータ入出力パッド（ＤＡＴＡ入出力パッド）２６０と、コマンド入力パッド（ＣＭＤ入力パッド）２７０と、復旧情報データ入出力パッド（ＷＣＤＲ入出力パッド）２８０と、クロック入力パッド（ＣＬＫ入力パッド）２９０と、メモリレジスタセット（Ｍｅｍｏｒｙ Ｒｅｇｉｓｔｅｒ Ｓｅｔ：ＭＲＳ）２０２と、コマンドデコーダ２０４と、を備える。

具体的には、半導体メモリ装置コントローラ３００の構成要素のうちコマンド生成部３０２は、トレーニング入力コマンドＩＷＲＴＲとトレーニング出力コマンドＩＲＤＴＲおよび所定のコマンドＩＷＣＤＲとを生成する。

また、半導体メモリ装置コントローラ３００の構成要素のうち復旧情報トレーニング比較部３１０は、復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとフィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとのデータ値を比較して、比較結果に対応して復旧情報トレーニング比較信号ＷＣＤＲ ＴＲ ＣＯＭＰを生成する。

また、半導体メモリ装置コントローラ３００の構成要素のうち復旧情報データ生成部３２０は、所定のコマンドＩＷＣＤＲに対応して復旧情報データＷＣＤＲ ＤＡＴＡを生成し、このとき、復旧情報トレーニング比較信号ＷＣＤＴＲ ＴＲ ＣＯＭＰによりその位相を変動して生成する。

また、半導体メモリ装置コントローラ３００の構成要素のうちノーマルトレーニング比較部３３０は、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡとフィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡとのデータ値を比較して、比較結果に対応してノーマルトレーニング比較信号ＮＯＲＭＡＬ ＴＲ ＣＯＭＰを生成する。

また、半導体メモリ装置コントローラ３００の構成要素のうち復旧情報比較部３４０は、復旧情報データＷＣＤＲ ＤＡＴＡとフィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡとのデータ値を比較して、比較結果に対応して復旧情報比較信号ＷＣＤＲ ＣＯＭＰを生成する。

また、半導体メモリ装置コントローラ３００の構成要素のうちノーマルデータ生成部３５０は、ライトコマンドＩＷＴに対応してノーマルデータＮＯＲＭＡＬ ＤＡＴＡを生成し、このとき、ノーマルトレーニング比較信号ＮＯＲＭＡＬ ＴＲ ＣＯＭＰまたは復旧情報比較信号ＷＣＤＲ ＣＯＭＰに応じてその位相を変動して生成する。

したがって、半導体メモリ装置コントローラの構成要素のうちコマンド出力パッド３７０を介しては、トレーニング入力コマンドＩＷＲＴＲ、トレーニング出力コマンドＩＲＤＴＲ、所定のコマンドＩＷＣＤＲを出力することになる。

同様に、半導体メモリ装置コントローラの構成要素のうちノーマルデータ入出力パッド３６０を介しては、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡ、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ、フィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを入出力することになる。

同様に、半導体メモリ装置コントローラの構成要素のうち復旧情報データ入出力パッド３８０は、復旧情報データＷＣＤＲ ＤＡＴＡ、フィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡ、復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ、フィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを入出力することになる。

同様に、半導体メモリ装置コントローラ３００の構成要素のうちクロック出力パッド３９０を介してはソースクロックＩＳＣＫを出力することになる。

具体的に、半導体メモリ装置２００の構成要素のうち第１データ入出力部２１０は、トレーニング入力コマンドＩＷＲＴＲに応答してノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡが入力され保存し、トレーニング出力コマンドＩＲＤＴＲに応答してフィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡとして出力する。

また、半導体メモリ装置２００の構成要素のうち第２データ入出力部２２０は、トレーニング入力コマンドＩＷＲＴＲに応答して、入力される復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを保存し、トレーニング出力コマンドＩＲＤＴＲに応答してフィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとして出力する。

また、半導体メモリ装置２００の構成要素のうちノーマルデータ入出力部２３０は、リードコマンドＩＲＤに応答して、入力されるノーマルデータＮＯＲＭＡＬ ＤＡＴＡを保存し、保存されたノーマルデータＮＯＲＭＡＬ ＤＡＴＡをライトコマンドＩＷＴに応答して出力する。

また、半導体メモリ装置２００の構成要素のうち復旧情報データ入出力部２４０は、所定のコマンドＩＷＣＤＲに応答して、入力される復旧情報データＷＣＤＲ ＤＡＴＡを保存し、所定の時間後にフィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡとして出力する。

したがって、半導体メモリ装置２００の構成要素のうちコマンド入力パッド２７０は、トレーニング入力コマンドＩＷＲＴＲ、トレーニング出力コマンドＩＲＤＴＲ、所定のコマンドＩＷＣＤＲの入力を受けることになる。

同様に、半導体メモリ装置２００の構成要素のうちノーマルデータ入出力パッド２６０は、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡ、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ、フィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを入出力することになる。

同様に、半導体メモリ装置２００の構成要素のうち復旧情報データ入出力パッド２８０は、復旧情報データＷＣＤＲ ＤＡＴＡ、フィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡ、復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ、フィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを入出力することになる。

同様に、半導体メモリ装置２００の構成要素のうちクロック入力パッド２９０は、ソースクロックＩＳＣＫの入力を受けることになる。

前述したような構成を有する半導体メモリ装置２００と半導体メモリ装置コントローラ３００とによって、半導体メモリ装置２００と半導体メモリ装置コントローラ３００との間には、ソースクロックＩＳＣＫを伝送するクロック伝送パス４３０と、トレーニング入力コマンドＩＷＲＴＲ、トレーニング出力コマンドＩＲＤＴＲ、所定のコマンドＩＷＣＤＲを伝送するコマンド伝送パス４００と、データリード／ライトコマンドＩＷＴ、ＩＲＤに対応してノーマルデータＮＯＲＭＡＬ ＤＡＴＡを伝送し、トレーニング入力コマンドＩＷＲＴＲおよびトレーニング出力コマンドＩＲＤＴＲに対応してノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ、フィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを伝送するノーマルデータ伝送パス４１０と、所定のコマンドＩＷＣＤＲに対応して復旧情報データＷＣＤＲ ＤＡＴＡおよびフィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡを伝送し、トレーニング入力コマンドＩＷＲＴＲおよびトレーニング出力コマンドＩＲＤＴＲに対応して復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡおよびフィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを伝送する復旧情報データ伝送パス４２０と、が位置することになる。

そして、クロック伝送パス４３０を介して伝送されるソースクロックＩＳＣＫは、トレーニング入力コマンドＩＷＲＴＲ、トレーニング出力コマンドＩＲＤＴＲ、及び所定のコマンドＩＷＣＤＲを同期させるシステムクロックＩＨＣＫと、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡ、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ、フィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ、復旧情報データＷＣＤＲ ＤＡＴＡ、フィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡ、復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ、及びフィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを同期させるデータクロックＩＷＣＫと、を含む。

そして、半導体メモリ装置コントローラ３００は、コマンド生成部３０２で生成されたトレーニング入力コマンドＩＷＲＴＲに対応して、所定の第１時点で、ノーマルトレーニング生成部３３５で生成されたノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを、ノーマルデータ入出力パッド３６０を介して半導体メモリ装置２００に伝送し、また、コマンド生成部３０２で生成されたトレーニング出力コマンドＩＲＤＴＲに対応して、所定の第２時点でノーマルデータ入出力パッド３６０を介して半導体メモリ装置２００から印加されるフィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡに応答してノーマルデータ生成部３５０で生成されるノーマルデータＮＯＲＭＡＬ ＤＡＴＡの位相を調節してノーマルデータ入出力パッド３６０を介して半導体メモリ装置２００に伝送する。

また、半導体メモリ装置コントローラ３００は、コマンド生成部３０２で生成される信号のうちトレーニング入力コマンドＩＷＲＴＲおよびトレーニング出力コマンドＩＲＤＴＲを除く所定のコマンドＩＷＣＤＲに対応して、所定の第１時点で復旧情報入出力パッド２８０を介して復旧情報データＷＣＤＲ ＤＡＴＡを半導体メモリ装置２００に伝送し、伝送の時点から所定の時間後に復旧情報入出力パッド２８０を介して半導体メモリ装置２００から印加されるフィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡに応答してノーマルデータ生成部３５０で生成されるノーマルデータＮＯＲＭＡＬ ＤＡＴＡの位相を調節してノーマルデータ入出力パッド３６０を介して半導体メモリ装置２００に伝送する。

この時、半導体メモリ装置コントローラ３００の構成要素のうち復旧情報比較部３４０では、復旧情報データＷＣＤＲ ＤＡＴＡのデータ値と、フィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡのデータ値とを比較して、その結果（ＷＣＤＲ ＣＯＭＰ）をノーマルデータ生成部３５０に伝送し、ノーマルデータ生成部３５０では、復旧情報比較部３４０から出力された信号（ＷＣＤＲ ＣＯＭＰ）の値に対応して半導体メモリ装置２００に伝送するノーマルデータＮＯＲＭＡＬ ＤＡＴＡの位相を調節することになる。

そして、半導体メモリ装置２００は、コマンド入力パッド２７０を介して印加されるトレーニング入力コマンドＩＷＲＴＲに対応して、所定の第１時点でノーマルデータ入出力パッド２６０を介して半導体メモリ装置コントローラ３００からノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡの入力を受け、コマンド入力パッド２６０を介して印加されるトレーニング出力コマンドＩＲＤＴＲに対応して、所定の第２時点でノーマルデータ入出力パッド２６０を介してフィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡとして半導体メモリ装置コントローラ３００に伝送する。

また、半導体メモリ装置２００は、コマンド生成部３０２で生成される信号のうちトレーニング入力コマンドＩＷＲＴＲおよびトレーニング出力コマンドＩＲＤＴＲを除く、所定のコマンドＩＷＣＤＲに対応して、所定の第１時点で復旧情報入出力パッド２８０を介して半導体メモリ装置コントローラ３００から復旧情報データＷＣＤＲ ＤＡＴＡの入力を受け、入力の時点から所定の時間後にフィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡとして復旧情報入出力パッド２８０を介して半導体メモリ装置コントローラ３００に伝送する。

そして、半導体メモリ装置コントローラ３００から半導体メモリ装置２００に伝送される復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡおよびノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡは、ソースクロックＩＳＣＫのエッジに基づいてデータウインドウがスキャンされる状態にある。

参考として、半導体メモリ装置コントローラ３００と半導体メモリ装置２００との間で復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ、およびノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡが伝送される方式である、ソースクロックＩＳＣＫのエッジに基づいてデータウインドウがスキャンされる状態で印加される方式は、図１２に示された通りである。

すなわち、データウインドウがスキャンされる方式とは、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡと復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとに各々含まれる複数のビットに対応するデータウインドウ範囲内で、ソースクロックＩＳＣＫのエッジに対応する時点が開始の時点から終わりの時点まで一定間隔を置いて順に変動する方式である。

このように、データウインドウがスキャンされる方式で印加されるノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡと復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとを、ソースクロックＩＳＣＫのエッジが各データウインドウ区間のセンターの時点であると仮定した状態で半導体メモリ装置内部の予め備えられた空間に保存しつつ、その値（ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ及び復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ）がどんな状態なのかを半導体メモリ装置コントローラから検出すると、検出結果によって、半導体メモリ装置と半導体メモリ装置コントローラとの間で伝送されるノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ及び復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡのウインドウ区間でソースクロックＩＳＣＫのエッジに対応する最も正確なセンターの位置（時点）を探すことが可能になる。

そして、半導体メモリ装置コントローラ３００から半導体メモリ装置２００に伝送される復旧情報データＷＣＤＲ ＤＡＴＡは、ソースクロックＩＳＣＫのエッジにデータウインドウのエッジが同期し、トレーニング入力コマンドＩＷＲＴＲとトレーニング出力コマンドＩＲＤＴＲおよび所定のコマンドＩＷＣＤＲとノーマルデータＮＯＲＭＡＬ ＤＡＴＡとは、ソースクロックＩＳＣＫのエッジにデータウインドウのセンターが同期する。

そして、半導体メモリ装置２００から半導体メモリ装置コントローラ３００に伝送される、フィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡと、フィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡおよびフィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡと、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡとは、ソースクロックＩＳＣＫのエッジにデータウインドウのエッジが同期する。

そして、半導体メモリ装置コントローラ３００から半導体メモリ装置２００に伝送されるライトコマンドＩＷＴおよびリードコマンドＩＲＤは、所定のコマンドＩＷＣＤＲに含まれ、所定のコマンドＩＷＣＤＲにはライトコマンドＩＷＴ及びリードコマンドＩＲＤのみでなく、半導体メモリ装置の種々の動作モードコマンドがすべて含まれ得る。特に所定のコマンドＩＷＣＤＲには半導体メモリ装置で最も電源電圧を多く使用する動作モードのうちの一つであるオートリフレッシュ（ａｕｔｏ−ｒｅｆｒｅｓｈ）動作モード進入コマンドを含むことができ、反対に、半導体メモリ装置で最も電源電圧を少なく使用する動作モードのうちの一つであるスタンバイ（ｓｔａｎｄ−ｂｙ）動作モード進入コマンドをも含み得る。

このように、半導体メモリ装置コントローラ３００から半導体メモリ装置２００に伝送される所定のコマンドＩＷＣＤＲに、ライトコマンドＩＷＴ、リードコマンドＩＲＤおよび半導体メモリ装置の種々の動作モードコマンドをすべて含むことが可能な理由は、半導体メモリ装置２００の構成要素であるコマンドデコーダ２０４が、復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥが活性化され復旧情報動作モードまたは復旧情報トレーニング動作モードに進入する場合にはライトコマンドＩＷＴ、リードコマンドＩＲＤおよび半導体メモリ装置の種々の動作モードコマンドがトグルする時、所定のコマンドＩＷＣＤＲも一緒にトグルするように設計されているためである。

そして、第２データ入出力部２２０および復旧情報データ入出力部２４０が動作するためには復旧情報イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥが活性化していなければならないが、復旧動作イネーブル信号ＷＣＤＲ＿ＥＮＡＢＬＥの活性化の時点及び非活性化の時点、並びに活性化区間の長さは半導体メモリ装置２００内部に備えられたメモリレジスタセット（ＭＲＳ）２０２に予め設定される。

図１０は、本発明の実施形態に係る半導体メモリ装置でトレーニング入力コマンドが印加される動作を説明するために示したタイミングチャートである。

図１０を参照すれば、本発明の実施形態に係る半導体メモリ装置は、ソースクロック（ＳＣＫ、ＩＳＣＫ）の「Ｔ０」時点、「Ｔ２」時点、「Ｔ４」時点、「Ｔ６」時点で「ＷＲＴＲ」コマンドが印加され、それに応じてソースクロック（ＳＣＫ、ＩＳＣＫ）の「Ｔ１」時点、「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点でトレーニング入力コマンドＩＷＲＴＲがトグルすることが分かる。

参考として、「ＷＲＴＲ」コマンドの入力の時点よりトレーニング入力コマンドＩＷＲＴＲのトグル時点が遅い理由は、コマンドデコーダ２０４の動作時間が必要なためである。また、外部ソースクロックＳＣＫをバッファリングして内部ソースクロックＩＳＣＫを生成するため、外部ソースクロックＳＣＫより内部ソースクロックＩＳＣＫがさらに遅延してトグルする状態になるが、これによって半導体メモリ装置の動作が変わるものではないため、以下の説明では「外部ソースクロック」と「内部ソースクロック」とを特別に区別はしないことにする。

このように、トレーニング入力コマンドＩＷＲＴＲがトグルした後にライトレイテンシＷＬが「３」と仮定した状態であるため、所定の第１時点に該当するソースクロック（ＳＣＫ、ＩＳＣＫ）の「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点、「Ｔ９」時点からノーマルデータ入出力パッド１８１を介してノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡが印加されると同時に復旧情報データ入出力パッド１８５を介して復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ（各々ソースクロックＩＳＣＫのエッジに基づいてデータウインドウがスキャンされる）が印加される。

具体的に、トレーニング入力コマンドＩＷＲＴＲがトグルすることに応答して復旧情報入力カウンタ１２２１が、ソースクロックＩＳＣＫのトグル回数のカウント開始と同時に、ノーマル入力カウンタ１０２６でもソースクロックＩＳＣＫのトグル回数のカウントを開始する。この時、ライトレイテンシＷＬが「３」と仮定した状態であるため、トレーニング入力コマンドＩＷＲＴＲがトグルした時点であるソースクロックＩＳＣＫの「Ｔ１」時点、「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点から復旧情報入力カウンタ１２２１およびノーマル入力カウンタ１０２６がソースクロックＩＳＣＫのトグル回数を３回カウントすることになり、カウント動作が終了するソースクロックＩＳＣＫの「Ｔ４」時点、「Ｔ６」時点、「Ｔ８」時点、「Ｔ１０」時点で復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮおよびノーマル入力イネーブル信号ＷＴＥＮをトグルさせることになる。

このようにソースクロックＩＳＣＫの「Ｔ４」時点、「Ｔ６」時点、「Ｔ８」時点、「Ｔ１０」時点でトグルした復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮを、所定の時間の分だけ遅延させて、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥをトグルさせることによって、復旧情報データ入出力パッド１８５を介して印加される復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを並列にラッチする。そして、図面に直接的に示されてはいないがノーマルデータ入出力パッド１８１を介して印加されるノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡも復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡと同様に、ノーマル入力イネーブル信号ＷＴＥＮを、所定の時間の分だけ遅延させたノーマル入力ラッチ信号（ＮＯＲＭＡＬ ＳＴＲＯＢＥ：図示されていない）を使用して並列にラッチすることになる。

この時、ラッチされるノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡおよび復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡはソースクロックＩＳＣＫの「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点、「Ｔ９」時点から直列に入力され、ソースクロックＩＳＣＫの「Ｔ４」時点と「Ｔ５」時点との間、「Ｔ６」時点と「Ｔ７」時点との間、「Ｔ８」時点と「Ｔ９」時点との間、「Ｔ１０」時点と「Ｔ１１」時点との間で並列化が完了したデータ値になる。

参考として、復旧情報入力イネーブル信号ＷＣＤＲＩＮＥＮと復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥとの時間差、およびノーマル入力イネーブル信号ＷＴＥＮとノーマル入力ラッチ信号ＮＯＲＭＡＬ ＳＴＲＯＢＥとの時間差は、ソースクロックＩＳＣＫに非同期（ａｓｙｎｃｈｒｏｎｏｕｓ）される時間であって、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡおよび復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡのバースト長ＢＬに対応して変更可能な値である。

その後、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥおよびノーマル入力ラッチ信号ＮＯＲＭＡＬ ＳＴＲＯＢＥのトグルに応答してソースクロックＩＳＣＫの「Ｔ５」時点、「Ｔ７」時点、「Ｔ９」時点、「Ｔ１１」時点から第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０＞、ＷＣＤＲ ＰＩＮ＜１＞、ＷＣＤＲ ＰＩＮ＜２＞、ＷＣＤＲ ＰＩＮ＜３＞が順にトグルしてソースクロックＩＳＣＫの「Ｔ４」時点と「Ｔ５」時点との間、「Ｔ６」時点と「Ｔ７」時点との間、「Ｔ８」時点と「Ｔ９」時点との間、「Ｔ１０」時点と「Ｔ１１」時点との間で各々ラッチされたノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡおよび復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを、ノーマルトレーニング入力部１０２３内部の所定の空間および復旧情報データ保存部１２６４に各々並列に保存することになる。

参考として、図示されたタイミングダチャートは、半導体メモリ装置がトレーニング入力コマンドＩＷＲＴＲに対応して動作する状態を仮定したものであるため、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥのトグルに応答して第１内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｍ＞がトグル（図示された例ではＭ＝３である）することになり、トレーニング入力コマンドＩＷＲＴＲを除く所定のコマンドＩＷＣＤＲに対応して動作する状態の場合ならば、復旧情報入力ラッチ信号ＷＣＤＲ ＳＴＲＯＢＥのトグルに応答して第２内部入力ストローブ信号ＷＣＤＲ ＰＩＮ＜０：Ｎ＞がトグル（図示されたような例ではＮ＝３である）するようになる。

すなわち、トレーニング入力コマンドＩＷＲＴＲおよびトレーニング出力コマンドＩＲＤＴＲを除く所定のコマンドＩＷＣＤＲに対応して動作する状態の場合でも、図１０に示されたものと同じタイミングチャートに従って復旧情報データＷＣＤＲ ＤＡＴＡが入力されて保存され得る。

また、半導体メモリ装置が所定のコマンドＩＷＣＤＲのうちライトコマンドＩＷＴに対応して動作する状態の場合ならば、図１０に示されたものと同じタイミングチャートに従ってノーマルデータＮＯＲＭＡＬ ＤＡＴＡおよび復旧情報データＷＣＤＲ ＤＡＴＡが入力されて保存され得る。

このように、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ、復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡ、復旧情報データＷＣＤＲ ＤＡＴＡが半導体メモリ装置に印加される時には、コマンド信号（トレーニング入力コマンドＩＷＲＴＲおよびライトコマンドＩＷＴを含む、所定のコマンドＩＷＣＤＲである）が印加された時点からライトレイテンシＷＬによって定義された時間が過ぎた時点で印加される。

ただし、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡと復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとは、ソースクロックＩＳＣＫのエッジに基づいてデータウインドウがスキャンされる状態で印加され、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡは、ソースクロックＩＳＣＫのセンターに同期して印加され、復旧情報データＷＣＤＲ ＤＡＴＡはソースクロックＩＳＣＫのエッジに同期して印加される点が異なる。

参考として、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡと復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとが印加される方式である、ソースクロックＩＳＣＫのエッジに基づいてデータウインドウがスキャンされる状態で印加される方式は、図１２に示された通りである。

すなわち、データウインドウがスキャンされる方式とは、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡと復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとに各々含まれる複数のビットに対応するデータウインドウ範囲内で、ソースクロックＩＳＣＫのエッジに対応する地点が開始の時点から終わりの時点まで一定間隔を置いて順に変動する方式である。

このように、データウインドウがスキャンされる方式で印加されるノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡと復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡとを、ソースクロックＩＳＣＫのエッジが各データウインドウ区間のセンターの時点であると仮定した状態で半導体メモリ装置内部の予め備えられた空間に保存しつつ、その値（ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ及び復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ）がどんな状態なのかを半導体メモリ装置コントローラで検出すれば、検出結果によって、半導体メモリ装置と半導体メモリ装置コントローラとの間で伝送されるノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ及び復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡのウインドウ区間でソースクロックＩＳＣＫのエッジに対応する最も正確なセンターの位置（時点）を探すことが可能になる。

図１１は、本発明の実施形態に係るトレーニング出力コマンドが半導体メモリ装置に印加される動作を説明するために示したタイミングチャートである。

図１１を参照すれば、本発明の実施形態に係る半導体メモリ装置は、ソースクロック（ＳＣＫ、ＩＳＣＫ）の「Ｔ０」時点、「Ｔ２」時点、「Ｔ４」時点、「Ｔ６」時点で「ＲＤＴＲ」コマンドが印加され、それに応じてソースクロック（ＳＣＫ、ＩＳＣＫ）の「Ｔ１」時点、「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点でトレーニング出力コマンドＩＲＤＴＲがトグルすることが分かる。

参考として、「ＲＤＴＲ」コマンドの入力時点よりトレーニング出力コマンドＩＲＤＴＲのトグルの時点が遅い理由は、コマンドデコーダ２０４の動作時間が必要なためである。また、外部ソースクロックＳＣＫをバッファリングして内部ソースクロックＩＳＣＫを生成するため、外部ソースクロックＳＣＫより内部ソースクロックＩＳＣＫがさらに遅れてトグルする状態になるが、これによって半導体メモリ装置の動作が変わるものではないため、以下の説明では「外部ソースクロック」と「内部ソースクロック」とを特別に区別しないことにする。

このように、トレーニング出力コマンドＩＲＤＴＲがトグルした後、コラムレイテンシＣＬが「５」と仮定した状態であるため、所定の第２時点に該当するソースクロック（ＳＣＫ、ＩＳＣＫ）の「Ｔ５」時点、「Ｔ７」時点、「Ｔ９」時点、「Ｔ１１」時点からノーマルデータ入出力パッド１８１を介してフィードバックノーマルトレーニングデータＦＢ ＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡが印加されると同時に復旧情報データ入出力パッド１８５を介してフィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ（各々ソースクロックＩＳＣＫのエッジにデータウインドウのセンターが同期する）が出力される。

具体的に、トレーニング出力コマンドＩＲＤＴＲがトグルすることに応答してノーマル出力カウンタ１０２１がソースクロックＩＳＣＫのトグル回数のカウントを開始する。この時、コラムレイテンシＣＬが「５」と仮定した状態であるため、トレーニング出力コマンドＩＲＤＴＲがトグルした時点のソースクロックＩＳＣＫの「Ｔ１」時点、「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点からノーマル出力カウンタ１０２１がソースクロックＩＳＣＫのトグルの回数を１回カウントすることになり、カウント動作が終了するソースクロックＩＳＣＫの「Ｔ２」時点、「Ｔ４」時点、「Ｔ６」時点、「Ｔ８」時点でノーマル出力イネーブル信号ＲＤＥＮをトグルさせることになる。

この時、コラムレイテンシＣＬが「５」であるにも拘わらず、ノーマル出力カウンタ１０２１がソースクロックＩＳＣＫのトグル回数を１回のみカウントする理由は、コラムレイテンシＣＬの場合、コマンドが印加されデータが実際に出力されるまで内部的に準備しなければならない最小限の時間があるためである。すなわち、図面ではコマンドが印加されデータが実際に出力されるまで内部的に準備しなければならない最小限の時間をソースクロックＩＳＣＫの３周期に該当する時間と仮定した状態であるため、コラムレイテンシＣＬが「５」の状態では、ノーマル出力カウンタ１０２１がカウントしつつ待機しなければならない時間がソースクロックＩＳＣＫの１周期に該当する時間であるならば良い。

そして、第１および第２復旧情報出力イネーブル信号トグル制御部１２２４では、ソースクロックＩＳＣＫの「Ｔ２」時点、「Ｔ４」時点、「Ｔ６」時点、「Ｔ８」時点でトグルしたノーマル出力イネーブル信号ＲＤＥＮに応答して、「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点、「Ｔ９」時点で復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮをトグルさせる。

同様に、ノーマル出力ストローブ信号生成部１０２２では、ソースクロックＩＳＣＫの「Ｔ２」時点、「Ｔ４」時点、「Ｔ６」時点、「Ｔ８」時点でトグルしたノーマル出力イネーブル信号ＲＤＥＮに応答して、「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点、「Ｔ９」時点でノーマル出力ストローブ信号ＤＯＵＴ ＳＴＲＯＢＥをトグル(直接的に図示されていない)させる。

このように、「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点、「Ｔ９」時点でトグルする復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮに応答して、「Ｔ４」時点、「Ｔ６」時点、「Ｔ８」時点、「Ｔ１０」時点で第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０＞、ＷＣＤＲ ＰＯＵＴ＜１＞、ＷＣＤＲ ＰＯＵＴ＜２＞、ＷＣＤＲ ＰＯＵＴ＜３＞が順に活性化され、復旧情報データ保存部１２６４に復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを並列に出力することになる。

同様に、「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点、「Ｔ９」時点でトグルするノーマル出力ストローブ信号ＤＯＵＴ ＳＴＲＯＢＥに応答して、「Ｔ４」時点、「Ｔ６」時点、「Ｔ８」時点、「Ｔ１０」時点でノーマルデータ内部出力ストローブ信号（直接的に図示されていない）が順に活性化され、ノーマルトレーニング入力部１０２３内部の所定の空間に各々並列に保存されたノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡを、並列に出力することになる。

このように並列に出力された復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡは、復旧情報直列化部１２５２によって直列化された後、復旧情報出力ドライバイネーブル信号ＷＣＤＲ ＤＯＵＴ ＥＮＡＢＬＥに応答して直列化されたフィードバック復旧情報トレーニングデータＦＢ ＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡを、復旧情報データ入出力パッド１８５を介して出力することになる。

この時、復旧情報出力ドライバイネーブル信号ＷＣＤＲ ＤＯＵＴ ＥＮＡＢＬＥは、第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０＞、ＷＣＤＲ ＰＯＵＴ＜１＞、ＷＣＤＲ ＰＯＵＴ＜２＞、ＷＣＤＲ ＰＯＵＴ＜３＞と同様に、「Ｔ３」時点、「Ｔ５」時点、「Ｔ７」時点、「Ｔ９」時点でトグルする復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮに応答して活性化され、第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０＞、ＷＣＤＲ ＰＯＵＴ＜１＞、ＷＣＤＲ ＰＯＵＴ＜２＞、ＷＣＤＲ ＰＯＵＴ＜３＞が活性化状態を維持する区間では常に活性化されている信号であるため、第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０＞、ＷＣＤＲ ＰＯＵＴ＜１＞、ＷＣＤＲ ＰＯＵＴ＜２＞、ＷＣＤＲ ＰＯＵＴ＜３＞が活性化され始めた時点であるソースクロックＩＳＣＫの「Ｔ４」から継続して活性化状態を維持する信号となる。

参考として、図示されたタイミングチャートは、トレーニング出力コマンドＩＲＤＴＲに対応して動作する状態を仮定したものであるため、復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮのトグルに応答して第１内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｍ＞がトグル（図示された例ではＭ＝３とである）することになり、トレーニング出力コマンドＩＲＤＴＲを除く所定のコマンドＩＷＣＤＲに対応して動作する状態の場合ならば、復旧情報出力イネーブル信号ＷＣＤＲＯＵＴＥＮのトグルに応答して第２内部出力ストローブ信号ＷＣＤＲ ＰＯＵＴ＜０：Ｎ＞がトグル（図示された例ではＮ＝３である）するようになる。

もちろん、トレーニング入力コマンドＩＷＲＴＲおよびトレーニング出力コマンドＩＲＤＴＲを除く所定のコマンドＩＷＣＤＲに対応して動作する状態であるとすれば、図１１に示されたものとは異なったタイミングチャートに従って、フィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡが出力されるようになる。

すなわち、トレーニング入力コマンドＩＷＲＴＲおよびトレーニング出力コマンドＩＲＤＴＲを除く所定のコマンドＩＷＣＤＲに対応して動作する状態で復旧情報データＷＣＤＲ ＤＡＴＡが入出力される場合には、トレーニング入力コマンドＩＷＲＴＲに対応して図１０と同じタイミングチャートに従って復旧情報データＷＣＤＲ ＤＡＴＡが入力されて保存された後、復旧情報レイテンシＷＣＤＲＬに対応するソースクロックＩＳＣＫの周期が経過した時点で保存された復旧情報データＷＣＤＲ ＤＡＴＡをフィードバック復旧情報データＦＢ ＷＣＤＲ ＤＡＴＡとして出力する動作を行うようになる。

しかし、半導体メモリ装置が所定のコマンドＩＷＣＤＲのうちリードコマンドＩＲＤに対応して動作する状態の場合ならば、図１１に示されたものと同じタイミングチャートに従って、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡが出力されることになる。

このように、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡまたは復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡまたはノーマルデータＮＯＲＭＡＬ ＤＡＴＡが半導体メモリ装置から出力される時には、コマンド信号（トレーニング入力コマンドＩＷＲＴＲおよびライトコマンドＩＷＴを含む、所定のコマンドＩＷＣＤＲ）が印加された時点からコラムレイテンシＣＬによって定義された時間が経過した時点で出力される。

その反面、復旧情報データＷＣＤＲ ＤＡＴＡが半導体メモリ装置から出力される時には、所定のコマンドＩＷＣＤＲに対応して復旧情報データＷＣＤＲ ＤＡＴＡが半導体メモリ装置に保存された時点から、内部的に設定される復旧情報レイテンシＷＣＤＲＬにより定義された時間が経過した時点で出力される。

また、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡまたは復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡまたはノーマルデータＮＯＲＭＡＬ ＤＡＴＡ、復旧情報データＷＣＤＲ ＤＡＴＡが半導体メモリ装置から出力される時には、すべてソースクロックＩＳＣＫのエッジに基づいてデータウインドウのエッジが同期した状態で出力される。

以上で説明したように、本発明の実施形態を適用すれば、半導体メモリ装置コントローラ３００と半導体メモリ装置２００との間でノーマルデータＮＯＲＭＡＬ ＤＡＴＡが入出力される時、半導体システム（半導体メモリ装置２００および半導体メモリ装置コントローラ３００が含まれる）の動作温度や動作電源電圧が変動する等の現象が発生してノーマルデータＮＯＲＭＡＬ ＤＡＴＡの位相が変動する場合でも、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡと同じタイミングで半導体メモリ装置コントローラ３００と半導体メモリ装置２００との間で入出力される復旧情報データＷＣＤＲ ＤＡＴＡ、ＦＢ ＷＣＤＲ ＤＡＴＡを利用して、これを感知し補償することによって半導体メモリ装置コントローラ３００と半導体メモリ装置２００との間で常に安定してノーマルデータＮＯＲＭＡＬ ＤＡＴＡが入出力されるようにし得る。

また、半導体システムの動作初期に行われるトレーニング動作で、ノーマルトレーニングデータＮＯＲＭＡＬ ＴＲＡＩＮ ＤＡＴＡ及びソースクロックＩＳＣＫ間の位相をトレーニングし、ノーマルデータＮＯＲＭＡＬ ＤＡＴＡの位相を調節すると同時に復旧情報トレーニングデータＷＣＤＲ ＴＲＡＩＮ ＤＡＴＡ及びソースクロックＩＳＣＫ間の位相をトレーニングして復旧情報データＷＣＤＲ ＤＡＴＡの位相を調節することによって、半導体メモリ装置コントローラ３００と半導体メモリ装置２００との間で伝送される復旧情報データＷＣＤＲ ＤＡＴＡの信頼性を向上させることができる。

これによって、半導体システムの動作温度や動作電源電圧が変動する等の現象が発生して復旧情報データＷＣＤＲ ＤＡＴＡを利用してノーマルデータＮＯＲＭＡＬ ＤＡＴＡの位相を補正する動作が行われなければならない場合、より高い信頼性でノーマルデータＮＯＲＭＡＬ ＤＡＴＡの位相を補正する動作が行われるようにし得る。

以上で説明した本発明は、前述した実施形態および添付された図面によって限定されるものではなく、本発明の技術的思想から外れない範囲内で種々の置換、変形および変更が可能であるということが、本発明が属する技術分野で通常の知識を有する者には明白であろう。

例えば、前述した実施形態として例示した論理ゲートおよびトランジスタは、入力される信号の極性に応じてその位置および種類が変更されなければならないものである。

１００：第１データ入出力部
１０２：ノーマルトレーニングデータを入出力する構成
１０２１：ノーマル出力カウンタ
１０２２：ノーマル出力ストローブ信号生成部
１０２３：ノーマルトレーニングデータ入力部
１０２６：ノーマル入力カウンタ
１０２７：ノーマル入力ストローブ信号生成部
１０２８：ノーマルトレーニングデータ出力部
１０４：ノーマルデータを入出力する構成
１０４２：ノーマルデータ入出力部
１０４４：コア領域
１４０：メモリレジスタセット（ＭＲＳ）
１６０：コマンドデコーダ
１８１：ノーマルデータ入出力パッド
１８２：コマンド入力パッド
１８３、１８４：ソースクロックＩＳＣＫ入力パッド
１８３：システムクロックＩＨＣＫ入力パッド
１８４：データクロックＩＷＣＫ入力パッド
１８５：復旧情報データ入出力パッド
１２０：第２データ入出力部
１２２：復旧情報入出力制御部
１２２１、１２２２、１２２３、１２２８：復旧情報入力制御部
１２２１：復旧情報入力カウンタ
１２２２、１２２３：入力ストローブ信号生成部
１２２２：復旧情報入力ラッチ信号トグル部
１２２３：内部入力ストローブ信号トグル部
１２２８：トレーニング入力コマンド感知部
１２２４、１２２５、１２２６、１２２７：復旧情報出力制御部
１２２４：第１および第２復旧情報出力イネーブル信号トグル制御部
１２２５、１２２６：出力ストローブ信号生成部
１２２５：内部出力ストローブ信号トグル部
１２２６：復旧情報出力ドライバイネーブル信号トグル部
１２２７：トレーニング出力コマンド感知部
１２４、１２５：復旧情報入出力部
１２４：復旧情報データ入力部
１２５：復旧情報データ出力部
１２４２：復旧情報データ入力ドライバ
１２４４：復旧情報データ並列化部
１２５２：復旧情報直列化部
１２５４：復旧情報データ出力ドライバ
１２６：復旧情報保存部
１２６２：復旧情報ラッチ部
１２６４＜０：Ｍ＞ ｏｒ １２６４＜０：Ｎ＞：復旧情報データ保存部
３００：半導体メモリ装置コントローラ
３０１：復旧情報トレーニング比較部
３１５：復旧情報トレーニング生成部
３２０：復旧情報データ生成部
３３０：ノーマルトレーニング比較部
３３５：ノーマルトレーニング生成部
３４０：復旧情報比較部
３５０：ノーマルデータ生成部
３６０：ノーマルデータ入出力パッド
３７０：コマンド出力パッド
３８０：復旧情報データ入出力パッド
３９０：クロック出力パッド
３０２：コマンド生成部
３０４：クロック生成部
２００：半導体メモリ装置
２１０：第１データ入出力部
２２０：第２データ入出力部
２３０：ノーマルデータ入出力部
２４０：復旧情報データ入出力部
２５０：コア領域
２６０：ノーマルデータ入出力パッド
２７０：コマンド入力パッド
２８０：復旧情報データ入出力パッド
２９０：クロック入力パッド
２０２：メモリレジスタセット（ＭＲＳ）
２０４：コマンドデコーダ
２５０：コア領域

Claims (66)

1. トレーニング入力コマンドに応答してノーマルトレーニングデータの入力を受け、トレーニング出力コマンドに応答してソースクロックのエッジに前記ノーマルトレーニングデータのデータウインドウのエッジが同期した状態で出力する第１データ入出力部と、
   前記トレーニング入力コマンドに応答して復旧情報トレーニングデータの入力を受け、前記トレーニング出力コマンドに応答して前記ソースクロックのエッジに前記復旧情報トレーニングデータのデータウインドウのエッジが同期した状態で出力する第２データ入出力部と、
   を備え、
   前記ソースクロックのエッジに基づいて前記ノーマルトレーニングデータのデータウインドウがスキャンされ、
   前記ソースクロックのエッジに基づいて前記復旧情報トレーニングデータのデータウインドウがスキャンされることを特徴とする半導体メモリ装置。
2. 前記第１データ入出力部が、
   ライトコマンドに応答して前記ソースクロックのエッジにデータウインドウのセンターが同期したノーマルデータの入力を受け、リードコマンドに応答して前記ソースクロックのエッジにデータウインドウのエッジが同期した状態で出力することを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記第２データ入出力部が、
   前記トレーニング入力コマンドおよび前記トレーニング出力コマンドを除く、所定のコマンドに応答して、前記ソースクロックのエッジにデータウインドウのエッジが同期した復旧情報データの入力を受け、所定の時間の後に前記ソースクロックのエッジにデータウインドウのエッジが同期した状態で出力することを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記トレーニング入力コマンド、前記トレーニング出力コマンド、前記所定のコマンドの入力を受けるコマンド入力パッドと、
   前記ノーマルデータおよび前記ノーマルトレーニングデータを入出力するノーマルデータ入出力パッドと、
   前記復旧情報データおよび前記復旧情報トレーニングデータを入出力する復旧情報データ入出力パッドと、
   をさらに備えることを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記リードコマンドおよびライトコマンドが、前記所定のコマンドに含まれることを特徴とする請求項４に記載の半導体メモリ装置。
6. 前記第２データ入出力部が、
   前記トレーニング入力コマンドに応答して前記復旧情報トレーニングデータの内部入力の時点に対応する第１内部入力ストローブ信号を生成し、前記トレーニング出力コマンドに応答して前記復旧情報トレーニングデータの内部出力の時点に対応する第１内部出力ストローブ信号を生成する復旧情報入出力制御部と、
   前記復旧情報データ入出力パッドを介して前記復旧情報トレーニングデータを入出力する復旧情報入出力部と、
   前記第１内部入出力ストローブ信号に応答して任意の時間、前記復旧情報トレーニングデータを保存する復旧情報保存部と、
   を備えることを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記復旧情報入出力制御部が、
   前記所定のコマンドに応答して前記復旧情報データの内部入力の時点に対応する第２内部入力ストローブ信号および内部出力の時点に対応する第２内部出力ストローブ信号を生成することを特徴とする請求項６に記載の半導体メモリ装置。
8. 前記復旧情報入出力部が、前記復旧情報データ入出力パッドを介して前記復旧情報データを入出力し、
   前記復旧情報保存部が、前記第２内部入出力ストローブ信号に応答して前記所定の時間、前記復旧情報データを保存することを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記復旧情報入出力制御部が、
   前記トレーニング入力コマンドまたは前記所定のコマンドが入力される時点から前記ソースクロックの周期が所定の第１の回数繰り返される時間が経過した時点で、前記第１または第２内部入力ストローブ信号をトグルさせる復旧情報入力制御部と、
   前記トレーニング出力コマンドが入力される時点から、前記ソースクロックの周期が所定の第２の回数の分だけ繰り返される時間が経過した時点で、前記第１内部出力ストローブ信号をトグルさせ、前記第２内部入力ストローブ信号がトグルする時点で、前記ソースクロックの周期が所定の第３の回数の分だけ繰り返される時間が経過した時点で、前記第２内部出力ストローブ信号をトグルさせる復旧情報出力制御部と、
   を備えることを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記復旧情報入力制御部が、
    前記トレーニング入力コマンドまたは前記所定のコマンドが入力される時点から前記ソースクロックの周期を前記第１の回数の分だけカウントし、カウントの完了に応答して復旧情報入力イネーブル信号をトグルさせる復旧情報入力カウンタと、
    前記コマンド入力パッドで前記トレーニング入力コマンドが入力された場合、前記復旧情報入力イネーブル信号のトグルに応答して前記第１内部入力ストローブ信号を生成し、前記コマンド入力パッドに前記所定のコマンドが入力された場合、前記復旧情報入力イネーブル信号に応答して前記第２内部入力ストローブ信号を生成する入力ストローブ信号生成部と、
    を備えることを特徴とする請求項９に記載の半導体メモリ装置。
11. 前記復旧情報出力制御部が、
    前記コマンド入力パッドに前記トレーニング出力コマンドが入力された場合、入力時点から前記ソースクロックの周期が前記第２の回数の分だけカウントされる時間が経過した時点でトグルされるノーマル出力イネーブル信号に応答して復旧情報出力イネーブル信号をトグルさせる第１復旧情報出力イネーブル信号トグル制御部と、
    前記コマンド入力パッドに前記所定のコマンドが入力された場合、前記復旧情報入力イネーブル信号のトグルに応答して前記ソースクロックの周期を前記第３の回数の分だけカウントして、カウントの完了に応答して前記復旧情報出力イネーブル信号をトグルさせる第２復旧情報出力イネーブル信号トグル制御部と、
    前記コマンド入力パッドに前記トレーニング出力コマンドが入力された場合、前記復旧情報出力イネーブル信号のトグルに応答して前記第１内部出力ストローブ信号を生成し、前記コマンド入力パッドに前記所定のコマンドが入力された場合、前記復旧情報出力イネーブル信号に応答して前記第２内部出力ストローブ信号を生成する出力ストローブ信号生成部と、
    を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
12. 前記入力ストローブ信号生成部が、
    前記復旧情報入力イネーブル信号のトグルに応答して所定の時間差を置き、復旧情報入力ラッチ信号をトグルさせ、
    前記トレーニング入力コマンドが入力される場合、前記復旧情報入力ラッチ信号のトグルに応答して前記第１内部入力ストローブ信号をトグルさせ、
    前記所定のコマンドが入力される場合、前記復旧情報入力ラッチ信号のトグルに応答して前記第２内部入力ストローブ信号をトグルさせることを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記出力ストローブ信号生成部が、
    前記復旧情報出力イネーブル信号のトグルに応答して復旧情報出力ドライバイネーブル信号を前記復旧情報データまたは前記復旧情報トレーニングデータのビット数に対応する分だけ連続でトグルさせ、
    前記トレーニング出力コマンドが入力される場合、前記復旧情報出力イネーブル信号のトグルに応答して前記第１内部出力ストローブ信号をトグルさせ、
    前記所定のコマンドが入力される場合、前記復旧情報出力イネーブル信号のトグルに応答して前記第２内部出力ストローブ信号をトグルさせることを特徴とする請求項１２に記載の半導体メモリ装置。
14. 前記復旧情報入出力部が、
    前記復旧情報データ入出力パッドを介して複数のビットが直列に印加される前記復旧情報データまたは前記復旧情報トレーニングデータをバッファリングした後、前記ソースクロックに同期させて並列化する復旧情報データ入力部と、
    前記復旧情報保存部によって並列化状態で提供される前記復旧情報データまたは前記復旧情報トレーニングデータを前記ソースクロックに同期させて直列化し、前記復旧情報出力ドライバイネーブル信号のトグルに応答して前記復旧情報データ入出力パッドを介して出力する復旧情報データ出力部と、
    を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
15. 前記復旧情報保存部が、
    前記復旧情報データ入力部によって並列化された前記復旧情報データまたは前記復旧情報トレーニングデータを、前記復旧情報入力ラッチ信号がトグルすることに応答して同時にラッチする復旧情報ラッチ部と、
    前記復旧情報ラッチ部によって並列にラッチされたデータを前記第１または前記第２内部入力ストローブ信号に応答して保存し、保存されたデータを前記第１または前記第２内部出力ストローブ信号に応答して前記復旧情報データ出力部に提供する復旧情報データ保存部と、
    を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
16. 前記トレーニング入力コマンドまたは前記所定のコマンドが連続で入力され、前記復旧情報入力イネーブル信号が連続でトグルする場合、
    前記入力ストローブ信号生成部が、
    前記復旧情報入力イネーブル信号が連続でトグルすることに応答して、所定の時間差を置き、前記復旧情報入力ラッチ信号を連続でトグルさせ、
    前記トレーニング入力コマンドが連続で入力される場合、前記復旧情報入力ラッチ信号の連続的なトグルに応答して、前記第１内部入力ストローブ信号に含まれた複数の信号を順にトグルさせ、
    前記所定のコマンドが連続で入力される場合、前記復旧情報入力ラッチ信号の連続的なトグルに応答して、前記第２内部入力ストローブ信号に含まれた複数の信号を順にトグルさせることを特徴とする請求項１１に記載の半導体メモリ装置。
17. 前記トレーニング出力コマンドまたは前記所定のコマンドが連続で入力され、前記復旧情報出力イネーブル信号が連続でトグルする場合、
    前記出力ストローブ信号生成部が、
    前記復旧情報出力イネーブル信号が連続でトグルするごとに、前記復旧情報出力ドライバイネーブル信号を、前記復旧情報データまたは前記復旧情報トレーニングデータのビット数に対応する回数だけ連続でトグルさせ、
    前記トレーニング出力コマンドが連続で入力される場合、前記復旧情報出力イネーブル信号の連続的なトグルに応答して、前記第１内部出力ストローブ信号に含まれた複数の信号を順にトグルさせ、
    前記所定のコマンドが連続で入力される場合、前記復旧情報出力イネーブル信号の連続的なトグルに応答して、前記第２内部出力ストローブ信号に含まれた複数の信号を順にトグルさせることを特徴とする請求項１６に記載の半導体メモリ装置。
18. 前記復旧情報入出力部が、
    前記復旧情報データ入出力パッドを介して連続的な複数のビットが直列に印加される複数の前記復旧情報データまたは複数の前記復旧情報トレーニングデータを、順にバッファリングした後、前記ソースクロックに同期させて順に並列化する復旧情報データ入力部と、
    前記復旧情報保存部によって順に並列化状態で提供される複数の前記復旧情報データまたは複数の前記復旧情報トレーニングデータを、前記ソースクロックに同期させて順に直列化し、前記復旧情報出力ドライバイネーブル信号のトグルに応答して、前記復旧情報データ入出力パッドを介して出力する復旧情報データ出力部と、
    を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
19. 前記復旧情報保存部が、
    前記復旧情報データ入力部によって順に並列化され入力される複数の前記復旧情報データまたは複数の前記復旧情報トレーニングデータを、前記復旧情報入力ラッチ信号の連続的なトグルに各々応答して順にラッチする復旧情報ラッチ部と、
    前記復旧情報ラッチ部によって並列にラッチされて順に出力されるデータを、前記第１または前記第２内部入力ストローブ信号に含まれた複数の信号が順にトグルすることに応答して順に保存し、保存されたデータを前記第１または前記第２内部出力ストローブ信号に含まれた複数の信号が順にトグルすることに応答して順に前記復旧情報データ出力部に提供する復旧情報データ保存部と、
    を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
20. 前記第１データ入出力部が、
    前記トレーニング入力コマンドが入力される時点から前記ソースクロックの周期が前記第１の回数繰り返される時間が経過した時点で、前記ノーマルトレーニングデータが入力され保存するノーマル入力制御部と、
    前記トレーニング出力コマンドが入力される時点から前記ソースクロックの周期が前記第２の回数繰り返される時間が経過した時点で、前記ノーマル入力制御部によって保存された前記ノーマルトレーニングデータを出力するノーマル出力制御部と、
    を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
21. 前記ノーマル入力制御部が、
    前記トレーニング入力コマンドが入力される時点から前記ソースクロックの周期を前記第１の回数の分だけカウントし、カウントの完了に応答してノーマル入力イネーブル信号をトグルさせるノーマル入力カウンタと、
    前記ノーマル入力イネーブル信号のトグルに応答してノーマル入力ストローブ信号を生成するノーマル入力ストローブ信号生成部と、
    前記ノーマル入力ストローブ信号に応答して前記ノーマルトレーニングデータを、前記ノーマルデータ入出力パッドを介して入力され、所定のレジスタに保存するノーマルトレーニングデータ入力部と、
    を備えることを特徴とする請求項２０に記載の半導体メモリ装置。
22. 前記ノーマル出力制御部が、
    前記トレーニング入力コマンドが入力される時点から前記ソースクロックの周期を前記第２の回数の分だけカウントし、カウントの完了に応答して前記ノーマル出力イネーブル信号をトグルさせるノーマル出力カウンタと、
    前記ノーマル出力イネーブル信号のトグルに応答してノーマル出力ストローブ信号を生成するノーマル出力ストローブ信号生成部と、
    前記ノーマル出力ストローブ信号に応答して、前記所定のレジスタに保存された前記ノーマルトレーニングデータを、前記ノーマルデータ入出力パッドを介して出力するノーマルトレーニングデータ出力部と、
    を備えることを特徴とする請求項２１に記載の半導体メモリ装置。
23. 前記コマンド入力パッドに前記トレーニング入力コマンドが入力される時点から前記ノーマルデータ入出力パッドに前記ノーマルトレーニングデータが入力される時点までの時間と、
    前記コマンド入力パッドに前記トレーニング入力コマンドが入力される時点から前記復旧情報データ入出力パッドに前記復旧情報トレーニングデータが入力される時点までの時間とが、互いに同じであることを特徴とする請求項５に記載の半導体メモリ装置。
24. 前記コマンド入力パッドに前記トレーニング出力コマンドが入力される時点から前記ノーマルデータ入出力パッドを介して前記ノーマルトレーニングデータが出力される時点までの時間と、
    前記コマンド入力パッドに前記トレーニング出力コマンドが入力される時点から前記復旧情報データ入出力パッドを介して前記復旧情報トレーニングデータが出力される時点までの時間とが、互いに同じであることを特徴とする請求項２３に記載の半導体メモリ装置。
25. 前記コマンド入力パッドに前記ライトコマンドが入力される時点から前記ノーマルデータ入出力パッドに前記ノーマルデータが入力される時点までの時間と、
    前記コマンド入力パッドに前記所定のコマンドが入力される時点から前記復旧情報データ入出力パッドに前記復旧情報データが入力される時点までの時間と、
    前記コマンド入力パッドに前記トレーニング入力コマンドが入力される時点から前記ノーマルデータ入出力パッドに前記ノーマルトレーニングデータが入力される時点までの時間と、
    前記コマンド入力パッドに前記トレーニング入力コマンドが入力される時点から前記復旧情報データ入出力パッドに前記復旧情報トレーニングデータが入力される時点までの時間とが、互いに同じであることを特徴とする請求項２４に記載の半導体メモリ装置。
26. 前記コマンド入力パッドに前記リードコマンドが入力される時点から前記ノーマルデータ入出力パッドを介して前記ノーマルデータが出力される時点までの時間と、
    前記コマンド入力パッドに前記トレーニング出力コマンドが入力される時点から前記ノーマルデータ入出力パッドおよび前記復旧情報データ入出力パッドを介して前記ノーマルトレーニングデータおよび前記復旧情報トレーニングデータが出力される時点までの時間とが、
    互いに同じであり、
    前記コマンド入力パッドに前記所定のコマンドが入力される時点から前記復旧情報データ入出力パッドを介して前記復旧情報データが出力される時点までの時間とは、互いに同じではないことを特徴とする請求項２５に記載の半導体メモリ装置。
27. 前記ソースクロックが、
    前記コマンド入力パッドを介して入力される前記トレーニング入力コマンド、前記トレーニング出力コマンド、前記所定のコマンドを同期化させるシステムクロックと、
    前記ノーマルデータ入出力パッドおよび前記復旧情報データ入出力パッドを介して入出力される前記ノーマルデータ、前記ノーマルトレーニングデータ、前記復旧情報データ、前記復旧情報トレーニングデータを同期化させるデータクロックと、
    を備えることを特徴とする請求項８に記載の半導体メモリ装置。
28. 前記復旧情報入出力制御部が、
    前記トレーニング入力コマンドまたは前記所定のコマンドが入力される時点から前記システムクロックの周期が所定の第１の回数繰り返される時間が経過した時点で前記第１および第２内部入力ストローブ信号をトグルさせる復旧情報入力制御部と、
    前記トレーニング出力コマンドが入力される時点から前記システムクロックの周期が所定の第２の回数の分だけ繰り返される時間が経過した時点で、前記第１内部出力ストローブ信号をトグルさせ、前記第１および第２内部入力ストローブ信号がトグルする時点で、前記データクロックの周期が所定の第３の回数の分だけ繰り返される時間が経過した時点で前記第２内部出力ストローブ信号をトグルさせる復旧情報出力制御部と、
    を備えることを特徴とする請求項２７に記載の半導体メモリ装置。
29. 相互間にノーマルデータおよび復旧情報データが入出力される半導体メモリ装置と半導体メモリ装置コントローラとを備える半導体システムであって、
    復旧情報トレーニングデータとフィードバック復旧情報トレーニングデータとを比較して、その結果に対応して前記半導体メモリ装置に伝送する前記復旧情報データの位相を調節する前記半導体メモリ装置コントローラと、
    所定の第１時点で前記半導体メモリ装置コントローラから前記復旧情報トレーニングデータの入力を受け、所定の第２時点で前記フィードバック復旧情報トレーニングデータとして前記半導体メモリ装置コントローラに伝送する前記半導体メモリ装置と、
    を備えることを特徴とする半導体システム。
30. 前記半導体メモリ装置コントローラが、
    ノーマルトレーニングデータとフィードバックノーマルトレーニングデータとを比較して、その結果に対応して前記半導体メモリ装置に伝送される前記ノーマルデータの位相を調節することを特徴とする請求項２９に記載の半導体システム。
31. 前記半導体メモリ装置が、
    前記第１時点で前記半導体メモリ装置コントローラから前記ノーマルトレーニングデータの入力を受け、前記第２時点で前記フィードバックノーマルトレーニングデータとして前記半導体メモリ装置コントローラに伝送することを特徴とする請求項３０に記載の半導体システム。
32. 前記半導体メモリ装置コントローラが、
    前記復旧情報データとフィードバック復旧情報データとを比較して、その結果に対応して、前記半導体メモリ装置に伝送する前記ノーマルデータの位相を調節することを特徴とする請求項３１に記載の半導体システム。
33. 前記半導体メモリ装置が、
    前記第１時点で前記半導体メモリ装置コントローラから前記復旧情報データの入力を受け、所定の時間の後に前記フィードバック復旧情報データとして前記半導体メモリ装置コントローラに伝送することを特徴とする請求項３２に記載の半導体システム。
34. 前記半導体メモリ装置コントローラから前記半導体メモリ装置に伝送される前記復旧情報トレーニングデータおよび前記ノーマルトレーニングデータは、ソースクロックのエッジに基づいてデータウインドウがスキャンされ、前記復旧情報データは、前記ソースクロックのエッジにデータウインドウのエッジが同期し、前記ノーマルデータは、前記ソースクロックのエッジにデータウインドウのセンターが同期し、
    前記半導体メモリ装置から前記半導体メモリ装置コントローラに伝送される前記フィードバック復旧情報トレーニングデータ及び前記フィードバックノーマルトレーニングデータ、並びに、前記フィードバック復旧情報データ及び前記ノーマルデータは、前記ソースクロックのエッジにデータウインドウのエッジが同期することを特徴とする請求項３３に記載の半導体システム。
35. 前記半導体メモリ装置コントローラが、
    前記復旧情報トレーニングデータのデータ値と前記フィードバック復旧情報トレーニングデータのデータ値とを比較して、該比較結果に対応して復旧情報トレーニング比較信号を生成する復旧情報トレーニング比較部と、
    前記復旧情報データを、前記復旧情報トレーニング比較信号に応じてその位相を変動して、生成する復旧情報データ生成部と、
    を備えることを特徴とする請求項３４に記載の半導体システム。
36. 前記半導体メモリ装置コントローラが、
    前記ノーマルトレーニングデータのデータ値と前記フィードバックノーマルトレーニングデータのデータ値とを比較して、該比較結果に対応してノーマルトレーニング比較信号を生成するノーマルトレーニング比較部と、
    前記復旧情報データのデータ値と前記フィードバック復旧情報データのデータ値とを比較して、該比較結果に対応して復旧情報比較信号を生成する復旧情報比較部と、
    前記ノーマルデータを、前記ノーマルトレーニング比較信号または前記復旧情報比較信号に応じてその位相を変動して、生成するノーマルデータ生成部と、
    をさらに備えることを特徴とする請求項３５に記載の半導体システム。
37. 前記半導体メモリ装置が、
    前記第１時点から前記ノーマルトレーニングデータの入力を受けて保存し、保存された前記ノーマルトレーニングデータを、前記第２時点で前記フィードバックノーマルトレーニングデータとして出力する第１データ入出力部と、
    前記第１時点から前記復旧情報トレーニングデータの入力を受けて保存し、保存された前記復旧情報トレーニングデータを、前記第２時点で前記フィードバック復旧情報トレーニングデータとして出力する第２データ入出力部と、
    を備えることを特徴とする請求項３６に記載の半導体システム。
38. 前記半導体メモリ装置が、
    前記第１時点から前記ノーマルデータの入力を受けて保存し、保存された前記ノーマルデータを前記第２時点で出力するノーマルデータ入出力部と、
    前記第１時点から前記復旧情報データの入力を受けて保存し、保存された前記復旧情報データを、所定の時間後に前記フィードバック復旧情報データとして出力する復旧情報データ入出力部と、
    をさらに備えることを特徴とする請求項３７に記載の半導体システム。
39. 前記半導体メモリ装置と半導体メモリ装置コントローラとの間に位置して前記ソースクロックを伝送するクロック伝送パスと、
    前記半導体メモリ装置と半導体メモリ装置コントローラとの間に位置して前記ノーマルデータ、前記ノーマルトレーニングデータ、前記フィードバックノーマルトレーニングデータを伝送するノーマルデータ伝送パスと、
    前記半導体メモリ装置と半導体メモリ装置コントローラとの間に位置して前記復旧情報データ、前記フィードバック復旧情報データ、前記復旧情報トレーニングデータ、前記フィードバック復旧情報トレーニングデータを伝送する復旧情報データ伝送パスと、
    をさらに備えることを特徴とする請求項３８に記載の半導体システム。
40. 前記半導体メモリ装置コントローラが、
    前記ノーマルデータ、前記ノーマルトレーニングデータ、前記フィードバックノーマルトレーニングデータを入出力するノーマルデータ入出力パッドと、
    前記復旧情報データ、前記フィードバック復旧情報データ、前記復旧情報トレーニングデータ、前記フィードバック復旧情報トレーニングデータを入出力する復旧情報データ入出力パッドと、
    前記ソースクロックを出力するクロック出力パッドと、
    をさらに備えることを特徴とする請求項３９に記載の半導体システム。
41. 前記半導体メモリ装置が、
    前記ノーマルデータ、前記ノーマルトレーニングデータ、前記フィードバックノーマルトレーニングデータを入出力するノーマルデータ入出力パッドと、
    前記復旧情報データ、前記フィードバック復旧情報データ、前記復旧情報トレーニングデータ、前記フィードバック復旧情報トレーニングデータを入出力する復旧情報データ入出力パッドと、
    前記ソースクロックの入力を受けるクロック入力パッドと、
    をさらに備えることを特徴とする請求項４０に記載の半導体システム。
42. トレーニングモードで半導体メモリ装置に伝送された復旧情報トレーニングデータに対応して前記半導体メモリ装置から印加されるフィードバック復旧情報トレーニングデータに応答して、ノーマルモードで前記半導体メモリ装置に伝送する前記復旧情報データの位相を調節する半導体メモリ装置コントローラと、
    前記トレーニングモードで前記半導体メモリ装置コントローラから印加される前記復旧情報トレーニングデータを、第１時間の間保存した後に前記フィードバック復旧情報トレーニングデータとしてフィードバック伝送し、前記ノーマルモードで前記半導体メモリ装置コントローラから印加される前記復旧情報データを、第２時間の間保存した後にフィードバック復旧情報データとしてフィードバック伝送する前記半導体メモリ装置と、
    を備えることを特徴とする半導体システム。
43. 前記半導体メモリ装置コントローラが、
    前記トレーニングモードで前記半導体メモリ装置に伝送されたノーマルトレーニングデータに対応して前記半導体メモリ装置から印加されるフィードバックノーマルトレーニングデータに応答して、前記ノーマルモードで前記半導体メモリ装置に伝送するノーマルデータの位相を、調節することを特徴とする請求項４２に記載の半導体システム。
44. 前記半導体メモリ装置が、
    前記トレーニングモードで前記半導体メモリ装置コントローラから印加される前記ノーマルトレーニングデータを、前記第１時間の間保存して、前記フィードバックノーマルトレーニングデータとしてフィードバック伝送することを特徴とする請求項４３に記載の半導体システム。
45. 前記半導体メモリ装置コントローラが、
    前記ノーマルモードで前記半導体メモリ装置に伝送された前記復旧情報データに対応して前記半導体メモリ装置から印加される前記フィードバック復旧情報データに応答して、前記ノーマルモードで前記半導体メモリ装置に伝送するノーマルデータの位相を、調節することを特徴とする請求項４４に記載の半導体システム。
46. 前記半導体メモリ装置コントローラから前記半導体メモリ装置に伝送される前記復旧情報トレーニングデータおよび前記ノーマルトレーニングデータは、ソースクロックのエッジに基づいてデータウインドウがスキャンされ、前記復旧情報データは、前記ソースクロックのエッジにデータウインドウのエッジが同期し、
    前記半導体メモリ装置から前記半導体メモリ装置コントローラに伝送される前記フィードバック復旧情報トレーニングデータ及び前記フィードバックノーマルトレーニングデータ、並びに、前記フィードバック復旧情報データ及び前記ノーマルデータは、前記ソースクロックのエッジにデータウインドウのエッジが同期されることを特徴とする請求項４５に記載の半導体システム。
47. 前記半導体メモリ装置コントローラが、
    前記トレーニングモードで前記復旧情報トレーニングデータのデータ値と前記フィードバック復旧情報トレーニングデータのデータ値とを比較して、該比較結果に対応して復旧情報トレーニング比較信号を生成する復旧情報トレーニング比較部と、
    前記ノーマルモードで前記復旧情報データを、前記復旧情報トレーニング比較信号に応じてその位相を変動して生成する復旧情報データ生成部と、
    を備えることを特徴とする請求項４６に記載の半導体システム。
48. 前記半導体メモリ装置コントローラが、
    前記トレーニングモードで前記ノーマルトレーニングデータのデータ値と前記フィードバックノーマルトレーニングデータのデータ値とを比較して、該比較結果に対応してノーマルトレーニング比較信号を生成するノーマルトレーニング比較部と、
    前記ノーマルモードで前記復旧情報データのデータ値と前記フィードバック復旧情報データのデータ値を比較して、比較結果に対応して復旧情報比較信号を生成する復旧情報比較部と、 前記ノーマルモードで前記ノーマルデータを、前記ノーマルトレーニング比較信号または前記復旧情報比較信号に応じて、その位相を変動して生成するノーマルデータ生成部と、
    をさらに備えることを特徴とする請求項４７に記載の半導体システム。
49. 前記半導体メモリ装置が、
    前記トレーニングモードで前記ノーマルトレーニングデータが入力され、該ノーマルトレーニングデータを前記第１時間の間保存して、前記フィードバックノーマルトレーニングデータとして出力する第１データ入出力部と、
    前記トレーニングモードで前記復旧情報トレーニングデータが入力され、該復旧情報トレーニングデータを前記第１時間の間保存して、前記フィードバック復旧情報トレーニングデータとして出力する第２データ入出力部と、
    を備えることを特徴とする請求項４８に記載の半導体システム。
50. 前記半導体メモリ装置が、
    前記ノーマルモードで前記ノーマルデータの入力を受け、該ノーマルデータを内部のコア領域に保存して、保存されたノーマルデータを出力するノーマルデータ入出力部と、
    前記ノーマルモードで前記復旧情報データの入力を受け、該復旧情報データを前記第２時間の間保存して、前記フィードバック復旧情報データとして出力する復旧情報データ入出力部と、
    をさらに備えることを特徴とする請求項４９に記載の半導体システム。
51. 前記半導体メモリ装置と半導体メモリ装置コントローラとの間に位置して前記ソースクロックを伝送するクロック伝送パスと、
    前記半導体メモリ装置と半導体メモリ装置コントローラとの間に位置して前記ノーマルデータ、前記ノーマルトレーニングデータ、及び前記フィードバックノーマルトレーニングデータを伝送するノーマルデータ伝送パスと、
    前記半導体メモリ装置と半導体メモリ装置コントローラとの間に位置して前記復旧情報データ、前記フィードバック復旧情報データ、前記復旧情報トレーニングデータ、及び前記フィードバック復旧情報トレーニングデータを伝送する復旧情報データ伝送パスと、
    をさらに備えることを特徴とする請求項５０に記載の半導体システム。
52. 前記半導体メモリ装置コントローラが、
    前記ノーマルデータ、前記ノーマルトレーニングデータ、及び前記フィードバックノーマルトレーニングデータを入出力するノーマルデータ入出力パッドと、
    前記復旧情報データ、前記フィードバック復旧情報データ、前記復旧情報トレーニングデータ、及び前記フィードバック復旧情報トレーニングデータを入出力する復旧情報データ入出力パッドと、
    前記ソースクロックを出力するクロック出力パッドと、
    をさらに備えることを特徴とする請求項５１に記載の半導体システム。
53. 前記半導体メモリ装置が、
    前記ノーマルデータ、前記ノーマルトレーニングデータ、及び前記フィードバックノーマルトレーニングデータを入出力するノーマルデータ入出力パッドと、
    前記復旧情報データ、前記フィードバック復旧情報データ、前記復旧情報トレーニングデータ、及び前記フィードバック復旧情報トレーニングデータを入出力する復旧情報データ入出力パッドと、
    前記ソースクロックの入力を受けるクロック入力パッドと、
    をさらに備えることを特徴とする請求項５２に記載の半導体システム。
54. トレーニング入力コマンドを印加する第１コマンド印加ステップと、
    前記第１コマンド印加ステップの動作後に、所定の第１時点でノーマルトレーニングデータおよび復旧情報トレーニングデータを印加するトレーニングデータ印加ステップと、
    トレーニング出力コマンドを印加する第２コマンド印加ステップと、
    前記第２コマンド印加ステップの動作後に、所定の第２時点で前記データ印加ステップによって入力されたデータを、ソースクロックのエッジにデータウインドウのエッジが同期した状態で出力するトレーニングデータ出力ステップと、
    を含み、
    前記ノーマルトレーニングデータおよび前記復旧情報トレーニングデータの各々は、前記ソースクロックのエッジに基づいてデータウインドウがスキャンされることを特徴とする半導体メモリ装置の動作方法。
55. ライトコマンドを印加する第３コマンド印加ステップと、
    リードコマンドを印加する第４コマンド印加ステップと、
    前記第３コマンド印加ステップの動作後に、所定の前記第１時点で第１ノーマルデータを印加するステップと、
    前記第４コマンド印加ステップの動作後に、所定の前記第２時点で、内部に保存されていた第２ノーマルデータを出力するステップと、
    をさらに含み、
    前記第１ノーマルデータが、前記ソースクロックのエッジにデータウインドウのセンターが同期し、
    前記第２ノーマルデータが、前記ソースクロックのエッジにデータウインドウのエッジが同期することを特徴とする請求項５４に記載の半導体メモリ装置の動作方法。
56. 前記トレーニング入力コマンド及び前記トレーニング出力コマンドを除く所定のコマンドを印加する第５コマンド印加ステップと、
    前記第３〜第５コマンド印加ステップの動作後に、所定の前記第１時点で前記ソースクロックのエッジにデータウインドウのエッジが同期した状態で復旧情報データが印加され、印加された該復旧情報データを、所定の時間後に前記ソースクロックのエッジにデータウインドウのエッジが同期した状態で出力する復旧情報データ入出力ステップと、
    をさらに含むことを特徴とする請求項５５に記載の半導体メモリ装置の動作方法。
57. 前記リードコマンドおよび前記ライトコマンドが、前記所定のコマンドに含まれることを特徴とする請求項５６に記載の半導体メモリ装置の動作方法。
58. 前記トレーニングデータ印加ステップが、
    前記第１コマンド印加ステップの動作後に、前記ソースクロックの周期を、所定の第１の回数の分だけカウントする第１カウントステップと、
    前記第１カウントステップの動作の完了に応答して、前記ノーマルトレーニングデータおよび前記復旧情報トレーニングデータの各々を印加されて保存する第１データ保存ステップと、
    を含むことを特徴とする請求項５７に記載の半導体メモリ装置の動作方法。
59. 前記トレーニングデータ出力ステップが、
    前記第２コマンド印加ステップの動作後に、前記ソースクロックの周期を、所定の第２の回数の分だけカウントする第２カウントステップと、
    前記第２カウントステップの動作の完了に応答して、前記第１データ保存ステップによって保存された前記ノーマルトレーニングデータおよび前記復旧情報トレーニングデータを、データウインドウエッジを前記ソースクロックのエッジに同期させて、出力するステップと、
    を含むことを特徴とする請求項５８に記載の半導体メモリ装置の動作方法。
60. 前記復旧情報データ入出力ステップが、
    前記第３〜第５コマンド印加ステップの動作後に、前記ソースクロックの周期を前記第１の回数の分だけカウントする第３カウントステップと、
    前記第３カウントステップの動作の完了に応答して、前記復旧情報データを印加されて保存する第２データ保存ステップと、
    前記第２データ保存ステップの動作の完了に応答して、前記ソースクロックの周期を所定の第３の回数の分だけカウントする第４カウントステップと、
    前記第４カウントステップの動作の完了に応答して、前記第２データ保存ステップによって保存された前記復旧情報データを、データウインドウエッジを前記ソースクロックのエッジに同期させて出力するステップと、
    を含むことを特徴とする請求項５９に記載の半導体メモリ装置の動作方法。
61. コマンド入力パッドを介して前記トレーニング入力コマンド、前記トレーニング出力コマンド、及び前記所定のコマンドを入力するステップと、
    ノーマルデータ入出力パッドを介して前記第１ノーマルデータ、前記第２ノーマルデータ、及び前記ノーマルトレーニングデータを入出力するステップと、
    復旧情報データ入出力パッドを介して前記復旧情報データ、及び前記復旧情報トレーニングデータを入出力するステップと、
    クロック入力パッドを介して前記ソースクロックを入力するステップと、
    をさらに備えることを特徴とする請求項５７に記載の半導体メモリ装置の動作方法。
62. 半導体メモリ装置と半導体メモリ装置コントローラとを備える半導体システムの動作方法であって、
    前記半導体メモリ装置コントローラで生成されたトレーニング入力コマンドが前記半導体メモリ装置に伝達され、所定の第１時間以後に、前記半導体メモリ装置コントローラで生成された復旧情報トレーニングデータを前記半導体メモリ装置に伝達する第１伝達ステップと、
    前記第１伝達ステップを介して前記半導体メモリ装置に印加された前記復旧情報トレーニングデータを前記半導体メモリ装置内部に保存する第１保存ステップと、
    前記半導体メモリ装置コントローラで生成されたトレーニング出力コマンドが前記半導体メモリ装置に伝達され、所定の第２時間以後に、前記第１保存ステップを介して前記半導体メモリ装置に保存されたデータを、フィードバック復旧情報トレーニングデータとして前記半導体メモリ装置コントローラに伝達する第２伝達ステップと、
    前記半導体メモリ装置コントローラ内部の前記復旧情報トレーニングデータのデータ値と前記第２伝達ステップを介して前記半導体メモリ装置コントローラに印加された前記フィードバック復旧情報トレーニングのデータ値とを比較して、該比較結果に対応して、前記半導体メモリ装置コントローラで生成され前記半導体メモリ装置に伝達される復旧情報データの位相を調節するステップと、
    を含み、
    前記復旧情報トレーニングデータは、ソースクロックのエッジに基づいてデータウインドウがスキャンされ、
    前記フィードバック復旧情報トレーニングデータは、前記ソースクロックのエッジにデータウインドウのエッジが同期することを特徴とする半導体システムの動作方法。
63. 前記半導体メモリ装置コントローラで生成されたライトコマンドが前記半導体メモリ装置に伝達され、前記第１時間後に、前記半導体メモリ装置コントローラで生成された第１ノーマルデータを前記半導体メモリ装置に伝達する第３伝達ステップと、
    前記半導体メモリ装置コントローラで生成されたリードコマンドが前記半導体メモリ装置に伝達され、前記第２時間後に、前記半導体メモリ装置内部に保存されていた第２ノーマルデータを、前記ソースクロックのエッジにデータウインドウのエッジが同期した状態で、前記半導体メモリ装置コントローラに伝達する第４伝達ステップと、
    をさらに含み、
    前記第１ノーマルデータは、前記ソースクロックのエッジにデータウインドウのセンターが同期することを特徴とする請求項６２に記載の半導体システムの動作方法。
64. 前記半導体メモリ装置コントローラで生成された所定のコマンドを前記半導体メモリ装置に伝達し、前記第１時間後に、前記半導体メモリ装置コントローラで生成された前記復旧情報データを前記半導体メモリ装置に伝達する第５伝達ステップと、
    前記第５伝達ステップによって前記半導体メモリ装置に印加された前記復旧情報データを前記半導体メモリ装置内部に保存する第２保存ステップと、
    前記第２保存ステップが完了して所定の時間が経過した後に、前記第２保存ステップを介して前記半導体メモリ装置に保存されたデータを、フィードバック復旧情報データとして、前記半導体メモリ装置コントローラに伝達する第６伝達ステップと、
    前記半導体メモリ装置コントローラ内部の前記復旧情報データのデータ値と前記第６伝達ステップによって前記半導体メモリ装置コントローラに印加された前記フィードバック復旧情報データのデータ値とを比較して、該比較結果に対応して前記第１ノーマルデータの位相を調節するステップと、
    をさらに含み、
    前記所定のコマンドが、前記ライトコマンド及び前記リードコマンドを含み、前記トレーニング入力コマンド及び前記トレーニング出力コマンドを含まず、
    前記復旧情報データは、前記ソースクロックのエッジにデータウインドウのエッジが同期し、
    前記フィードバック復旧情報データは、前記ソースクロックのエッジにデータウインドウのエッジが同期することを特徴とする請求項６３に記載の半導体システムの動作方法。
65. 前記半導体メモリ装置コントローラに備えられたコマンド出力パッドを介して、前記トレーニング入力コマンド、前記トレーニング出力コマンド、及び前記所定のコマンドを出力して前記半導体メモリ装置に備えられたコマンド入力パッドに印加するステップと、
    前記半導体メモリ装置コントローラに備えられたノーマルデータ入出力パッドと前記半導体メモリ装置のノーマルデータ入出力パッドとの間で前記第１ノーマルデータ、前記第２ノーマルデータ、前記ノーマルトレーニングデータ、及び前記フィードバックノーマルトレーニングデータを伝送するステップと、
    前記半導体メモリ装置コントローラに備えられた復旧情報データ入出力パッドと前記半導体メモリ装置に備えられたノーマルデータ入出力パッドとの間で前記復旧情報データ、前記フィードバック復旧情報データ、前記復旧情報トレーニングデータ、及び前記フィードバック復旧情報トレーニングデータを伝送するステップと、
    前記半導体メモリ装置コントローラに備えられたクロック出力パッドを介して前記ソースクロックを出力して前記半導体メモリ装置に備えられたクロック入力パッドに印加するステップと、
    をさらに含むことを特徴とする請求項６４に記載の半導体システムの動作方法。
66. 前記ソースクロックが、
    前記トレーニング入力コマンド、前記トレーニング出力コマンド、及び前記所定のコマンドを同期させるシステムクロックと、
    前記ノーマルデータ、前記ノーマルトレーニングデータ、前記フィードバックノーマルトレーニングデータ、前記復旧情報データ、前記フィードバック復旧情報データ、前記復旧情報トレーニングデータ、及び前記フィードバック復旧情報トレーニングデータを同期させるデータクロックと、
    を含むことを特徴とする請求項６５に記載の半導体システムの動作方法。

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