KR100625297B1 - 반도체메모리소자 - Google Patents

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KR100625297B1
KR100625297B1 KR1020050036584A KR20050036584A KR100625297B1 KR 100625297 B1 KR100625297 B1 KR 100625297B1 KR 1020050036584 A KR1020050036584 A KR 1020050036584A KR 20050036584 A KR20050036584 A KR 20050036584A KR 100625297 B1 KR100625297 B1 KR 100625297B1
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최병진
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Abstract

본 발명은 불필요한 전류소모를 줄이며 유효데이터윈도우 마진을 크게 확보할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 것으로 데이터가 인가되는 동안에만 데이터스트로브신호를 분주하여 순차적으로 활성화되는 복수의 얼라인 제어신호를 생성하기 위한 얼라인 제어신호 생성수단; 및 상기 복수의 얼라인 제어신호에 응답하여 연속적으로 인가되는 복수의 데이터를 동시에 복수의 얼라인-데이터로 출력하기 위한 데이터 얼라인수단을 구비하는 반도체메모리소자를 제공한다.
얼라인, 데이터스트로브신호, 카스레이턴시, 패치, 분주

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 데이터 얼라인부를 구비하는 반도체메모리소자의 블록 구성도.
도 2는 도 1의 플립플롭의 내부 회로도.
도 3은 도 1에 도시된 종래기술에 따른 데이터 얼라인부를 구비하는 반도체메모리소자의 동작 파형도.
도 4는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 5는 도 4의 얼라인 제어신호 생성부의 내부 회로도.
도 6은 쓰기-플래그신호의 인가시점에 따른 분주부의 동작을 나타낸 도면.
도 7은 쓰기-플래그신호의 라이징 에지가 위치해야 하는 유효 윈도우을 나타내기 위한 도면.
도 8은 도 4의 데이터 얼라인부의 내부 회로도.
도 9는 도 4에 도시된 본 발명의 동작 파형도.
* 도면의 주요한 부분에 대한 부호의 설명
100 : 얼라인 제어신호 생성부
200 : 데이터 얼라인부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 복수 데이터 패치에 따른 전류소모를 줄일 수 있는 반도체메모리소자에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클럭의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클럭 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클럭의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 SDR 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.
만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 메모리 장치의 내부에서 수행하기에 역부족이다. 따라서 메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽 에지에 동기시켜 처리하게된다.
따라서 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 입출력 방식이 필요하다.
이를 위하여 디디알 메모리 장치의 데이터 입력버퍼는 상승에지 및 하강에지에 동기된 2비트 또는 4비트의 데이터를 프리패치(prefetch)하고 얼라인한 다음, 이를 메인클럭의 상승에지에 짝수데이터 또는 홀수데이터로 동기시켜 내부 코어영역으로 전달하고 있다.
한편, 데이터 입출력의 정확한 타이밍을 구현하기 위해 데이터를 입력받을 때 메모리장치 외부의 중앙처리장치(CPU)나 메모리 콘트롤러(controller)에서 데이터신호와 함께 데이터스트로브(data strobe) 신호(이하 DQS라 함)가 함께 입력된다.
도 1은 종래기술에 따른 데이터 얼라인부를 구비하는 반도체메모리소자의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 데이터 얼라인부는 데이터스트로브신호의 라이징에지에 활성화되는 라이징-데이터스트로브신호(DQSRP)에 응답하여 인가되는 데이터(DIN, DINB)를 래치하기 위한 복수의 플립플롭(10, 20, 40)과, 데이터스토르브신호의 폴링에지에 활성화되는 폴링-데이터스트로브신호(DQSFP)에 응답하여 인가되는 데이터(DIN, DINB)를 래치하기 위한 복수의 플립플롭(15, 25, 35, 45)을 서로 교차하여 2열 병렬 4단 직렬 형태로 구비한다.
폴링-데이터스트로브신호(DQSFP)에 응답하여 데이터를 래치하는 복수의 플립플롭(15, 25, 35, 45)의 정출력(OUT)을 얼라인-데이터(ALGN_DBR1, ALGN_DBF1, ALGN_DBR0, ALGN_DBF0)로 출력하기 위한 드라이버(52, 54, 56, 58)를 각각 더 포함한다.
도 2는 도 1에 도시된 플립플롭(10)의 내부 회로도로서, 복수의 플립플롭(10, 15, 20, 25, 35, 40, 45)은 인가받는 입력신호만이 다를 뿐 동일한 회로적 구현을 가지므로 하나만을 예로서 살펴보도록 한다.
도 2를 참조하면, 플립플롭(10)은 입력신호(IN) 및 반전 입력신호(INB)를 차 동 입력으로 인가받아 증폭하기 위한 차동 증폭기(12)와, 차동 증폭기(12)의 제1 및 제2 신호에 대응하는 자신의 정출력(OUT) 및 부출력(OUTB)을 드라이빙하기 위한 출력 드라이빙부(14)를 구비한다.
차동증폭기(12)는 클럭(CLK)이 논리레벨 'L'을 갖게되는 폴링 에지에서 초기화되며, 클럭(CLK)이 논리레벨 'H'를 갖게되는 라이징 에지에서는 인가되는 입력신호(IN) 및 반전 입력신호(INB)의 차이를 증폭하여 제1 및 제2 신호로 출력한다. 그리고출력 드라이빙부(14)는 파워업신호(PWRUP)의 활성화에 응답하여 초기화되며, 차동증폭기(12)의 제1 및 제2 신호(IN, INB)에 대응하는 정출력(OUT) 및 부출력(OUB)을 드라이빙한다.
전술한 바와 같은 구성을 갖는 플립플롭(10, 15, 20, 25, 35, 40, 45)은 클럭(CLK)으로 인가되는 라이징-데이터스트로브신호(DQSRP) 또는 폴링-데이터스트로브신호(DQSFP)의 라이징에지에 데이터(IN, INB)를 인가받아 정출력(OUT) 및 부출력(OUTB)으로 출력시키는 것을 알 수 있다.
도 3은 도 1에 도시된 종래기술에 따른 데이터 얼라인부를 구비하는 반도체메모리소자의 동작 파형도이다.
먼저, 데이터스트로브신호의 라이징 에지에 활성화되는 라이징-데이터스트로브신호(DQSRP) 및 폴링-데이터스트로브신호(DQSFP)의 라이징 에지에 동기되어 데이터(DIN) 및 반전 데이터(DINB)가 인가된다. 즉, 데이터(DIN) 및 반전 데이터(DINB)가 데이터스트로브신호의 라이징 에지 및 폴링 에지에 동기되어 지속적으로 인가되는 것이다.
이어, 제1 플립플롭(10)은 라이징-데이터스트로브신호(DQSRP)의 첫번째 활성화에 응답하여 데이터(d0)를 인가받아 정출력(OUT) 및 부출력(OUTB)으로 출력한다.
그리고 제2 플립플롭(15)은 폴링-데이터스트로브신호(DQSFP)의 첫번째 활성화에 응답하여 제1 플립플롭(10)의 정출력(OUT) 및 부출력(OUTB)을 인가받아 자신의 정출력(OUT) 및 부출력(OUTB)로 출력하며, 제3 플립플롭(35)은 폴링-데이터스트로브신호(DQSFP)의 첫번째 활성화에 응답하여 데이터(d1)를 인가받아 정출력(OUT) 및 부출력(OUTB)으로 출력한다. 따라서, 각 제2 및 제3 플립플롭(15, 35)의 정출력을 드라이빙하는 드라이버(52, 56)에 의해, 첫번째로 인가된 데이터(d0)와 두번째로 인가된 데이터(d1)가 동시에 제1 및 제2 얼라인-데이터(ALGN_DBR1, ALGN_DBF1)로 출력된다.
이어, 활성화되는 라이징-데이터스트로브신호(DQSRP)에 응답하여 제1 플립플롭(10)은 데이터(d2)를 인가받아 정출력(OUT) 및 부출력(OUTB)으로 출력한다. 또한, 제4 플립플롭(20)이 제2 플립플롭(15)의 정출력(OUT) 및 부출력(OUTB)을 인가받아 정출력(OUT) 및 부출력(OUTB)을 출력하며, 제5 플립플롭(40)이 응답하여 제3 플립플롭(35)의 정출력(OUT) 및 부출력(OUTB)을 인가받아 자신의 정출력(OUT) 및 부출력(OUTB)으로 출력한다.
이어, 활성화되는 폴링-데이터스트로브신호(DQSFP)에 응답하여 제2 플립플롭(15)은 제1 플립플롭(10)의 정출력 및 부출력을 인가받으며, 제3 플립플롭(35)은 데이터(d3)를 래치하여 출력한다. 그리고 제6 플립플롭(25)은 제4 플립플롭(20)의 정출력(OUT) 및 부출력(OUTB)을 인가받으며, 제7 플립플롭(45)은 제5 플립플롭(40) 의 정출력(OUT) 및 부출력(OUTB)을 인가받는다.
따라서, 제2, 제3, 제6 및 제7 플립플롭(15, 35, 25, 45)의 정출력은 각각의 드라이버(52, 54, 56, 58)에 의해 제1 내지 제4 얼라인-데이터(ALGN_DBR1, ALGN_DBF1, ALGN_DBR0, ALGN_DBF0)로 출력된다.
도면에 도시된 바와 같이, 각 제1 내지 제4 얼라인-데이터(ALGN_DBR1, ALGN_DBF1, ALGN_DBR0, ALGN_DBF0)는 쓰기-플래그신호(WR_FLAG)의 활성화로 부터 데이터스트로브신호의 라이징 에지 및 폴링 에지에 동기되어 들어오는 첫번째 부터 네번째까지 데이터(d0, d1, d2, d3)를 정렬하여 한번에 출력된 것임을 알 수 있다.
이와같이 얼라인-데이터(ALGN_DBR1, ALGN_DBF1, ALGN_DBR0, ALGN_DBF0)가 출력될 때, 얼라인-데이터 전달신호(DINCLK)가 활성화되어 제1 내지 제4 얼라인-데이터(ALGN_DBR1, ALGN_DBF1, ALGN_DBR0, ALGN_DBF0)를 증폭하여 단위메모리셀에 전달하기 위한 IO 감지증폭기(도면에 도시되지 않음)에 인가하게 된다.
그러므로, 종래기술에 따른 데이터 얼라인부를 구비하는 반도체메모리소자는 데이터스트로브신호의 라이징 에지 및 폴링 에지에 동기되어 인가되는 데이터를 내부적으로 4비트의 데이터를 한번에 패치하게 된다.
한편, 전술한 바와 같이 데이터 얼라인부를 구현하는 플립플롭은 인가되는 데이터스트로브신호의 에지에서 지속적으로 동작되어 불필요한 전류소모가 발생되는 문제점이 생김을 알 수 있다. 실제로, 10㎛급의 테크놀로지에 데이터 레이트 기준 400㎒를 갖는 DDR2 SDRAM은 1비트의 데이터 당 1㎃의 전류를 소모한다. 따라서, 16비트의 데이터를 인가받는 반도체메모리소자의 경우 16㎃의 전류를 소모한 다.
또한, 종래기술에 따른 반도체메모리소자의 경우 유효데이터윈도우가 1클럭이여서, 스펙인 0.5클럭에 대한 마진이 부족한 단점을 갖는다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 불필요한 전류소모를 줄이며 유효 데이터윈도우 마진을 크게 확보할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 데이터가 인가되는 동안에만 데이터스트로브신호를 분주하여 순차적으로 활성화되는 복수의 얼라인 제어신호를 생성하기 위한 얼라인 제어신호 생성수단; 및 상기 복수의 얼라인 제어신호에 응답하여 연속적으로 인가되는 복수의 데이터를 동시에 복수의 얼라인-데이터로 출력하기 위한 데이터 얼라인수단을 구비한다.
바람직하게, 상기 얼라인 제어신호 생성수단은, 쓰기-플래그신호의 입력을 통해 데이터의 인가 여부를 판별하여, 상기 데이터스트로브신호가 갖는 주파수를 2분주하여 상기 복수의 얼라인 제어신호를 출력하는 것을 특징으로 한다.
바람직하게, 상기 복수의 얼라인 제어신호는 상기 쓰기-플래그신호의 활성화 이후에 인가되는 데이터스트로브신호의 라이징 에지 및 폴링 에지에 동기되어 활성 화되는 제1 내지 제4 얼라인 제어신호인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 반도체메모리소자는 데이터가 인가되는 동안에만 데이터스트로브신호(DQS_IN)에 비해 2배의 주기를 갖는 얼라인 제어신호(RO, FO, R1, F1)를 생성하기 위한 얼라인 제어신호 생성부(100)와, 얼라인 제어신호(R0, F0, R1, F1)에 응답하여 연속적으로 인가되는 복수의 데이터를 동시에 복수의 얼라인-데이터(ALGN_DBR0, ALGB_DBF0, ALGN_DBR1, ALGN_DBF1)로 출력하기 위한 데이터 얼라인부(200)를 구비한다.
여기서, 얼라인 제어신호 생성부(100)는 쓰기-플래그신호(WR_FLAG)의 입력을 통해 데이터의 인가 여부를 판별하여, 데이터스트로브신호(DQS_IN)가 갖는 주파수를 2분주 하여 복수의 얼라인 제어신호(R0, F0, R1, F1)로 출력한다. 따라서, 데이터스트로브신호(DQS_IN)에 비해 2배의 주기를 갖는 얼라인 제어신호(R0, F0, R1, F1)에 의해 구동되기 때문에, 데이터 얼라인부(200)는 종래에 비해 1/2배의 전류소모를 갖는다.
참고적으로, 쓰기-플래그신호(WR_FLAG)는 쓰기커맨드의 인가로부터 쓰기레이턴시(Write Latency; Additive Latency + Cas Latency + 1)에 대응하는 지연 이후 에 활성화되는 내부신호이다.
그리고 데이터스트로브신호(DQS_IN)는 데이터의 입출력을 알려주는 신호로서, 외부에서 인가되는 신호(DQS)를 차동증폭기로 구현된 버퍼(도면에 도시되지 않음)를 통해 변환된 내부신호이다. 따라서, 데이터스트로브신호(DQS_IN)는 데이터의 입출력이 없는 경우에는 터미네이션 전압(Vtt)을 유지하며, 데이터의 입출력이 발생하는 경우에는 시작을 알리는 프리앰블(Preamble) 상태를 일정시간 유지한 뒤 펄스-트레인(Pulse Train) 형태로 형성되며, 데이터의 입출력이 종료되는 시점에는 종료를 알리는 포스트앰블(Postamble) 상태를 일정시간 유지한다. 여기서, 터미네이션 전압(Vtt)은 차동증폭기의 다른 입력인 기준전압과 같은 전압레벨로서, 터미네이션 전압(Vtt)을 갖는 동안에는 데이터스트로브신호(DQS)가 생성되지 않는다.
도 5는 도 4의 얼라인 제어신호 생성부(100)의 내부 회로도이다.
도 5을 참조하면, 얼라인 제어신호 생성부(100)는 쓰기-플래그신호(WR_FLAG)에 응답하여 데이터브스트로브신호(DQS_IN)를 2분주 하여 출력하기 위한 분주부(120)와, 분주부(120)의 정출력(2CLK) 및 부출력(2CLKB)을 데이터스트로브신호(DQS_IN)에 동기시켜 제1 내지 제4 얼라인 제어신호(R0, F0, R1, F1)로 출력하기 위한 출력부(140)를 구비한다.
그리고 출력부(140)는 분주부(120)의 정출력(2CLK)과 데이터스트로브신호(DQS_IN)를 입력으로 하는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 제1 얼라인 제어신호(R0)로서 출력하기 위한 인버터(I1)와, 분주부(120)의 부출력(2CLKB)과 데이터스트로브신호(DQS_IN)를 입력으로 하는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시켜 제3 얼라인 제어신호(R1)로서 출력하기 위한 인버터(I2)를 구비한다. 제2 얼라인 제어신호(F0)는 제1 얼라인 제어신호(R0)와 반전 관계이고, 제4 얼라인 제어신호(F1)는 제3 얼라인 제어신호(R1)와 반전 관계이다.
분주부(120)는 데이터스트로브신호(DQS_IN)의 활성화에 응답하여 제1 노드(N1)에 걸린 전압을 제2 노드(N2)로 전달하기 위한 트랜스퍼게이트(TG4)와, 데이터스트로브신호(DQS_IN)의 활성화에 응답하여 제2 노드(N2)에 걸린전압을 제3 노드(N3)로 전달하기 위한 트랜스퍼게이트(TG1)와, 제3 노드(N3)에 걸린 전압과 쓰기-플래그신호(WR_FLAG)를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전시키기 위한 인버터(I3)와, 데이터스트로브신호(DQS_IN)의 비활성화에 응답하여 인버터(I3)의 출력신호를 제3 노드로 전달하기 위한 트랜스퍼게이트(TG2)와, 데이터스트로브신호(DQS_IN)의 비활성화에 응답하여 낸드게이트(ND3)의 출력신호를 제1 노드(N1)로 전달하기 위한 트랜스퍼게이트(TG3)와, 제1 노드(N1)에 걸린 전압을 반전시켜 출력하기 위한 인버터(I4)와, 인버터(I4)의 출력신호를 반전시켜 제2 노드(N2)로 출력하기 위한 인버터(I5)와, 인버터(I4)의 출력을 반전시켜 출력하기 위한 인버터(I6)와, 인버터(I6)의 출력신호를 지연시켜 정출력(2CLK)으로 출력하기 위한 지연부(122)와, 인버터(I4)의 출력신호를 지연시켜 부출력(2CLKB)으로 출력하기 위한 지연부(124)를 구비한다.
그러므로, 얼라인 제어신호 생성부(100)는 분주부를 통해 데이터스트로브신호에 비해 2배의 주기를 갖는 신호를 생성하고, 출력부를 통해 분주부의 출력을 각각 데이터스트로브신호(DQS_IN)의 라이징 에지 및 폴링 에지에 동기된 제1 내지 제 4 얼라인 제어신호(R0, F0, R1, F1)로 순차적으로 활성화시킨다. 따라서, 제1 내지 제4 얼라인 제어신호(R0, F0, R1, F1)의 활성화 시점은 데이터스트로브신호(DQS_IN)의 1/2주기 간격을 갖는다.
참고적으로, 쓰기-플래그신호(WR_FLAG)가 인가되기 이전에 분주부(120)의 정출력(2CLK)은 논리레벨 'H'로 초기화되며, 부출력(2CLKB)은 논리레벨 'L'로 초기화되어야 한다.
이와같은 분주부(120)의 초기화가 보장되기 위해서는, 쓰기-플래그신호(WR_FLAG)가 데이터스트로브신호(DQS_IN)의 활성화 이후에 인가되어야 한다.
다음에서는 데이터스트로브신호(DQS_IN)가 프리앰블 이전에 인가되는지, 이후에 인가되는지 여부에 따른 분주부(120)의 동작을 도면을 참조하여 구체적으로 살펴보도록 한다.
도 6은 쓰기-플래그신호(WR_FLAG)의 인가시점에 따른 분주부(120)의 동작을 나타낸 도면이다. 참고적으로, 쓰기-플래그신호(WR_FLAG)가 데이터스트로브신호(DQS_IN)의 프리앰블 이전에 인가되는 경우는 'A'로, 쓰기-플래그신호(WR_FLAG)가 데이터스트로브신호(DQS_IN)의 프리앰블 이후에 인가되는 경우는 'B'로 도시된다.
먼저, 쓰기-플래그신호(WR_FLAG)가 프리앰블 이전에 인가되는 'A'의 경우, 분주부(120)의 정출력(2CLK) 및 부출력(2CLKB)은 데이터스트로브신호(DQS_IN)의 프리앰블에 따른 폴링에지에 동기되어 활성화되므로, 실제 데이터(DIN, DINB)가 동기되는 데이터스트로브신호(DQS_IN)가 활성화되기 이전부터 활성화되는 것을 알 수 있다.
반면, 쓰기-플래그신호(WR_FLAG)가 프리앰블 이후에 인가되는 'B'의 경우, 분주부(120)의 정출력(2CLK) 및 부출력(2CLKB)은 데이터(DIN, DINB)가 동기되는 데이터스트로브신호(DQS_IN)의 폴링에지로 부터 활성화되는 것을 알 수 있다.
이와같이, 쓰기-플래그신호(WR_FLAG)가 데이터스트로브신호(DQS_IN)의 프리앰블 이전에 인가되면, 분주부(120)의 구동을 보장할 수 없다. 이는 데이터스트로브신호(DQS_IN)가 갖는 터미네이션 전압(Vtt)의 레벨이 여러 환경적 조건에 의해 변동하여 기준전압보다 낮은 레벨을 갖거나, 높은 레벨을 가져 발생되는 폴링에지에 의해 정출력(2CLK) 및 부출력(2CLKB)이 잘못 활성화되기 때문이다.
따라서, 쓰기-플래그신호(WR_FLAG)는 데이터스트로브신호(DQS_IN)의 프리앰블 상태 이후에 인가되어야 이뤄진다.
도 7은 쓰기-플래그신호(WR_FLAG)의 라이징 에지가 위치하여야 하는 유효 윈도우을 나타내기 위한 도면이다.
도 7에 도시된 바와 같이, 쓰기-플래그신호(WR_FLAG)는 쓰기커맨드의 인가로부터 쓰기레이턴시(WL)에 대응하는 지연이후의 내부클럭(CLK)의 라이징 에지에 동기되어 'α'시점과 'β'시점 사이에 위치해야 한다.
쓰기레이턴시(WL)에 대응하는 내부클럭(CLK)의 라이징에지를 기준으로 'α' 시점은 - twpre_min + tdqss_max의 관계를 가지므로, - 0.1tCK을 갖는다. 그리고 'β' 시점은 0.5tCK - tdqss_min(0.25 tCK)이므로, 0.25tCK를 갖는다. 따라서, 쓰기레이턴시(WL)에 대응하는 내부클럭(CLK)의 라이징에지에 동기된 쓰기플래그신호(WR_FLAG)는 'α'시점과 'β'시점의 타이밍 간격인 0.35 tCK 내에 위치한다.
도 8은 도 4의 데이터 얼라인부(200)의 내부 회로도이다.
도 8을 참조하면, 데이터 얼라인부(200)는 데이터 및 반전 데이터(DIN 및 DINB)를 각각 공급하기 위한 제1 및 제2 드라이버(251, 252)와, 제1 얼라인 제어신호(R0)에 응답하여 제1 및 제2 드라이버(251, 252)의 출력신호를 인가받아 정출력(D_PRE_R0) 및 부출력(DB_PRE_R0)을 출력하기 위한 제1 플립플롭(210)과, 제2 얼라인 제어신호(F0)에 응답하여 제1 및 제2 드라이버(251, 252)의 출력신호를 인가받아 정출력(D_PRE_F0) 및 부출력(DB_PRE_F0)을 출력하기 위한 제2 플립플롭(215)과, 제3 얼라인 제어신호(R1)에 응답하여 제1 및 제2 드라이버(251, 252)의 출력신호를 인가받아 정출력(D_PRE_R1) 및 부출력(DB_PRE_R1)을 출력하기 위한 제3 플립플롭(220)과, 제4 얼라인 제어신호(F1)에 응답하여 제1 내지 제3 플립플롭(210, 215, 220)의 출력신호(D_PRE_R0, DB_PRE_R0, D_PRE_F0, DB_PRE_F0, D_PRE_R1, DB_PRE_R1)를 인가받기 위한 제4 내지 제6 플립플롭(225, 230, 235)과, 제4 얼라인 제어신호(F1)에 응답하여 제1 및 제2 드라이버(251, 252)의 출력신호를 인가받기 위한 제7 플립플롭(240)과, 제4 내지 제7 플립플롭(25, 230, 235, 240)의 정출력(OUT)을 각각 제1 내지 제4 얼라인 데이터(ALGN_DBR0, ALGN_DBF0, ALGN_DBR1, ALGN_F1)로 출력하기 위한 제3 내지 제6 드라이버(253, 254, 255, 256)를 구비한다.
전술한 바와 같은 데이터 얼라인부(200)는 4열 병렬 2단 직렬의 형태로 플립플롭을 구비하여, 종래에 비해 1/2배의 구동 횟수를 가져 전류소모를 감소시킨다.
도 9는 도 4에 도시된 본 발명의 동작 파형도이므로, 반도체메모리소자가 순 차적으로 인가되는 데이터를 한 시점에 동기시켜 출력하기 위해 갖는 얼라인 과정을 도면을 참조하여 구체적으로 살펴보도록 한다.
먼저, 분주부(120)는 쓰기-플래그신호(WR_FLAG)의 활성화 시 데이터스트로브신호(DQS_IN)를 2분주하여 정출력(2CLK) 및 정출력과 반전된 위상을 갖는 부출력(2CLKB)을 출력한다. 그리고 출력부(140)는 정출력(2CLK) 및 데이터스트로브신호(DQS_IN)가 모두 활성화되는 시점에 제1 및 제2 얼라인 제어신호(R0, F0)를 출력한다. 그리고 부출력(2CLKB) 및 데이터스트로브신호(DQS_IN)가 모두 활성화되는 시점에는 제3 및 제4 얼라인 제어신호(R1, F1)를 출력한다.
다시 언급하면, 출력부(140)는 데이터스트로브신호(DQS_IN)에 비해 2배의 주기를 갖는 분주부(120)의 정출력(2CLK)을 데이터스트로브신호(DQS_IN)에 동기시켜 제1 얼라인 제어신호(R0)를 출력한다. 그리고 제2 얼라인 제어신호(F0)는 제1 얼라인 제어신호(R0)를 반전시켜 출력한다. 따라서, 제1 얼라인 제어신호(R0)는 데이터스트로브신호(DQS_IN)의 라이징에지에 활성화되며, 제2 얼라인 제어신호(F0)는 제1 얼라인 제어신호(R0)가 동기된 시점의 데이터스트로신호(DQS_IN)의 폴링에지에 동기되어 활성화된다.
그리고 출력부(140)는 부출력(2CLKB)을 데이터스트로브신호(DQS_IN)에 동기시켜 제3 얼라인 제어신호(R1)를 출력하기 때문에, 제3 얼라인 제어신호(R1)는 제1 얼라인 제어신호(R0)가 동기된 데이터스트로브신호(DQS_IN)의 다음 데이터스트로브신호(DQS_IN)의 라이징 에지에 동기되어 활성화된다. 그리고 제4 얼라인 제어신호(F1)는 제3 얼라인 제어신호(R1)가 동기된 데이터스트로브신호의 폴링에지에 동기 되어 활성화된다.
따라서, 데이터 얼라인부(200)는 순차적으로 활성화되는 제1 내지 제3 얼라인 제어신호(R0, F0, R1)에 응답하여 구동되는 제1 내지 제3 플립플롭(210, 215, 220)을 통해, 데이터스트로브신호(DQS_IN)의 라이징 에지 및 폴링 에지에 동기되어 인가되는 첫번째 데이터(d0)는 제1 플립플롭(210)에, 두번째 데이터(d1)는 제2 플립플롭(215)에, 세번째 데이터(d2)는 제3 플립플롭(220)에 인가된다. 도면에 도시된 바와 같이, 제1 내지 제3 플립플롭(210, 215, 220)의 정출력(D_PRE_R0, D_PRE_F0, D_PRE_R1)은 각각 제1 내지 제3 얼라인 제어신호(R0, F0, R1)에 동기된다.
이어, 활성화되는 제4 얼라인 제어신호(F1)에 응답하여 액티브된 제4 내지 제6 플립플롭(225, 230, 235)을 통해 제1 내지 제3 플립플롭(210, 215, 220)에 저장된 데이터를 각각 제1 내지 제3 얼라인 데이터(ALGN_DBR0, ALGN_DBF0, ALGN_DBR1)로 출력하며, 제7 플립플롭(240)을 통해 네번째 데이터(d3)를 제4 얼라인 데이터(ALGN_DBF1)로 출력한다.
그러므로, 데이터 얼라인부(200)는 데이터스트로브신호(DQS_IN)의 라이징 에지 및 폴링 에지에 동기되어 순차적으로 인가되는 제1 내지 제4 데이터(d0, d1, d2, d3)를 얼라인하여 동시에 제1 내지 제4 얼라인 데이터(ALGN_DBR0, ALGN_DBF0, ALGN_DBR1, ALGN_DBF1)로 출력한다.
참고적으로, 쓰기-플래그신호(WR_FLAG)가 인가되는 'γ'시점은 데이터스트로브신호(DQS_IN)의 프리앰블 상태 이후이다.
전술한 본 발명에 따른 반도체메모리소자는 데이터의 입출력 시 인가되는 데이터스트로브신호의 주기를 2배 늘린 신호를 생성하고, 이를 데이터를 인가받는 플립플롭에 사용하므로서, 종래에 비해 플립플롭의 구동횟수를 1/2배로 줄일 수 있다. 따라서, 종래에 비해 1/2배의 전류소모를 갖는다. 예를 들어, 10㎛급의 테크놀로지에 데이터 레이트 기준 400㎒를 갖는 DDR2 SDRAM이 16비트의 데이터를 인가받는데 8㎃의 전류를 소모한다.
또한, 데이터스트로브신호의 주기를 2배 늘린 신호를 사용하므로, 얼라인된 얼라인-데이터의 유지시간이 종래에 비해 2클럭으로 늘어난다. 즉, 유효 데이터 윈도우가 2클럭으로 늘어나 종래보다 큰 마진을 확보할 수 있다.
한편, 전술한 본 발명에서는 순차적으로 인가되는 4비트의 데이터를 한번에 패치하는 경우를 예로서 설명하였으나, 패치되는 데이터의 비트에 의해 본 발명은 제한받지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 데이터의 입출력을 데이터의 입출력 시 인가되는 데이터스트로브신호의 주기를 2배 늘린 신호에 동기시키므로, 전류소모를 1/2로 줄일 뿐 아 니라, 유효 데이터 윈도우를 2배 확장한다.

Claims (8)

  1. 데이터가 인가되는 동안에만 데이터스트로브신호를 분주하여 순차적으로 활성화되는 복수의 얼라인 제어신호를 생성하기 위한 얼라인 제어신호 생성수단; 및
    상기 복수의 얼라인 제어신호에 응답하여 연속적으로 인가되는 복수의 데이터를 동시에 복수의 얼라인-데이터로 출력하기 위한 데이터 얼라인수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 얼라인 제어신호 생성수단은,
    쓰기-플래그신호의 입력을 통해 데이터의 인가 여부를 판별하여, 상기 데이터스트로브신호가 갖는 주파수를 2분주 하여 상기 복수의 얼라인 제어신호
    를 출력하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 복수의 얼라인 제어신호는 상기 쓰기-플래그신호의 활성화 이후에 인가되는 데이터스트로브신호의 라이징 에지 및 폴링 에지에 동기되어 활성화되는 제1 내지 제4 얼라인 제어신호인 것을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 얼라인 제어신호 생성수단은,
    상기 쓰기-플래그신호의 활성화에 응답하여 상기 데이터브스트로브신호를 2분주 하여 출력하기 위한 분주부와,
    상기 분주부의 정출력 및 부출력을 상기 데이터스트로브신호에 동기시켜 상기 제1 내지 제4 얼라인 제어신호로 출력하기 위한 출력부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 출력부는,
    상기 분주부의 정출력과 상기 데이터스트로브신호를 입력받아 상기 제2 얼라인 제어신호를 출력하기 위한 제1 낸드게이트와,
    상기 제2 얼라인 제어신호를 반전시켜 상기 제1 얼라인 제어신호로 출력하기 위한 제1 인버터와,
    상기 분주부의 부출력과 상기 데이터스트로브신호를 입력받아 상기 제4 얼라인 제어신호를 출력하기 위한 제2 낸드게이트와,
    상기 제4 얼라인 제어신호를 반전시켜 상기 제3 얼라인 제어신호로 출력하기 위한 제2 인버터
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 분주부는,
    상기 데이터스트로브신호의 활성화에 응답하여 제1 노드에 걸린 전압을 제2 노드로 전달하기 위한 제1 트랜스퍼게이트와, 상기 데이터스트로브신호의 활성화에 응답하여 상기 제2 노드에 걸린전압을 제3 노드로 전달하기 위한 제2 트랜스퍼게이트(TG1)와, 상기 제3 노드에 걸린 전압과 상기 쓰기-플래그신호를 입력으로 갖는 제3 낸드게이트와, 상기 제3 낸드게이트의 출력신호를 반전시키기 위한 제3 인버터와, 상기 데이터스트로브신호의 비활성화에 응답하여 상기 제3 인버터의 출력신호를 상기 제3 노드로 전달하기 위한 제2 트랜스퍼게이트와, 상기 데이터스트로브신호의 비활성화에 응답하여 상기 제3 낸드게이트의 출력신호를 상기 제1 노드로 전달하기 위한 제3 트랜스퍼게이트와, 상기 제1 노드에 걸린 전압을 반전시켜 출력하기 위한 제4 인버터와, 상기 제4 인버터의 출력신호를 반전시켜 상기 제2 노드로 출력하기 위한 제5 인버터와, 상기 제5 인버터의 출력을 반전시켜 출력하기 위한 제6 인버터와, 상기 제6 인버터의 출력신호를 지연시켜 상기 정출력으로 출력하기 위한 제1 지연부와, 상기 제4 인버터의 출력신호를 지연시켜 상기 부출력으로 출력하기 위한 제2 지연부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 쓰기-플래그신호의 활성화 이전, 상기 분주부의 상기 정출력은 논리레벨 'H'로 초기화되며, 상기 부출력은 논리레벨 'L'로 초기화되는 것을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 데이터 얼라인수단은,
    데이터 및 반전 데이터를 각각 공급하기 위한 제1 및 제2 드라이버와,
    상기 제1 얼라인 제어신호에 응답하여 상기 제1 및 제2 드라이버의 출력신호를 인가받아 정출력 및 부출력을 출력하기 위한 제1 플립플롭과,
    상기 제2 얼라인 제어신호에 응답하여 상기 제1 및 제2 드라이버의 출력신호를 인가받아 정출력 및 부출력을 출력하기 위한 제2 플립플롭과,
    상기 제3 얼라인 제어신호에 응답하여 상기 제1 및 제2 드라이버의 출력신호를 인가받아 정출력 및 부출력을 출력하기 위한 제3 플립플롭과,
    상기 제4 얼라인 제어신호에 응답하여 상기 제1 내지 제3 플립플롭의 정출력 및 부출력를 인가받기 위한 제4 내지 제6 플립플롭과,
    상기 제4 얼라인 제어신호에 응답하여 상기 제1 및 제2 드라이버의 출력신호를 인가받아 정출력 및 부출력을 출력하기 위한 제7 플립플롭과,
    상기 제4 내지 제7 플립플롭의 정출력을 각각 상기 제1 내지 제4 얼라인 데이터로 출력하기 위한 제3 내지 제6 드라이버
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
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