JP2006309914A - 半導体メモリ素子 - Google Patents

Abstract

【課題】不必要な電流消耗を減らして有効データウィンドウマージンを大きく確保することができる半導体メモリ素子を提供すること。
【解決手段】データが印加される間だけデータストローブ信号を分周して、順次活性化される複数のアライメント制御信号を生成するためのアライメント制御信号生成手段と、前記複数のアライメント制御信号に応答して連続的に印加される複数のデータを同時に複数のアライメントデータに出力するためのデータアライメント手段とを備える。
【選択図】図４

Description

本発明は、半導体設計技術に関し、特に、複数データフェッチに係る電流消耗を減らすことができる半導体メモリ素子に関する。

半導体メモリ装置は、集積度の増加と共に、その動作速度の向上のために、継続的に改善された。動作速度を向上させるために、メモリチップ外部から得られるクロックと同期され、動作できるいわゆる同期式(Synchronous)メモリ装置が登場した。

最初に提案されたものは、メモリ装置の外部からのクロックの上昇エッジ(risingedge)に同期され、クロックの一周期に掛かって１つのデータを入出力する、いわゆるＳＤＲ(singledatarate)同期式メモリ装置である。

しかし、ＳＤＲ同期式メモリ装置もまた高速動作を要求するシステムの速度を満足するには不充分であり、このため１つのクロック周期に２つのデータを処理する方式であるディディアールＤＤＲ（doubledatarate）同期式メモリ装置が提案された。

ディディアール同期式メモリ装置の各データ入出では、外部から入力されるクロックの上昇エッジ(rising edge)と下降エッジ(falling edge)に同期されて連続的に２つのデータが入出力されて、クロックの周波数を増加させなくても、従来のＳＤＲ同期式メモリ装置に比べて最小限２倍以上の帯域幅(bandwidth）を具現することができ、それだけ高速動作が具現可能である。

ところが、ディディアールメモリ装置では、２つのデータを１つのクロック周期で送り出したりまたは受け取らなければならないため、これを効果的に行うためには、従来のＳＤＲ同期式メモリ装置で用いられているデータアクセス方式を用いることができない。

仮りにクロックの周期(cycle)が１０ｎｓｅｃくらいであれば、上昇及び下降時の時間(約０．５×４＝２)とその他のスペックを合せるための時間などを引けば実質的に約６ｎｓｅｃ以下の時間、２つのデータを連続的に処理しなければならないが、このような処理は、メモリ装置の内部で行うことは困難である。したがって、メモリ装置は、外部にデータを送り出したり受け取る時だけ、クロックの立ち上がりエッジ及び立ち下がりエッジでデータを入出力させ、実質的にメモリ装置内部では、クロックの片方エッジに同期させて処理するようになる。

したがって、メモリ装置でデータを受け取って、内部コア領域に伝達したり、コア領域に伝達されるデータを外部に出力するためには、新しいデータ入出力方式が必要とする。

このため、ディディアールメモリ装置のデータ入力バッファは、立ち上がりエッジ及び立下りエッジに同期された２ビットまたは４ビットのデータをプリフェッチ(prefetch)してアライメントした後、これをメインクロックの立ち上がりエッジに偶数データまたは奇数データに同期させて内部コア領域に伝達している。

一方、データ入出力の正確なタイミングを具現するために、データを受け取る時、メモリ装置外部の中央処理装置ＣＰＵやメモリコントローラー(controller)でデータ信号と共にデータストローブ(datastrobe)信号(以下、ＤＱＳという)が共に入力される。

図１は、従来の技術に係るアライメント制御信号生成部を備える半導体メモリ素子のブロック構成図である。

図１に示されているように、従来の技術に係るアライメント制御信号生成部は、データストローブ信号の立ち上がりエッジに活性化されるライジングデータストローブ信号ＤＱＳＲＰに応答して、印加されるデータＤＩＮ、ＤＩＮＢをラッチするための複数のフリップフロップ１０、２０、４０と、データストローブ信号の立ち下がりエッジに活性化されるポーリングデータストローブ信号ＤＱＳＦＰに応答して、印加されるデータＤＩＮ、ＤＩＮＢをラッチするための複数のフリップフロップ１５、２５、３５、４５を互いに交差して２列並列４段直列形態に備える。

ポーリングデータストローブ信号ＤＱＳＦＰに応答してデータをラッチする複数のフリップフロップ１５、２５、３５、４５の正出力ＯＵＴをアライメントデータＡＬＧＮ＿ＤＢＲ１、ＡＬＧＮ＿ＤＢＦ１、ＡＬＧＮ＿ＤＢＲ０、ＡＬＧＮ＿ＤＢＦ０に出力するためのドライバー５２、５４、５６、５８をそれぞれさらに含む。

図２は、図１に示すフリップフロップ１０の内部回路図であって、複数のフリップフロップ１０、１５、２０、２５、３５、４０、４５は、印加される入力信号だけが異なるだけであり、同じ回路的具現を有するため、１つだけを例として説明する。

図２に示されているように、フリップフロップ１０は、入力信号ＩＮ及び反転入力信号ＩＮＢを差動入力として印加されて増幅するための差動増幅器１２と、差動増幅器１２の第１及び第２信号に対応する正出力ＯＵＴ及び負出力ＯＵＴＢをドライビングするための出力ドライビング部１４を備える。

差動増幅器１２は、クロックＣＬＫが論理レベル「Ｌ」を有するようになる立ち下がりエッジで初期化され、クロックＣＬＫが論理レベル「Ｈ」を有するようになる立ち上がりエッジでは、印加される入力信号ＩＮ及び反転入力信号ＩＮＢの差を増幅し、第１及び第２信号として出力する。そして、出力ドライビング部１４は、パワーアップ信号ＰＷＲＵＰの活性化に応答して初期化され、差動増幅器１２の第１及び第２信号ＩＮ、ＩＮＢに対応する正出力ＯＵＴ及び負出力ＯＵＢをドライビングする。

上述されたような構成を有するフリップフロップ１０、１５、２０、２５、３５、４０、４５は、クロックＣＬＫに印加されるライジングデータストローブ信号ＤＱＳＲＰの立ち上がりエッジにまたはポーリングデータストローブ信号ＤＱＳＦＰの立ち下がりエッジにデータＩＮ、ＩＮＢを印加されて正出力ＯＵＴ及び負出力ＯＵＴＢに出力させることが分かる。

図３は、図１に示される従来の技術に係るアライメント制御信号生成部を備える半導体メモリ素子の動作タイミングチャートである。

まず、データストローブ信号の立ち上がりエッジに活性化されるライジングデータストローブ信号ＤＱＳＲＰ及びデータストローブ信号の立ち下がりエッジに活性化されるポーリングデータストローブ信号ＤＱＳＦＰに同期され、データＤＩＮ及び反転データＤＩＮＢが印加される。すなわち、データＤＩＮ及び反転データＤＩＮＢがデータストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期されて持続的に印加されるものである。

続いて、第１フリップフロップ１０は、ライジングデータストローブ信号ＤＱＳＲＰの最初活性化に応答して、データｄ０を印加されて正出力ＯＵＴ及び負出力ＯＵＴＢに出力する。

そして、第２フリップフロップ１５は、ポーリングデータストローブ信号ＤＱＳＦＰの最初活性化に応答して、第１フリップフロップ１０の正出力ＯＵＴ及び負出力ＯＵＴＢを印加されて、正出力ＯＵＴ及び負出力ＯＵＴＢに出力して、第３フリップフロップ３５は、ポーリングデータストローブ信号ＤＱＳＦＰの最初の活性化に応答して、データｄ１を印加されて正出力ＯＵＴ及び負出力ＯＵＴＢに出力する。したがって、各第２及び第３フリップフロップ１５、３５の正出力をドライビングするドライバー５２、５６により、最初に印加されたデータｄ０と２番目に印加されたデータｄ１とが同時に、第１及び第２アライメントデータＡＬＧＮ＿ＤＢＲ１、ＡＬＧＮ＿ＤＢＦ１に出力される。

続いて、活性化されるライジングデータストローブ信号ＤＱＳＲＰに応答して第１フリップフロップ１０は、データｄ２を印加されて、正出力ＯＵＴ及び負出力ＯＵＴＢに出力する。また、第４フリップフロップ２０が第２フリップフロップ１５の正出力ＯＵＴ及び負出力ＯＵＴＢを印加されて、正出力ＯＵＴ及び負出力ＯＵＴＢを出力し、第５フリップフロップ４０が第３フリップフロップ３５の正出力ＯＵＴ及び負出力ＯＵＴＢを印加されて正出力ＯＵＴ及び負出力ＯＵＴＢに出力する。

続いて、活性化されるポーリングデータストローブ信号ＤＱＳＦＰに応答し、第２フリップフロップ１５は、第１フリップフロップ１０の正出力及び負出力を印加されて、第３フリップフロップ３５は、データｄ３をラッチして、出力する。そして、第６フリップフロップ２５は、第４フリップフロップ２０の正出力ＯＵＴ及び負出力ＯＵＴＢを印加されて、第７フリップフロップ４５は、第５フリップフロップ４０の正出力ＯＵＴ及び負出力ＯＵＴＢを印加される。

したがって、第２、第３、第６及び第７フリップフロップ１５、３５、２５、４５の正出力は、それぞれのドライバー５２、５４、５６、５８により第１ないし第４アライメントデータＡＬＧＮ＿ＤＢＲ１、ＡＬＧＮ＿ＤＢＦ１、ＡＬＧＮ＿ＤＢＲ０、ＡＬＧＮ＿ＤＢＦ０に出力される。

図面に示されているように、各第１ないし第４アライメントデータＡＬＧＮ＿ＤＢＲ１、ＡＬＧＮ＿ＤＢＦ１、ＡＬＧＮ＿ＤＢＲ０、ＡＬＧＮ＿ＤＢＦ０は、書き込みフラグ信号ＷＲ＿ＦＬＡＧの活性化からデータストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期されて入る１番目から４番目までデータｄ０、ｄ１、ｄ２、ｄ３をアライメントし、一度に出力されたことが分かる。

このように、アライメントデータＡＬＧＮ＿ＤＢＲ１、ＡＬＧＮ＿ＤＢＦ１、ＡＬＧＮ＿ＤＢＲ０、ＡＬＧＮ＿ＤＢＦ０が出力される時、アライメントデータ伝達信号ＤＩＮＣＬＫが活性化されて、第１ないし第４アライメントデータＡＬＧＮ＿ＤＢＲ１、ＡＬＧＮ＿ＤＢＦ１、ＡＬＧＮ＿ＤＢＲ０、ＡＬＧＮ＿ＤＢＦ０を増幅して単位メモリーセルに伝達するためのＩＯ感知増幅器(図示せず)に印加するようになる。

したがって、従来の技術に係るアライメント制御信号生成部を備える半導体メモリ素子は、データストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期されて印加されるデータを内部的に４ビットのデータを一度にフェッチするようになる。

一方、上述したように、アライメント制御信号生成部を具現するフリップフロップは、印加されるデータストローブ信号のエッジから持続的に動作されて不必要な電流消耗が発生される問題点が発生することが分かる。実際に、１０μｍ級のテクノロジーにデータレート基準４００μｍを有するＤＤＲ２ ＳＤＲＡＭは、１ビットのデータ当たり１μｍの電流を消耗する。したがって、１６ビットのデータを印加される半導体メモリ素子の場合、１６μｍの電流を消耗する。

また、従来の技術に係る半導体メモリ素子の場合、有効データウィンドウが１クロックであるため、スペックである０．５クロックに対するマージンが不足するという短所を有する。
特開平１０−２６９７８１号公報

本発明は、上述した従来の技術の問題点を解決するためになされたものであって、不必要な電流消耗を減らして有効データウィンドウマージンを大きく確保することができる半導体メモリ素子を提供する。

上記目的を解決するために、本発明の一側面に係る半導体メモリ素子は、データが印加される間だけデータストローブ信号を分周して、順次活性化される複数のアライメント制御信号を生成するためのアライメント制御信号生成手段と、前記複数のアライメント制御信号に応答して連続的に印加される複数のデータを同時に複数のアライメントデータに出力するためのデータアライメント手段とを備える。

好ましくは、前記アライメント制御信号生成手段は、書き込みフラグ信号の入力を通してデータの印加如何を判別し、前記データストローブ信号が有する周波数を２分周し、前記複数のアライメント制御信号を出力する。

好ましくは、前記複数のアライメント制御信号は、前記書き込みフラグ信号の活性化以後に印加されるデータストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期されて活性化される第１ないし第４アライメント制御信号である。

さらに具体的には、本発明の一側面に係る半導体メモリ素子は、データが印加される間だけデータストローブ信号を分周して、順次活性化される複数のアライメント制御信号を生成するためのアライメント制御信号生成手段と、前記複数のアライメント制御信号に応答して連続的に印加される複数のデータを同時に複数のアライメントデータに出力するためのデータアライメント手段とを備える。

また、本発明の一側面に係る半導体メモリ素子の前記アライメント制御信号生成手段は、書き込みフラグ信号の入力を通してデータの印加如何を判別し、前記データストローブ信号が有する周波数を２分周し、前記複数のアライメント制御信号を出力する。
本発明の一側面に係る半導体メモリ素子の前記複数のアライメント制御信号は、前記書き込みフラグ信号の活性化以後に印加されるデータストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期されて活性化される第１ないし第４アライメント制御信号である。

また、本発明の一側面に係る半導体メモリ素子の前記アライメント制御信号生成手段は、前記書き込みフラグ信号の活性化に応答し、前記データブストローブ信号を２分周して出力するための分周部と、該分周部の正出力及び負出力を前記データストローブ信号に同期させ、前記第１ないし第４アライメント制御信号に出力するための出力部とを備える。

また、本発明の一側面に係る半導体メモリ素子の前記出力部は、前記分周部の正出力と前記データストローブ信号とを受け取って、前記第１アライメント制御信号を出力するための第１ＮＡＮＤゲートと、前記第１アライメント制御信号を反転させ、前記第２アライメント制御信号に出力するための第１インバータと、前記分周部の負出力と前記データストローブ信号とを受け取って、前記第３アライメント制御信号を出力するための第２ＮＡＮＤゲートと、前記第３アライメント制御信号を反転させ、前記第４アライメント制御信号に出力するための第２インバータとを備える。

また、本発明の一側面に係る半導体メモリ素子の前記分周部は、前記データストローブ信号の活性化に応答して、第１ノードに掛かった電圧を第２ノードに伝達するための第１トランスファーゲートと、前記データストローブ信号の活性化に応答して、前記第２ノードに掛かった電圧を第３ノードに伝達するための第２トランスファーゲートＴＧ１と、前記第３ノードに掛かった電圧と前記書き込みフラグ信号とを入力とする第３ＮＡＮＤゲートと、該第３ＮＡＮＤゲートの出力信号を反転させるための第３インバータと、前記データストローブ信号の非活性化に応答して、前記第３インバータの出力信号を前記第３ノードに伝達するための第２トランスファーゲートと、前記データストローブ信号の非活性化に応答して、前記第３ＮＡＮＤゲートの出力信号を前記第１ノードに伝達するための第３トランスファーゲートと、前記第１ノードに掛かった電圧を反転させて、出力するための第４インバータと、該第４インバータの出力信号を反転させて、前記第２ノードに出力するための第５インバータと、該第５インバータの出力を反転させて出力するための第６インバータと、該第６インバータの出力信号を遅延させて、前記正出力に出力するための第１遅延部と、前記第４インバータの出力信号を遅延させて、前記負出力に出力するための第２遅延部とを備える。

また、本発明の一側面に係る半導体メモリ素子の前記書き込みフラグ信号の活性化以前、前記分周部の前記正出力は、論理レベル「Ｈ」に初期化され、前記負出力は、論理レベル「Ｌ」に初期化される。

また、本発明の一側面に係る半導体メモリ素子の前記データアライメント手段は、データ及び反転データをそれぞれ供給するための第１及び第２ドライバーと、前記第１アライメント制御信号に応答して、前記第１及び第２ドライバーの出力信号を印加され、正出力及び負出力を出力するための第１フリップフロップと、前記第２アライメント制御信号に応答して、前記第１及び第２ドライバーの出力信号を印加され、正出力及び負出力を出力するための第２フリップフロップと、前記第３アライメント制御信号に応答して、前記第１及び第２ドライバーの出力信号を印加され、正出力及び負出力を出力するための第３フリップフロップと、前記第４アライメント制御信号に応答して、前記第１ないし第３フリップフロップの正出力及び負出力を印加されるための第４ないし第６フリップフロップと、前記第４アライメント制御信号に応答して、前記第１及び第２ドライバーの出力信号を印加され、正出力及び負出力を出力するための第７フリップフロップと、前記第４ないし第７フリップフロップの正出力をそれぞれ前記第１ないし第４アライメントデータに出力するための第３ないし第６ドライバーとを備える。

上述した本発明は、データの入出力をデータの入出力時、印加されるデータストローブ信号の周期を２倍増やした信号に同期させるため、電流消耗を１／２に減らすだけではなく、有効データウィンドウを２倍拡張する。

以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。

図４は、本発明の実施の形態に係る半導体メモリ素子のブロック構成図である。

図４に示されているように、本発明の実施の形態に係る半導体メモリ素子は、データが印加される間だけ、データストローブ信号ＤＱＳ＿ＩＮに比べ、２倍の周期を有するアライメント制御信号ＲＯ、ＦＯ、Ｒ１、Ｆ１を生成するためのアライメント制御信号生成部１００と、アライメント制御信号Ｒ０、Ｆ０、Ｒ１、Ｆ１に応答し、連続的に印加される複数のデータを同時に複数のアライメントデータＡＬＧＮ＿ＤＢＲ０、ＡＬＧＢ＿ＤＢＦ０、ＡＬＧＮ＿ＤＢＲ１、ＡＬＧＮ＿ＤＢＦ１に出力するためのデータアライメント部２００を備える。

ここで、アライメント制御信号生成部１００は、書き込みフラグ信号ＷＲ＿ＦＬＡＧの入力を通して、データの印加如何を判別し、データストローブ信号ＤＱＳ＿ＩＮが有する周波数を２分周し、複数のアライメント制御信号Ｒ０、Ｆ０、Ｒ１、Ｆ１に出力する。したがって、データストローブ信号ＤＱＳ＿ＩＮに比べ、２倍の周期を有するアライメント制御信号Ｒ０、Ｆ０、Ｒ１、Ｆ１により駆動されるため、データアライメント部２００は、従来に比べ、１／２倍の電流消耗を有する。

参考的に、書き込みフラグ信号ＷＲ＿ＦＬＡＧは、書き込みコマンドの印加から書き込みレイテンシ(Write Latency ; Additive Latency + Cas Latency + 1)に対応する遅延以後に活性化される内部信号である。

そして、データストローブ信号ＤＱＳ＿ＩＮは、データの入出力を知らせてくれる信号であって、外部から印加される信号ＤＱＳを差動増幅器に具現されたバッファ(図示せず)を通して、変換された内部信号である。したがって、データストローブ信号ＤＱＳ＿ＩＮは、データの入出力がない場合には、ターミネーション電圧Ｖｔｔを維持して、データの入出力が発生する場合には、スタートを知らせるプリアンブル(Preamble)状態を一定時間維持した後、パルストレイン(Pulse Train)形態に形成され、データの入出力が終了される時点には、終了を知らせるポストアンブル(Postamble)状態を一定時間維持する。ここで、ターミネーション電圧Ｖｔｔは、差動増幅器の他の入力である基準電圧のような電圧レベルであって、ターミネーション電圧Ｖｔｔを有する間には、データストローブ信号ＤＱＳが生成されない。

図５は、図４のアライメント制御信号生成部１００の内部回路図である。

図５に示されているように、アライメント制御信号生成部１００は、書き込みフラグ信号ＷＲ＿ＦＬＡＧに応答し、データブストローブ信号ＤＱＳ＿ＩＮを２分周して出力するための分周部１２０と、分周部１２０の正出力２ＣＬＫ及び負出力２ＣＬＫＢをデータストローブ信号ＤＱＳ＿ＩＮに同期させて第１ないし第４アライメント制御信号Ｒ０、Ｆ０、Ｒ１、Ｆ１に出力するための出力部１４０を備える。

そして、出力部１４０は、分周部１２０の正出力２ＣＬＫとデータストローブ信号ＤＱＳ＿ＩＮとを受け取って、第１アライメント制御信号Ｒ０に出力するためのＮＡＮＤゲートＮＤ１と、第１アライメント制御信号Ｒ０を反転させて第２アライメント制御信号Ｆ０に出力するためのインバータＩ１と、分周部１２０の負出力２ＣＬＫＢとデータストローブ信号ＤＱＳ＿ＩＮとを受け取って、第３アライメント制御信号Ｒ１に出力するためのＮＡＮＤゲートＮＤ２と、第３アライメント制御信号Ｒ１を反転させて第４アライメント制御信号Ｆ１に出力するためのインバータI２を備える。

分周部１２０は、データストローブ信号ＤＱＳ＿ＩＮの活性化に応答して第１ノードＮ１に掛かった電圧を第２ノードＮ２に伝達するためのトランスファーゲートＴＧ４と、データストローブ信号ＤＱＳ＿ＩＮの活性化に応答し、第２ノードＮ２に掛かった電圧を第３ノードＮ３に伝達するためのトランスファーゲートＴＧ１と、第３ノードＮ３に掛かった電圧と書き込みフラグ信号ＷＲ＿ＦＬＡＧを入力とするＮＡＮＤゲートＮＤ３と、ＮＡＮＤゲートＮＤ３の出力信号を反転させるためのインバータＩ３と、データストローブ信号ＤＱＳ＿ＩＮの非活性化に応答してインバータＩ３の出力信号を第３ノードに伝達するためのトランスファーゲートＴＧ２と、データストローブ信号ＤＱＳ＿ＩＮの非活性化に応答してＮＡＮＤゲートＮＤ３の出力信号を第１ノードＮ１に伝達するためのトランスファーゲートＴＧ３と、第１ノードＮ１に掛かった電圧を反転させて出力するためのインバータＩ４と、インバータＩ４の出力信号を反転させて第２ノードＮ２に出力するためのインバータＩ５と、インバータＩ４の出力を反転させて出力するためのインバータＩ６と、インバータＩ６の出力信号を遅延させて正出力２ＣＬＫに出力するための遅延部１２２と、インバータＩ４の出力信号を遅延させて負出力２ＣＬＫＢに出力するための遅延部１２４を備える。

したがって、アライメント制御信号生成部１００は、分周部を通してデータストローブ信号に比べ、２倍の周期を有する信号を生成し、出力部を通して分周部の出力をそれぞれデータストローブ信号ＤＱＳ＿ＩＮの立ち上がりエッジ及び立ち下がりエッジに同期された第１ないし第４アライメント制御信号Ｒ０、Ｆ０、Ｒ１、Ｆ１に順次活性化する。したがって、第１ないし第４アライメント制御信号Ｒ０、Ｆ０、Ｒ１、Ｆ１の活性化時点は、データストローブ信号ＤＱＳ＿ＩＮの１／２周期間隔を有する。

参考的に、書き込みフラグ信号ＷＲ＿ＦＬＡＧが印加される以前に分周部１２０の正出力２ＣＬＫは論理レベル「Ｈ」に初期化され、負出力２ＣＬＫＢは論理レベル「Ｌ」に初期化されなければならない。

このような分周部１２０の初期化が保障されるためには、書き込みフラグ信号ＷＲ＿ＦＬＡＧがデータストローブ信号ＤＱＳ＿ＩＮの活性化以後に認可されなければならない。

次に、データストローブ信号ＤＱＳ＿ＩＮがプリアンブル以前に印加されるか、以後に印加されるか否かによる分周部１２０の動作を図面を参照して具体的に説明する。

図６は、書き込みフラグ信号ＷＲ＿ＦＬＡＧの印加時点に係る分周部１２０の動作を示した図である。参考的に、書き込みフラグ信号ＷＲ＿ＦＬＡＧがデータストローブ信号ＤＱＳ＿ＩＮのプリアンブル以前に印加される場合は、「Ａ」に、書き込みフラグ信号ＷＲ＿ＦＬＡＧがデータストローブ信号ＤＱＳ＿ＩＮのプリアンブル以後に印加される場合は、「Ｂ」に示す。

まず、書き込みフラグ信号ＷＲ＿ＦＬＡＧがプリアンブル以前に印加される「Ａ」の場合、分周部１２０の正出力２ＣＬＫ及び負出力２ＣＬＫＢは、データストローブ信号ＤＱＳ＿ＩＮのプリアンブルによる立ち下がりエッジに同期されて活性化されるため、実際のデータＤＩＮ、ＤＩＮＢが同期されるデータストローブ信号ＤＱＳ＿ＩＮが活性化される以前から活性化されることが分かる。

反面、書き込みフラグ信号ＷＲ＿ＦＬＡＧがプリアンブル以後に印加される「Ｂ」の場合、分周部１２０の正出力２ＣＬＫ及び負出力２ＣＬＫＢは、データＤＩＮ、ＤＩＮＢが同期されるデータストローブ信号ＤＱＳ＿ＩＮの立ち下がりエッジから活性化されることが分かる。

このように、書き込みフラグ信号ＷＲ＿ＦＬＡＧがデータストローブ信号ＤＱＳ＿ＩＮのプリアンブル以前に認可されると、分周部１２０の駆動を保障できない。これは、データストローブ信号ＤＱＳ＿ＩＮが有するターミネーション電圧Ｖｔｔのレベルがいろいろな環境的条件により変動し、基準電圧より低いレベルを有したり、高いレベルを有して発生される立ち下がりエッジにより正出力２ＣＬＫ及び負出力２ＣＬＫＢが誤って活性化されるためである。

したがって、書き込みフラグ信号ＷＲ＿ＦＬＡＧは、データストローブ信号ＤＱＳ＿ＩＮのプリアンブル状態の以後に認可されなければならない。

図７は、書き込みフラグ信号ＷＲ＿ＦＬＡＧの立ち上がりエッジが位置するべきの有効ウィンドウを示すための図である。

図７に示されているように、書き込みフラグ信号ＷＲ＿ＦＬＡＧは、書き込みコマンドの印加から書き込みレイテンシＷＬに対応する遅延以後の内部クロックＣＬＫの立ち上がりエッジに同期されて「α」時点と「β」時点との間に位置しなければならない。

書き込みレイテンシＷＬに対応する内部クロックＣＬＫの立ち上がりエッジを基準に「α」時点は、−ｔｗｐｒｅ＿ｍｉｎ＋ｔｄｑｓｓ＿ｍａｘの関係を有するため、-０．１ｔＣＫを有する。そして、「β」時点は、０．５ｔＣＫ-ｔｄｑｓｓ＿ｍｉｎ０．２５ｔＣＫであるため、０．２５ｔＣＫを有する。したがって、書き込みレイテンシＷＬに対応する内部クロックＣＬＫの立ち上がりエッジに同期された書き込みフラグ信号ＷＲ＿ＦＬＡＧは、「α」時点と「β」時点とのタイミング間隔である０．３５ｔＣＫ内に位置する。

図８は、図４のデータアライメント部２００の内部回路図である。

図８に示されているように、データアライメント部２００は、データ及び反転データＤＩＮおよびＤＩＮＢをそれぞれ供給するための第１及び第２ドライバー２５１、２５２と、第１アライメント制御信号Ｒ０に応答して第１及び第２ドライバー２５１、２５２の出力信号を印加されて正出力Ｄ＿ＰＲＥ＿Ｒ０及び負出力ＤＢ＿ＰＲＥ＿Ｒ０を出力するための第１フリップフロップ２１０と、第２アライメント制御信号Ｆ０に応答して第１及び第２ドライバー２５１、２５２の出力信号を印加されて、正出力Ｄ＿ＰＲＥ＿Ｆ０及び負出力ＤＢ＿ＰＲＥ＿Ｆ０を出力するための第２フリップフロップ２１５と、第３アライメント制御信号Ｒ１に応答して、第１及び第２ドライバー２５１、２５２の出力信号を印加されて正出力Ｄ＿ＰＲＥ＿Ｒ１及び負出力ＤＢ＿ＰＲＥ＿Ｒ１を出力するための第３フリップフロップ２２０と、第４アライメント制御信号Ｆ１に応答して第１ないし第３フリップフロップ２１０、２１５、２２０の出力信号Ｄ＿ＰＲＥ＿Ｒ０、ＤＢ＿ＰＲＥ＿Ｒ０、Ｄ＿ＰＲＥ＿Ｆ０、ＤＢ＿ＰＲＥ＿Ｆ０、Ｄ＿ＰＲＥ＿Ｒ１、ＤＢ＿ＰＲＥ＿Ｒ１を印加されるための第４ないし第６フリップフロップ２２５、２３０、２３５と、第４アライメント制御信号Ｆ１に応答し、第１及び第２ドライバー２５１、２５２の出力信号を印加されるための第７フリップフロップ２４０と、第４ないし第７フリップフロップ２２５、２３０、２３５、２４０の正出力ＯＵＴをそれぞれ第１ないし第４アライメントデータＡＬＧＮ＿ＤＢＲ０、ＡＬＧＮ＿ＤＢＦ０、ＡＬＧＮ＿ＤＢＲ１、ＡＬＧＮ＿Ｆ１に出力するための第３ないし第６ドライバー２５３、２５４、２５５、２５６を備える。

上述したようなデータアライメント部２００は、４列並列２段直列の形態にフリップフロップを備え、従来に比べて１／２倍の駆動回数を有して電流消耗を減少させる。
図９は、図４に示されているように、本発明の動作タイミングチャートであるため、半導体メモリ素子が順次印加されるデータを１つの時点に同期させて出力するために、有するアライメントの過程を図面を参照して具体的に説明する。

まず、分周部１２０は、書き込みフラグ信号ＷＲ＿ＦＬＡＧの活性化時、データストローブ信号ＤＱＳ＿ＩＮを２分周し、正出力２ＣＬＫ及び正出力と反転された位相を有する負出力２ＣＬＫＢを出力する。そして、出力部１４０は、正出力２ＣＬＫ及びデータストローブ信号ＤＱＳ＿ＩＮが全て活性化される時点に第１及び第２アライメント制御信号Ｒ０、F０を出力する。そして、負出力２ＣＬＫＢ及びデータストローブ信号ＤＱＳ＿ＩＮが全部活性化される時点には、第３及び第４アライメント制御信号Ｒ１、Ｆ１を出力する。

また、出力部１４０は、データストローブ信号ＤＱＳ＿ＩＮに比べ、２倍の周期を有する分周部１２０の正出力２ＣＬＫをデータストローブ信号ＤＱＳ＿ＩＮに同期させ、第１アライメント制御信号Ｒ０を出力する。そして、第２アライメント制御信号Ｆ０は、第１アライメント制御信号Ｒ０を反転させて出力する。したがって、第１アライメント制御信号Ｒ０は、データストローブ信号ＤＱＳ＿ＩＮの立ち上がりエッジに活性化されて、第２アライメント制御信号Ｆ０は、第１アライメント制御信号Ｒ０が同期された時点のデータストロー信号ＤＱＳ＿ＩＮの立ち下がりエッジに同期されて活性化される。

そして、出力部１４０は、負出力２ＣＬＫＢをデータストローブ信号ＤＱＳ＿ＩＮに同期させ、第３アライメント制御信号Ｒ１を出力するため、第３アライメント制御信号Ｒ１は、第１アライメント制御信号Ｒ０が同期されたデータストローブ信号ＤＱＳ＿ＩＮの次にデータストローブ信号ＤＱＳ＿ＩＮの立ち上がりエッジに同期されて活性化される。そして、第４アライメント制御信号Ｆ１は、第３アライメント制御信号Ｒ１が同期されたデータストローブ信号の立ち下がりエッジに同期されて活性化される。

したがって、アライメント制御信号生成部２００は、順次活性化される第１ないし第３アライメント制御信号Ｒ０、Ｆ０、Ｒ１に応答して、駆動される第１ないし第３フリップフロップ２１０、２１５、２２０を通し、データストローブ信号ＤＱＳ＿ＩＮの立ち上がりエッジ及び立ち下がりエッジに同期されて印加される最初のデータｄ０は、第１フリップフロップ２１０に、２番目のデータｄ１は、第２フリップフロップ２１５に、３番目のデータｄ２は、第３フリップフロップ２２０に印加される。図面に示されているように、第１ないし第３フリップフロップ２１０、２１５、２２０の正出力Ｄ＿ＰＲＥ＿Ｒ０、Ｄ＿ＰＲＥ＿Ｆ０、Ｄ＿ＰＲＥ＿Ｒ１は、それぞれ第１ないし第３アライメント制御信号Ｒ０、Ｆ０、Ｒ１に同期される。

続いて、活性化される第４アライメント制御信号Ｆ１に応答して活性化される第４ないし第６フリップフロップ２２５、２３０、２３５を通して、第１ないし第３フリップフロップ２１０、２１５、２２０に格納されたデータをそれぞれ第１ないし第３アライメントデータＡＬＧＮ＿ＤＢＲ０、ＡＬＧＮ＿ＤＢＦ０、ＡＬＧＮ＿ＤＢＲ１に出力して、第７フリップフロップ２４０を通して４番目のデータｄ３を第４アライメントデータＡＬＧＮ＿ＤＢＦ１に出力する。

したがって、アライメント制御信号生成部２００は、データストローブ信号ＤＱＳ＿ＩＮの立ち上がりエッジ及び立ち下がりエッジに同期され、順次印加される第１ないし第４データｄ０、ｄ１、ｄ２、ｄ３をアライメントし、同時に第１ないし第４アライメントデータＡＬＧＮ＿ＤＢＲ０、ＡＬＧＮ＿ＤＢＦ０、ＡＬＧＮ＿ＤＢＲ１、ＡＬＧＮ＿ＤＢＦ１に出力する。

参考的に、書き込みフラグ信号ＷＲ＿ＦＬＡＧが印加される「γ」時点は、データストローブ信号ＤＱＳ＿ＩＮのプリアンブル状態以後である。

上述した本発明に係る半導体メモリ素子は、データの入出力時、印加されるデータストローブ信号の周期を２倍増やした信号を生成し、これをデータを印加されるフリップフロップに用いて、従来に比べて、フリップフロップの駆動回数を１／２倍に減らすことができる。したがって、従来に比べ、１／２倍の電流消耗を有する。例えば、１０μｍ級のテクノロジーにデータレート基準４００μｍを有するＤＤＲ２ ＳＤＲＡＭが１６ビットのデータを印加されるのに８μｍの電流を消耗される。

また、データストローブ信号の周期を２倍増やした信号を用いられるため、アライメントされるアライメントデータの維持時間が従来に比べ、２クロックに増える。すなわち、有効データウィンドウが２クロックに増えて従来より大きいマージンを確保することができる。

一方、上述した本発明では順次印加される４ビットのデータを一度にフェッチする場合を例として説明したが、フェッチされるデータのビットによって本発明は、制限されない。
尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係るアライメント制御信号生成部を備える半導体メモリ素子のブロック構成図である。 図１のフリップフロップの内部回路図である。 図１に示す従来の技術に係るアライメント制御信号生成部を備える半導体メモリ素子の動作タイミングチャートである。 本発明の実施の形態に係る半導体メモリ素子のブロック構成図。 図４のアライメント制御信号生成部の内部回路図である。 書き込みフラグ信号の印加時点に係る分周部の動作を示す図面である。 書き込みフラグ信号の立ち上がりエッジが位置しなければならない有効ウィンドウを示すための図である。 図４のアライメント制御信号生成部の内部回路図である。 図４に示す本発明の動作タイミングチャートである。

符号の説明

１００ アライメント制御信号生成部
２００ データアライメント部

Claims (8)

1. データが印加される間だけデータストローブ信号を分周して、順次活性化される複数のアライメント制御信号を生成するためのアライメント制御信号生成手段と、
   前記複数のアライメント制御信号に応答して連続的に印加される複数のデータを同時に複数のアライメントデータに出力するためのデータアライメント手段と、
   を備えることを特徴とする半導体メモリ素子。
2. 前記アライメント制御信号生成手段は、
   書き込みフラグ信号の入力を通してデータの印加如何を判別し、前記データストローブ信号が有する周波数を２分周し、前記複数のアライメント制御信号を出力することを特徴とする請求項１に記載の半導体メモリ素子。
3. 前記複数のアライメント制御信号は、
   前記書き込みフラグ信号の活性化以後に印加されるデータストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期されて活性化される第１ないし第４アライメント制御信号であることを特徴とする請求項２に記載の半導体メモリ素子。
4. 前記アライメント制御信号生成手段は、
   前記書き込みフラグ信号の活性化に応答し、前記データブストローブ信号を２分周して出力するための分周部と、
   該分周部の正出力及び負出力を前記データストローブ信号に同期させ、前記第１ないし第４アライメント制御信号に出力するための出力部と、
   を備えることを特徴とする請求項３に記載の半導体メモリ素子。
5. 前記出力部は、
   前記分周部の正出力と前記データストローブ信号とを受け取って、前記第１アライメント制御信号を出力するための第１ＮＡＮＤゲートと、
   前記第１アライメント制御信号を反転させ、前記第２アライメント制御信号に出力するための第１インバータと、
   前記分周部の負出力と前記データストローブ信号とを受け取って、前記第３アライメント制御信号を出力するための第２ＮＡＮＤゲートと、
   前記第３アライメント制御信号を反転させ、前記第４アライメント制御信号に出力するための第２インバータと、
   を備えることを特徴とする請求項４に記載の半導体メモリ素子。
6. 前記分周部は、
   前記データストローブ信号の活性化に応答して、第１ノードに掛かった電圧を第２ノードに伝達するための第１トランスファーゲートと、
   前記データストローブ信号の活性化に応答して、前記第２ノードに掛かった電圧を第３ノードに伝達するための第２トランスファーゲートＴＧ１と、
   前記第３ノードに掛かった電圧と前記書き込みフラグ信号とを入力とする第３ＮＡＮＤゲートと、
   該第３ＮＡＮＤゲートの出力信号を反転させるための第３インバータと、
   前記データストローブ信号の非活性化に応答して、前記第３インバータの出力信号を前記第３ノードに伝達するための第２トランスファーゲートと、
   前記データストローブ信号の非活性化に応答して、前記第３ＮＡＮＤゲートの出力信号を前記第１ノードに伝達するための第３トランスファーゲートと、
   前記第１ノードに掛かった電圧を反転させて、出力するための第４インバータと、
   該第４インバータの出力信号を反転させて、前記第２ノードに出力するための第５インバータと、
   該第５インバータの出力を反転させて出力するための第６インバータと、
   該第６インバータの出力信号を遅延させて、前記正出力に出力するための第１遅延部と、
   前記第４インバータの出力信号を遅延させて、前記負出力に出力するための第２遅延部と、
   を備えることを特徴とする請求項５に記載の半導体メモリ素子。
7. 前記書き込みフラグ信号の活性化以前、前記分周部の前記正出力は、論理レベル「Ｈ」に初期化され、前記負出力は、論理レベル「Ｌ」に初期化されることを特徴とする請求項６に記載の半導体メモリ素子。
8. 前記データアライメント手段は、
   データ及び反転データをそれぞれ供給するための第１及び第２ドライバーと、
   前記第１アライメント制御信号に応答して、前記第１及び第２ドライバーの出力信号を印加され、正出力及び負出力を出力するための第１フリップフロップと、
   前記第２アライメント制御信号に応答して、前記第１及び第２ドライバーの出力信号を印加され、正出力及び負出力を出力するための第２フリップフロップと、
   前記第３アライメント制御信号に応答して、前記第１及び第２ドライバーの出力信号を印加され、正出力及び負出力を出力するための第３フリップフロップと、
   前記第４アライメント制御信号に応答して、前記第１ないし第３フリップフロップの正出力及び負出力を印加されるための第４ないし第６フリップフロップと、
   前記第４アライメント制御信号に応答して、前記第１及び第２ドライバーの出力信号を印加され、正出力及び負出力を出力するための第７フリップフロップと、
   前記第４ないし第７フリップフロップの正出力をそれぞれ前記第１ないし第４アライメントデータに出力するための第３ないし第６ドライバーと、
   を備えることを特徴とする請求項７に記載の半導体メモリ素子。