KR20120097983A - 데이터 인터페이스 회로, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법 - Google Patents

데이터 인터페이스 회로, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20120097983A
KR20120097983A KR1020110017617A KR20110017617A KR20120097983A KR 20120097983 A KR20120097983 A KR 20120097983A KR 1020110017617 A KR1020110017617 A KR 1020110017617A KR 20110017617 A KR20110017617 A KR 20110017617A KR 20120097983 A KR20120097983 A KR 20120097983A
Authority
KR
South Korea
Prior art keywords
data
column
odd
rising
polling
Prior art date
Application number
KR1020110017617A
Other languages
English (en)
Inventor
유병성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110017617A priority Critical patent/KR20120097983A/ko
Priority to US13/102,823 priority patent/US8553477B2/en
Priority to TW100116366A priority patent/TWI578331B/zh
Publication of KR20120097983A publication Critical patent/KR20120097983A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Read Only Memory (AREA)

Abstract

데이터 인터페이스 회로와 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법이 개시된다. 비휘발성 메모리 장치는, 데이터를 저장하기 위한 메모리 셀 어레이, 상기 메모리 셀 어레이와 연결되는 페이지 버퍼부, 입력되는 스타트 컬럼 어드레스를 순차적으로 증가시켜 카운트 컬럼 어드레스를 생성하는 어드레스 카운터, 연속으로 입력되는 데이터를 라이징 데이터와 폴링 데이터로 구분하고, 상기 스타트 컬럼 어드레스에 대응하여 상기 라이징 데이터와 상기 폴링 데이터를 각각 이븐 컬럼과 오드 컬럼에 선택적으로 전달하는 데이터 인터페이스부 및 전달된 상기 라이징 데이터와 상기 폴링 데이터를 상기 페이지 버퍼부 내의 상기 카운트 컬럼 어드레스에 대응하는 페이지 버퍼에 로딩하는 컬럼 디코더를 포함한다.

Description

데이터 인터페이스 회로, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법{DATA INTERFACE CIRCUIT, NONVOLATILE MEMORY DEVICE INCLUDING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 데이터 인터페이스 회로와, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급의 중단시에 데이터가 보존되는지 여부에 따라 휘발성 메모리(Volatile memory)와 비휘발성 메모리(Nonvolatile memory)로 구분된다. 플래시 메모리(Flash memory)와 같은 비휘발성 메모리 장치는 데이터의 기록 및 삭제가 자유로운 램(RAM)의 장점과 전원의 공급 없이도 저장된 데이터를 보존할 수 있는 롬(ROM)의 장점을 동시에 지니고 있으며, 특히 낸드(NAND) 플래시 메모리는 집적도를 높이기가 용이하기 때문에 고용량의 데이터 저장을 필요로 하는 각종 응용 분야에 널리 이용되고 있다.
종래의 비휘발성 메모리 장치에서는 메모리 셀에 데이터를 기록하거나 기록된 데이터를 독출하는 과정에 많은 시간이 소요되었기 때문에, 클럭의 라이징 엣지(Rising edge)(또는 폴링 엣지(Falling edge))에서만 데이터를 스트로브(Strobe)하는 싱글 데이터 레이트(Single Data Rate) 동작 방식을 사용하더라도 메모리의 성능(Performance) 구현에 별다른 문제가 없었다. 그러나 최근에는 기술의 발달로 비휘발성 메모리의 데이터 기록 및 독출 속도가 점차 빨라지고 있고, 페이지 버퍼(Page Buffer)의 크기가 1KByte에서 8KByte까지 증가하는 등 전체적인 성능이 크게 향상되면서, 데이터의 입출력 속도 또한 그에 맞추어 증가시키기 위해 더블 데이터 레이트(Double Data Rate, 이하 DDR)로 데이터를 입출력하는 비휘발성 메모리가 개발되어 사용되고 있다.
도 1은 종래 기술에 의한 비휘발성 메모리 장치의 구성도이다.
도 1을 참조하면, 종래의 비휘발성 메모리 장치는 메모리 셀 어레이(101), 페이지 버퍼부(103), 컬럼 디코더(105), 어드레스 카운터(107), 로우 디코더(109) 및 컨트롤 로직(111)을 포함한다.
종래의 비휘발성 메모리 장치에서 데이터를 입력받아 저장하는 프로그램 동작을 살펴보기로 한다.
먼저, 입출력 라인(I/O, 도면에 미도시)을 통해 커맨드(CMD)와 로우 어드레스(RA), 스타트 컬럼 어드레스(CA)가 메모리 장치로 인가된다. 여기에서 스타트 컬럼 어드레스(CA)는 데이터가 입력되기 시작하는 지점의 컬럼 어드레스를 의미한다. 일반적으로 비휘발성 메모리 장치의 데이터 입출력은 페이지(page) 단위로 이루어지므로, 스타트 컬럼 어드레스(CA)만을 인가받아 이를 순차적으로 증가시켜 연속으로 입력되는 데이터에 할당하는 방식이 이용된다.
로우 디코더(109)는 로우 어드레스(RA)를 입력받아 그에 대응하는 워드라인(WL)을 활성화한다.
어드레스 카운터(107)는 스타트 컬럼 어드레스(CA)를 순차적으로 증가시켜 카운트 컬럼 어드레스(CA_CNT)를 생성하고, 컬럼 디코더(105)는 입력되는 데이터(DIN)를 카운트 컬럼 어드레스(CA_CNT)에 대응하는 데이터 라인(DL)을 통해 페이지 버퍼부(103)로 로딩(loading)한다. 로딩된 데이터는 카운트 컬럼 어드레스(CA_CNT)에 대응하는 비트라인(BL)에 인가되어, 메모리 셀 어레이(101) 중 활성화된 워드라인(WL)과 선택된 비트라인(BL)이 교차하는 메모리 셀에 저장된다.
컨트롤 로직(111)은 커맨드(CMD)를 입력받아 로우 디코더(109), 어드레스 카운터(107), 컬럼 디코더(105) 및 페이지 버퍼부(103) 등 메모리 장치의 전체 구성을 제어하는 역할을 수행한다.
도 2는 도 1의 비휘발성 메모리 장치에서 DDR 방식으로 데이터가 입력되는 타이밍을 도시한 도면이다.
도 2에 도시된 바와 같이, DDR 방식이 적용된 비휘발성 메모리 장치는 내부클럭(CLK)의 라이징 엣지(Rising edge)와 폴링 엣지(Falling edge)에 동기된 데이터를 입력받는다. 즉, 데이터의 입력(또는 출력)은 항상 라이징 엣지와 폴링 엣지에서 하나의 쌍(pair)으로 이루어진다. 따라서, DDR 방식의 비휘발성 메모리 장치는 데이터 입/출력시 고속화 동작을 위해 입/출력되는 데이터를 내부클럭(CLK)의 라이징 엣지에 동기되는 라이징 데이터(D0, D2, D4, …)와 내부클럭(CLK)의 폴링 엣지에 동기되는 폴링 데이터(D1, D3, D5, …)로 구분하고, 이들을 각각 서로 다른 데이터 라인을 통해 입/출력한다.
또한, 이렇게 데이터가 라이징 엣지와 폴링 엣지에 동기되는 하나의 쌍으로 처리되므로, 컬럼 어드레스 또한 항상 0/1, 2/3, 4/5 … 와 같이 이븐(even) 컬럼 어드레스와 오드(odd) 컬럼 어드레스의 쌍을 이루게 된다. 이 때, 어드레스 카운터(107)는 내부클럭(CLK)의 라이징 엣지에서만 카운팅 동작을 수행하여, 내부클럭(CLK)이 1회 토글할 때마다 카운트 컬럼 어드레스(CA_CNT)를 2씩 증가시키게 된다. 따라서, 라이징 데이터(D0, D2, D4, …)에는 이븐 컬럼 어드레스가, 폴링 데이터(D1, D3, D5, …)에는 오드 컬럼 어드레스가 할당된다.
그런데, 이처럼 종래의 DDR 방식의 비휘발성 메모리 장치에서는 라이징, 폴링 데이터의 쌍 중 먼저 입력되는 라이징 데이터(D0, D2, D4, …)에 항상 이븐 컬럼 어드레스(0, 2, 4, …)를 할당하여 이븐 데이터 라인으로 전달하고, 이후에 입력되는 폴링 데이터(D1, D3, D5, …)에 항상 오드 컬럼 어드레스(1, 3, 5, …)를 할당하여 오드 데이터 라인으로 전달하게 되는 제약이 있었다. 즉, 처음으로 입력되는 데이터에는 항상 이븐 컬럼 어드레스만 할당될 수 있어, 데이터의 랜덤(random) 입/출력을 할 수 없는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, DDR 방식으로 데이터를 입/출력하면서도 데이터의 랜덤 억세스(random access)를 가능하게 하는 데이터 인터페이스 회로와, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 의한 데이터 인터페이스 회로는, 연속으로 입력되는 데이터를 라이징 데이터와 폴링 데이터로 구분하여 출력하는 데이터 정렬부 및 입력되는 스타트 컬럼 어드레스에 대응하여 상기 라이징 데이터와 상기 폴링 데이터를 각각 이븐 컬럼과 오드 컬럼에 선택적으로 전달하는 데이터 전달부를 포함한다.
본 발명에 의한 비휘발성 메모리 장치는, 데이터를 저장하기 위한 메모리 셀 어레이, 상기 메모리 셀 어레이와 연결되는 페이지 버퍼부, 입력되는 스타트 컬럼 어드레스를 순차적으로 증가시켜 카운트 컬럼 어드레스를 생성하는 어드레스 카운터, 연속으로 입력되는 데이터를 라이징 데이터와 폴링 데이터로 구분하고, 상기 스타트 컬럼 어드레스에 대응하여 상기 라이징 데이터와 상기 폴링 데이터를 각각 이븐 컬럼과 오드 컬럼에 선택적으로 전달하는 데이터 인터페이스부 및 전달된 상기 라이징 데이터와 상기 폴링 데이터를 상기 페이지 버퍼부 내의 상기 카운트 컬럼 어드레스에 대응하는 페이지 버퍼에 로딩하는 컬럼 디코더를 포함한다.
상기 데이터 인터페이스부는, 다수 비트로 구성되는 상기 스타트 컬럼 어드레스 중 특정 비트값에 따라 상기 라이징 데이터를 이븐 또는 오드 컬럼으로 전달하고, 상기 폴링 데이터를 오드 또는 이븐 컬럼으로 전달할 수 있다.
구체적으로, 상기 데이터 인터페이스부는, 상기 스타트 컬럼 어드레스가 이븐인 경우 상기 라이징 데이터를 이븐 컬럼으로, 상기 폴링 데이터를 오드 컬럼으로 전달하고, 상기 스타트 컬럼 어드레스가 오드인 경우 상기 라이징 데이터를 오드 컬럼으로, 상기 폴링 데이터를 이븐 컬럼으로 전달할 수 있다.
본 발명에 의한 비휘발성 메모리 장치의 동작 방법은, 스타트 컬럼 어드레스를 입력받는 단계, 연속적인 데이터를 입력받는 단계, 상기 연속적인 데이터를 라이징 데이터와 폴링 데이터로 구분하는 단계 및 상기 스타트 컬럼 어드레스에 대응하여 상기 라이징 데이터와 상기 폴링 데이터를 각각 이븐 컬럼과 오드 컬럼에 선택적으로 전달하는 단계를 포함한다.
본 발명에 의하면, DDR 방식으로 데이터가 입/출력되는 경우에도 이븐, 오드 컬럼 어드레스를 모두 스타트 컬럼 어드레스로 인가할 수 있어, 랜덤 데이터 입/출력이 가능한 DDR 방식의 비휘발성 메모리 장치를 구현할 수 있다.
도 1은 종래 기술에 의한 비휘발성 메모리 장치의 구성도.
도 2는 도 1의 비휘발성 메모리 장치에서 DDR 방식으로 데이터가 입력되는 타이밍을 도시한 도면.
도 3은 본 발명에 의한 비휘발성 메모리 장치의 일 실시예 구성도.
도 4는 도 3의 데이터 인터페이스부(303)의 일 실시예 구성도.
도 5는 스타트 컬럼 어드레스가 이븐(EOB = "0")인 경우 데이터 인터페이스부(303)의 동작 타이밍을 도시한 도면.
도 6은 스타트 컬럼 어드레스가 오드(EOB = "1")인 경우 데이터 인터페이스부(303)의 동작 타이밍을 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 의한 비휘발성 메모리 장치의 일 실시예 구성도이다.
도 3을 참조하면, 본 발명에 비휘발성 메모리 장치는, 데이터를 저장하기 위한 메모리 셀 어레이(101), 메모리 셀 어레이(101)와 연결되는 페이지 버퍼부(103), 스타트 컬럼 어드레스(CA)를 순차적으로 증가시켜 카운트 컬럼 어드레스(CA_CNT)를 생성하는 어드레스 카운터(305), 연속으로 입력되는 데이터(DIN)를 라이징 데이터(RDATA)와 폴링 데이터(FDATA)로 구분하고, 스타트 컬럼 어드레스(CA)에 대응하여 라이징 데이터(RDATA)와 폴링 데이터(FDATA)를 각각 이븐 컬럼과 오드 컬럼에 선택적으로 전달하는 데이터 인터페이스부(303) 및 전달된 라이징 데이터(RDATA)와 폴링 데이터(FDATA)를 페이지 버퍼부(103) 내의 카운트 컬럼 어드레스(CA_CNT)에 대응하는 페이지 버퍼에 로딩하는 컬럼 디코더(301)를 포함한다. 또한, 로우 어드레스(RA)를 입력받아 그에 대응하는 워드라인(WL)을 활성화하는 로우 디코더(109)와, 커맨드(CMD)를 입력받아 메모리 장치 내의 구성들을 제어하는 컨트롤 로직(111)을 더 포함할 수 있다.
본 발명에 의한 비휘발성 메모리 장치는 DDR 방식으로 데이터를 입/출력하는 것으로 가정한다. 따라서 내부클럭(CLK)의 라이징 엣지와 폴링 엣지 모두에 동기되어 데이터가 입/출력되며, 라이징 데이터(RDATA)는 내부클럭(CLK)의 라이징 엣지에 동기된 데이터를, 폴링 데이터(FDATA)는 내부클럭(CLK)의 폴링 엣지에 동기된 데이터를 의미한다.
스타트 컬럼 어드레스(CA)는 데이터가 입/출력되는 시작 지점의 컬럼 어드레스를 의미하며, 다수 비트의 어드레스 신호(AX<0:12>)로 이루어질 수 있다. 본 발명의 메모리 장치는 이 중 특정 비트(AX<0>)의 값을 이용하여 데이터의 입/출력이 시작되는 컬럼의 극성(polarity)을 이븐 또는 오드로 결정할 수 있다. 이러한 특정 비트(AX<0>)를 컬럼 결정 비트(EOB)라고 부르기로 한다.
도 4는 도 3의 데이터 인터페이스부(303)의 일 실시예 구성도이다. 본 실시예에서는 메모리 장치로 데이터가 입력되는 동작을 바탕으로 각 구성을 설명하기로 한다.
도 4에 도시된 바와 같이, 데이터 인터페이스부(303)는, 연속으로 입력되는 데이터(DIN)를 라이징 데이터(RDATA)와 폴링 데이터(FDATA)로 구분하여 출력하는 데이터 정렬부(401) 및 스타트 컬럼 어드레스(CA)에 대응하여 라이징 데이터(RDATA)와 폴링 데이터(FDATA)를 각각 이븐 컬럼(COL_EV)과 오드 컬럼(COL_OD)에 선택적으로 전달하는 데이터 전달부(403)를 포함한다. 여기에서 데이터 전달부는 제 1 선택부(405)와 제 2 선택부(407)를 포함하여 구성될 수 있다.
데이터 정렬부(401)는 라이징 데이터(RDATA)와 폴링 데이터(FDATA)를 구분하여 데이터 전달부(403)의 제 1, 2 선택부(405, 407) 모두에 인가한다. 구체적으로, 연속으로 입력되는 데이터(D0, D1, D2, D3, D4, D5, …)를 내부클럭(CLK)의 라이징 엣지에 동기되어 입력되는 라이징 데이터(RDATA : D0, D2, D4, …)와 폴링 엣지에 동기되어 입력되는 폴링 데이터(FDATA : D1, D3, D5, …)로 구분하여 서로 다른 라인으로 출력하고, 출력된 라이징 데이터(RDATA)와 폴링 데이터(FDATA)는 제 1, 2 선택부(405, 407)에 모두 전달된다.
데이터 전달부(403)는 스타트 컬럼 어드레스(CA)를 구성하는 다수의 비트(AX<0:12>) 중 컬럼 결정 비트(EOB) 값에 따라 라이징 데이터(RDATA)를 이븐 컬럼(COL_EV) 또는 오드 컬럼(COL_OD)으로 전달하고, 폴링 데이터(FDATA)를 오드 컬럼(COL_OD) 또는 이븐 컬럼(COL_EV)으로 전달한다. 예를 들어, 컬럼 결정 비트(EOB)가 "0"인 경우(스타트 컬럼 어드레스(CA)가 이븐인 경우), 라이징 데이터(RDATA)를 이븐 컬럼(COL_EV)으로, 폴링 데이터(FDATA)를 오드 컬럼(COL_OD)으로 전달하고, 컬럼 결정 비트(EOB)가 "1"인 경우(스타트 컬럼 어드레스(CA)가 오드인 경우), 라이징 데이터(RDATA)를 오드 컬럼(COL_OD)으로, 폴링 데이터(FDATA)를 이븐 컬럼(COL_EV)으로 전달하도록 구현될 수 있다.
도 5는 스타트 컬럼 어드레스가 이븐(EOB = "0")인 경우 데이터 인터페이스부(303)의 동작 타이밍을 도시한 도면이고, 도 6은 스타트 컬럼 어드레스가 오드(EOB = "1")인 경우 데이터 인터페이스부(303)의 동작 타이밍을 도시한 도면이다.
스타트 컬럼 어드레스(CA)가 이븐(0)인 경우(도 5), 컬럼 결정 비트(EOB), 즉, AX<0> = "0"이고, 어드레스 카운터(305)는 0에서 시작하여 내부클럭(CLK)이 1회 토글할 때마다 2, 4, 6, 8, … 로 2씩 증가하는 카운트 컬럼 어드레스(CA_CNT)를 생성한다. 동시에, 내부클럭(CLK)에 동기되어 입력되는 라이징/폴링 데이터(D0/D1, D2/D3, D4/D5, …)에는 각각 이븐/오드 컬럼 어드레스(2/3, 4/5, 6/7, …)가 할당되어, 라이징 데이터(D0, D2, D4, …)는 이븐 컬럼(COL_EV)으로, 폴링 데이터(D1, D3, D5, …)는 오드 컬럼(COL_OD)으로 전달된다.
스타트 컬럼 어드레스(CA)가 오드(1)인 경우(도 6), 컬럼 결정 비트(EOB), 즉, AX<0> = "1"이고, 어드레스 카운터(305)는 1에서 시작하여 내부클럭(CLK)이 1회 토글할 때마다 3, 5, 7, 9, … 로 2씩 증가하는 카운트 컬럼 어드레스(CA_CNT)를 생성한다. 동시에, 내부클럭(CLK)에 동기되어 입력되는 라이징/폴링 데이터(D0/D1, D2/D3, D4/D5, …)에는 각각 오드/이븐 컬럼 어드레스(3/4, 5/6, 7/8, …)가 할당되어, 라이징 데이터(D0, D2, D4, …)는 오드 컬럼(COL_OD)으로, 폴링 데이터(D1, D3, D5, …)는 이븐 컬럼(COL_EV)으로 전달된다.
이를 통해, 종래의 비휘발성 메모리 장치에서 DDR 방식으로 데이터를 입/출력하는 경우 스타트 컬럼 어드레스(CA)를 항상 이븐 값으로 인가해야만 했던 제약을 극복하고, 랜덤 데이터 억세스가 가능한 메모리 장치를 구현할 수 있게 된다.
한편, 도 3의 페이지 버퍼부(103)는 각 컬럼 어드레스에 대응하는 다수의 페이지 버퍼(도면에 미도시)를 포함하여 구성될 수 있으며, 페이지 버퍼부(103)와 컬럼 디코더(301) 사이의 데이터 라인(DL)은 이븐 컬럼 어드레스에 대응하는 다수의 이븐 데이터 라인과 오드 컬럼 어드레스에 대응하는 다수의 오드 데이터 라인을 포함하여 구성될 수 있다. 이 경우 컬럼 디코더(301)는 이븐 컬럼(COL_EV)으로 전달되는 데이터를 다수의 이븐 데이터 라인을 통해 대응되는 페이지 버퍼에 로딩하고, 오드 컬럼(COL_OD)으로 전달되는 데이터를 다수의 오드 데이터 라인을 통해 대응되는 페이지 버퍼에 로딩할 수 있다.
또한, 메모리 셀 어레이(101)는 로우 디코더(109)와 다수의 워드라인(WL)을 통해 연결되고, 페이지 버퍼부(103)와 다수의 비트라인(BL)을 통해 연결된다. 각 페이지 버퍼에 로딩된 데이터는 그에 대응되는 비트라인을 통해 메모리 셀 어레이(101)로 전달되어, 로우 어드레스(RA)에 의해 활성화된 워드라인에 해당하는 페이지에 저장된다.
메모리 셀 어레이(101), 페이지 버퍼부(103), 로우 디코더(109) 및 컨트롤 로직(111)은 널리 알려진 구성이므로, 이에 대해서는 더이상의 상세한 설명을 생략하기로 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (17)

  1. 연속으로 입력되는 데이터를 라이징 데이터와 폴링 데이터로 구분하여 출력하는 데이터 정렬부; 및
    입력되는 스타트 컬럼 어드레스에 대응하여 상기 라이징 데이터와 상기 폴링 데이터를 각각 이븐 컬럼과 오드 컬럼에 선택적으로 전달하는 데이터 전달부
    를 포함하는 데이터 인터페이스 회로.
  2. 제 1항에 있어서,
    상기 라이징 데이터는 클럭의 라이징 엣지에 동기되어 입력되는 데이터이고,
    상기 폴링 데이터는 클럭의 폴링 엣지에 동기되어 입력되는 데이터인
    데이터 인터페이스 회로.
  3. 제 1항에 있어서,
    상기 데이터 전달부는
    다수 비트로 구성되는 상기 스타트 컬럼 어드레스 중 특정 비트값에 따라 상기 라이징 데이터를 이븐 또는 오드 컬럼으로 전달하고, 상기 폴링 데이터를 오드 또는 이븐 컬럼으로 전달하는
    데이터 인터페이스 회로.
  4. 제 1항에 있어서,
    상기 데이터 전달부는
    상기 스타트 컬럼 어드레스가 이븐인 경우, 상기 라이징 데이터를 이븐 컬럼으로 전달하고 상기 폴링 데이터를 오드 컬럼으로 전달하는
    데이터 인터페이스 회로.
  5. 제 1항에 있어서,
    상기 데이터 전달부는
    상기 스타트 컬럼 어드레스가 오드인 경우, 상기 라이징 데이터를 오드 컬럼으로 전달하고 상기 폴링 데이터를 이븐 컬럼으로 전달하는
    데이터 인터페이스 회로.
  6. 데이터를 저장하기 위한 메모리 셀 어레이;
    상기 메모리 셀 어레이와 연결되는 페이지 버퍼부;
    입력되는 스타트 컬럼 어드레스를 순차적으로 증가시켜 카운트 컬럼 어드레스를 생성하는 어드레스 카운터;
    연속으로 입력되는 데이터를 라이징 데이터와 폴링 데이터로 구분하고, 상기 스타트 컬럼 어드레스에 대응하여 상기 라이징 데이터와 상기 폴링 데이터를 각각 이븐 컬럼과 오드 컬럼에 선택적으로 전달하는 데이터 인터페이스부; 및
    전달된 상기 라이징 데이터와 상기 폴링 데이터를 상기 페이지 버퍼부 내의 상기 카운트 컬럼 어드레스에 대응하는 페이지 버퍼에 로딩하는 컬럼 디코더
    를 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 라이징 데이터는 상기 내부클럭의 라이징 엣지에 동기되어 입력되는 데이터이고, 상기 폴링 데이터는 상기 내부클럭의 폴링 엣지에 동기되어 입력되는 데이터인
    비휘발성 메모리 장치.
  8. 제 6항에 있어서,
    상기 데이터 인터페이스부는
    다수 비트로 구성되는 상기 스타트 컬럼 어드레스 중 특정 비트값에 따라 상기 라이징 데이터를 이븐 또는 오드 컬럼으로 전달하고, 상기 폴링 데이터를 오드 또는 이븐 컬럼으로 전달하는
    비휘발성 메모리 장치.
  9. 제 6항에 있어서,
    상기 스타트 컬럼 어드레스가 이븐인 경우,
    상기 데이터 인터페이스부는 상기 라이징 데이터를 이븐 컬럼으로 전달하고, 상기 폴링 데이터를 오드 컬럼으로 전달하는
    비휘발성 메모리 장치.
  10. 제 6항에 있어서,
    상기 스타트 컬럼 어드레스가 오드인 경우,
    상기 데이터 인터페이스부는 상기 라이징 데이터를 오드 컬럼으로 전달하고, 상기 폴링 데이터를 이븐 컬럼으로 전달하는
    비휘발성 메모리 장치.
  11. 제 9항 또는 제 10항에 있어서,
    상기 페이지 버퍼부와 상기 컬럼 디코더는 이븐 컬럼 어드레스에 대응하는 다수의 이븐 데이터 라인과 오드 컬럼 어드레스에 대응하는 다수의 오드 데이터 라인으로 연결되는
    비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 컬럼 디코더는
    상기 이븐 컬럼으로 전달되는 데이터는 상기 다수의 이븐 데이터 라인을 통해 상기 대응하는 페이지 버퍼에 로딩하고,
    상기 오드 컬럼으로 전달되는 데이터는 상기 다수의 오드 데이터 라인을 통해 상기 대응하는 페이지 버퍼에 로딩하는
    비휘발성 메모리 장치.
  13. 제 6항에 있어서,
    상기 어드레스 카운터는
    내부클럭이 1회 토글할 때마다 상기 스타트 컬럼 어드레스를 2씩 증가시켜 상기 카운트 컬럼 어드레스를 생성하는
    비휘발성 메모리 장치.
  14. 스타트 컬럼 어드레스를 입력받는 단계;
    연속적인 데이터를 입력받는 단계;
    상기 연속적인 데이터를 라이징 데이터와 폴링 데이터로 구분하는 단계; 및
    상기 스타트 컬럼 어드레스에 대응하여 상기 라이징 데이터와 상기 폴링 데이터를 각각 이븐 컬럼과 오드 컬럼에 선택적으로 전달하는 단계
    를 포함하는 비휘발성 메모리 장치의 동작 방법.
  15. 제 14항에 있어서,
    상기 이븐 컬럼은 이븐 컬럼 어드레스에 대응되고, 상기 오드 컬럼은 오드 컬럼 어드레스에 대응되는
    비휘발성 메모리 장치의 동작 방법.
  16. 제 14항에 있어서,
    상기 스타트 컬럼 어드레스가 이븐인 경우,
    상기 라이징 데이터를 상기 이븐 컬럼에 전달하고, 상기 폴링 데이터를 상기 오드 컬럼에 전달하는
    비휘발성 메모리 장치의 동작 방법.
  17. 제 14항에 있어서,
    상기 스타트 컬럼 어드레스가 오드인 경우,
    상기 라이징 데이터를 상기 오드 컬럼에 전달하고, 상기 폴링 데이터를 상기 이븐 컬럼에 전달하는
    비휘발성 메모리 장치의 동작 방법.
KR1020110017617A 2011-02-28 2011-02-28 데이터 인터페이스 회로, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법 KR20120097983A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110017617A KR20120097983A (ko) 2011-02-28 2011-02-28 데이터 인터페이스 회로, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법
US13/102,823 US8553477B2 (en) 2011-02-28 2011-05-06 Data interface circuit, nonvolatile memory device including the same and operating method thereof
TW100116366A TWI578331B (zh) 2011-02-28 2011-05-10 資料介面電路，包含資料介面電路之非揮發性記憶體元件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110017617A KR20120097983A (ko) 2011-02-28 2011-02-28 데이터 인터페이스 회로, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20120097983A true KR20120097983A (ko) 2012-09-05

Family

ID=46718916

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110017617A KR20120097983A (ko) 2011-02-28 2011-02-28 데이터 인터페이스 회로, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US8553477B2 (ko)
KR (1) KR20120097983A (ko)
TW (1) TWI578331B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150130848A (ko) * 2014-05-14 2015-11-24 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3788867B2 (ja) * 1997-10-28 2006-06-21 株式会社東芝 半導体記憶装置
KR100303780B1 (ko) 1998-12-30 2001-09-24 박종섭 디디알 에스디램에서의 데이터 우선 순위 결정 장치
KR100543936B1 (ko) 2003-04-30 2006-01-23 주식회사 하이닉스반도체 데이터 얼라인 마진이 향상된 동기식 메모리 장치
KR100624261B1 (ko) * 2004-04-20 2006-09-18 주식회사 하이닉스반도체 디디알 에스디램의 데이터 입력 장치 및 방법
KR100625297B1 (ko) * 2005-04-30 2006-09-20 주식회사 하이닉스반도체 반도체메모리소자
KR20080088172A (ko) 2007-03-29 2008-10-02 주식회사 하이닉스반도체 더블 데이터 레이트 낸드 플래시 메모리 장치
KR101529291B1 (ko) 2008-02-27 2015-06-17 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템

Also Published As

Publication number Publication date
US20120218839A1 (en) 2012-08-30
TWI578331B (zh) 2017-04-11
TW201236020A (en) 2012-09-01
US8553477B2 (en) 2013-10-08

Similar Documents

Publication Publication Date Title
JP7240452B2 (ja) 不揮発性メモリの複数区画の同時アクセスのための装置及び方法
JP6545786B2 (ja) メモリデバイスの制御方法、及び、メモリデバイス
US10489061B2 (en) Shift read command for performing rank-to-rank transfers in semiconductor memory devices
US20080162790A1 (en) Nand flash memory having c/a pin and flash memory system including the same
US9741425B2 (en) Memory device and memory system including the memory device
US10789172B2 (en) Memory device
TW201519237A (zh) 用於組態用於混合記憶體模組之記憶體之輸入／輸出之裝置及方法
KR102466965B1 (ko) 반도체장치
US10846220B2 (en) Memory system and operation method thereof
US10490238B2 (en) Serializer and memory device including the same
US11355180B2 (en) Semiconductor devices and semiconductor systems including the same
US20170092339A1 (en) Memory system and operating method thereof
US20160225417A1 (en) Data transmission circuit
US9424183B2 (en) Data storage device and method for operating the same
US10964361B2 (en) Memory component with adjustable core-to-interface data rate ratio
US11842266B2 (en) Processing-in-memory (PIM) device, controller for controlling the PIM device, and PIM system including the PIM device and the controller
US10553261B2 (en) Semiconductor memory apparatus with memory banks and semiconductor system including the same
US9564195B2 (en) Address comparator circuit for generating transmission control signal, memory device and memory system including the same
US10817974B2 (en) Memory device and memory system including the same
US8994419B2 (en) Semiconductor device, semiconductor system including the same, and method for operating the same
KR20120097983A (ko) 데이터 인터페이스 회로, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법
US20160357453A1 (en) Semiconductor memory device
US20230077701A1 (en) Processing-in-memory(pim) device
KR102483906B1 (ko) Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이
US20210043236A1 (en) Semiconductor devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application