TWI578331B - 資料介面電路，包含資料介面電路之非揮發性記憶體元件及其操作方法 - Google Patents

資料介面電路，包含資料介面電路之非揮發性記憶體元件及其操作方法 Download PDF

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Description

資料介面電路，包含資料介面電路之非揮發性記憶體元件及其操作方法
本發明之例示性實施例係關於一種半導體設計技術，且更特定而言，係關於一種資料介面電路、一種包括資料介面電路之非揮發性記憶體元件及其操作方法。
本申請案主張2011年2月28日申請之韓國專利申請案第10-2011-0017617號之優先權，該案之全文以引用的方式併入本文中。
一般而言，半導體記憶體元件係根據在切斷電源供應器時資料是否被保存而分類為揮發性記憶體元件或非揮發性記憶體元件。非揮發性記憶體元件可具有可自由地記錄及抹除資料之隨機存取記憶體(RAM)之優點及可在無供應電力之情況下留存經儲存之資料之唯讀記憶體(ROM)之優點兩者。詳言之，因為非揮發性記憶體元件(諸如，快閃記憶體)之整合程度相對較易於增加，所以最近已將非揮發性記憶體元件用於需要大量資料之儲存的各種領域。
在習知非揮發性記憶體元件中，因為其花費顯著量之時間來將資料寫入至記憶胞或讀取經寫入之資料，所以用於與時脈信號之上升緣或下降緣同步地輸入/輸出資料之單資料速率(SDR)機制並不在記憶體元件之總效能方面占較大比重。然而，隨著用於讀取/寫入資料之速度增加，例如，頁面緩衝器之大小自1K位元組增加至高達8K位元組，記憶體元件之總效能在更大程度上依賴於SDR機制。為改良記憶體元件之總效能，已引入用於與時脈信號之上升緣及下降緣兩者同步地輸入/輸出資料的雙資料速率(DDR)。
圖1為展示習知非揮發性記憶體元件之組態之方塊圖。
參看圖1，習知非揮發性記憶體元件包含記憶胞陣列101、頁面緩衝器單元103、行解碼器105、位址計數器107、列解碼器109及控制邏輯111。
下文中，將說明用於將資料儲存於習知非揮發性記憶體元件之程式操作。
首先，經由輸入/輸出(I/O)線(未圖示)將命令CMD、列位址RA及起始行位址CA輸入至非揮發性記憶體元件。此處，起始行位址CA為第一次輸入資料時之行位址。由於非揮發性記憶體元件大體上在逐頁基礎上接收及輸出資料，故可藉由在輸入起始行位址CA之後順序地增加起始行位址CA來產生位址，且接著可將所產生之位址分配給連續輸入資料。
列解碼器109接收列位址RA且啟動複數條字線WL中對應於列位址RA之一者。位址計數器107藉由順序地增加起始行位址CA而產生計數行位址CA_CNT。行解碼器105經由對應於計數行位址CA_CNT之複數條資料線DL將輸入資料DIN載入於頁面緩衝器單元103上。將經載入之輸入資料DIN傳送至複數條位元線BL中對應於計數行位址CA_CNT之一者，以便儲存於記憶胞陣列101中藉由該經啟動之字線WL及對應於該計數行位址CA_CNT之該位元線BL選擇的記憶胞中。控制邏輯111接收命令CMD以控制諸如頁面緩衝器單元103、行解碼器105、位址計數器107及列解碼器109之組件之操作。
圖2為描繪根據DDR方法之圖1中所展示之習知非揮發性記憶體元件的資料輸入操作的時序圖。
參看圖2，根據DDR方法之非揮發性記憶體元件與內部時脈CLK之上升緣及下降緣同步地接收輸入資料DIN。亦即，根據DDR方法之資料輸入操作在內部時脈CLK之每一上升緣及下降緣處成對地執行。因此，將輸入至非揮發性記憶體元件之輸入資料DIN分類成與內部時脈CLK之上升緣同步地輸入之上升資料D0、D2、D4、......及與內部時脈CLK之下降緣同步地輸入之下降資料D1、D3、D5、......。根據DDR方法之非揮發性記憶體元件可藉由將以上上升資料及下降資料輸入於不同資料線中來高速地執行資料輸入操作。詳細地，將上升資料傳送至偶數資料線DL_EV，而將下降資料傳送至奇數資料線DL_OD。
此外，由於在內部時脈CLK之一個週期期間處理一對上升資料及下降資料，故將行位址分類成偶數行位址及奇數行位址。亦即，在內部時脈CLK之一個週期期間產生一對偶數行位址及奇數行位址。此時，位址計數器107藉由無論何時雙態觸發內部時脈CLK均使起始行位址CA順序地增加2而產生計數行位址CA_CNT。因此，將偶數行位址分配給上升資料D0、D2、D4、......，且將奇數行位址分配給下降資料D1、D3、D5、......。
同時，根據DDR方法之習知非揮發性記憶體元件可將一偶數行位址分配給第一次輸入之第一資料，且將該第一資料傳送至一偶數資料線。接著，習知非揮發性記憶體元件可將一奇數行位址分配給在第一資料之後接著輸入之第二資料，且將該第二資料傳送至一奇數資料線。亦即，由於偶數行位址可固定地分配給第一次輸入之第一資料，故習知非揮發性記憶體元件可具有隨機地輸入/輸出資料之困難。
本發明之例示性實施例係針對一種資料介面電路、一種包括資料介面電路之非揮發性記憶體元件，及一種能夠在根據DDR方法輸入/輸出資料時隨機地存取該資料的操作方法。
根據本發明之一例示性實施例，一種資料介面單元包括：一資料對準單元，該資料對準單元經組態以將連續輸入資料分離成上升資料及下降資料；及一資料傳送單元，該資料傳送單元經組態以回應於一起始行位址而將該上升資料及該下降資料選擇性地傳送至一偶數行線及一奇數行線。
根據本發明之另一例示性實施例，一種非揮發性記憶體元件包括：一記憶胞陣列，該記憶胞陣列經組態以儲存資料；一頁面緩衝器單元，該頁面緩衝器單元包括耦接至該記憶胞陣列之複數個頁面緩衝器；一位址計數器，該位址計數器經組態以藉由順序地增加一起始行位址而產生一計數行位址；一資料介面單元，該資料介面單元經組態以將連續輸入資料分離成上升資料及下降資料，且回應於該起始行位址而將該上升資料及該下降資料選擇性地傳送至一偶數行線及一奇數行線；及一行解碼器，該行解碼器經組態以將經由該偶數行線及該奇數行線傳送之該上升資料及該下降資料提供至對應於該計數行位址之該頁面緩衝器。
根據本發明之又一例示性實施例，一種用於操作一非揮發性記憶體元件之方法包括：藉由順序地增加一起始行位址而產生一計數行位址；將連續輸入資料分離成上升資料及下降資料；回應於該起始行位址而將該上升資料及該下降資料選擇性地傳送至一偶數行線及一奇數行線；及回應於該計數行位址而將經由該偶數行線及該奇數行線傳送之該上升資料及該下降資料儲存至一記憶胞中。
將參看隨附圖式在下文更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式來體現，且不應解釋為限於本文中所闡述之實施例。更確切而言，提供此等實施例以使得本發明將為透徹的且完整的，且將向熟習此項技術者充分地傳達本發明之範疇。貫穿本發明，相同參考數字貫穿本發明之各圖及實施例指代相同部分。
圖3為展示根據本發明之一例示性實施例的非揮發性記憶體元件的方塊圖。
參看圖3，根據本發明之例示性實施例之非揮發性記憶體元件包括記憶胞陣列301、頁面緩衝器單元303、行解碼器305、位址計數器307及資料介面單元313。
記憶胞陣列301經組態以儲存資料。頁面緩衝器單元303包括複數個頁面緩衝器，該等頁面緩衝器中之每一者耦接於耦接至記憶胞陣列301之複數條位元線BL與複數條資料線DL之間，且用以將資料儲存至記憶胞陣列301或自記憶胞陣列301讀取經儲存之資料。位址計數器307經組態以藉由順序地增加起始行位址CA而產生計數行位址CA_CNT。資料介面單元313經組態以將連續輸入資料DIN指派至上升資料RDATA及下降資料FDATA中，且回應於起始行位址CA而將上升資料RDATA及下降資料FDATA選擇性地傳送至一偶數行線COL_EV及一奇數行線COL_OD。行解碼器305經組態以將經由偶數行線COL_EV及奇數行線COL_OD傳送之上升資料RDATA及下降資料FDATA載入於對應於計數行位址CA_CNT之頁面緩衝器上。
非揮發性記憶體元件進一步包括列解碼器309及控制邏輯311。列解碼器309經組態以接收列位址RA且啟動複數條字線WL中對應於列位址RA之一者。控制邏輯311經組態以接收命令CMD以控制包括於非揮發性記憶體元件中之組件之操作。
由於根據該例示性實施例之非揮發性記憶體元件根據DDR方法操作，故非揮發性記憶體元件與內部時脈CLK之上升緣及下降緣兩者同步地接收及輸出資料。上升資料RDATA表示與內部時脈CLK之上升緣同步之資料，且下降資料FDATA表示與內部時脈CLK之下降緣同步之資料。
起始行位址CA為在輸入/輸出資料之起始點時之行位址，且包括多位元位址信號AX<0:12>。藉由使用預定位元(例如，位址信號AX<0:12>中之第一位元AX<0>)，根據例示性實施例之非揮發性記憶體元件可判定開始輸入/輸出資料處之行之極性為偶數抑或奇數。下文中，在判定開始輸入/輸出資料處之行之極性時所使用的此預定位元(例如，AX<0>)可被稱作行判定位元EOB。
圖4為更詳細地展示圖3中所展示之資料介面單元313的方塊圖。
參看圖4，資料介面單元313包括資料對準單元401及資料傳送單元403。資料對準單元401經組態以將連續輸入資料DIN分類/指派為上升資料RDATA及下降資料FDATA。資料傳送單元403經組態以回應於起始行位址CA而將上升資料RDATA及下降資料FDATA選擇性地傳送至偶數行線COL_EV及奇數行線COL_OD。此處，資料傳送單元403可包括第一選擇單元405及第二選擇單元407。
資料對準單元401將連續輸入資料DIN分類/指派為上升資料RDATA及下降資料FDATA，且將上升資料RDATA及下降資料FDATA傳送至資料傳送單元403之第一選擇單元405及第二選擇單元407。亦即，資料對準單元401將連續輸入資料DIN(例如，D0、D1、D2、D3、......)劃分成與內部時脈CLK之上升緣同步之上升資料RDATA(例如，D0、D2、......)及與內部時脈CLK之下降緣同步之下降資料FDATA(例如，D1、D3、......)，且經由不同資料線將上升資料RDATA及下降資料FDATA傳送至第一選擇單元405及第二選擇單元407兩者。第一選擇單元405及第二選擇單元407可藉由使用一多工器來實施。
資料傳送單元403回應於構成起始行位址CA之多位元行信號AX<0:12>中之行判定位元EOB而將上升資料RDATA傳送至偶數行線COL_EV及奇數行線COL_OD中之一者，且將下降資料FDATA傳送至偶數行線COL_EV及奇數行線COL_OD中之另一者。舉例而言，當行判定位元EOB為邏輯低位準(亦即，起始行位址CA為偶數)時，資料傳送單元403經由多工器405將上升資料RDATA傳送至偶數行線COL_EV，而經由多工器407將下降資料FDATA傳送至奇數行線COL_OD。當行判定位元EOB為邏輯高位準(亦即，起始行位址CA為奇數)時，資料傳送單元403經由多工器407將上升資料RDATA傳送至奇數行線COL_OD，而經由多工器405將下降資料FDATA傳送至偶數行線COL_EV。
圖5為說明當起始行位址CA為偶數時非揮發性記憶體元件之操作的時序圖，且圖6為說明當起始行位址CA為奇數時非揮發性記憶體元件之操作的時序圖。
參看圖5，起始行位址CA為偶數，且因此行判定位元EOB變成邏輯低位準，亦即，AX<0>=「0」。位址計數器307藉由無論何時雙態觸發內部時脈CLK均使起始行位址CA自「0」順序地增加2而產生計數行位址CA_CNT。結果，計數行位址CA_CNT以0、2、4、6、8等之次序順序地增加。資料介面單元313將連續輸入資料DIN分類/指派為上升資料D0、D2、D4、......及下降資料D1、D3、D5、......，且將上升資料D0、D2、D4、......及下降資料D1、D3、D5、......分別選擇性地傳送至偶數行線COL_EV及奇數行線COL_OD。行解碼器305將諸如2/3、4/5、6/7、......之偶數/奇數行位址分別分配給經由偶數行線COL_EV及奇數行線COL_OD傳送之上升資料D0、D2、D4、......及下降資料D1、D3、D5、......。頁面緩衝器單元303將經由資料線DL傳送之上升資料D0、D2、D4、......及下降資料D1、D3、D5、......儲存至記憶胞陣列301。
參看圖6，起始行位址CA為奇數，且因此行判定位元EOB變成邏輯高位準，亦即，AX<0>=「1」。位址計數器307藉由無論何時雙態觸發內部時脈CLK均使起始行位址CA自「1」順序地增加2而產生計數行位址CA_CNT。本文中，計數行位址CA_CNT以1、3、5、7、9等之次序順序地增加。資料介面單元313將上升資料D0、D2、D4、......及下降資料D1、D3、D5、......分別選擇性地傳送至奇數行線COL_OD及偶數行線COL_EV。行解碼器305將諸如3/4、5/6、7/8、......之奇數/偶數行位址分配給分別經由奇數行線COL_OD及偶數行線COL_EV傳送之上升資料D0、D2、D4、......及下降資料D1、D3、D5、......。頁面緩衝器單元303將經由資料線DL傳送之上升資料D0、D2、D4、......及下降資料D1、D3、D5、......儲存至記憶胞陣列301。
在根據DDR方法之資料輸入/輸出操作中，習知非揮發性記憶體元件必須將起始行位址CA分配給一偶數值。相比而言，根據例示性實施例之非揮發性記憶體元件可在根據DDR方法之資料輸入/輸出操作期間隨機地存取資料，如圖5及圖6中所描述。
同時，頁面緩衝器單元303可包括對應於行位址CA之複數個頁面緩衝器。頁面緩衝器單元303與行解碼器305之間的資料線DL可具有對應於計數行位址CA_CNT之偶數行位址之複數條偶數資料線，及對應於計數行位址CA_CNT之奇數行位址之複數條奇數資料線。此時，行解碼器305可經由偶數資料線將經由偶數行線COL_EV傳送之資料載入於一各別頁面緩衝器上，且可經由奇數資料線將經由奇數行線COL_OD傳送之資料載入於一各別頁面緩衝器上。
此外，記憶胞陣列301經由該複數條字線WL耦接至列解碼器309，且經由該複數條位元線BL耦接至頁面緩衝器單元303。經由各別位元線BL將載入於包括於頁面緩衝器單元303中之每一頁面單元上的資料傳送至記憶胞陣列301，以儲存於對應於字線WL中回應於列位址RA而啟動之各別者的頁面中。
根據本發明之一例示性實施例，非揮發性記憶體元件可將起始行位址分配給一偶數行位址或一奇數行位址。因此，該非揮發性記憶體元件可在根據DDR方法輸入/輸出資料時隨機地存取該資料。
雖然已關於特定實施例描述了本發明，但熟習此項技術者將顯而易見，在不脫離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下，可進行各種改變及修改。
101．．．記憶胞陣列
103．．．頁面緩衝器單元
105．．．行解碼器
107．．．位址計數器
109．．．列解碼器
111．．．控制邏輯
301．．．記憶胞陣列
303．．．頁面緩衝器單元
305．．．行解碼器
307．．．位址計數器
309．．．列解碼器
311．．．控制邏輯
313．．．資料介面單元
401．．．資料對準單元
403．．．資料傳送單元
405．．．第一選擇單元/多工器
407．．．第二選擇單元/多工器
AX<0>．．．位址信號中之第一位元
AX<0:12>．．．多位元位址信號
BL．．．位元線
CA．．．起始行位址
CA_CNT．．．計數行位址
CLK．．．內部時脈
CMD．．．命令
COL_EV．．．偶數行線
COL_OD．．．奇數行線
D0、D2、D4、......．．．上升資料
D1、D3、D5、......．．．下降資料
DIN．．．輸入資料
DL．．．資料線
DL_EV．．．偶數資料線
DL_OD．．．奇數資料線
EOB．．．行判定位元
FDATA．．．下降資料
RA．．．列位址
RDATA．．．上升資料
WL．．．字線
圖1為展示習知非揮發性記憶體元件之組態之方塊圖。
圖2為描繪根據已知DDR方法之圖1中所展示之習知非揮發性記憶體元件的資料輸入操作的時序圖。
圖3為展示根據本發明之一例示性實施例的非揮發性記憶體元件的方塊圖。
圖4為更詳細地展示圖3中所展示之資料介面單元的方塊圖。
圖5為說明當起始行位址為偶數時根據本發明之一例示性實施例的非揮發性記憶體元件之一操作的時序圖。
圖6為說明當起始行位址為奇數時根據本發明之一例示性實施例的非揮發性記憶體元件之一操作的時序圖。
313．．．資料介面單元
401．．．資料對準單元
403．．．資料傳送單元
405．．．第一選擇單元/多工器
407．．．第二選擇單元/多工器
COL_EV．．．偶數行線
COL_OD．．．奇數行線
D0、D2、D4、......．．．上升資料
D1、D3、D5、......．．．下降資料
DIN．．．輸入資料
EOB．．．行判定位元
FDATA．．．下降資料
RDATA．．．上升資料

Claims (15)

  1. 一種非揮發性記憶體元件，其包含：一記憶胞陣列，該記憶胞陣列經組態以儲存資料；一頁面緩衝器單元，該頁面緩衝器單元包括耦接至該記憶胞陣列之複數個頁面緩衝器；一位址計數器，該位址計數器經組態以藉由順序地增加一起始行位址而產生一計數行位址；一資料介面單元，該資料介面單元經組態以將連續輸入資料分離成上升資料及下降資料，且回應於該起始行位址而將該上升資料及該下降資料選擇性地傳送至一偶數行線及一奇數行線，其中該上升資料與一內部時脈之一上升緣同步地輸出達該內部時脈之一半週期，且該下降資料與該內部時脈之一下降緣同步地輸出達該內部時脈之一半週期，其中該上升資料及該下降資料彼此不重疊；及一行解碼器，該行解碼器經組態以將經由該偶數行線及該奇數行線傳送之該上升資料及該下降資料提供至對應於該計數行位址之該頁面緩衝器。
  2. 如請求項1之非揮發性記憶體元件，其中該上升資料包括在該輸入資料中與該內部時脈之該上升緣同步地輸入之資料；且該下降資料包括在該輸入資料中與該內部時脈之該下降緣同步地輸入之資料。
  3. 如請求項1之非揮發性記憶體元件，其中該資料介面單元包括： 一第一資料選擇單元，該第一資料選擇單元經組態以回應於該起始行位址之一特定位元而將該上升資料傳送至該偶數行線及該奇數行線中之一者；及一第二資料選擇單元，該第二資料選擇單元用於回應於該特定位元而將該上升資料傳送至該偶數行線及該奇數行線中之另一者。
  4. 如請求項3之非揮發性記憶體元件，其中該第一資料選擇單元及該第二資料選擇單元包括一多工器。
  5. 如請求項1之非揮發性記憶體元件，其中該資料介面單元在該起始行位址為偶數時將該上升資料傳送至該偶數行線且將該下降資料傳送至該奇數行線。
  6. 如請求項1之非揮發性記憶體元件，其中該資料介面單元在該起始行位址為奇數時將該上升資料傳送至該奇數行線且將該下降資料傳送至該偶數行線。
  7. 如請求項1之非揮發性記憶體元件，其中該頁面緩衝器單元經由複數條資料線耦接至該行解碼器，該複數條資料線包含對應於該計數行位址之一偶數行位址的複數條偶數資料線，及對應於該計數行位址之一奇數行位址的複數條奇數資料線。
  8. 如請求項7之非揮發性記憶體元件，其中該行解碼器經由該等偶數資料線將經由該偶數行線傳送之資料提供至一各別頁面緩衝器，且經由該等奇數資料線將經由該奇數行線傳送之資料提供至一各別頁面緩衝器。
  9. 如請求項1之非揮發性記憶體元件，其中該位址計數器 藉由無論何時雙態觸發一內部時脈均使該起始行位址順序地增加2而產生該計數行位址。
  10. 一種用於操作一非揮發性記憶體元件之方法，該方法包含：藉由順序地增加一起始行位址而產生一計數行位址；將連續輸入資料分離成上升資料及下降資料；回應於該起始行位址而將該上升資料及該下降資料選擇性地傳送至一偶數行線及一奇數行線，其中該上升資料與一內部時脈之一上升緣同步地輸出達該內部時脈之一半週期，且該下降資料與該內部時脈之一下降緣同步地輸出達該內部時脈之一半週期；及回應於該計數行位址而將經由該偶數行線及該奇數行線傳送之該上升資料及該下降資料儲存至一記憶胞中。
  11. 如請求項10之方法，其中回應於該起始行位址之一特定位元而將該上升資料傳送至該偶數行線及該奇數行線中之一者，且將該下降資料傳送至該偶數行線及該奇數行線中之另一者。
  12. 如請求項10之方法，其中該偶數行線對應於一偶數行位址，且該奇數行線對應於一奇數行位址。
  13. 如請求項10之方法，其中在該起始行位址為偶數時將該上升資料傳送至該偶數行線且將該下降資料傳送至該奇數行線。
  14. 如請求項10之方法，其中在該起始行位址為奇數時將該上升資料傳送至該奇數行線且將該下降資料傳送至該偶 數行線。
  15. 如請求項10之方法，其中該計數行位址藉由順序地增加該起始行位址之該產生包含無論何時雙態觸發一內部時脈均使該起始行位址增加2。
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