JP2021149999A - 半導体記憶装置 - Google Patents

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Abstract

【課題】チップ選択を簡便にする。【解決手段】一実施形態の半導体記憶装置は、メモリコントローラから第１信号を受けるように構成された第１入力ドライバと、メモリコントローラからチップイネーブル信号を受けるように構成された第２入力ドライバと、第１制御回路と、を含む第１メモリチップを備える。第１制御回路は、チップイネーブル信号がアサートされることに応じて受けた第１信号が第１チップアドレスと一致する場合には第１メモリチップをイネーブル状態にし、チップイネーブル信号がアサートされることに応じて受けた第１信号が第１チップアドレスと異なる場合には第１メモリチップをディセーブル状態にするように構成される。【選択図】図６

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能な半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
特許第６５４５７８６号公報
チップ選択を簡便にする。
実施形態の半導体記憶装置は、メモリコントローラから第１信号を受けるように構成された第１入力ドライバと、上記メモリコントローラからチップイネーブル信号を受けるように構成された第２入力ドライバと、第１制御回路と、を含む第１メモリチップを備える。上記第１制御回路は、上記チップイネーブル信号がアサートされることに応じて受けた第１信号が第１チップアドレスと一致する場合には上記第１メモリチップをイネーブル状態にし、上記チップイネーブル信号がアサートされることに応じて受けた第１信号が上記第１チップアドレスと異なる場合には上記第１メモリチップをディセーブル状態にするように構成される。
第１実施形態に係るメモリシステムの構成を説明するためのブロック図。 第１実施形態に係るＮＡＮＤコントローラ及びＮＡＮＤフラッシュメモリの構成を説明するためのブロック図。 第１実施形態に係るＮＡＮＤフラッシュメモリの構成を説明するための平面図。 第１実施形態に係るＮＡＮＤフラッシュメモリの構成を説明するための断面図。 第１実施形態に係るメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る入出力回路及びロジック制御回路の構成を説明するためのブロック図。 第１実施形態に係るメモリシステムにおけるチップ選択動作を説明するためのタイミングチャート。 比較例に係るメモリシステムにおける読出し動作を説明するためのコマンドシーケンス。 第１実施形態に係るメモリシステムにおける読出し動作を説明するためのコマンドシーケンス。 第１実施形態の変形例に係るロジック制御回路の構成を説明するためのブロック図。 第１実施形態の変形例に係るメモリシステムにおけるチップ選択動作を説明するためのタイミングチャート。 第２実施形態に係る入出力回路及びロジック制御回路の構成を説明するためのブロック図。 第２実施形態に係るメモリシステムにおけるチップ選択動作を説明するためのタイミングチャート。 第２実施形態の変形例に係るロジック制御回路の構成を説明するためのブロック図。 第２実施形態の変形例に係るメモリシステムにおけるチップ選択動作を説明するためのタイミングチャート。 第３実施形態に係る入出力回路及びロジック制御回路の構成を説明するためのブロック図。 第３実施形態に係るメモリシステムにおけるチップ選択動作を説明するためのタイミングチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。構成要素がＸビットのビット列に対応する場合、当該構成要素の参照符号に＜Ｘ−１：０＞が付される。構成要素がＸビットのビット列のＹビット目に対応する場合、当該構成要素の参照符号に＜Ｙ−１＞が付される（１≦Ｙ≦Ｘ）。
１．第１実施形態
第１実施形態について説明する。以下では、不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、当該ＮＡＮＤフラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１ 構成
第１実施形態に係るメモリシステムの構成について説明する。
１．１．１ メモリシステム
まず、第１実施形態に係るメモリシステムを含む構成の概要について、図１を用いて説明する。
図１に示すように、メモリシステム１は、複数のＮＡＮＤフラッシュメモリ（図１では、「ＮＡＮＤ」と記載）１００（１００ａ−１、１００ａ−２、…、１００ａ−ｋ、１００ｂ−１、１００ｂ−２、…、１００ｂ−ｋ、１００ｃ−１、１００ｃ−２、…、１００ｃ−ｋ、１００ｄ−１、１００ｄ−２、…、及び１００ｄ−ｋ）と、メモリコントローラ２００と、を備えている（ｋは２以上の整数）。複数のＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリシステム１は、複数のＮＡＮＤフラッシュメモリ１００を記憶媒体として用いるデータベース又はビッグデータ処理システムにも適用され得る。以下の説明では、複数のＮＡＮＤフラッシュメモリ１００のうちの任意の１つを、「ＮＡＮＤフラッシュメモリ１００」とも称する。また、チャネルＣＨａのＮＡＮＤフラッシュメモリバスを介して共通に接続される複数のＮＡＮＤフラッシュメモリ１００のうちの任意の１つを、「ＮＡＮＤフラッシュメモリ１００ａ」とも称する。
ＮＡＮＤフラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する不揮発性メモリである。メモリコントローラ２００は、ＮＡＮＤバスによってＮＡＮＤフラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてメモリコントローラ２００は、ＮＡＮＤフラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤフラッシュメモリ１００にアクセスする。
ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインタフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、又はＰＣＩｅ（Peripheral component interconnect express）に従ったバスである。
ＮＡＮＤバスは、例えば、ＳＤＲ（Single data rate）インタフェース、又はトグルＤＤＲ（Double data rate）インタフェース等に従ったバスである。
１．１．２ メモリコントローラ
引き続き図１を用いて、メモリコントローラ２００の構成の詳細について説明する。
メモリコントローラ２００は、例えば、ＳｏＣ（System on a chip）であり、ホストインタフェース回路２１０、ＲＡＭ（Random access memory）２２０、ＣＰＵ（Central processing unit）２３０、バッファメモリ２４０、及びＮＡＮＤインタフェース回路２５０を備える。なお、以下に説明されるメモリコントローラ２００の各部２１０−２５０の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
ホストインタフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
ＲＡＭ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そしてＲＡＭ２２０は、ＮＡＮＤフラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＣＰＵ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路２５０に対して書き込み命令を発行する。読出し処理及び消去処理の際も同様である。またＣＰＵ２３０は、ＮＡＮＤフラッシュメモリ１００を管理するための様々な処理を実行する。
バッファメモリ２４０は、書込みデータや読出しデータを一時的に保持する。
ＮＡＮＤインタフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤフラッシュメモリ１００と接続され、ＮＡＮＤフラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令に基づき、各種信号をＮＡＮＤフラッシュメモリ１００へ出力する。また書込み処理時には、ＣＰＵ２３０で発行された書込みコマンド、及びバッファメモリ２４０内の書込みデータを、入力信号としてＮＡＮＤフラッシュメモリ１００へ転送する。更に読出し処理時には、ＣＰＵ２３０で発行された読出しコマンドを、入力信号としてＮＡＮＤフラッシュメモリ１００へ転送し、更にＮＡＮＤフラッシュメモリ１００から読み出されたデータを出力信号として受信し、これをバッファメモリ２４０へ転送する。
より具体的には、ＮＡＮＤインタフェース回路２５０は、複数のＮＡＮＤコントローラ（図１では、「ＣＮＴ」と記載）２５０ａ、２５０ｂ、２５０ｃ、及び２５０ｄを含む。複数のＮＡＮＤコントローラ２５０ａ、２５０ｂ、２５０ｃ、及び２５０ｄの各々は、複数のＮＡＮＤフラッシュメモリ１００のうちのいくつかを含むＮＡＮＤフラッシュメモリ１００の組と対応づけられ、当該対応づけられたＮＡＮＤフラッシュメモリ１００の組とのデータの送受信を担う。図１の例では、ＮＡＮＤコントローラ２５０ａは、複数のＮＡＮＤフラッシュメモリ１００ａ−１、１００ａ−２、…、及び１００ａ−ｋと、チャネルＣＨａのＮＡＮＤバスを介して、共通に接続される。ＮＡＮＤコントローラ２５０ｂは、複数のＮＡＮＤフラッシュメモリ１００ｂ−１、１００ｂ−２、…、及び１００ｂ−ｋと、チャネルＣＨｂのＮＡＮＤバスを介して、共通に接続される。ＮＡＮＤコントローラ２５０ｃは、複数のＮＡＮＤフラッシュメモリ１００ｃ−１、１００ｃ−２、…、及び１００ｃ−ｋと、チャネルＣＨｃのＮＡＮＤバスを介して、共通に接続される。ＮＡＮＤコントローラ２５０ｄは、複数のＮＡＮＤフラッシュメモリ１００ｄ−１、１００ｄ−２、…、及び１００ｄ−ｋと、チャネルＣＨｄのＮＡＮＤバスを介して、共通に接続される。
以上のように構成されたＮＡＮＤコントローラ２５０ａは、上述したように、ＮＡＮＤフラッシュメモリ１００ａ−１〜１００ａ−ｋにＮＡＮＤバスを介して接続される。
１．１．３ ＮＡＮＤフラッシュメモリ
次に、ＮＡＮＤフラッシュメモリ１００の構成について、図２、図３、及び図４を参照して説明する。なお、図２では、ＮＡＮＤコントローラ２５０ａとチャネルＣＨａのＮＡＮＤフラッシュメモリバスを介して共通に接続される複数のＮＡＮＤフラッシュメモリ１００ａ−１〜１００ａ−ｋの接続関係が一例として示されるが、ＮＡＮＤコントローラ２５−ｂと複数のＮＡＮＤフラッシュメモリ１００ｂ−１〜１００ｂ−ｋ、ＮＡＮＤフラッシュメモリコントローラ２５０ｃと複数のＮＡＮＤフラッシュメモリ１００ｃ−１〜１００ｃ−ｋ、及びＮＡＮＤコントローラ２５０ｄと複数のＮＡＮＤフラッシュメモリ１００ｄ−１〜１００ｄ−ｋについても、同様の接続関係を有する。また、図２では、ＮＡＮＤフラッシュメモリ１００ａ−１の構成が一例として示されるが、その他のＮＡＮＤフラッシュメモリ１００ａ−２〜１００ａ−ｋ、１００ｂ−１〜１００ｂ−ｋ、１００ｃ−１〜１００ｃ−ｋ、及び１００ｄ−１〜１００ｄ−ｋについても、ＮＡＮＤフラッシュメモリ１００ａ−１と同等の構成を有する。
図２に示すように、ＮＡＮＤフラッシュメモリ１００は、メモリセルアレイ１０１、入出力回路１０２、ロジック制御回路１０３、アドレスレジスタ１０４、コマンドレジスタ１０５、シーケンサ１０６、電圧生成回路１０７、ドライバセット１０８、ロウデコーダ１０９、及びセンスアンプモジュール１１０を備える。ＮＡＮＤフラッシュメモリ１００の各要素は、１つのチップの中に形成されていてもよいが、これに限定されない。各要素を複数のチップに分けて形成し、それらを相互に接続することで、ＮＡＮＤフラッシュメモリ１００を構成してもよい。例えば、メモリセルアレイ１０１を１つのチップの中に形成し、それ以外の要素を他の１つのチップの中に形成し、それらを貼り合わせることで、ＮＡＮＤフラッシュメモリ１００を構成してもよい。
メモリセルアレイ１０１は、各々がビット線及びワード線に関連付けられた複数の不揮発性のメモリセルトランジスタの集合である複数のブロックＢＬＫを含む。ブロックＢＬＫは、例えば、データの消去単位となる。図２では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。メモリセルアレイ１０１は、例えば、自身のＮＡＮＤフラッシュメモリ１００（図２の例ではＮＡＮＤフラッシュメモリ１００ａ−１）を一意に識別するチップアドレスＣＡ＿ｓｅｌｆ（図示せず）をあらかじめ記憶し得る。チップアドレスＣＡ＿ｓｅｌｆは、例えば、８ビットにより構成され得る。
入出力回路１０２は、例えば、入出力用パッドＰ＿ＤＱ＜７：０＞、ストローブ信号用パッドＰ＿ＤＱＳ及びＰ＿／ＤＱＳを有し、８ビットの入出力信号ＤＱ＜７：０＞、信号ＤＱＳ及び／ＤＱＳを、メモリコントローラ２００との間で送受信する。入出力信号ＤＱ＜７：０＞は、データＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤ等を含む。信号ＤＱＳはストローブ信号である。信号／ＤＱＳは、信号ＤＱＳの反転信号である。入出力回路１０２は、信号ＤＱ＜７：０＞内のアドレスＡＤＤ及びコマンドＣＭＤをそれぞれアドレスレジスタ１０４及びコマンドレジスタ１０５に転送する。入出力回路１０２は、書込みデータ及び読出しデータＤＡＴをセンスアンプモジュール１１０と送受信する。
ロジック制御回路１０３は、制御用パッドＰ＿／ＣＥ、Ｐ＿ＣＬＥ、Ｐ＿ＡＬＥ、Ｐ＿／ＷＥ、Ｐ＿ＲＥ、Ｐ＿／ＲＥ、及びＰ＿／ＷＰを有し、メモリコントローラ２００から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路１０３は、ステータス通知用パッドＰ＿／ＲＢを有し、信号／ＲＢをメモリコントローラ２００に転送してＮＡＮＤフラッシュメモリ１００の状態を外部に通知する。
信号／ＣＥは、ＮＡＮＤフラッシュメモリ１００をイネーブル状態にするための信号であり、“Ｌ（Low）”レベルに切り替わることによりアサートされる。イネーブル状態のＮＡＮＤフラッシュメモリ１００は、例えば、その他の信号ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳが自身に向けられたものであると認識してこれらを内部に取り込み、信号／ＲＢをメモリコントローラ２００に送出するように構成される。
また、信号／ＣＥは、“Ｈ”レベルに切り替わることによりネゲートされ、ＮＡＮＤフラッシュメモリ１００をディセーブル状態にする。ディセーブル状態は、例えば、省電力（スタンドバイ）モードを含み、例えば、ＮＡＮＤフラッシュメモリ１００内の最低限の構成要素を除く部分の機能が停止され得る。すなわち、ディセーブル状態のＮＡＮＤフラッシュメモリ１００は、例えば、その他の信号ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳが自身に向けられたものではないと認識してこれらを内部に取り込まず、信号／ＲＢの送出を停止するように構成される。
以下の説明では、同一のＮＡＮＤコントローラ２５０ａに接続された複数のＮＡＮＤフラッシュメモリ１００ａ−１〜１００ａ−ｋのうち、どのＮＡＮＤフラッシュメモリ１００ａをイネーブル状態にするかを選択する動作のことを、「チップ選択動作」と称する。
信号ＣＬＥ及びＡＬＥは、ＮＡＮＤフラッシュメモリ１００への入力信号ＤＱ＜７：０＞がそれぞれコマンド及びアドレスであることをＮＡＮＤフラッシュメモリ１００に通知する信号である。具体的には、例えば、信号ＣＬＥ及びＡＬＥは、それぞれ“Ｈ（High）”レベル及び“Ｌ”レベルの場合、入力信号ＤＱ＜７：０＞がコマンドＣＭＤであることをＮＡＮＤフラッシュメモリ１００に通知し、それぞれ“Ｌ”レベル及び“Ｈ”レベルの場合、入力信号ＤＱ＜７：０＞がアドレスＡＤＤであることをＮＡＮＤフラッシュメモリ１００に通知する。また、信号ＣＬＥ及びＡＬＥは、いずれも“Ｌ”レベルの場合、入力信号ＤＱ＜７：０＞がデータＤＡＴであることをＮＡＮＤフラッシュメモリ１００に通知する。
信号／ＷＥは、“Ｌ”レベルでアサートされ、入力信号ＤＱ＜７：０＞をＮＡＮＤフラッシュメモリ１００に取り込ませるための信号である。信号／ＲＥは、“Ｌ”レベルでアサートされ、ＮＡＮＤフラッシュメモリ１００から出力信号ＤＱ＜７：０＞を読み出すための信号である。信号ＲＥは、信号／ＲＥの反転信号である。信号／ＷＰは、“Ｌ”レベルでアサートされ、ＮＡＮＤフラッシュメモリ１００への書込みを禁止するための信号である。
信号／ＲＢは、ＮＡＮＤフラッシュメモリ１００がレディ状態（メモリコントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（メモリコントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。信号／ＲＢがビジー状態の場合には、イネーブル状態のＮＡＮＤフラッシュメモリ１００は、信号／ＣＥがネゲートされても、スタンドバイモードには切り替わらない。
ＮＡＮＤコントローラ２５０ａは、上述した各種信号ＤＱ＜７：０＞、ＤＱＳ、／ＤＱＳ、／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、及び／ＲＢの各々を、ＮＡＮＤフラッシュメモリ１００ａ−１〜１００ａ−ｋに対して共通の信号線を用いて通信する。
アドレスレジスタ１０４は、入出力回路１０２を介してメモリコントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、ブロックアドレスＢＡとページアドレスＰＡとが含まれる。コマンドレジスタ１０５は、入出力回路１０２を介してメモリコントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１０６は、コマンドレジスタ１０５に保持されたコマンドＣＭＤに基づき、ＮＡＮＤフラッシュメモリ１００全体の動作を制御する。
電圧生成回路１０７は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。ドライバセット１０８は、電圧生成回路１０７によって生成された電圧を、メモリセルアレイ１０１、ロウデコーダ１０９、及びセンスアンプモジュール１１０に供給する。
ロウデコーダ１０９は、アドレスレジスタ１０４内のブロックアドレスＢＡに基づいてブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおいてワード線を選択する。
センスアンプモジュール１１０は、データの書込み動作において、メモリコントローラ２００から受信した書込みデータＤＡＴを、メモリセルアレイ１０１に転送する。また、センスアンプモジュール１１０は、データの読出し動作において、メモリセルアレイ１０１内のメモリセルトランジスタの閾値電圧をセンスし、当該センス結果に基づく読出しデータＤＡＴを読み出す。
図３は、チャネルＣＨａのＮＡＮＤバスを介して共通に接続される複数のＮＡＮＤフラッシュメモリ１００ａ−１、１００ａ−２、…、及び１００ａ−ｋの接続関係を示す図であり、図４は、図３のＡ−Ａ線に対応した断面図である。
図３及び図４に示されるように、複数のＮＡＮＤフラッシュメモリ１００ａ−１、１００ａ−２、…、及び１００ａ−ｋは、例えば、パッケージのサイズを小さくするために、基板１０上に積層されている。積層されたＮＡＮＤフラッシュメモリ１００ａ−１、１００ａ−２、…、及び１００ａ−ｋは、ボンディングワイヤ又は貫通電極等を用いて、互いに接続されている。
例えば、ボンディングワイヤによって接続される場合、図３及び図４に示されるように、各ＮＡＮＤフラッシュメモリ１００ａは、それぞれ入出力用パッドＰ＿ＤＱ＜７：０＞、ストローブ信号用パッドＰ＿ＤＱＳ、Ｐ＿／ＤＱＳ、制御用パッドＰ＿／ＣＥ、Ｐ＿ＣＬＥ、Ｐ＿ＡＬＥ、Ｐ＿／ＷＥ、Ｐ＿ＲＥ、Ｐ＿／ＲＥ、Ｐ＿／ＷＰ、及びステータス通知用パッドＰ＿／ＲＢが露出されるように、相互にずらして積層される。そして、各ＮＡＮＤフラッシュメモリ１００ａの対応するパッドが、共通に接続される。
このように、本実施形態において、複数のＮＡＮＤフラッシュメモリ１００ａは、各信号の入出力のための配線を共有している。そのため、本実施形態において、ＮＡＮＤコントローラ２５０ａは、信号／ＣＥのみによっては、複数のＮＡＮＤフラッシュメモリ１００ａを個別にイネーブル状態又はディセーブル状態に設定することができない。
１．１．４ メモリセルアレイ
図５は、第１実施形態に係るメモリセルアレイの構成を説明するための回路図である。図５では、メモリセルアレイ１０１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫが示される。
図５に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データに対応する電荷（電子）を不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
つまり、ブロックＢＬＫは、同一のワード線ＷＬ０〜ＷＬ７を共有する複数のストリングユニットＳＵの集合体である。ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴに保持されるデータは、一括して消去される。
ストリングユニットＳＵは、各々が異なるビット線ＢＬに接続され且つ同一のセレクトゲート線ＳＧＤに接続された、複数のＮＡＮＤストリングＮＳの集合体である。ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＴの集合体を、セルユニットＣＵとも呼ぶ。例えば、セルユニットＣＵ内の複数のメモリセルトランジスタＭＴ内に記憶された同位ビットの集合が、「１ページ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
なお、以上で説明したメモリセルアレイ１０１の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
１．１．５ 入出力回路及びロジック制御回路
次に、第１実施形態に係る入出力回路１０２及びロジック制御回路１０３の構成について、図６に示すブロック図を参照して説明する。図６では、一例として、ＮＡＮＤフラッシュメモリ１００ａにおける構成が示されるが、他のＮＡＮＤフラッシュメモリ１００ｂ〜１００ｄについても同等の構成を有する。
図６に示すように、入出力回路１０２は、入力ドライバ１２１＜７：０＞と、出力ドライバ１２２＜７：０＞と、を含む。ロジック制御回路１０３は、入力ドライバ１３１と、インバータ１３２と、フリップフロップ回路１３３＜７：０＞と、チップアドレス比較回路１３４と、論理積回路１３５と、を含む。
１つの入力ドライバ１２１＜ｉ＞及び出力ドライバ１２２＜ｉ＞の組には、例えば、同種の信号ＤＱ＜ｉ＞が割り当てられる（０≦ｉ≦７）。すなわち、入力ドライバ１２１＜ｉ＞及び出力ドライバ１２２＜ｉ＞の組は、メモリコントローラ２００と、入出力用パッドＰ＿ＤＱ＜ｉ＞を介して信号ＤＱ＜ｉ＞を通信可能に構成される。入力ドライバ１２１＜７：０＞は、信号ＤＱ＜７：０＞を受けると、当該信号ＤＱ＜７：０＞を増幅して信号Ｄｉｎ＜７：０＞を生成し、出力端からＮＡＮＤフラッシュメモリ１００の内部に出力する。出力ドライバ１２２＜７：０＞は、ＮＡＮＤフラッシュメモリ１００の内部から信号Ｄｏｕｔ＜７：０＞を受けると、当該信号Ｄｏｕｔ＜７：０＞を増幅して信号ＤＱ＜７：０＞を生成し、メモリコントローラ２００に出力する。
入力ドライバ１３１には、信号／ＣＥが割り当てられる。すなわち、入力ドライバ１３１は、メモリコントローラ２００と、制御用パッドＰ＿／ＣＥを介して信号／ＣＥを受信可能に構成される。入力ドライバ１３１は、信号／ＣＥを受けると、当該信号／ＣＥを増幅して信号Ｉｎｔ＿ｐ／ＣＥを生成し、出力端から出力する。
インバータ１３２は、入力ドライバ１３１の出力端に接続された入力端と、フリップフロップ回路１３３＜７：０＞の制御端及び論理積回路１３５の第１入力端に共通接続された出力端と、を含む。インバータ１３２は、入力ドライバ１３１から信号Ｉｎｔ＿ｐ／ＣＥを受けると、出力端から信号Ｉｎｔ＿ｐＣＥを出力する。信号Ｉｎｔ＿ｐＣＥは、信号Ｉｎｔ＿ｐ／ＣＥの反転信号である。
フリップフロップ回路１３３＜７：０＞は、入力ドライバ１２１＜７：０＞の出力端に接続された入力端と、チップアドレス比較回路１３４の第１入力端に接続された出力端と、インバータ１３２の出力端に接続された制御端と、を含む。フリップフロップ回路１３３＜７：０＞は、制御端から入力される信号Ｉｎｔ＿ｐＣＥが“Ｌ”レベルから“Ｈ”レベルへ変化することをトリガとして、入力端から入力される１サイクル分の信号Ｄｉｎ＜７：０＞（すなわち、８ビット分の情報）をラッチし、出力端から出力する。フリップフロップ回路１３３＜７：０＞は、例えば、信号Ｉｎｔ＿ｐＣＥが“Ｈ”レベルを維持する状態、“Ｈ”レベルから“Ｌ”レベルに変化する状態、及び“Ｌ”レベルを維持している状態ではラッチした情報の出力を維持する。
チップアドレス比較回路１３４は、フリップフロップ回路１３３＜７：０＞の出力端に接続された第１入力端と、第２入力端と、論理積回路１３５の第２入力端に接続された出力端と、を含む。チップアドレス比較回路１３４の第２入力端には、例えば、それぞれのＮＡＮＤフラッシュメモリ１００に固有に設定されたチップアドレスＣＡ＿ｓｅｌｆ＜７：０＞が入力される。チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞は、例えば、ＮＡＮＤフラッシュメモリ１００に設けられた図示しないチップアドレス指定パッドに対して電源電圧を供給することで、設定することができる。チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞は、例えば、メモリセルアレイ１０１から読み出されてもよい。また、チップアドレス比較回路１３４に入力されるチップアドレスＣＡ＿ｓｅｌｆ＜７：０＞は、例えば、一連の動作に先立って、別途メモリコントローラ２００から送出されてもよい。チップアドレス比較回路１３４は、第１入力端及び第２入力端の各々から入力された８ビットのビット列を、対応するビット毎に比較する。そして、チップアドレス比較回路１３４は、対応するビット同士の全てが一致する場合には“Ｈ”レベルの信号Ｓｉｇ１を生成し、対応するビット同士のうちの少なくとも１つが一致しない場合には“Ｌ”レベルの信号Ｓｉｇ１を生成し、出力端から出力する。
論理積回路１３５は、信号Ｉｎｔ＿ｐＣＥが入力される第１入力端と、信号Ｓｉｇ１が入力される第２入力端と、信号Ｉｎｔ＿ＣＥが出力される出力端と、を含む。論理積回路１３５は、信号Ｉｎｔ＿ｐＣＥ及びＳｉｇ１が共に“Ｈ”レベルの場合には“Ｈ”レベルの信号Ｉｎｔ＿ＣＥを生成し、信号Ｉｎｔ＿ｐＣＥ及びＳｉｇ１の少なくとも１つが“Ｌ”レベルの場合には“Ｌ”レベルの信号Ｉｎｔ＿ＣＥを生成し、出力端から出力する。信号Ｉｎｔ＿ＣＥは、同一のＮＡＮＤコントローラ２５０ａに共通接続されたｋ個のＮＡＮＤフラッシュメモリ１００ａ−１〜１００ａ−ｋに共通して入力される信号／ＣＥが、どのＮＡＮＤフラッシュメモリ１００ａをイネーブル状態にするかを示す信号である。具体的には、ロジック制御回路１０３は、“Ｈ”レベルの信号Ｉｎｔ＿ＣＥによって、自身のＮＡＮＤフラッシュメモリ１００ａがイネーブル状態であると判定し、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥによって、自身のＮＡＮＤフラッシュメモリ１００ａがディセーブル状態であると判定する。
１．２ チップ選択動作
次に、第１実施形態に係るメモリシステムのチップ選択動作について、図７に示すタイミングチャートを参照して説明する。図７の例では、ＮＡＮＤコントローラ２５０ａに共通接続されたＮＡＮＤフラッシュメモリ１００ａ−１〜１００ａ−ｋのうち、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２がこの順にそれぞれイネーブル状態になる場合が示される。図７では、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２における信号Ｉｎｔ＿ＣＥはそれぞれ、信号Ｉｎｔ＿ＣＥ１及びＩｎｔ＿ＣＥ２と示される。
なお、以下では、説明の便宜上、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２内の構成の参照符号にはそれぞれ、「−１」及び「−２」が付され、区別される。
図７に示すように、時刻Ｔ１０に至るまでは、入力ドライバ１３１−１及び１３１−２には、“Ｈ”レベルの信号／ＣＥが供給される。これにより、入力ドライバ１３１−１及び１３１−２が出力する信号Ｉｎｔ＿ｐ／ＣＥ−１及びＩｎｔ＿ｐ／ＣＥ−２は“Ｈ”レベルとなり、インバータ１３２−１及び１３２−２が出力する信号Ｉｎｔ＿ｐＣＥ−１及びＩｎｔ＿ｐＣＥ−２は“Ｌ”レベルとなる。このため、信号Ｉｎｔ＿ＣＥ１及びＩｎｔ＿ＣＥ２はいずれも“Ｌ”レベルとなり、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２は、いずれもディセーブル状態となる。
時刻Ｔ１０において、信号／ＣＥが“Ｈ”レベルから“Ｌ”レベルにアサートされる。信号／ＣＥがアサートされることに同期して、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞には、１サイクル分の信号ＤＱ＜７：０＞が供給される。入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞はそれぞれ、信号ＤＱ＜７：０＞に基づき信号Ｄｉｎ−１＜７：０＞及びＤｉｎ−２＜７：０＞を出力する。信号Ｄｉｎ−１＜７：０＞及びＤｉｎ−２＜７：０＞にはいずれも、例えば、ＮＡＮＤフラッシュメモリ１００ａ−１を一意に識別するチップアドレスＣＡ１＜７：０＞が含まれる。
信号／ＣＥがアサートされることにより、信号Ｉｎｔ＿ｐＣＥ−１及びＩｎｔ＿ｐＣＥ−２は“Ｈ”レベルとなる。これにより、フリップフロップ回路１３３−１＜７：０＞及び１３３−２＜７：０＞は、チップアドレスＣＡ１＜７：０＞をラッチする。
チップアドレス比較回路１３４−１及び１３４−２は、チップアドレスＣＡ１＜７：０＞と、自身に対応するチップアドレスＣＡ＿ｓｅｌｆ＜７：０＞と、を比較する。
具体的には、ＮＡＮＤフラッシュメモリ１００ａ−１では、チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞はチップアドレスＣＡ１＜７：０＞に一致する。これにより、チップアドレス比較回路１３４−１は、“Ｈ”レベルの信号Ｓｉｇ１−１を出力する。論理積回路１３５−１は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−１及び“Ｈ”レベルの信号Ｓｉｇ１−１に基づき、“Ｈ”レベルの信号Ｉｎｔ＿ＣＥ１を出力する。
一方、ＮＡＮＤフラッシュメモリ１００ａ−２では、チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞はチップアドレスＣＡ１＜７：０＞とは異なる（チップアドレスＣＡ２＜７：０＞に一致する）。これにより、チップアドレス比較回路１３４−２は、“Ｌ”レベルの信号Ｓｉｇ１−２を出力する。論理積回路１３５−２は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−２及び“Ｌ”レベルの信号Ｓｉｇ１−２に基づき、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ２を出力する。
以上により、時刻Ｔ１０において、ＮＡＮＤフラッシュメモリ１００ａ−１はイネーブル状態になり、ＮＡＮＤフラッシュメモリ１００ａ−２はディセーブル状態になる。
時刻Ｔ２０において、信号／ＣＥが“Ｌ”レベルから“Ｈ”レベルにネゲートされる。これにより、信号Ｉｎｔ＿ＣＥ１及びＩｎｔ＿ＣＥ２はいずれも“Ｌ”レベルとなり、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２は、いずれもディセーブル状態となる。
時刻Ｔ３０において、信号／ＣＥが“Ｈ”レベルから“Ｌ”レベルにアサートされる。信号／ＣＥがアサートされることに同期して、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞には、信号ＤＱ＜７：０＞が供給される。入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞はそれぞれ、信号ＤＱ＜７：０＞に基づき信号Ｄｉｎ−１＜７：０＞及びＤｉｎ−２＜７：０＞を出力する。信号Ｄｉｎ−１＜７：０＞及びＤｉｎ−２＜７：０＞には、例えば、ＮＡＮＤフラッシュメモリ１００ａ−２を一意に識別するチップアドレスＣＡ２＜７：０＞が含まれる。
信号／ＣＥがアサートされることにより、信号Ｉｎｔ＿ｐＣＥ−１及びＩｎｔ＿ｐＣＥ−２は“Ｈ”レベルとなる。これにより、フリップフロップ回路１３３−１＜７：０＞及び１３３−２＜７：０＞は、チップアドレスＣＡ２＜７：０＞をラッチする。
チップアドレス比較回路１３４−１及び１３４−２は、チップアドレスＣＡ２＜７：０＞と、自身に対応するチップアドレスＣＡ＿ｓｅｌｆ＜７：０＞と、を比較する。
具体的には、ＮＡＮＤフラッシュメモリ１００ａ−１では、チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞はチップアドレスＣＡ２＜７：０＞とは異なる（チップアドレスＣＡ１＜７：０＞に一致する）。これにより、チップアドレス比較回路１３４−１は、“Ｌ”レベルの信号Ｓｉｇ１−１を出力する。論理積回路１３５−１は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−１及び“Ｌ”レベルの信号Ｓｉｇ１−１に基づき、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ１を出力する。
一方、ＮＡＮＤフラッシュメモリ１００ａ−２では、チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞はチップアドレスＣＡ２＜７：０＞と一致する。これにより、チップアドレス比較回路１３４−２は、“Ｈ”レベルの信号Ｓｉｇ１−２を出力する。論理積回路１３５−２は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−２及び“Ｈ”レベルの信号Ｓｉｇ１−２に基づき、“Ｈ”レベルの信号Ｉｎｔ＿ＣＥ２を出力する。
以上により、時刻Ｔ３０において、ＮＡＮＤフラッシュメモリ１００ａ−１はディセーブル状態になり、ＮＡＮＤフラッシュメモリ１００ａ−２はイネーブル状態になる。
なお、上記のように、チップアドレスＣＡ１＜７：０＞を含む１サイクル分の信号ＤＱ＜７：０＞は、時刻Ｔ１０において信号／ＣＥが“Ｈ”レベルから“Ｌ”レベルにアサートされることに「同期」して入力され、チップアドレスＣＡ２＜７：０＞を含む１サイクル分の信号ＤＱ＜７：０＞は、時刻Ｔ３０において信号／ＣＥが“Ｈ”レベルから“Ｌ”レベルにアサートされることに「同期」して入力される。ここでいう「同期」とは、同一のタイミングである場合に限られない。
信号／ＣＥのアサートに基づいてインバータ１３２から信号Ｉｎｔ＿ｐＣＥがフリップフロップ回路１３３＜７：０＞の制御端に供給されるタイミングに対し、信号ＤＱ＜７：０＞の入力に基づいて入力ドライバ１２１＜７：０＞から信号Ｄｉｎ＜７：０＞がフリップフロップ回路１３３＜７：０＞の入力端に供給される期間がセットアップ時間及びホールド時間を満たしていればよい。
１．３ 本実施形態に係る効果
第１実施形態によれば、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２は、メモリコントローラ２００から同一の信号／ＣＥが供給される。フリップフロップ回路１３３−１＜７：０＞及び１３３−２＜７：０＞は、信号／ＣＥがアサートされることに同期して、信号ＤＱ＜７：０＞をラッチする。チップアドレス比較回路１３４−１及び１３４−２は、自身に対応するチップアドレスＣＡ＿ｓｅｌｆ＜７：０＞と、信号ＤＱ＜７：０＞に含まれるチップアドレスＣＡ＜７：０＞とを比較し、一致する場合には“Ｈ”レベルの信号Ｓｉｇ１−１及びＳｉｇ１−２をそれぞれ出力し、異なる場合には“Ｌ”レベルの信号Ｓｉｇ１−１及びＳｉｇ１−２をそれぞれ出力する。論理積回路１３５−１は、信号／ＣＥの反転信号である信号Ｉｎｔ＿ｐＣＥ−１と、信号Ｓｉｇ１−１との論理積結果を信号Ｉｎｔ＿ＣＥ１として出力する。論理積回路１３５−２は、信号／ＣＥの反転信号である信号Ｉｎｔ＿ｐＣＥ−２と、信号Ｓｉｇ１−２との論理積結果を信号Ｉｎｔ＿ＣＥ２として出力する。これにより、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２はいずれも、信号／ＣＥがアサートされると同時に、自身がイネーブル状態となるように指示されたか否かを判定することができる。このため、メモリコントローラ２００は、書込み動作や読出し動作等の度に、コマンドシーケンスによってチップアドレスＣＡを指定することが不要となる。したがって、チップ選択を簡便にすることができる。
また、イネーブル状態のＮＡＮＤフラッシュメモリ１００は、信号／ＣＥがアサートされた後において、チップアドレスの指定を含むコマンドシーケンスの発行を受けることなく、信号／ＲＢを独占的に使用することができる。したがって、メモリコントローラ２００は、コマンドシーケンスを実行することなく、イネーブル状態のＮＡＮＤフラッシュメモリ１００がレディ状態かビジー状態かを判定することができる。
図８は、比較例に係るＮＡＮＤフラッシュメモリの読出し動作を示すコマンドシーケンスである。また、図９は、第１実施形態に係るＮＡＮＤフラッシュメモリの読出し動作を示すコマンドシーケンスである。
図８に示すように、比較例においては、ＮＡＮＤコントローラ２５０ａは、複数のＮＡＮＤフラッシュメモリ１００ａのうち動作対象となるＮＡＮＤフラッシュメモリ１００ａに読出し動作を実行させるために、信号／ＷＥをトグルさせつつ、読出しコマンド“００ｈ”、５サイクルにわたるアドレスＡＤＤ、及びコマンド“３０ｈ”を続けて発行する。コマンド“００ｈ”は、メモリセルアレイ１０１からのデータの読出しを命令するコマンドであり、コマンド“３０ｈ”は、当該読出し動作の開始を命令するコマンドである。
比較例においては、複数のＮＡＮＤフラッシュメモリ１００ａのうちどれが動作対象となるかを指定する情報（例えば、チップアドレスＣＡ）が、アドレスＡＤＤに含まれている。従って、複数のＮＡＮＤフラッシュメモリ１００ａの各々は、自身がイネーブル状態となるように指示されたか否かを、アドレスＡＤＤを受信するまで判定することができない。
これに対して、図９に示すように、第１実施形態においては、ＮＡＮＤコントローラ２５０ａが信号／ＣＥが“Ｈ”レベルから“Ｌ”レベルにアサートすることに同期してチップアドレスＣＡ＜７：０＞を含む１サイクル分の信号ＤＱ＜７：０＞を入力する。これにより、複数のＮＡＮＤフラッシュメモリ１００ａの各々は、コマンドシーケンスに含まれるアドレスＡＤＤを受信するよりも早いタイミングで、自身がイネーブル状態となるように指示されたか否かを判定することができる。
１．４ 第１実施形態の変形例
第１実施形態は、上述の例に限られず、種々の変形が適用可能である。例えば、上述した第１実施形態では、ＮＡＮＤフラッシュメモリ１００は、信号ＤＱ＜７：０＞を介して８ビットのチップアドレスＣＡ＜７：０＞を受信する場合について説明したが、チップアドレスＣＡのビット数が少ない場合には、これに限られない。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
１．４．１ ロジック制御回路
図１０は、第１実施形態の変形例に係るロジック制御回路１０３の構成を説明するためのブロック図である。図１０では、チップアドレスＣＡのビット数が３ビットである場合が示される。
図１０に示すように、ロジック制御回路１０３は、入力ドライバ１３６、１３７、及び１３８を更に含む。
入力ドライバ１３６〜１３８にはそれぞれ、信号ＣＬＥ、ＡＬＥ、及び／ＷＰが割り当てられる。すなわち、入力ドライバ１３６〜１３８はそれぞれ、メモリコントローラ２００と、制御用パッドＰ＿ＣＬＥ、Ｐ＿ＡＬＥ、及びＰ＿／ＷＰを介して、信号ＣＬＥ、ＡＬＥ、及び／ＷＰを受信可能に構成される。入力ドライバ１３６〜１３８はそれぞれ、信号ＣＬＥ、ＡＬＥ、及び／ＷＰを受けると、当該信号ＣＬＥ、ＡＬＥ、及び／ＷＰを増幅して信号Ｉｎｔ＿ＣＬＥ、Ｉｎｔ＿ＡＬＥ、及びＩｎｔ＿／ＷＰを生成し、各々の出力端から出力する。
フリップフロップ回路１３３＜２：０＞は、入力ドライバ１３６〜１３８の各々の出力端に接続された入力端と、チップアドレス比較回路１３４の第１入力端に接続された出力端と、インバータ１３２の出力端に接続された制御端と、を含む。フリップフロップ回路１３３＜２：０＞は、制御端から入力される信号Ｉｎｔ＿ｐＣＥが“Ｌ”レベルから“Ｈ”レベルへ変化することをトリガとして、入力端から入力される１サイクル分の信号Ｉｎｔ＿ＣＬＥ、Ｉｎｔ＿ＡＬＥ、及びＩｎｔ＿／ＷＰをラッチし、出力端から出力する。フリップフロップ回路１３３＜２：０＞は、例えば、信号Ｉｎｔ＿ｐＣＥが“Ｈ”レベルを維持する状態、“Ｈ”レベルから“Ｌ”レベルに変化する状態、及び“Ｌ”レベルを維持している状態ではラッチした情報の出力を維持する。
以上のような構成により、ロジック制御回路１０３は、信号ＣＬＥ、ＡＬＥ、及び／ＷＰを用いて、チップアドレスＣＡ＜２：０＞を取り込むことができる。
１．４．２ チップ選択動作
図１１は、第１実施形態の変形例に係るメモリシステムにおけるチップ選択動作を示すタイミングチャートであり、第１実施形態における図７に対応する。
図１１に示すように、時刻Ｔ１０に至るまでは、図７と同等であるため、説明を省略する。
時刻Ｔ１０において、信号／ＣＥが“Ｈ”レベルから“Ｌ”レベルにアサートされる。信号／ＣＥがアサートされることに同期して、入力ドライバ１３６−１〜１３８−１、及び１３６−２〜１３８−２の各々にはそれぞれ、信号ＣＬＥ、ＡＬＥ、及び／ＷＰが供給される。信号ＣＬＥ、ＡＬＥ、及び／ＷＰにはそれぞれ、チップアドレスＣＡ１＜２：０＞の部分であるＣＡ１＜０＞、ＣＡ１＜１＞、及びＣＡ１＜２＞が含まれる。入力ドライバ１３６−１〜１３８−１はそれぞれ、信号Ｉｎｔ＿ＣＬＥ−１、Ｉｎｔ＿ＡＬＥ−１、及びＩｎｔ＿／ＷＰ−１を出力し、入力ドライバ１３６−２〜１３８−２はそれぞれ、信号Ｉｎｔ＿ＣＬＥ−２、Ｉｎｔ＿ＡＬＥ−２、及びＩｎｔ＿／ＷＰ−２を出力する。
信号／ＣＥがアサートされることにより、信号Ｉｎｔ＿ｐＣＥ−１及びＩｎｔ＿ｐＣＥ−２は“Ｈ”レベルとなる。これにより、フリップフロップ回路１３３−１及び１３３−２＜２：０＞は、チップアドレスＣＡ１＜２：０＞をラッチする。
チップアドレス比較回路１３４−１及び１３４−２は、チップアドレスＣＡ１＜２：０＞と、自身に対応するチップアドレスＣＡ＿ｓｅｌｆ＜２：０＞と、を比較する。
具体的には、ＮＡＮＤフラッシュメモリ１００ａ−１では、チップアドレスＣＡ＿ｓｅｌｆ＜２：０＞はチップアドレスＣＡ１＜２：０＞に一致する。これにより、チップアドレス比較回路１３４−１は、“Ｈ”レベルの信号Ｓｉｇ１−１を出力する。論理積回路１３５−１は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−１及び“Ｈ”レベルの信号Ｓｉｇ１−１に基づき、“Ｈ”レベルの信号Ｉｎｔ＿ＣＥ１を出力する。
一方、ＮＡＮＤフラッシュメモリ１００ａ−２では、チップアドレスＣＡ＿ｓｅｌｆ＜２：０＞はチップアドレスＣＡ１＜２：０＞とは異なる（チップアドレスＣＡ２＜２：０＞に一致する）。これにより、チップアドレス比較回路１３４−２は、“Ｌ”レベルの信号Ｓｉｇ１−２を出力する。論理積回路１３５−２は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−２及び“Ｌ”レベルの信号Ｓｉｇ１−２に基づき、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ２を出力する。
以上により、時刻Ｔ１０において、ＮＡＮＤフラッシュメモリ１００ａ−１はイネーブル状態になり、ＮＡＮＤフラッシュメモリ１００ａ−２はディセーブル状態になる。
時刻Ｔ２０における動作は、第１実施形態と同等であるため、説明を省略する。
また、時刻Ｔ３０における動作は、信号ＣＬＥ、ＡＬＥ、及び／ＷＰによってチップアドレスＣＡ２＜２：０＞が取り込まれる点、及びＮＡＮＤフラッシュメモリ１００ａ−１がディセーブル状態となり、ＮＡＮＤフラッシュメモリ１００ａ−２がイネーブル状態になる点を除いて時刻Ｔ１０における動作と同等であるため、説明を省略する。
１．４．３ 変形例に係る効果
第１実施形態の変形例によれば、信号／ＣＥがアサートされることに同期して、信号ＤＱ＜７：０＞以外の信号ＣＬＥ、ＡＬＥ、及び／ＷＰによってチップアドレスＣＡ＜２：０＞を取り込むことができる。これにより、チップアドレスＣＡのビット数が３ビット以下で表現可能な場合には、チップ選択動作に使用する信号の数を低減することができる。
２． 第２実施形態
次に、第２実施形態について説明する。第１実施形態では、信号／ＣＥがアサートされた時点で、入力ドライバ１２１＜７：０＞が信号ＤＱ＜７：０＞を受信可能な状態になっている場合について説明した。すなわち、ＮＡＮＤフラッシュメモリ１００が、ディセーブル状態にあるときでも入力ドライバ１２１を動作可能に維持する（ディセーブル状態にあるときでも入力ドライバ１２１に電源電圧が供給される）構成である場合について説明した。第２実施形態では、信号／ＣＥがアサートされた時点では、入力ドライバ１２１＜７：０＞が信号ＤＱ＜７：０＞を受信可能な状態でない場合について説明する。すなわち、ＮＡＮＤフラッシュメモリ１００が、ディセーブル状態にあるときには入力ドライバ１２１を動作可能に維持しない（ディセーブル状態にあるときには入力ドライバ１２１に電源電圧が供給されない）構成である場合について説明する。以下では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ 入出力回路及びロジック制御回路
図１２は、第２実施形態に係る入出力回路及びロジック制御回路を示すブロック図であり、第１実施形態における図６に対応する。
図１２に示すように、入出力回路１０２は、電源供給制御回路１２３を更に含み、ロジック制御回路１０３は、タイミング制御回路１３９を更に含む。
電源供給制御回路１２３は、インバータ１３２からの信号Ｉｎｔ＿ｐＣＥが入力される第１入力端と、論理積回路１３５からの信号Ｉｎｔ＿ＣＥが入力される第２入力端と、入力ドライバ１２１＜７：０＞に電圧ＶＣＣＱを供給可能な第１出力端と、タイミング制御回路１３９に信号Ｓｉｇ２を出力する第２出力端と、を含む。電圧ＶＣＣＱは、入力ドライバ１２１＜７：０＞を駆動するための電源電圧である。電源供給制御回路１２３は、信号Ｉｎｔ＿ｐＣＥが“Ｌ”レベルから“Ｈ”レベルに切り替わると、入力ドライバ１２１＜７：０＞への電圧ＶＣＣＱの供給を開始する。電源供給制御回路１２３は、電圧ＶＣＣＱの供給を開始した後、電圧ＶＣＣＱの供給によって入力ドライバ１２１＜７：０＞が信号ＤＱ＜７：０＞を受信可能になったことを示す信号Ｓｉｇ２をタイミング制御回路１３９に出力する。電源供給制御回路１２３は、信号Ｉｎｔ＿ＣＥが“Ｈ”レベルから“Ｌ”レベルに切り替わると、入力ドライバ１２１＜７：０＞への電圧ＶＣＣＱの供給を停止する。
タイミング制御回路１３９は、インバータ１３２からの信号Ｉｎｔ＿ｐＣＥが入力される第１入力端と、電源供給制御回路１２３から信号Ｓｉｇ２が入力される第２入力端と、フリップフロップ回路１３３＜７：０＞の制御端及び論理積回路１３５の第１入力端に信号Ｉｎｔ＿ｄＣＥを出力する第２出力端と、を含む。タイミング制御回路１３９は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥを受けると、信号Ｓｉｇ２を受けるまで、信号Ｉｎｔ＿ｐＣＥを遅延させる。タイミング制御回路１３９は、信号Ｓｉｇ２を受けると、遅延させた信号Ｉｎｔ＿ｐＣＥを、信号Ｉｎｔ＿ｄＣＥとして出力する。すなわち、タイミング制御回路１３９は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥを、入力ドライバ１２１＜７：０＞が受信可能な状態になるまで遅延させた後、信号Ｉｎｔ＿ｄＣＥとして出力する。
２．２ チップ選択動作
図１３は、第２実施形態に係るメモリシステムにおけるチップ選択動作を示すタイミングチャートであり、第１実施形態における図７に対応する。
図１３に示すように、時刻Ｔ１０に至るまでは、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２はいずれもディセーブル状態である。これに伴い、電源供給制御回路１２３−１及び１２３−２はそれぞれ、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞への電圧ＶＣＣＱの供給を停止している。
時刻Ｔ１０において、信号／ＣＥが“Ｈ”レベルから“Ｌ”レベルにアサートされると共に、チップアドレスＣＡ１＜７：０＞を含む信号ＤＱ＜７：０＞がメモリコントローラ２００から送出される。しかしながら、上述の通り、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞は、時刻Ｔ１０の時点では電圧ＶＣＣＱが供給されていないため、信号ＤＱ＜７：０＞を受信しない。信号／ＣＥがアサートされることに同期して、電源供給制御回路１２３−１及び１２３−２はそれぞれ、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞への電圧ＶＣＣＱの供給を開始する。
なお、信号／ＣＥがアサートされたことに伴い、タイミング制御回路１３９−１及び１３９−２はそれぞれ、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−１及びＩｎｔ＿ｐＣＥ−２を受けるが、“Ｈ”レベルの信号Ｉｎｔ＿ｄＣＥ−１及びＩｎｔ＿ｄＣＥ−２を出力しない。
時刻Ｔ１１において、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞は、信号ＤＱ＜７：０＞を受信可能な状態になり、それぞれ信号Ｄｉｎ−１＜７：０＞及びＤｉｎ−２＜７：０＞を出力する。これに伴い、電源供給制御回路１２３−１及び１２３−２はそれぞれ、信号Ｓｉｇ２−１及びＳｉｇ２−２をタイミング制御回路１３９−１及び１３９−２に出力する。タイミング制御回路１３９−１及び１３９−２はそれぞれ、信号Ｓｉｇ２−１及びＳｉｇ２−２を受けると、“Ｈ”レベルの信号Ｉｎｔ＿ｄＣＥ−１及びＩｎｔ＿ｄＣＥ−２を出力する。これにより、フリップフロップ回路１３３−１＜７：０＞及び１３３−２＜７：０＞は、チップアドレスＣＡ１＜７：０＞をラッチする。
なお、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞は、信号ＤＱ＜７：０＞の１サイクルよりも短い期間で、受信可能な状態になることができる。このため、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞は、メモリコントローラ２００がチップアドレスＣＡ１＜７：０＞を含む信号ＤＱ＜７：０＞を出力している間に、信号ＤＱ＜７：０＞を受信することができる。
続いて、チップアドレス比較回路１３４−１及び１３４−２は、チップアドレスＣＡ１＜７：０＞と、自身に対応するチップアドレスＣＡ＿ｓｅｌｆ＜７：０＞とを比較する。
具体的には、ＮＡＮＤフラッシュメモリ１００ａ−１では、チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞はチップアドレスＣＡ１＜７：０＞に一致する。これにより、チップアドレス比較回路１３４−１は、“Ｈ”レベルの信号Ｓｉｇ１−１を出力する。論理積回路１３５−１は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−１及び“Ｈ”レベルの信号Ｓｉｇ１―１に基づき、“Ｈ”レベルの信号Ｉｎｔ＿ＣＥ１を出力する。
一方、ＮＡＮＤフラッシュメモリ１００ａ−２では、チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞はチップアドレスＣＡ１＜７：０＞とは異なる。これにより、チップアドレス比較回路１３４−２は、“Ｌ”レベルの信号Ｓｉｇ１−２を出力する。論理積回路１３５−２は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−２及び“Ｌ”レベルの信号Ｓｉｇ１−２に基づき、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ２を出力する。
以上により、時刻Ｔ１１において、ＮＡＮＤフラッシュメモリ１００ａ−１はイネーブル状態になり、ＮＡＮＤフラッシュメモリ１００ａ−２はディセーブル状態になる。なお、電源供給制御回路１２３−２は、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ２を受けると、入力ドライバ１２１−２＜７：０＞への電圧ＶＣＣＱの供給を停止する。これにより、ディセーブル状態のＮＡＮＤフラッシュメモリ１００ａ−２は、速やかにスタンドバイモードに切り替わることができる。
時刻Ｔ２０において、信号／ＣＥが“Ｌ”レベルから“Ｈ”レベルにネゲートされる。これにより、信号Ｉｎｔ＿ＣＥ１及びＩｎｔ＿ＣＥ２はいずれも“Ｌ”レベルとなり、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２は、いずれもディセーブル状態となる。これに伴い、電源供給制御回路１２３−１は、入力ドライバ１２１−１＜７：０＞への電圧ＶＣＣＱの供給を停止する。
時刻Ｔ３０において、信号／ＣＥが“Ｈ”レベルから“Ｌ”レベルにアサートされると共に、チップアドレスＣＡ２＜７：０＞を含む信号ＤＱ＜７：０＞がメモリコントローラ２００から送出される。しかしながら、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞は、時刻Ｔ３０の時点では信号ＤＱ＜７：０＞を受信しない。信号／ＣＥがアサートされることに同期して、電源供給制御回路１２３−１及び１２３−２はそれぞれ、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞への電圧ＶＣＣＱの供給を開始する。
なお、信号／ＣＥがアサートされたことに伴い、タイミング制御回路１３９−１及び１３９−２はそれぞれ、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−１及びＩｎｔ＿ｐＣＥ−２を受けるが、“Ｈ”レベルの信号Ｉｎｔ＿ｄＣＥ−１及びＩｎｔ＿ｄＣＥ−２を出力しない。
時刻Ｔ３１において、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞は、信号ＤＱ＜７：０＞を受信可能な状態になり、それぞれ信号Ｄｉｎ−１＜７：０＞及びＤｉｎ−２＜７：０＞を出力する。これに伴い、電源供給制御回路１２３−１及び１２３−２はそれぞれ、信号Ｓｉｇ２−１及びＳｉｇ２−２をタイミング制御回路１３９−１及び１３９−２に出力する。タイミング制御回路１３９−１及び１３９−２はそれぞれ、信号Ｓｉｇ２−１及びＳｉｇ２−２を受けると、“Ｈ”レベルの信号Ｉｎｔ＿ｄＣＥ−１及びＩｎｔ＿ｄＣＥ−２を出力する。これにより、フリップフロップ回路１３３−１＜７：０＞及び１３３−２＜７：０＞は、チップアドレスＣＡ２＜７：０＞をラッチする。
なお、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞は、信号ＤＱ＜７：０＞の１サイクルよりも短い期間で、受信可能な状態になることができる。このため、入力ドライバ１２１−１＜７：０＞及び１２１−２＜７：０＞は、メモリコントローラ２００がチップアドレスＣＡ２＜７：０＞を含む信号ＤＱ＜７：０＞を出力している間に、信号ＤＱ＜７：０＞を受信することができる。
続いて、チップアドレス比較回路１３４−１及び１３４−２は、チップアドレスＣＡ２＜７：０＞と、自身に対応するチップアドレスＣＡ＿ｓｅｌｆ＜７：０＞とを比較する。
ＮＡＮＤフラッシュメモリ１００ａ−１では、チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞はチップアドレスＣＡ２＜７：０＞と異なる。これにより、チップアドレス比較回路１３４−１は、“Ｌ”レベルの信号Ｓｉｇ１−１を出力する。論理積回路１３５−１は、“Ｈ”レベルの信号Ｉｎｔ＿ｄＣＥ−１及び“Ｌ”レベルの信号Ｓｉｇ１−１に基づき、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ１を出力する。
一方、ＮＡＮＤフラッシュメモリ１００ａ−２では、チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞はチップアドレスＣＡ２＜７：０＞と一致する。これにより、チップアドレス比較回路１３４−２は、“Ｈ”レベルの信号Ｓｉｇ１−２を出力する。論理積回路１３５−２は、“Ｈ”レベルの信号Ｉｎｔ＿ｄＣＥ−２及び“Ｈ”レベルの信号Ｓｉｇ１−２に基づき、“Ｈ”レベルの信号Ｉｎｔ＿ＣＥ２を出力する。
以上により、時刻Ｔ３１において、ＮＡＮＤフラッシュメモリ１００ａ−２はイネーブル状態になり、ＮＡＮＤフラッシュメモリ１００ａ−１はディセーブル状態になる。なお、電源供給制御回路１２３−１は、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ１を受けると、入力ドライバ１２１−１＜７：０＞への電圧ＶＣＣＱの供給を停止する。これにより、ディセーブル状態のＮＡＮＤフラッシュメモリ１００ａ−１は、速やかにスタンドバイモードに切り替わることができる。
２．３ 本実施形態に係る効果
第２実施形態に係るＮＡＮＤフラッシュメモリ１００は、ディセーブル状態（スタンドバイモード）にあるときには、電源供給制御回路１２３が入力ドライバ１２１への電圧ＶＣＣＱの供給を停止するように構成されている。
第２実施形態によれば、電源供給制御回路１２３は、信号／ＣＥがアサートされることに同期して、入力ドライバ１２１へ電圧ＶＣＣＱの供給を開始する。これにより、入力ドライバ１２１−１＜７：０＞は、信号／ＣＥがアサートされてから期間（Ｔ１１−Ｔ１０）遅れて信号ＤＱ＜７：０＞を受信可能な状態になる。タイミング制御回路１３９は、入力ドライバ１２１＜７：０＞が信号ＤＱ＜７：０＞を受信可能な状態になるまで信号Ｉｎｔ＿ｐＣＥを遅延させる。そして、タイミング制御回路１３９は、信号ＤＱ＜７：０＞が受信可能な状態になると、当該遅延させた信号Ｉｎｔ＿ｐＣＥを信号Ｉｎｔ＿ｄＣＥとして出力する。これにより、フリップフロップ回路１３３＜７：０＞が信号Ｄｉｎ＜７：０＞をラッチするタイミングを、チップアドレスＣＡ＜７：０＞が信号Ｄｉｎ＜７：０＞として取り込まれている期間に重なるように、調整することができる。このため、ＮＡＮＤフラッシュメモリ１００の入力ドライバ１２１＜７：０＞に信号／ＣＥがアサートされた際に入力ドライバ１２１＜７：０＞が信号ＤＱ＜７：０＞を直ちに受信可能な状態でない場合にも、信号／ＣＥがアサートされることに応じてチップアドレスＣＡ＜７：０＞を取り込むことができる。したがって、スタンドバイモードにおけるＮＡＮＤフラッシュメモリ１００の消費電力を更に抑制しつつ、チップ選択動作を簡便にすることができ、第１実施形態と同等の効果を奏することができる。
また、電源供給制御回路１２３は、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥを受けると、入力ドライバ１２１＜７：０＞への電圧ＶＣＣＱの供給を停止する。これにより、チップ選択動作でイネーブル状態に選択されなかったＮＡＮＤフラッシュメモリ１００の入力ドライバ１２１＜７：０＞への電源電圧の供給を速やかに停止することができる。このため、ディセーブル状態（スタンドバイモード）におけるＮＡＮＤフラッシュメモリ１００の消費電力の増加を抑制できる。
２．４ 第２実施形態の変形例
第２実施形態は、上述の例に限られず、種々の変形が適用可能である。例えば、上述した第２実施形態は、第１実施形態と同様に、第１実施形態の変形例の構成を適用可能である。以下の説明では、第２実施形態及び第１実施形態の変形例と同等の構成及び動作については説明を省略し、第２実施形態及び第１実施形態の変形例と異なる構成及び動作について主に説明する。
２．４．１ ロジック制御回路
図１４は、第２実施形態の変形例に係るロジック制御回路１０３の構成を説明するためのブロック図である。図１４では、チップアドレスＣＡのビット数が３ビットである場合が示される。
図１４に示すように、ロジック制御回路１０３は、入力ドライバ１３６〜１３８、及び電源供給制御回路１４０を更に含む。入力ドライバ１３６〜１３８の構成は、第１実施形態の変形例と同等であるため、説明を省略する。
電源供給制御回路１４０は、インバータ１３２からの信号Ｉｎｔ＿ｐＣＥが入力される第１入力端と、論理積回路１３５からの信号Ｉｎｔ＿ＣＥが入力される第２入力端と、入力ドライバ１３６〜１３８に電圧ＶＣＣＱを供給可能な第１出力端と、タイミング制御回路１３９に信号Ｓｉｇ３を出力する第２出力端と、を含む。電源供給制御回路１４０は、信号Ｉｎｔ＿ｐＣＥが“Ｌ”レベルから“Ｈ”レベルに切り替わると、入力ドライバ１３６〜１３８への電圧ＶＣＣＱの供給を開始する。電源供給制御回路１４０は、電圧ＶＣＣＱの供給を開始した後、電圧ＶＣＣＱの供給によって入力ドライバ１３６〜１３８がそれぞれ信号ＣＬＥ、ＡＬＥ、及び／ＷＰを受信可能になったことを示す信号Ｓｉｇ３をタイミング制御回路１３９に出力する。電源供給制御回路１４０は、信号Ｉｎｔ＿ＣＥが“Ｈ”レベルから“Ｌ”レベルに切り替わると、入力ドライバ１３６〜１３８への電圧ＶＣＣＱの供給を停止する。
タイミング制御回路１３９は、第２実施形態における信号Ｓｉｇ２に代えて、信号Ｓｉｇ３を受ける。これにより、タイミング制御回路１３９は、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥを、入力ドライバ１３６〜１３８が受信可能な状態になるまで遅延させた後、信号Ｉｎｔ＿ｄＣＥとして出力する。
以上のような構成により、ロジック制御回路１０３は、信号／ＣＥがアサートされた際に入力ドライバ１３６〜１３８へ電圧ＶＣＣＱが供給されていない場合においても、信号ＣＬＥ、ＡＬＥ、及び／ＷＰを用いて、チップアドレスＣＡ＜２：０＞を取り込むことができる。
２．４．２ チップ選択動作
図１５は、第２実施形態の変形例に係るメモリシステムにおけるチップ選択動作を示すタイミングチャートであり、第２実施形態における図１３に対応する。
図１５に示すように、時刻Ｔ１０に至るまでは、図１３と同等であるため、説明を省略する。
時刻Ｔ１０において、信号／ＣＥが“Ｈ”レベルから“Ｌ”レベルにアサートされると共に、チップアドレスＣＡ１＜２：０＞を含む信号ＣＬＥ、ＡＬＥ、及び／ＷＰがメモリコントローラ２００から送出される。しかしながら、入力ドライバ１３６−１〜１３８−１及び１３６−２〜１３８−２の各々は、時刻Ｔ１０の時点では電圧ＶＣＣＱが供給されていないため、それぞれ信号ＣＬＥ、ＡＬＥ、及び／ＷＰを受信しない。信号／ＣＥがアサートされることに同期して、電源供給制御回路１４０−１及び１４０−２はそれぞれ、入力ドライバ１３６−１〜１３８−１、及び１３６−２〜１３８−２への電圧ＶＣＣＱの供給を開始する。
なお、信号／ＣＥがアサートされたことに伴い、タイミング制御回路１３９−１及び１３９−２はそれぞれ、“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥ−１及びＩｎｔ＿ｐＣＥ−２を受けるが、“Ｈ”レベルの信号Ｉｎｔ＿ｄＣＥ−１及びＩｎｔ＿ｄＣＥ−２を出力しない。
時刻Ｔ１１において、入力ドライバ１３６−１〜１３８−１及び１３６−２〜１３８−２の各々はそれぞれ、信号ＣＬＥ、ＡＬＥ、及び／ＷＰを受信可能な状態になる。これに伴い、電源供給制御回路１４０−１及び１４０−２はそれぞれ、信号Ｓｉｇ３−１及びＳｉｇ３−２をタイミング制御回路１３９−１及び１３９−２に出力する。タイミング制御回路１３９−１及び１３９−２はそれぞれ、信号Ｓｉｇ３−１及びＳｉｇ３−２を受けると、“Ｈ”レベルの信号Ｉｎｔ＿ｄＣＥ−１及びＩｎｔ＿ｄＣＥ−２を出力する。これにより、フリップフロップ回路１３３−１＜２：０＞及び１３３−２＜２：０＞は、チップアドレスＣＡ１＜２：０＞をラッチする。
なお、入力ドライバ１３６−１〜１３８−１及び１３６−２〜１３６−２の各々はそれぞれ、１サイクルよりも短い期間で、信号ＣＬＥ、ＡＬＥ、及び／ＷＰを受信可能な状態になることができる。このため、入力ドライバ１３６−１〜１３８−１及び１３６−２〜１３８−２の各々はそれぞれ、メモリコントローラ２００がチップアドレスＣＡ１＜２：０＞を含む信号ＣＬＥ、ＡＬＥ、及び／ＷＰを出力している間に、これらの信号を受信することができる。
続いて、チップアドレス比較回路１３４−１及び１３４−２は、チップアドレスＣＡ１＜２：０＞と、自身に対応するチップアドレスＣＡ＿ｓｅｌｆ＜２：０＞とを比較する。
具体的には、ＮＡＮＤフラッシュメモリ１００ａ−１では、チップアドレスＣＡ＿ｓｅｌｆ＜２：０＞はチップアドレスＣＡ１＜２：０＞に一致する。これにより、チップアドレス比較回路１３４−１は、“Ｈ”レベルの信号Ｓｉｇ１−１を出力する。論理積回路１３５−１は、“Ｈ”レベルの信号Ｉｎｔ＿ｄＣＥ−１及び“Ｈ”レベルの信号Ｓｉｇ１−１に基づき、“Ｈ”レベルの信号Ｉｎｔ＿ＣＥ１を出力する。
一方、ＮＡＮＤフラッシュメモリ１００ａ−２では、チップアドレスＣＡ＿ｓｅｌｆ＜２：０＞はチップアドレスＣＡ１＜２：０＞とは異なる。これにより、チップアドレス比較回路１３４−２は、“Ｌ”レベルの信号Ｓｉｇ１−２を出力する。論理積回路１３５−２は、“Ｈ”レベルの信号Ｉｎｔ＿ｄＣＥ−２及び“Ｌ”レベルの信号Ｓｉｇ１−２に基づき、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ２を出力する。
以上により、時刻Ｔ１１において、ＮＡＮＤフラッシュメモリ１００ａ−１はイネーブル状態になり、ＮＡＮＤフラッシュメモリ１００ａ−２はディセーブル状態になる。電源供給制御回路１４０−２は、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ２を受けると、入力ドライバ１３６−２〜１３８−２への電圧ＶＣＣＱの供給を停止する。これにより、ディセーブル状態のＮＡＮＤフラッシュメモリ１００ａ−２は、速やかにスタンドバイモードに切り替わることができる。
時刻Ｔ２０における動作は、第２実施形態と同等であるため、説明を省略する。
また、時刻Ｔ３０及びＴ３１における動作は、信号ＣＬＥ、ＡＬＥ、及び／ＷＰによってチップアドレスＣＡ２＜２：０＞が取り込まれる点、及びＮＡＮＤフラッシュメモリ１００ａ−１がディセーブル状態になり、ＮＡＮＤフラッシュメモリ１００ａ−２がイネーブル状態になる点を除いて時刻Ｔ１０及びＴ１１における動作と同等であるため、説明を省略する。
２．４．３ 変形例に係る効果
第２実施形態の変形例によれば、信号／ＣＥがアサートされた際に入力ドライバ１３６〜１３８への電圧ＶＣＣＱの供給が停止している場合においても、信号ＣＬＥ、ＡＬＥ、及び／ＷＰによってチップアドレスＣＡ＜２：０＞を取り込むことができる。これにより、チップアドレスＣＡのビット数が３ビット以下で表現可能な場合には、チップ選択動作に使用する信号の数を低減することができる。
３． 第３実施形態
次に、第３実施形態について説明する。第１実施形態及び第２実施形態では、信号／ＣＥがアサートされたサイクル内で、メモリコントローラ２００からのチップアドレスＣＡがＮＡＮＤフラッシュメモリ１００に取り込まれる場合について説明した。第３実施形態では、信号／ＣＥ以外の信号がアサートされることに同期してチップアドレスＣＡが取り込まれる点において、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態及び第２実施形態、並びに各々の変形例と同等の構成及び動作についてはその説明を省略し、第１実施形態及び第２実施形態、並びに各々の変形例と異なる構成及び動作について主に説明する。
３．１ 入出力回路及びロジック制御回路
図１６は、第３実施形態に係る入出力回路及びロジック制御回路を示すブロック図である。
図１６に示すように、ロジック制御回路１０３は、チップ選択判定回路１４１及び論理積回路１４２を更に含む。また、ロジック制御回路１０３は、タイミング制御回路１３９を含まない。これに伴い、電源供給制御回路１２３及び１４０はそれぞれ、信号Ｓｉｇ２及びＳｉｇ３を出力しないように構成され得る。
チップ選択判定回路１４１は、インバータ１３２からの信号Ｉｎｔ＿ｐＣＥが入力される入力端と、論理積回路１３５の第１入力端に信号Ｉｎｔ＿ｑＣＥを出力する出力端と、を含む。チップ選択判定回路１４１は、“Ｌ”レベルの信号Ｉｎｔ＿ｐＣＥを受けた場合、自身のＮＡＮＤフラッシュメモリ１００をディセーブル状態にできるか否かを判定する。ディセーブル状態にできると判定した場合、チップ選択判定回路１４１は、“Ｌ”レベルの信号Ｉｎｔ＿ｑＣＥを出力する。一方、ディセーブル状態にできないと判定した場合、又は“Ｈ”レベルの信号Ｉｎｔ＿ｐＣＥを受けた場合、チップ選択判定回路１４１は、“Ｈ”レベルの信号Ｉｎｔ＿ｑＣＥを出力する。ディセーブル状態にできないと判定される場合の例としては、書込み動作や読出し動作等の動作期間中である場合、及び信号／ＣＥがネゲートされて所定の時間が経過するまでの場合等が含まれ得る。
論理積回路１４２は、入力ドライバ１３６から信号Ｉｎｔ＿ＣＬＥが入力される第１入力端と、入力ドライバ１３７から信号Ｉｎｔ＿ＡＬＥが入力される第２入力端と、フリップフロップ回路１３３＜７：０＞の制御端に接続される出力端と、を含む。論理積回路１４２は、フリップフロップ回路１３３＜７：０＞の制御端に、信号ＣＬＥ及びＡＬＥが同時に“Ｈ”レベルとなった場合には“Ｈ”レベルの信号を出力し、信号ＣＬＥ及びＡＬＥの少なくとも一方が“Ｌ”レベルの場合には“Ｌ”レベルの信号を出力する。
フリップフロップ回路１３３＜７：０＞は、入力ドライバ１２１＜７：０＞の出力端に接続された入力端と、チップアドレス比較回路１３４の第１入力端に接続された出力端と、論理積回路１４２の出力端に接続された制御端と、を含む。フリップフロップ回路１３３＜７：０＞は、論理積回路１４２の出力信号が“Ｌ”レベルから“Ｈ”レベルへ変化することをトリガとして、入力端から入力される１サイクル分の信号Ｄｉｎ＜７：０＞（すなわち、８ビット分の情報）をラッチし、出力端から出力する。フリップフロップ回路１３３＜７：０＞は、例えば、論理積回路１４２の出力信号が“Ｈ”レベルを維持する状態、“Ｈ”レベルから“Ｌ”レベルに変化する状態、及び“Ｌ”レベルを維持している状態ではラッチした情報の出力を維持する。
３．２ チップ選択動作
次に、第３実施形態に係るメモリシステムのチップ選択動作について、図１７に示すタイミングチャートを参照して説明する。図１７の例では、イネーブル状態のＮＡＮＤフラッシュメモリ１００が、ＮＡＮＤフラッシュメモリ１００ａ−１からＮＡＮＤフラッシュメモリ１００ａ−２へと切り替わる場合が示される。
図１７に示すように、時刻Ｔ５０に至るまでは、メモリコントローラ２００から“Ｌ”レベルの信号／ＣＥが供給される。ＮＡＮＤフラッシュメモリ１００ａ−１はイネーブル状態であり、書込み動作や読出し動作等の動作を実行する。すなわち、チップアドレス比較回路１３４−１は、“Ｈ”レベルの信号Ｓｉｇ１−１を出力する。一方、ＮＡＮＤフラッシュメモリ１００ａ−２は、ディセーブル状態であるため、チップアドレス比較回路１３４−２は、“Ｌ”レベルの信号Ｓｉｇ１−２を出力する。
時刻Ｔ５０において、信号／ＣＥがネゲートされる。これに伴い、信号Ｉｎｔ＿ｐＣＥ−１及びＩｎｔ＿ｐＣＥ−２は、“Ｈ”レベルから“Ｌ”レベルに切り替わる。チップ選択判定回路１４１−１は、動作中のＮＡＮＤフラッシュメモリ１００ａ−１をディセーブル状態にできないと判定し、“Ｈ”レベルの信号Ｉｎｔ＿ｑＣＥ−１を出力する。これにより、信号Ｉｎｔ＿ＣＥ１は、“Ｈ”レベルを維持する。
時刻Ｔ５１において、信号／ＣＥが再びアサートされる。信号／ＣＥがアサートされることに同期して、電源供給制御回路１２３−２及び１４０−２は、入力ドライバ１２１−２＜７：０＞、１３６−２、及び１３７−２への電圧ＶＣＣＱの供給を開始する。これにより、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２はいずれも、信号ＤＱ＜７：０＞、ＣＬＥ、及びＡＬＥを受信可能な状態になる。また、チップ選択判定回路１４１−１及び１４１−２はそれぞれ、“Ｈ”レベルの信号Ｉｎｔ＿ｑＣＥ−１及びＩｎｔ＿ｑＣＥ−２を出力する。
時刻Ｔ５２において、ＮＡＮＤフラッシュメモリ１００ａ−１は、実行していた動作を終了する。ＮＡＮＤフラッシュメモリ１００ａ−１は、引き続きイネーブル状態を継続する。
時刻Ｔ５３において、信号ＣＬＥ及びＡＬＥが“Ｈ”レベルにアサートされると共に、チップアドレスＣＡ２＜７：０＞を含む信号ＤＱ＜７：０＞がメモリコントローラ２００から送出される。上述の通り、ＮＡＮＤフラッシュメモリ１００ａ−１及び１００ａ−２はいずれも、信号ＤＱ＜７：０＞、ＣＬＥ、及びＡＬＥを受信可能な状態である。このため、フリップフロップ回路１３３−１＜７：０＞及び１３３−２＜７：０＞は、チップアドレスＣＡ２＜７：０＞をラッチする。
続いて、チップアドレス比較回路１３４−１及び１３４−２は、チップアドレスＣＡ２＜７：０＞と、自身に対応するチップアドレスＣＡ＿ｓｅｌｆ＜７：０＞とを比較する。
具体的には、ＮＡＮＤフラッシュメモリ１００ａ−１では、チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞はチップアドレスＣＡ２＜７：０＞と異なる。これにより、チップアドレス比較回路１３４−１は、“Ｌ”レベルの信号Ｓｉｇ１−１を出力する。論理積回路１３５−１は、“Ｈ”レベルの信号Ｉｎｔ＿ｑＣＥ−１及び“Ｌ”レベルの信号Ｓｉｇ１−１に基づき、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ１を出力する。
一方、ＮＡＮＤフラッシュメモリ１００ａ−２では、チップアドレスＣＡ＿ｓｅｌｆ＜７：０＞はチップアドレスＣＡ２＜７：０＞と一致する。これにより、チップアドレス比較回路１３４−２は、“Ｈ”レベルの信号Ｓｉｇ１−２を出力する。論理積回路１３５−２は、“Ｈ”レベルの信号Ｉｎｔ＿ｑＣＥ−２及び“Ｈ”レベルの信号Ｓｉｇ１−２に基づき、“Ｈ”レベルの信号Ｉｎｔ＿ＣＥ２を出力する。
以上により、時刻Ｔ５３において、ＮＡＮＤフラッシュメモリ１００ａ−１はディセーブル状態になり、ＮＡＮＤフラッシュメモリ１００ａ−２はイネーブル状態になる。なお、電源供給制御回路１２３−１及び１４０−１は、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥ１を受けると、入力ドライバ１２１−１＜７：０＞、１３６−１、及び１３７−１への電圧ＶＣＣＱの供給を停止する。これにより、ディセーブル状態のＮＡＮＤフラッシュメモリ１００ａ−１は、速やかにスタンドバイモードに切り替わることができる。
時刻Ｔ５４において、イネーブル状態のＮＡＮＤフラッシュメモリ１００ａ−２は、書込み動作や読出し動作等の動作を開始する。
３．３ 本実施形態に係る効果
第３実施形態によれば、イネーブル状態のＮＡＮＤフラッシュメモリ１００のチップ選択判定回路１４１は、信号／ＣＥがネゲートされた後、当該ＮＡＮＤフラッシュメモリ１００をディセーブル状態にできるか否かを判定する。判定の結果、ディセーブル状態にできる場合、論理積回路１３５の第１入力端に出力する信号Ｉｎｔ＿ｑＣＥを“Ｈ”レベルにし、ディセーブル状態にできない場合、“Ｌ”レベルにする。これにより、信号／ＣＥがネゲートされた後でも、動作中のＮＡＮＤフラッシュメモリ１００をイネーブル状態に維持することができる。
また、ネゲートされた信号／ＣＥが再びアサートされることに同期して、電源供給制御回路１２３及び１４０は、入力ドライバ１２１＜７：０＞、１３６、及び１３７へ電圧ＶＣＣＱの供給を開始する。これにより、ディセーブル状態のＮＡＮＤフラッシュメモリ１００の入力ドライバ１２１＜７：０＞、１３６、及び１３７は、チップ選択動作のトリガとなる信号ＣＬＥ及びＡＬＥ、並びにチップアドレスＣＡを含む信号ＤＱ＜７：０＞が供給される前に、これらの信号を受信可能な状態になることができる。このため、ＮＡＮＤフラッシュメモリ１００は、イネーブル状態のＮＡＮＤフラッシュメモリ１００の動作が終了した後、入力ドライバの立ち上げに要する時間を考慮することなく、チップアドレスＣＡを取り込むことができる。したがって、信号ＤＱ＜７：０＞の１サイクル中に入力ドライバ１２１＜７：０＞を立ち上げることができない場合のように、入力ドライバ１２１＜７：０＞の立ち上げに時間を要する場合にも、チップ選択動作を実質的に１サイクルで実行することができる。
また、電源供給制御回路１２３及び１４０は、“Ｌ”レベルの信号Ｉｎｔ＿ＣＥを受けると、入力ドライバ１２１＜７：０＞、１３６、及び１３７への電圧ＶＣＣＱの供給を停止する。これにより、チップ選択動作で選択されなかったＮＡＮＤフラッシュメモリ１００の入力ドライバ１２１＜７：０＞、１３６、及び１３７を速やかにスタンドバイモードに切り替えることができる。このため、ディセーブル状態における消費電力の増加を抑制できる。
４．その他
上述した第１実施形態乃至第３実施形態では、チップアドレスＣＡが８ビットである場合について説明したが、これに限られない。例えば、チップアドレスＣＡは、８ビット以下の任意のビット数でもよい。この場合、チップアドレスＣＡのビット数に応じた入力ドライバ１２１のみを用いてチップ選択動作を実行してもよい。また、チップアドレスＣＡは、８ビットより多くてもよい。この場合、ＮＡＮＤフラッシュメモリ１００は、信号／ＣＥ（第３実施形態においては、信号ＣＬＥ及びＡＬＥ）を繰り返しアサートすることにより、複数サイクルに渡って信号ＤＱ＜７：０＞を取り込んでもよい。
また、上述した第１実施形態及び第２実施形態では、信号／ＣＥがアサートされると同時に、上述した第３実施形態では、信号ＣＬＥ及びＡＬＥが共にアサートされると同時に、チップアドレスＣＡが供給される場合について説明したが、これに限られない。例えば、チップアドレスＣＡは、信号／ＣＥがアサートされてから、又は信号ＣＬＥ及びＡＬＥが共にアサートされてから、所定のサイクル数が経過した後に供給されてもよい。この場合、タイミング制御回路１３９は、信号Ｓｉｇ２又はＳｉｇ３によらず、所定のタイミング遅延可能な構成（例えば、直列接続された偶数個のインバータ等）により信号Ｉｎｔ＿ｐ／ＣＥを遅延させればよい。これにより、入力ドライバ１２１等の立ち上げに１サイクル以上を要する場合にも、入力ドライバ１２１等の立ち上げが完了した後にフリップフロップ回路１３３にチップアドレスＣＡをラッチさせることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１０…基板、１００…ＮＡＮＤフラッシュメモリ、１０１…メモリセルアレイ、１０２…入出力回路、１０３…ロジック制御回路、１０４…アドレスレジスタ、１０５…コマンドレジスタ、１０６…シーケンサ、１０７…電圧生成回路、１０８…ドライバセット、１０９…ロウデコーダ、１１０…センスアンプモジュール、１２１，１３１，１３６，１３７，１３８…入力ドライバ、１２２…出力ドライバ、１２３，１４０…電源供給制御回路、１３２…インバータ、１３３…フリップフロップ回路、１３４…チップアドレス比較回路、１３５，１４２…論理積回路、１３９…タイミング制御回路、１４１…チップ選択判定回路、２００…メモリコントローラ、２１０…ホストインタフェース回路、２２０…ＲＡＭ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインタフェース回路、２５０ａ，２５０ｂ，２５０ｃ，２５０ｄ…ＮＡＮＤコントローラ、３００…ホスト機器。

Claims (16)

  1. メモリコントローラから第１信号を受けるように構成された第１入力ドライバと、
    前記メモリコントローラからチップイネーブル信号を受けるように構成された第２入力ドライバと、
    第１制御回路と、
    を含む第１メモリチップを備え、
    前記第１制御回路は、
    前記チップイネーブル信号がアサートされることに応じて受けた第１信号が第１チップアドレスと一致する場合には前記第１メモリチップをイネーブル状態にし、
    前記チップイネーブル信号がアサートされることに応じて受けた第１信号が前記第１チップアドレスと異なる場合には前記第１メモリチップをディセーブル状態にする
    ように構成された、
    半導体記憶装置。
  2. 前記第１制御回路は、前記チップイネーブル信号がアサートされることに同期して受けた第１信号が前記第１チップアドレスと一致するか否かを判定するように構成された、
    請求項１記載の半導体記憶装置。
  3. 前記第１制御回路は、前記チップイネーブル信号がアサートされることから所定時間の経過後に受けた第１信号が前記第１チップアドレスと一致するか否かを判定するように構成された、
    請求項１記載の半導体記憶装置。
  4. 前記第１制御回路は、前記チップイネーブル信号がアサートされることに応じて、前記第１入力ドライバへの電源供給を開始し、
    前記第１入力ドライバは、前記第１入力ドライバへの電源供給が開始された後に、前記第１信号を受ける
    ように構成された、
    請求項１記載の半導体記憶装置。
  5. 前記第１メモリチップをディセーブル状態にすることは、前記第１入力ドライバへの電源供給を停止することを含む、
    請求項４記載の半導体記憶装置。
  6. 前記メモリコントローラから前記第１信号を受けるように構成された第３入力ドライバと、
    前記メモリコントローラから前記チップイネーブル信号を受けるように構成された第４入力ドライバと、
    第２制御回路と、
    を含む第２メモリチップを備え、
    前記第２制御回路は、
    前記チップイネーブル信号がアサートされることに応じて受けた第１信号が第２チップアドレスと一致する場合には前記第２メモリチップをイネーブル状態にし、
    前記チップイネーブル信号がアサートされることに応じて受けた第１信号が前記第２チップアドレスと異なる場合には前記第２メモリチップをディセーブル状態にする
    ように構成され、
    前記第２チップアドレスは、前記第１チップアドレスと異なる、
    請求項１記載の半導体記憶装置。
  7. 前記第１信号は、ＤＱ信号である、
    請求項１記載の半導体記憶装置。
  8. 前記第１信号は、アドレスラッチイネーブル信号、コマンドラッチイネーブル信号、又はライトプロテクト信号である、
    請求項１記載の半導体記憶装置。
  9. メモリコントローラから第１信号を受けるように構成された第１入力ドライバと、
    前記メモリコントローラからチップイネーブル信号を受けるように構成された第２入力ドライバと、
    前記メモリコントローラから第２信号を受けるように構成された第５入力ドライバと、
    前記メモリコントローラから第３信号を受けるように構成された第６入力ドライバと、
    第１制御回路と、
    を含む第１メモリチップを備え、
    前記第１制御回路は、前記チップイネーブル信号がアサートされた後に、
    前記第２信号及び前記第３信号が共にアサートされることに応じて受けた第１信号が第１チップアドレスと一致する場合には前記第１メモリチップをイネーブル状態にし、
    前記第２信号及び前記第３信号が共にアサートされることに応じて受けた第１信号が前記第１チップアドレスと異なる場合には前記第１メモリチップをディセーブル状態にする
    ように構成された、
    半導体記憶装置。
  10. 前記第１制御回路は、前記第２信号及び前記第３信号が共にアサートされることに同期して受けた第１信号が前記第１チップアドレスと一致するか否かを判定するように構成された、
    請求項９記載の半導体記憶装置。
  11. 前記第１制御回路は、前記第２信号及び前記第３信号が共にアサートされることから所定時間の経過後に受けた第１信号が前記第１チップアドレスと一致するか否かを判定するように構成された、
    請求項９記載の半導体記憶装置。
  12. 前記第１制御回路は、前記チップイネーブル信号がアサートされることに応じて、前記第１入力ドライバへの電源供給を開始するように構成された、
    請求項９記載の半導体記憶装置。
  13. 前記第１メモリチップをディセーブル状態にすることは、前記第１入力ドライバへの電源供給を停止することを含む、
    請求項１２記載の半導体記憶装置。
  14. 前記メモリコントローラから前記第１信号を受けるように構成された第３入力ドライバと、
    前記メモリコントローラから前記チップイネーブル信号を受けるように構成された第４入力ドライバと、
    前記メモリコントローラから前記第２信号を受けるように構成された第７入力ドライバと、
    前記メモリコントローラから前記第３信号を受けるように構成された第８入力ドライバと、
    第２制御回路と、
    を含む第２メモリチップを備え、
    前記第２制御回路は、前記チップイネーブル信号がアサートされた後に、
    前記第２信号及び前記第３信号が共にアサートされることに応じて受けた第１信号が第２チップアドレスと一致する場合には前記第２メモリチップをイネーブル状態にし、
    前記第２信号及び前記第３信号が共にアサートされることに応じて受けた第１信号が前記第２チップアドレスと異なる場合には前記第２メモリチップをディセーブル状態にする
    ように構成され、
    前記第２チップアドレスは、前記第１チップアドレスと異なる、
    請求項９記載の半導体記憶装置。
  15. 前記第１信号は、ＤＱ信号である、
    請求項９記載の半導体記憶装置。
  16. 前記第２信号は、アドレスラッチイネーブル信号であり、
    前記第３信号は、コマンドラッチイネーブル信号である、
    請求項９記載の半導体記憶装置。
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