TW202137016A - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TW202137016A
TW202137016A TW109127733A TW109127733A TW202137016A TW 202137016 A TW202137016 A TW 202137016A TW 109127733 A TW109127733 A TW 109127733A TW 109127733 A TW109127733 A TW 109127733A TW 202137016 A TW202137016 A TW 202137016A
Authority
TW
Taiwan
Prior art keywords
signal
chip
pad
input
nand flash
Prior art date
Application number
TW109127733A
Other languages
English (en)
Other versions
TWI775130B (zh
Inventor
内海哲章
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202137016A publication Critical patent/TW202137016A/zh
Application granted granted Critical
Publication of TWI775130B publication Critical patent/TWI775130B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches

Abstract

實施方式提供可使晶片選擇簡便化之半導體記憶裝置。 實施方式之半導體記憶裝置包含自記憶體控制器接受第1信號之第1墊、自上述記憶體控制器接受晶片賦能信號之第2墊、及第1控制電路。上述第1控制電路係構成為：於在上述晶片賦能信號被生效後接收讀取指令順序之情形時，於上述晶片賦能信號被生效之同時或之後且開始上述讀取指令順序之接收之前，根據輸入至上述第1墊之上述第1信號是否與晶片位址一致而將上述半導體記憶裝置設為賦能狀態或去能狀態。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
作為可非揮發地記憶資料之半導體記憶裝置，已知有NAND(反及)型快閃記憶體。
實施方式提供可使晶片選擇簡便化之半導體記憶裝置。
實施方式之半導體記憶裝置包含自記憶體控制器接受第1信號之第1墊(pad)、自上述記憶體控制器接受晶片賦能信號之第2墊、及第1控制電路。上述第1控制電路係構成為：於在上述晶片賦能信號被生效後接收讀取指令順序之情形時，於上述晶片賦能信號被生效之同時或之後且開始上述讀取指令順序之接收之前，根據輸入至上述第1墊之上述第1信號是否與晶片位址一致而將上述半導體記憶裝置設為賦能(enable)狀態或去能(disable)狀態。
以下，參照圖式對實施方式進行說明。再者，以下之說明中，對具有相同功能及構成之構成要素附加共通之參照符號。又，當要區分具有共通之參照符號之複數個構成要素時，對該共通之參照符號附加下標而加以區分。再者，當不需要特別區分複數個構成要素時，對該等複數個構成要素僅附加共通之參照符號，而不附加下標。當構成要素與X位元之位元序列(bit sequence)對應時，對該構成要素之參照符號附加＜X－1：0＞。當構成要素與X位元之位元序列之第Y位元對應時，對該構成要素之參照符號附加＜Y－1＞(1≦Y≦X)。
1.第1實施方式 對第1實施方式進行說明。以下，以作為非揮發性記憶體之NAND快閃記憶體、及具備該NAND快閃記憶體之記憶體系統為例進行說明。
1.1 構成 對第1實施方式之記憶體系統之構成進行說明。
1.1.1 記憶體系統 首先，使用圖1對包含第1實施方式之記憶體系統之構成的概要進行說明。
如圖1所示，記憶體系統1具備複數個NAND快閃記憶體(圖1中記載為「NAND」)100(100a－1、100a－2、…、100a－k、100b－1、100b－2、…、100b－k、100c－1、100c－2、…、100c－k、100d－1、100d－2、…、及100d－k)、以及記憶體控制器200(k為2以上之整數)。各NAND快閃記憶體100係例如記憶體晶片，作為半導體記憶裝置發揮功能。又，如下所述共通地連接之複數個NAND快閃記憶體100(複數個記憶體晶片)亦可作為一個半導體記憶裝置發揮功能。複數個NAND快閃記憶體100與記憶體控制器200例如可藉由其等之組合構成一個記憶體系統1，作為其例，可列舉SDTM(即SDTM ，為註冊商標)卡等記憶卡或SSD(solid state drive，固態磁碟機)等。又，記憶體系統1亦可應用於將複數個NAND快閃記憶體100用作記憶介質之資料庫或大資料處理系統。以下之說明中，將複數個NAND快閃記憶體100中之任意一個稱作「NAND快閃記憶體100」。又，將經由通道CHa之NAND快閃記憶體匯流排而共通地連接之複數個NAND快閃記憶體100中的任意一個稱作「NAND快閃記憶體100a」。
NAND快閃記憶體100係具備複數個記憶胞而非揮發地記憶資料之非揮發性記憶體。記憶體控制器200藉由NAND匯流排而連接於NAND快閃記憶體100，藉由主機匯流排而連接於主機機器300。而且，記憶體控制器200控制NAND快閃記憶體100，響應從主機機器300接收到之命令，向NAND快閃記憶體100存取。
主機機器300係例如數位相機或個人電腦等，主機匯流排係符合例如SDTM 介面、SAS(Serial attached SCSI(small computer system interface)串列連接之小型電腦系統介面)、SATA(Serial ATA(advanced technology attachment)，串列高階技術附加)、或PCIe(Peripheral component interconnect express，周邊組件互連高速)標準之匯流排。
NAND匯流排係符合例如SDR(Single data rate，單資料速率)介面或觸發DDR(Double data rate，雙資料速率)介面等標準之匯流排。
1.1.2 記憶體控制器 繼而，使用圖1對記憶體控制器200之構成之詳情進行說明。
記憶體控制器200係例如SoC(System on a chip，系統單晶片)，具備主機介面電路210、RAM(Random access memory，隨機存取記憶體)220、CPU(Central processing unit，中央處理單元)230、緩衝記憶體240、及NAND介面電路250。再者，以下說明之記憶體控制器200之各部210～250之功能可由硬體構成、或硬體資源與韌體之任一種組合構成實現。
主機介面電路210係經由主機匯流排而與主機機器300連接，將從主機機器300接收到之命令及資料分別傳輸至CPU230及緩衝記憶體240。又，響應CPU230之命令，將緩衝記憶體240內之資料傳輸至主機機器300。
RAM220係例如DRAM等半導體記憶體，且用作CPU230之作業區域。而且，RAM220保持用以管理NAND快閃記憶體100之韌體或各種管理表格等。
CPU230控制記憶體控制器200整體之動作。例如，CPU230於從主機機器300接收到寫入命令時，響應該寫入命令，對NAND介面電路250發行寫入命令。讀取處理及抹除處理時亦同樣。而且，CPU230執行用以管理NAND快閃記憶體100之各種處理。
緩衝記憶體240暫時地保持寫入資料或讀取資料。
NAND介面電路250係經由NAND匯流排而與NAND快閃記憶體100連接，且負責與NAND快閃記憶體100之通信。然後，基於從CPU230接收到之命令將各種信號輸出至NAND快閃記憶體100。而且，寫入處理時，將由CPU230發行之寫入指令、及緩衝記憶體240內之寫入資料作為輸入信號傳輸至NAND快閃記憶體100。進而，讀取處理時，將由CPU230發行之讀取指令作為輸入信號傳輸至NAND快閃記憶體100，進而將從NAND快閃記憶體100讀取之資料作為輸出信號接收，並將其傳輸至緩衝記憶體240。
更具體而言，NAND介面電路250包含複數個NAND控制器(圖1中記載為「CNT」)250a、250b、250c、及250d。複數個NAND控制器250a、250b、250c、及250d之各者與包含複數個NAND快閃記憶體100中的一些之NAND快閃記憶體100之組相關聯，並負責與該相關聯之NAND快閃記憶體100之組之資料的收發。圖1之例中，NAND控制器250a係經由通道CHa之NAND匯流排而與複數個NAND快閃記憶體100a－1、100a－2、…、及100a－k共通地連接。NAND控制器250b係經由通道CHb之NAND匯流排而與複數個NAND快閃記憶體100b－1、100b－2、…、及100b－k共通地連接。NAND控制器250c係經由通道CHc之NAND匯流排而與複數個NAND快閃記憶體100c－1、100c－2、…、及100c－k共通地連接。NAND控制器250d係經由通道CHd之NAND匯流排而與複數個NAND快閃記憶體100d－1、100d－2、…、及100d－k共通地連接。
如以上般構成之NAND控制器250a係如上述般，經由NAND匯流排連接於NAND快閃記憶體100a－1～100a－k。
1.1.3 NAND快閃記憶體 接下來，參照圖2、圖3及圖4對NAND快閃記憶體100之構成進行說明。再者，圖2中，經由通道CHa之NAND快閃記憶體匯流排而與NAND控制器250a共通地連接之複數個NAND快閃記憶體100a－1～100a－k的連接關係作為一例而示出，但關於NAND控制器25－b與複數個NAND快閃記憶體100b－1～100b－k、NAND快閃記憶體控制器250c與複數個NAND快閃記憶體100c－1～100c－k、及NAND控制器250d與複數個NAND快閃記憶體100d－1～100d－k，亦具有相同的連接關係。又，圖2中，NAND快閃記憶體100a－1之構成作為一例而示出，關於其他NAND快閃記憶體100a－2～100a－k、100b－1～100b－k、100c－1～100c－k、及100d－1～100d－k，亦具有與NAND快閃記憶體100a－1相同之構成。
如圖2所示，NAND快閃記憶體100具備記憶胞陣列101、輸入輸出電路102、邏輯控制電路103、位址暫存器104、指令暫存器105、定序器106、電壓產生電路107、驅動器組108、列解碼器109、及感測放大器模組110。NAND快閃記憶體100之各要素亦可形成於一個晶片之中，但不限於此。亦可藉由將各要素分開形成於複數個晶片，並將其等相互連接，而構成NAND快閃記憶體100。例如，藉由將記憶胞陣列101形成於一個晶片之中，將其以外之要素形成於另一個晶片之中，並將該等晶片貼合，而構成NAND快閃記憶體100。
記憶胞陣列101包含各自與位元線及字元線建立關聯之複數個非揮發性之記憶胞電晶體之集合即複數個區塊BLK。區塊BLK例如為資料之抹除單位。圖2中，圖示4個區塊BLK0～BLK3作為一例。記憶胞陣列101例如可預先記憶唯一地識別自身之NAND快閃記憶體100(圖2之例中NAND快閃記憶體100a－1)之晶片位址CA_self(未圖示)。晶片位址CA_self例如可由8位元構成。
輸入輸出電路102例如具有輸入輸出用墊P_DQ＜7：0＞、選通信號用墊P_DQS及P_/DQS，與記憶體控制器200之間收發8位元之輸入輸出信號DQ＜7：0＞、信號DQS及/DQS。輸入輸出信號DQ＜7：0＞包含資料DAT、位址ADD、及指令CMD等。信號DQS係選通信號。信號/DQS係信號DQS之反轉信號。輸入輸出電路102將信號DQ＜7：0＞內之位址ADD及指令CMD分別傳輸至位址暫存器104及指令暫存器105。輸入輸出電路102係與感測放大器模組110收發寫入資料及讀取資料DAT。
邏輯控制電路103具有控制用墊P_/CE、P_CLE、P_ALE、P_/WE、P_RE、P_/RE、及P_/WP，從記憶體控制器200接收信號/CE、CLE、ALE、/WE、RE、/RE、及/WP。又，邏輯控制電路103具有狀態通知用墊P_/RB，將信號/RB傳輸至記憶體控制器200並將NAND快閃記憶體100之狀態通知給外部。
信號/CE係用以將NAND快閃記憶體100設為賦能狀態之信號，藉由切換為“L(Low，低)”位準而生效。賦能狀態之NAND快閃記憶體100構成為例如識別出其他信號CLE、ALE、/WE、RE、/RE、/WP、DQ＜7：0＞、DQS、及/DQS為指向自身之信號並將該等信號取入至內部，將信號/RB發送至記憶體控制器200。
又，信號/CE藉由切換為“H(高)”位準而否定，使NAND快閃記憶體100成為去能狀態。去能狀態例如包含省電(待機)模式，例如可停止NAND快閃記憶體100內之除最低限度的構成要素之外之部分的功能。亦即，去能狀態之NAND快閃記憶體100構成為例如識別出其他信號CLE、ALE、/WE、RE、/RE、/WP、DQ＜7：0＞、DQS、及/DQS為未指向自身之信號且不將該等信號取入至內部，停止信號/RB之發送。
以下之說明中，將如下動作稱作「晶片選擇動作」，即，在連接於同一NAND控制器250a之複數個NAND快閃記憶體100a－1～100a－k中，選擇哪個NAND快閃記憶體100a成為賦能狀態。
信號CLE及ALE係將向NAND快閃記憶體100之輸入信號DQ＜7：0＞分別為指令及位址通知給NAND快閃記憶體100之信號。具體而言，例如，於信號CLE及ALE分別為“H(High)”位準及“L”位準之情形時，將輸入信號DQ＜7：0＞為指令CMD通知給NAND快閃記憶體100，於分別為“L”位準及“H”位準之情形時，將輸入信號DQ＜7：0＞為位址ADD通知給NAND快閃記憶體100。又，於信號CLE及ALE均為“L”位準之情形時，將輸入信號DQ＜7：0＞為資料DAT通知給NAND快閃記憶體100。
信號/WE係以“L”位準被生效且用以將輸入信號DQ＜7：0＞取入至NAND快閃記憶體100之信號。信號/RE係以“L”位準被生效且用以從NAND快閃記憶體100讀取輸出信號DQ＜7：0＞之信號。信號RE係信號/RE之反轉信號。信號/WP係以“L”位準被生效且用以禁止向NAND快閃記憶體100寫入之信號。
信號/RB係表示NAND快閃記憶體100是就緒狀態(可接收來自記憶體控制器200之命令之狀態)還是忙碌狀態(無法接收來自記憶體控制器200之命令之狀態)之信號，“L”位準表示忙碌狀態。於信號/RB為忙碌狀態之情形時，即使信號/CE被否定，賦能狀態之NAND快閃記憶體100亦不會切換為待機模式。
NAND控制器250a係使用共通之信號線而與NAND快閃記憶體100a－1～100a－k進行上述各種信號DQ＜7：0＞、DQS、/DQS、/CE、CLE、ALE、/WE、RE、/RE、/WP、及/RB之各者之通信。
位址暫存器104保持經由輸入輸出電路102從記憶體控制器200接收到之位址ADD。該位址ADD中包含區塊位址BA及頁面位址PA。指令暫存器105保持經由輸入輸出電路102從記憶體控制器200接收到之指令CMD。
定序器106基於保持於指令暫存器105之指令CMD，控制NAND快閃記憶體100整體之動作。
電壓產生電路107產生讀取動作、寫入動作、抹除動作等中使用之電壓。驅動器組108將由電壓產生電路107產生之電壓供給至記憶胞陣列101、列解碼器109、及感測放大器模組110。
列解碼器109基於位址暫存器104內之區塊位址BA選擇區塊BLK0～BLK3中之任一個，進而在所選擇之區塊BLK中選擇字元線。
感測放大器模組110係於資料之寫入動作中，將從記憶體控制器200接收到之寫入資料DAT傳輸至記憶胞陣列101。又，感測放大器模組110係於資料之讀取動作中，感測記憶胞陣列101內之記憶胞電晶體之閾值電壓，並讀取基於該感測結果之讀取資料DAT。
圖3係表示經由通道CHa之NAND匯流排共通地連接之複數個NAND快閃記憶體100a－1、100a－2、…、及100a－k之連接關係之圖，圖4係與圖3之A－A線對應之剖視圖。
如圖3及圖4所示，複數個NAND快閃記憶體100a－1、100a－2、…、及100a－k例如為了減小封裝體之尺寸而積層於基板10上。經積層之NAND快閃記憶體100a－1、100a－2、…、及100a－k使用接合線或貫通電極等相互連接。
例如，於藉由接合線連接之情形時，如圖3及圖4所示，各NAND快閃記憶體100a分別以輸入輸出用墊P_DQ＜7：0＞、選通信號用墊P_DQS、P_/DQS、控制用墊P_/CE、P_CLE、P_ALE、P_/WE、P_RE、P_/RE、P_/WP、及狀態通知用墊P_/RB露出之方式，相互錯開地積層。然後，各NAND快閃記憶體100a之對應之墊共通地連接。
這樣，本實施方式中，複數個NAND快閃記憶體100a共有用於各信號之輸入輸出之配線。因此，本實施方式中，NAND控制器250a無法僅藉由信號/CE將複數個NAND快閃記憶體100a個別地設定為賦能狀態或去能狀態。
1.1.4 記憶胞陣列 圖5係用以說明第1實施方式之記憶胞陣列之構成之電路圖。圖5中，示出記憶胞陣列101所包含之複數個區塊BLK中之一個區塊BLK。
如圖5所示，區塊BLK包含例如4個串單元SU(SU0～SU3)。各串單元SU包含分別與位元線BL0～BLm(m為1以上之整數)建立關聯之複數個NAND串NS。各NAND串NS例如包含8個記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷蓄積層，非揮發地記憶與資料對應之電荷(電子)。選擇電晶體ST1及ST2之各者係用於在各種動作時選擇串單元SU。
各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
同一區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。串單元SU0～SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
即，區塊BLK係共有相同字元線WL0～WL7之複數個串單元SU之集合體。區塊BLK係例如資料之抹除單位。亦即，由同一區塊BLK內所含之記憶胞電晶體MT保持之資料被一次抹除。
串單元SU係各自連接於不同之位元線BL且連接於同一選擇閘極線SGD之複數個NAND串NS的集合體。將串單元SU中共通連接於同一字元線WL之記憶胞電晶體MT的集合體稱作胞單元CU。例如，胞單元CU內之複數個記憶胞電晶體MT內記憶之同位位元之集合被定義為「1頁面」。胞單元CU可相應於記憶胞電晶體MT記憶之資料之位元數而具有2頁面資料以上之記憶容量。
再者，以上說明之記憶胞陣列101之電路構成不限於以上說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計為任意之個數。各區塊BLK所包含之串單元SU之個數可設計為任意之個數。
1.1.5 輸入輸出電路及邏輯控制電路 接下來，參照圖6所示之方塊圖說明第1實施方式之輸入輸出電路102及邏輯控制電路103之構成。圖6中，示出NAND快閃記憶體100a中之構成作為一例，但其他NAND快閃記憶體100b～100d亦具有相同之構成。
如圖6所示，輸入輸出電路102包含輸入驅動器121＜7：0＞、及輸出驅動器122＜7：0＞。邏輯控制電路103包含輸入驅動器131、反相器132、正反器電路133＜7：0＞、晶片位址比較電路134、及邏輯積電路135。
一個輸入驅動器121＜i＞及輸出驅動器122＜i＞之組中例如分配有相同種類之信號DQ＜i＞(0≦i≦7)。亦即，輸入驅動器121＜i＞及輸出驅動器122＜i＞之組構成為可經由輸入輸出用墊P_DQ＜i＞而與記憶體控制器200進行信號DQ＜i＞之通信。輸入驅動器121＜7：0＞在接受信號DQ＜7：0＞時，放大該信號DQ＜7：0＞並產生信號Din＜7：0＞，且從輸出端輸出至NAND快閃記憶體100之內部。輸出驅動器122＜7：0＞在從NAND快閃記憶體100之內部接受信號Dout＜7：0＞時，放大該信號Dout＜7：0＞並產生信號DQ＜7：0＞，且輸出至記憶體控制器200。
輸入驅動器131中被分配有信號/CE。亦即，輸入驅動器131構成為可經由控制用墊P_/CE而與記憶體控制器200之間接收信號/CE。輸入驅動器131在接受信號/CE時，放大該信號/CE並產生信號Int_p/CE，且從輸出端輸出。
反相器132包含與輸入驅動器131之輸出端連接之輸入端、及與正反器電路133＜7：0＞之控制端及邏輯積電路135之第1輸入端共通連接之輸出端。反相器132在從輸入驅動器131接受信號Int_p/CE時，從輸出端輸出信號Int_pCE。信號Int_pCE係信號Int_p/CE之反轉信號。
正反器電路133＜7：0＞包含與輸入驅動器121＜7：0＞之輸出端連接之輸入端、與晶片位址比較電路134之第1輸入端連接之輸出端、及與反相器132之輸出端連接之控制端。正反器電路133＜7：0＞以從控制端輸入之信號Int_pCE從“L”位準變為“H”位準作為觸發，將從輸入端輸入之1週期的信號Din＜7：0＞(亦即，8位元之資訊)閂鎖(latch)，並從輸出端輸出。正反器電路133＜7：0＞係維持例如於信號Int_pCE維持“H”位準之狀態、從“H”位準變為“L”位準之狀態及維持“L”位準之狀態下閂鎖之資訊的輸出。
晶片位址比較電路134包含與正反器電路133＜7：0＞之輸出端連接之第1輸入端、第2輸入端、及與邏輯積電路135之第2輸入端連接之輸出端。晶片位址比較電路134之第2輸入端中例如輸入有對各個NAND快閃記憶體100固有地設定之晶片位址CA_self＜7：0＞。晶片位址CA_self＜7：0＞可藉由例如對設置於NAND快閃記憶體100之未圖式的晶片位址指定墊供給電源電壓而進行設定。晶片位址CA_self＜7：0＞亦可例如從記憶胞陣列101讀取。又，輸入至晶片位址比較電路134之晶片位址CA_self＜7：0＞亦可例如在一連串動作之前單獨從記憶體控制器200發送。晶片位址比較電路134係按對應之每個位元，比較從第1輸入端及第2輸入端之各者輸入之8位元之位元序列。然後，晶片位址比較電路134於對應之位元彼此全部一致之情形時，產生“H”位準之信號Sig1，於對應之位元彼此中的至少一個不一致之情形時產生“L”位準之信號Sig1，並從輸出端輸出。
邏輯積電路135包含輸入有信號Int_pCE之第1輸入端、輸入有信號Sig1之第2輸入端、及被輸出信號Int_CE之輸出端。邏輯積電路135於信號Int_pCE及Sig1均為“H”位準之情形時產生“H”位準之信號Int_CE，於信號Int_pCE及Sig1中之至少一個為“L”位準之情形時產生“L”位準之信號Int_CE，並從輸出端輸出。信號Int_CE係表示共通地輸入至k個NAND快閃記憶體100a－1～100a－k之信號/CE將哪個NAND快閃記憶體100a設為賦能狀態之信號，上述k個NAND快閃記憶體100a－1～100a－k與同一NAND控制器250a共通連接。具體而言，邏輯控制電路103根據“H”位準之信號Int_CE，判定自身之NAND快閃記憶體100a為賦能狀態，根據“L”位準之信號Int_CE，判定自身之NAND快閃記憶體100a為去能狀態。
1.2 晶片選擇動作 接下來，參照圖7所示之時序圖對第1實施方式之記憶體系統之晶片選擇動作進行說明。圖7之例中，示出與NAND控制器250a共通連接之NAND快閃記憶體100a－1～100a－k中，NAND快閃記憶體100a－1及100a－2依序分別成為賦能狀態之情形。圖7中，NAND快閃記憶體100a－1及100a－2中之信號Int_CE分別表示為信號Int_CE1及Int_CE2。
再者，以下，為了方便說明，分別對NAND快閃記憶體100a－1及100a－2內之構成的參照符號附加「－1」及「－2」而加以區分。
如圖7所示，直至達到時刻T10為止，輸入驅動器131－1及131－2中供給有“H”位準之信號/CE。藉此，輸入驅動器131－1及131－2輸出之信號Int_p/CE－1及Int_p/CE－2為“H”位準，反相器132－1及132－2輸出之信號Int_pCE－1及Int_pCE－2為“L”位準。因此，信號Int_CE1及Int_CE2均為“L”位準，NAND快閃記憶體100a－1及100a－2均成為去能狀態。
於時刻T10，信號/CE從“H”位準生效為“L”位準。與信號/CE被生效同步地，向輸入驅動器121－1＜7：0＞及121－2＜7：0＞供給1週期之信號DQ＜7：0＞。輸入驅動器121－1＜7：0＞及121－2＜7：0＞分別基於信號DQ＜7：0＞輸出信號Din－1＜7：0＞及Din－2＜7：0＞。信號Din－1＜7：0＞及Din－2＜7：0＞中均包含例如唯一地識別NAND快閃記憶體100a－1之晶片位址CA1＜7：0＞。
藉由信號/CE被生效，信號Int_pCE－1及Int_pCE－2為“H”位準。藉此，正反器電路133－1＜7：0＞及133－2＜7：0＞將晶片位址CA1＜7：0＞閂鎖。
晶片位址比較電路134－1及134－2將晶片位址CA1＜7：0＞與自身所對應之晶片位址CA_self＜7：0＞進行比較。
具體而言，NAND快閃記憶體100a－1中，晶片位址CA_self＜7：0＞與晶片位址CA1＜7：0＞一致。藉此，晶片位址比較電路134－1輸出“H”位準之信號Sig1－1。邏輯積電路135－1基於“H”位準之信號Int_pCE－1及“H”位準之信號Sig1－1，輸出“H”位準之信號Int_CE1。
另一方面，NAND快閃記憶體100a－2中，晶片位址CA_self＜7：0＞與晶片位址CA1＜7：0＞不同(與晶片位址CA2＜7：0＞一致)。藉此，晶片位址比較電路134－2輸出“L”位準之信號Sig1－2。邏輯積電路135－2基於“H”位準之信號Int_pCE－2及“L”位準之信號Sig1－2，輸出“L”位準之信號Int_CE2。
根據以上，於時刻T10，NAND快閃記憶體100a－1成為賦能狀態，NAND快閃記憶體100a－2成為去能狀態。
於時刻T20，信號/CE從“L”位準否定為“H”位準。藉此，信號Int_CE1及Int_CE2均為“L”位準，NAND快閃記憶體100a－1及100a－2均成為去能狀態。
於時刻T30，信號/CE從“H”位準生效為“L”位準。與信號/CE被生效同步地，輸入驅動器121－1＜7：0＞及121－2＜7：0＞中供給有信號DQ＜7：0＞。輸入驅動器121－1＜7：0＞及121－2＜7：0＞分別基於信號DQ＜7：0＞輸出信號Din－1＜7：0＞及Din－2＜7：0＞。信號Din－1＜7：0＞及Din－2＜7：0＞中包含例如唯一地識別NAND快閃記憶體100a－2之晶片位址CA2＜7：0＞。
藉由信號/CE被生效，信號Int_pCE－1及Int_pCE－2成為“H”位準。藉此，正反器電路133－1＜7：0＞及133－2＜7：0＞將晶片位址CA2＜7：0＞閂鎖。
晶片位址比較電路134－1及134－2將晶片位址CA2＜7：0＞與自身所對應之晶片位址CA_self＜7：0＞進行比較。
具體而言，NAND快閃記憶體100a－1中，晶片位址CA_self＜7：0＞與晶片位址CA2＜7：0＞不同(與晶片位址CA1＜7：0＞一致)。藉此，晶片位址比較電路134－1輸出“L”位準之信號Sig1－1。邏輯積電路135－1基於“H”位準之信號Int_pCE－1及“L”位準之信號Sig1－1輸出“L”位準之信號Int_CE1。
另一方面，NAND快閃記憶體100a－2中，晶片位址CA_self＜7：0＞與晶片位址CA2＜7：0＞一致。藉此，晶片位址比較電路134－2輸出“H”位準之信號Sig1－2。邏輯積電路135－2基於“H”位準之信號Int_pCE－2及“H”位準之信號Sig1－2輸出“H”位準之信號Int_CE2。
根據以上，於時刻T30，NAND快閃記憶體100a－1成為去能狀態，NAND快閃記憶體100a－2成為賦能狀態。
再者，如上述般，包含晶片位址CA1＜7：0＞之1週期之信號DQ＜7：0＞係與在時刻T10信號/CE從“H”位準生效為“L”位準「同步」地被輸入，包含晶片位址CA2＜7：0＞之1週期之信號DQ＜7：0＞係與在時刻T30信號/CE從“H”位準生效為“L”位準「同步」地被輸入。此處提及之「同步」不限於為同一時序之情形。
基於信號/CE之生效而從反相器132將信號Int_pCE供給至正反器電路133＜7：0＞之控制端之時序與基於信號DQ＜7：0＞之輸入而從輸入驅動器121＜7：0＞將信號Din＜7：0＞供給至正反器電路133＜7：0＞之輸入端之期間重疊即可。
1.3 本實施方式之效果 根據第1實施方式，NAND快閃記憶體100a－1及100a－2係從記憶體控制器200供給有同一信號/CE。正反器電路133－1＜7：0＞及133－2＜7：0＞係與信號/CE被生效同步地，將信號DQ＜7：0＞閂鎖。晶片位址比較電路134－1及134－2將自身所對應之晶片位址CA_self＜7：0＞與信號DQ＜7：0＞所包含之晶片位址CA＜7：0＞進行比較，於一致之情形時分別輸出“H”位準之信號Sig1－1及Sig1－2，於不同之情形時分別輸出“L”位準之信號Sig1－1及Sig1－2。邏輯積電路135－1將作為信號/CE之反轉信號之信號Int_pCE－1與信號Sig1－1之邏輯積結果以信號Int_CE1的形式輸出。邏輯積電路135－2將作為信號/CE之反轉信號之信號Int_pCE－2與信號Sig1－2之邏輯積結果以信號Int_CE2的形式輸出。藉此，NAND快閃記憶體100a－1及100a－2均可與信號/CE被生效同時地，判定是否被指示為自身成為賦能狀態。因此，記憶體控制器200在每次進行寫入動作或讀取動作等時，不需要藉由指令順序來指定晶片位址CA。因此，可使晶片選擇簡便化。
又，賦能狀態之NAND快閃記憶體100於信號/CE被生效後，可獨佔地使用信號/RB而無需接受包含晶片位址之指定之指令順序的發行。因此，記憶體控制器200可不執行指令順序而判定賦能狀態之NAND快閃記憶體100是就緒狀態還是忙碌狀態。
圖8係表示比較例之NAND快閃記憶體之讀取動作之指令順序。又，圖9表示第1實施方式之NAND快閃記憶體之讀取動作之指令順序。
如圖8所示，比較例中，NAND控制器250a為了使複數個NAND快閃記憶體100a中之成為動作對象之NAND快閃記憶體100a執行讀取動作，一邊切換信號/WE，一邊連續發行讀取指令“00h”、跨5週期之位址ADD、及指令“30h”。指令“00h”係命令來自記憶胞陣列101之資料之讀取之指令，指令“30h”係命令該讀取動作之開始之指令。
比較例中，指定複數個NAND快閃記憶體100a中哪個成為動作對象之資訊(例如，晶片位址CA)包含於位址ADD中。因此，複數個NAND快閃記憶體100a之各者在接收到位址ADD之前無法判定是否被指示為自身成為賦能狀態。
與此相對，如圖9所示，第1實施方式中，NAND控制器250a與將信號/CE從“H”位準生效為“L”位準同步地，輸入包含晶片位址CA＜7：0＞之1週期之信號DQ＜7：0＞。藉此，複數個NAND快閃記憶體100a之各者可於較接收指令順序所包含之位址ADD更早之時序，判定是否被指示為使自身成為賦能狀態。
1.4 第1實施方式之變化例 第1實施方式不限於上述之例，而可應用各種變化。例如，上述第1實施方式中，已對NAND快閃記憶體100經由信號DQ＜7：0＞接收8位元之晶片位址CA＜7：0＞之情形進行了說明，但於晶片位址CA之位元數較少時，不限於上述情況。以下之說明中，將省略關於與第1實施方式相同之構成及動作之說明，而主要對與第1實施方式不同之構成及動作進行說明。
1.4.1 邏輯控制電路 圖10係用以說明第1實施方式之變化例之邏輯控制電路103之構成的方塊圖。圖10中，示出晶片位址CA之位元數為3位元之情形。
如圖10所示，邏輯控制電路103進而包含輸入驅動器136、137及138。
輸入驅動器136～138中分別分配有信號CLE、ALE、及/WE。亦即，輸入驅動器136～138分別構成為可經由控制用墊P_CLE、P_ALE、及P_/WE而與記憶體控制器200之間接收信號CLE、ALE、及/WE。輸入驅動器136～138分別在接受信號CLE、ALE、及/WE時，放大該信號CLE、ALE、及/WE，產生信號Int_CLE、Int_ALE、及Int_/WE，並將其等從各個輸出端輸出。
正反器電路133＜2：0＞包含與輸入驅動器136～138之各自之輸出端連接之輸入端、與晶片位址比較電路134之第1輸入端連接之輸出端、及與反相器132之輸出端連接之控制端。正反器電路133＜2：0＞以從控制端輸入之信號Int_pCE從“L”位準變為“H”位準作為觸發，將從輸入端輸入之1週期之信號Int_CLE、Int_ALE、及Int_/WE閂鎖，並從輸出端輸出。正反器電路133＜2：0＞維持例如於信號Int_pCE維持“H”位準之狀態、從“H”位準變為“L”位準之狀態、及維持“L”位準之狀態下閂鎖之資訊之輸出。
根據以上之構成，邏輯控制電路103可使用信號CLE、ALE、及/WE取入晶片位址CA＜2：0＞。
1.4.2 晶片選擇動作 圖11係表示第1實施方式之變化例之記憶體系統中之晶片選擇動作的時序圖，與第1實施方式中之圖7對應。
如圖11所示，直至時刻T10為止與圖7相同，因此省略說明。
於時刻T10，信號/CE從“H”位準生效為“L”位準。與信號/CE被生效同步地，輸入驅動器136－1～138－1、及136－2～138－2之各者中分別供給有信號CLE、ALE、及/WE。信號CLE、ALE、及/WE中分別包含作為晶片位址CA1＜2：0＞之部分之CA1＜0＞、CA1＜1＞、及CA1＜2＞。輸入驅動器136－1～138－1分別輸出信號Int_CLE－1、Int_ALE－1、及Int_/WE－1，輸入驅動器136－2～138－2分別輸出信號Int_CLE－2、Int_ALE－2、及Int_/WE－2。
藉由信號/CE被生效，信號Int_pCE－1及Int_pCE－2成為“H”位準。藉此，正反器電路133－1及133－2＜2：0＞將晶片位址CA1＜2：0＞閂鎖。
晶片位址比較電路134－1及134－2將晶片位址CA1＜2：0＞與自身所對應之晶片位址CA_self＜2：0＞進行比較。
具體而言，NAND快閃記憶體100a－1中，晶片位址CA_self＜2：0＞與晶片位址CA1＜2：0＞一致。藉此，晶片位址比較電路134－1輸出“H”位準之信號Sig1－1。邏輯積電路135－1基於“H”位準之信號Int_pCE－1及“H”位準之信號Sig1－1，輸出“H”位準之信號Int_CE1。
另一方面，NAND快閃記憶體100a－2中，晶片位址CA_self＜2：0＞與晶片位址CA1＜2：0＞不同(與晶片位址CA2＜2：0＞一致)。藉此，晶片位址比較電路134－2輸出“L”位準之信號Sig1－2。邏輯積電路135－2基於“H”位準之信號Int_pCE－2及“L”位準之信號Sig1－2，輸出“L”位準之信號Int_CE2。
根據以上，於時刻T10，NAND快閃記憶體100a－1成為賦能狀態，NAND快閃記憶體100a－2成為去能狀態。
時刻T20之動作因與第1實施方式相同，故省略說明。
又，於時刻T30之動作中，除藉由信號CLE、ALE、及/WE取入晶片位址CA2＜2：0＞及NAND快閃記憶體100a－1成為去能狀態、NAND快閃記憶體100a－2成為賦能狀態之方面以外，與時刻T10之動作相同，因此省略說明。
1.4.3 變化例之效果 根據第1實施方式之變化例，可與信號/CE被生效同步地，藉由信號DQ＜7：0＞以外之信號CLE、ALE、及/WE取入晶片位址CA＜2：0＞。藉此，於晶片位址CA之位元數可表現為3位元以下之情形時，可減少晶片選擇動作中使用之信號之數量。
2. 第2實施方式 接下來，對第2實施方式進行說明。第1實施方式中，已對在信號/CE被生效之時間點，輸入驅動器121＜7：0＞成為可接收信號DQ＜7：0＞之狀態之情形進行了說明。亦即，已對NAND快閃記憶體100係即使在處於去能狀態時亦可動作地維持輸入驅動器121(即使在處於去能狀態時亦向輸入驅動器121供給電源電壓)之構成之情形進行了說明。第2實施方式中，將對在信號/CE被生效之時間點輸入驅動器121＜7：0＞不是可接收信號DQ＜7：0＞之狀態之情形進行說明。亦即，將對NAND快閃記憶體100係在處於去能狀態時並非可動作地維持輸入驅動器121(在處於去能狀態時不對輸入驅動器121供給電源電壓)之構成之情形進行說明。以下，省略關於與第1實施方式相同之構成及動作之說明，而主要對與第1實施方式不同之構成及動作進行說明。
2.1 輸入輸出電路及邏輯控制電路 圖12係表示第2實施方式之輸入輸出電路及邏輯控制電路之方塊圖，與第1實施方式中之圖6對應。
如圖12所示，輸入輸出電路102進而包含電源供給控制電路123，邏輯控制電路103進而包含時序控制電路139。
電源供給控制電路123包含被輸入來自反相器132之信號Int_pCE之第1輸入端、被輸入來自邏輯積電路135之信號Int_CE之第2輸入端、可向輸入驅動器121＜7：0＞供給電壓VCCQ之第1輸出端、及向時序控制電路139輸出信號Sig2之第2輸出端。電壓VCCQ係用以驅動輸入驅動器121＜7：0＞之電源電壓。電源供給控制電路123在信號Int_pCE從“L”位準切換為“H”位準時，開始對輸入驅動器121＜7：0＞供給電壓VCCQ。電源供給控制電路123於開始電壓VCCQ之供給後，將表示藉由電壓VCCQ之供給而輸入驅動器121＜7：0＞可接收信號DQ＜7：0＞之信號Sig2輸出至時序控制電路139。電源供給控制電路123在信號Int_CE從“H”位準切換為“L”位準時，停止向輸入驅動器121＜7：0＞供給電壓VCCQ。
時序控制電路139包含被輸入有來自反相器132之信號Int_pCE之第1輸入端、從電源供給控制電路123輸入有信號Sig2之第2輸入端、及向正反器電路133＜7：0＞之控制端及邏輯積電路135之第1輸入端輸出信號Int_dCE之第2輸出端。時序控制電路139在接受“H”位準之信號Int_pCE時，使信號Int_pCE延遲至接受到信號Sig2為止。時序控制電路139在接受信號Sig2時，將經延遲之信號Int_pCE以信號Int_dCE的形式輸出。亦即，時序控制電路139於使“H”位準之信號Int_pCE延遲至輸入驅動器121＜7：0＞成為可接收之狀態之後，以信號Int_dCE的形式輸出。
2.2 晶片選擇動作 圖13係表示第2實施方式之記憶體系統中之晶片選擇動作的時序圖，與第1實施方式中之圖7對應。
如圖13所示，直至時刻T10為止，NAND快閃記憶體100a－1及100a－2均成為去能狀態。與此同時，電源供給控制電路123－1及123－2分別停止向輸入驅動器121－1＜7：0＞及121－2＜7：0＞供給電壓VCCQ。
於時刻T10，信號/CE從“H”位準生效為“L”位準，並且包含晶片位址CA1＜7：0＞之信號DQ＜7：0＞從記憶體控制器200發送。然而，如上述般，輸入驅動器121－1＜7：0＞及121－2＜7：0＞於時刻T10之時間點未被供給電壓VCCQ，因此不接收信號DQ＜7：0＞。與信號/CE被生效同步地，電源供給控制電路123－1及123－2分別開始向輸入驅動器121－1＜7：0＞及121－2＜7：0＞供給電壓VCCQ。
再者，伴隨信號/CE被生效，時序控制電路139－1及139－2分別接受“H”位準之信號Int_pCE－1及Int_pCE－2，但不輸出“H”位準之信號Int_dCE－1及Int_dCE－2。
於時刻T11，輸入驅動器121－1＜7：0＞及121－2＜7：0＞成為可接收信號DQ＜7：0＞之狀態，且分別輸出信號Din－1＜7：0＞及Din－2＜7：0＞。與此同時，電源供給控制電路123－1及123－2分別將信號Sig2－1及Sig2－2輸出至時序控制電路139－1及139－2。時序控制電路139－1及139－2在分別接受信號Sig2－1及Sig2－2時，輸出“H”位準之信號Int_dCE－1及Int_dCE－2。藉此，正反器電路133－1＜7：0＞及133－2＜7：0＞將晶片位址CA1＜7：0＞閂鎖。
再者，輸入驅動器121－1＜7：0＞及121－2＜7：0＞可於較信號DQ＜7：0＞之1週期短之期間內成為可接收之狀態。因此，輸入驅動器121－1＜7：0＞及121－2＜7：0＞可於記憶體控制器200輸出包含晶片位址CA1＜7：0＞之信號DQ＜7：0＞之期間，接收信號DQ＜7：0＞。
繼而，晶片位址比較電路134－1及134－2將晶片位址CA1＜7：0＞與自身所對應之晶片位址CA_self＜7：0＞進行比較。
具體而言，NAND快閃記憶體100a－1中，晶片位址CA_self＜7：0＞與晶片位址CA1＜7：0＞一致。藉此，晶片位址比較電路134－1輸出“H”位準之信號Sig1－1。邏輯積電路135－1基於“H”位準之信號Int_pCE－1及“H”位準之信號Sig1―1，輸出“H”位準之信號Int_CE1。
另一方面，NAND快閃記憶體100a－2中，晶片位址CA_self＜7：0＞與晶片位址CA1＜7：0＞不同。藉此，晶片位址比較電路134－2輸出“L”位準之信號Sig1－2。邏輯積電路135－2基於“H”位準之信號Int_pCE－2及“L”位準之信號Sig1－2，輸出“L”位準之信號Int_CE2。
根據以上，於時刻T11，NAND快閃記憶體100a－1成為賦能狀態，NAND快閃記憶體100a－2成為去能狀態。再者，電源供給控制電路123－2在接受“L”位準之信號Int_CE2時，停止對輸入驅動器121－2＜7：0＞供給電壓VCCQ。藉此，去能狀態之NAND快閃記憶體100a－2可迅速地切換為待機模式。
於時刻T20，信號/CE從“L”位準否定為“H”位準。藉此，信號Int_CE1及Int_CE2均為“L”位準，NAND快閃記憶體100a－1及100a－2均成為去能狀態。與此同時，電源供給控制電路123－1停止向輸入驅動器121－1＜7：0＞供給電壓VCCQ。
於時刻T30，信號/CE從“H”位準生效為“L”位準，並且包含晶片位址CA2＜7：0＞之信號DQ＜7：0＞從記憶體控制器200發送。然而，輸入驅動器121－1＜7：0＞及121－2＜7：0＞於時刻T30之時間點不接收信號DQ＜7：0＞。與信號/CE被生效同步地，電源供給控制電路123－1及123－2分別開始向輸入驅動器121－1＜7：0＞及121－2＜7：0＞供給電壓VCCQ。
再者，伴隨信號/CE被生效，時序控制電路139－1及139－2分別接受“H”位準之信號Int_pCE－1及Int_pCE－2，但不輸出“H”位準之信號Int_dCE－1及Int_dCE－2。
於時刻T31，輸入驅動器121－1＜7：0＞及121－2＜7：0＞成為可接收信號DQ＜7：0＞之狀態，分別輸出信號Din－1＜7：0＞及Din－2＜7：0＞。與此同時，電源供給控制電路123－1及123－2分別將信號Sig2－1及Sig2－2輸出至時序控制電路139－1及139－2。時序控制電路139－1及139－2在分別接受信號Sig2－1及Sig2－2時，輸出“H”位準之信號Int_dCE－1及Int_dCE－2。藉此，正反器電路133－1＜7：0＞及133－2＜7：0＞將晶片位址CA2＜7：0＞閂鎖。
再者，輸入驅動器121－1＜7：0＞及121－2＜7：0＞可於較信號DQ＜7：0＞之1週期短之期間內成為可接收之狀態。因此，輸入驅動器121－1＜7：0＞及121－2＜7：0＞可於記憶體控制器200輸出包含晶片位址CA2＜7：0＞之信號DQ＜7：0＞期間，接收信號DQ＜7：0＞。
繼而，晶片位址比較電路134－1及134－2將晶片位址CA2＜7：0＞與自身所對應之晶片位址CA_self＜7：0＞進行比較。
NAND快閃記憶體100a－1中，晶片位址CA_self＜7：0＞與晶片位址CA2＜7：0＞不同。藉此，晶片位址比較電路134－1輸出“L”位準之信號Sig1－1。邏輯積電路135－1基於“H”位準之信號Int_dCE－1及“L”位準之信號Sig1－1，輸出“L”位準之信號Int_CE1。
另一方面，NAND快閃記憶體100a－2中，晶片位址CA_self＜7：0＞與晶片位址CA2＜7：0＞一致。藉此，晶片位址比較電路134－2輸出“H”位準之信號Sig1－2。邏輯積電路135－2基於“H”位準之信號Int_dCE－2及“H”位準之信號Sig1－2，輸出“H”位準之信號Int_CE2。
根據以上，於時刻T31，NAND快閃記憶體100a－2成為賦能狀態，NAND快閃記憶體100a－1成為去能狀態。再者，電源供給控制電路123－1在接受“L”位準之信號Int_CE1時，停止向輸入驅動器121－1＜7：0＞供給電壓VCCQ。藉此，去能狀態之NAND快閃記憶體100a－1可迅速地切換為待機模式。
2.3 本實施方式之效果 第2實施方式之NAND快閃記憶體100構成為在處於去能狀態(待機模式)時，電源供給控制電路123停止向輸入驅動器121供給電壓VCCQ。
根據第2實施方式，電源供給控制電路123與信號/CE被生效同步地，開始向輸入驅動器121供給電壓VCCQ。藉此，輸入驅動器121－1＜7：0＞從信號/CE被生效起延遲了期間(T11－T10)而成為可接收信號DQ＜7：0＞之狀態。時序控制電路139使信號Int_pCE延遲至輸入驅動器121＜7：0＞成為可接收信號DQ＜7：0＞之狀態為止。然後，時序控制電路139在成為可接收信號DQ＜7：0＞之狀態時，將該經延遲之信號Int_pCE以信號Int_dCE的形式輸出。藉此，可將正反器電路133＜7：0＞閂鎖信號Din＜7：0＞之時序調整為與晶片位址CA＜7：0＞作為信號Din＜7：0＞被取入之期間重疊。因此，即使於當對NAND快閃記憶體100之輸入驅動器121＜7：0＞生效信號/CE時輸入驅動器121＜7：0＞不是可立即接收信號DQ＜7：0＞之狀態之情形時，亦可相應於信號/CE被生效而取入晶片位址CA＜7：0＞。因此，可進一步抑制待機模式中之NAND快閃記憶體100之消耗電力，可使晶片選擇動作簡便化，且可實現與第1實施方式相同之效果。
又，電源供給控制電路123在接受“L”位準之信號Int_CE時，停止向輸入驅動器121＜7：0＞供給電壓VCCQ。藉此，可迅速地停止向未被晶片選擇動作選擇為賦能狀態之NAND快閃記憶體100的輸入驅動器121＜7：0＞供給電源電壓。因此，可抑制去能狀態(待機模式)下之NAND快閃記憶體100之消耗電力的增加。
2.4 第2實施方式之變化例 第2實施方式不限於上述之例，亦可應用各種變化。例如，上述第2實施方式可與第1實施方式同樣地，應用第1實施方式之變化例之構成。以下之說明中，省略關於與第2實施方式及第1實施方式之變化例相同之構成及動作的說明，而主要對與第2實施方式及第1實施方式之變化例不同之構成及動作進行說明。
2.4.1 邏輯控制電路 圖14係用以說明第2實施方式之變化例之邏輯控制電路103之構成之方塊圖。圖14中，示出晶片位址CA之位元數為3位元之情形。
如圖14所示，邏輯控制電路103進而包含輸入驅動器136～138、及電源供給控制電路140。輸入驅動器136～138之構成因與第1實施方式之變化例相同，故省略說明。
電源供給控制電路140包含被輸入來自反相器132之信號Int_pCE之第1輸入端、被輸入來自邏輯積電路135之信號Int_CE之第2輸入端、可向輸入驅動器136～138供給電壓VCCQ之第1輸出端、及向時序控制電路139輸出信號Sig3之第2輸出端。電源供給控制電路140在信號Int_pCE從“L”位準切換為“H”位準時，開始向輸入驅動器136～138供給電壓VCCQ。電源供給控制電路140於開始電壓VCCQ之供給後，將表示藉由電壓VCCQ之供給而輸入驅動器136～138分別可接收信號CLE、ALE、及/WE之信號Sig3輸出至時序控制電路139。電源供給控制電路140在信號Int_CE從“H”位準切換為“L”位準時，停止向輸入驅動器136～138供給電壓VCCQ。
時序控制電路139取代第2實施方式中之信號Sig2而接受信號Sig3。藉此，時序控制電路139使“H”位準之信號Int_pCE延遲至輸入驅動器136～138成為可接收之狀態之後，以信號Int_dCE的形式輸出。
根據以上之構成，邏輯控制電路103即使於在信號/CE被生效時未向輸入驅動器136～138供給電壓VCCQ之情形時，亦可使用信號CLE、ALE、及/WE來取入晶片位址CA＜2：0＞。
2.4.2 晶片選擇動作 圖15係表示第2實施方式之變化例之記憶體系統中之晶片選擇動作的時序圖，與第2實施方式中之圖13對應。
如圖15所示，因直至時刻T10為止均與圖13相同，故省略說明。
於時刻T10，信號/CE從“H”位準生效為“L”位準，並且包含晶片位址CA1＜2：0＞之信號CLE、ALE、及/WE從記憶體控制器200發送。然而，輸入驅動器136－1～138－1及136－2～138－2之各者於時刻T10之時間點未被供給電壓VCCQ，因此分別不接收信號CLE、ALE、及/WE。與信號/CE被生效同步地，電源供給控制電路140－1及140－2分別開始向輸入驅動器136－1～138－1、及136－2～138－2供給電壓VCCQ。
再者，伴隨信號/CE被生效，時序控制電路139－1及139－2分別接受“H”位準之信號Int_pCE－1及Int_pCE－2，但不輸出“H”位準之信號Int_dCE－1及Int_dCE－2。
於時刻T11，輸入驅動器136－1～138－1及136－2～138－2之各者分別成為可接收信號CLE、ALE、及/WE之狀態。與此同時，電源供給控制電路140－1及140－2分別將信號Sig3－1及Sig3－2輸出至時序控制電路139－1及139－2。時序控制電路139－1及139－2在分別接受信號Sig3－1及Sig3－2時，輸出“H”位準之信號Int_dCE－1及Int_dCE－2。藉此，正反器電路133－1＜2：0＞及133－2＜2：0＞將晶片位址CA1＜2：0＞閂鎖。
再者，輸入驅動器136－1～138－1及136－2～136－2之各者可分別於較1週期短之期間內成為可接收信號CLE、ALE、及/WE之狀態。因此，輸入驅動器136－1～138－1及136－2～138－2之各者可分別於記憶體控制器200輸出包含晶片位址CA1＜2：0＞之信號CLE、ALE、及/WE之期間接收該等信號。
繼而，晶片位址比較電路134－1及134－2將晶片位址CA1＜2：0＞與自身所對應之晶片位址CA_self＜2：0＞進行比較。
具體而言，NAND快閃記憶體100a－1中，晶片位址CA_self＜2：0＞與晶片位址CA1＜2：0＞一致。藉此，晶片位址比較電路134－1輸出“H”位準之信號Sig1－1。邏輯積電路135－1基於“H”位準之信號Int_dCE－1及“H”位準之信號Sig1－1，輸出“H”位準之信號Int_CE1。
另一方面，NAND快閃記憶體100a－2中，晶片位址CA_self＜2：0＞與晶片位址CA1＜2：0＞不同。藉此，晶片位址比較電路134－2輸出“L”位準之信號Sig1－2。邏輯積電路135－2基於“H”位準之信號Int_dCE－2及“L”位準之信號Sig1－2，輸出“L”位準之信號Int_CE2。
根據以上所述，於時刻T11，NAND快閃記憶體100a－1成為賦能狀態，NAND快閃記憶體100a－2成為去能狀態。電源供給控制電路140－2在接受“L”位準之信號Int_CE2時，停止向輸入驅動器136－2～138－2供給電壓VCCQ。藉此，去能狀態之NAND快閃記憶體100a－2可迅速地切換為待機模式。
於時刻T20之動作因與第2實施方式相同，故省略說明。
又，於時刻T30及T31之動作除藉由信號CLE、ALE、及/WE取入晶片位址CA2＜2：0＞之方面、及NAND快閃記憶體100a－1成為去能狀態而NAND快閃記憶體100a－2成為賦能狀態之方面以外，其他與於時刻T10及T11之動作相同，因此省略說明。
2.4.3 變化例之效果 根據第2實施方式之變化例，即使於在信號/CE被生效時停止向輸入驅動器136～138供給電壓VCCQ之情形時，亦可藉由信號CLE、ALE、及/WE取入晶片位址CA＜2：0＞。藉此，於晶片位址CA之位元數可表現為3位元以下之情形時，可減少晶片選擇動作中使用之信號之數量。
3. 第3實施方式 接下來，對第3實施方式進行說明。第1實施方式及第2實施方式中，已對在信號/CE被生效之週期內將來自記憶體控制器200之晶片位址CA取入至NAND快閃記憶體100之情形進行了說明。第3實施方式中，就與信號/CE以外之信號被生效同步地取入晶片位址CA之方面而言，與第1實施方式及第2實施方式不同。以下，省略關於與第1實施方式及第2實施方式、以及各自之變化例相同之構成及動作的說明，而主要對與第1實施方式及第2實施方式、以及各自之變化例不同之構成及動作進行說明。
3.1 輸入輸出電路及邏輯控制電路 圖16係表示第3實施方式之輸入輸出電路及邏輯控制電路之方塊圖。
如圖16所示，邏輯控制電路103進而包含晶片選擇判定電路141及邏輯積電路142。又，邏輯控制電路103不包含時序控制電路139。與此同時，電源供給控制電路123及140可分別構成為不輸出信號Sig2及Sig3。
晶片選擇判定電路141包含被輸入來自反相器132之信號Int_pCE之輸入端、及向邏輯積電路135之第1輸入端輸出信號Int_qCE之輸出端。晶片選擇判定電路141於接受了“L”位準之信號Int_pCE之情形時，判定是否可將自身之NAND快閃記憶體100設為去能狀態。當判定為可設為去能狀態時，晶片選擇判定電路141輸出“L”位準之信號Int_qCE。另一方面，當判定為無法設為去能狀態時或當接受了“H”位準之信號Int_pCE時，晶片選擇判定電路141輸出“H”位準之信號Int_qCE。作為判定為無法設為去能狀態之情形的例子，可能會包含正處於寫入動作或讀取動作等動作期間之情形及信號/CE被否定後直至特定時間經過之情形等。
邏輯積電路142包含從輸入驅動器136輸入有信號Int_CLE之第1輸入端、從輸入驅動器137輸入有信號Int_ALE之第2輸入端、及與正反器電路133＜7：0＞之控制端連接之輸出端。邏輯積電路142係向正反器電路133＜7：0＞之控制端，當信號CLE及ALE同時為“H”位準時輸出“H”位準之信號，當信號CLE及ALE中之至少一者為“L”位準時輸出“L”位準之信號。
正反器電路133＜7：0＞包含與輸入驅動器121＜7：0＞之輸出端連接之輸入端、與晶片位址比較電路134之第1輸入端連接之輸出端、及與邏輯積電路142之輸出端連接之控制端。正反器電路133＜7：0＞以邏輯積電路142之輸出信號從“L”位準變為“H”位準作為觸發，將從輸入端輸入之1週期之信號Din＜7：0＞(亦即，8位元之資訊)閂鎖，並從輸出端輸出。正反器電路133＜7：0＞係維持例如於邏輯積電路142之輸出信號維持“H”位準之狀態、從“H”位準變為“L”位準之狀態、及維持“L”位準之狀態下閂鎖之資訊之輸出。
3.2 晶片選擇動作 接下來，參照圖17所示之時序圖對第3實施方式之記憶體系統之晶片選擇動作進行說明。圖17之例中，示出賦能狀態之NAND快閃記憶體100從NAND快閃記憶體100a－1切換為NAND快閃記憶體100a－2之情形。
如圖17所示，直至時刻T50為止，從記憶體控制器200供給有“L”位準之信號/CE。NAND快閃記憶體100a－1為賦能狀態，執行寫入動作或讀取動作等動作。亦即，晶片位址比較電路134－1輸出“H”位準之信號Sig1－1。另一方面，NAND快閃記憶體100a－2為去能狀態，因此晶片位址比較電路134－2輸出“L”位準之信號Sig1－2。
於時刻T50，信號/CE被否定。與此同時，信號Int_pCE－1及Int_pCE－2從“H”位準切換為“L”位準。晶片選擇判定電路141－1判定無法將動作中之NAND快閃記憶體100a－1設為去能狀態，輸出“H”位準之信號Int_qCE－1。藉此，信號Int_CE1維持“H”位準。
於時刻T51，信號/CE再次被生效。與信號/CE被生效同步地，電源供給控制電路123－2及140－2開始向輸入驅動器121－2＜7：0＞、136－2、及137－2供給電壓VCCQ。藉此，NAND快閃記憶體100a－1及100a－2均為可接收信號DQ＜7：0＞、CLE、及ALE之狀態。又，晶片選擇判定電路141－1及141－2分別輸出“H”位準之信號Int_qCE－1及Int_qCE－2。
於時刻T52，NAND快閃記憶體100a－1結束正執行之動作。NAND快閃記憶體100a－1繼續處於賦能狀態。
於時刻T53，信號CLE及ALE被生效為“H”位準，並且包含晶片位址CA2＜7：0＞之信號DQ＜7：0＞從記憶體控制器200發送。如上述般，NAND快閃記憶體100a－1及100a－2均為可接收信號DQ＜7：0＞、CLE、及ALE之狀態。因此，正反器電路133－1＜7：0＞及133－2＜7：0＞將晶片位址CA2＜7：0＞閂鎖。
繼而，晶片位址比較電路134－1及134－2將晶片位址CA2＜7：0＞與自身所對應之晶片位址CA_self＜7：0＞進行比較。
具體而言，NAND快閃記憶體100a－1中，晶片位址CA_self＜7：0＞與晶片位址CA2＜7：0＞不同。藉此，晶片位址比較電路134－1輸出“L”位準之信號Sig1－1。邏輯積電路135－1基於“H”位準之信號Int_qCE－1及“L”位準之信號Sig1－1，輸出“L”位準之信號Int_CE1。
另一方面，NAND快閃記憶體100a－2中，晶片位址CA_self＜7：0＞與晶片位址CA2＜7：0＞一致。藉此，晶片位址比較電路134－2輸出“H”位準之信號Sig1－2。邏輯積電路135－2基於“H”位準之信號Int_qCE－2及“H”位準之信號Sig1－2，輸出“H”位準之信號Int_CE2。
根據以上，於時刻T53，NAND快閃記憶體100a－1成為去能狀態，NAND快閃記憶體100a－2成為賦能狀態。再者，電源供給控制電路123－1及140－1在接受“L”位準之信號Int_CE1時，停止對輸入驅動器121－1＜7：0＞、136－1、及137－1供給電壓VCCQ。藉此，去能狀態之NAND快閃記憶體100a－1可迅速地切換為待機模式。
於時刻T54，賦能狀態之NAND快閃記憶體100a－2開始寫入動作或讀取動作等動作。
3.3 本實施方式之效果 根據第3實施方式，賦能狀態之NAND快閃記憶體100之晶片選擇判定電路141判定在信號/CE被否定後，是否可將該NAND快閃記憶體100設為去能狀態。判定之結果為，當可設為去能狀態時，將輸出至邏輯積電路135之第1輸入端之信號Int_qCE設為“H”位準，當無法設為去能狀態時，設為“L”位準。藉此，即使在信號/CE被否定後，亦可將動作中之NAND快閃記憶體100維持為賦能狀態。
又，與已否定之信號/CE再次被生效同步地，電源供給控制電路123及140開始向輸入驅動器121＜7：0＞、136、及137供給電壓VCCQ。藉此，去能狀態之NAND快閃記憶體100之輸入驅動器121＜7：0＞、136、及137可於被供給成為晶片選擇動作之觸發之信號CLE及ALE、以及包含晶片位址CA之信號DQ＜7：0＞之前，成為可接收該等信號之狀態。因此，NAND快閃記憶體100於賦能狀態之NAND快閃記憶體100之動作結束後，無需考慮輸入驅動器之升壓所需之時間便可取入晶片位址CA。因此，即使於輸入驅動器121＜7：0＞之升壓需要時間之情形時，如在信號DQ＜7：0＞之1週期內無法使輸入驅動器121＜7：0＞升壓時，亦可於1週期內實質地執行晶片選擇動作。
又，電源供給控制電路123及140在接受“L”位準之信號Int_CE時，停止向輸入驅動器121＜7：0＞、136、及137供給電壓VCCQ。藉此，可迅速地將晶片選擇動作中未選擇之NAND快閃記憶體100之輸入驅動器121＜7：0＞、136、及137切換為待機模式。因此，可抑制去能狀態下之消耗電力之增加。
4.其他 上述第1實施方式至第3實施方式中，已對晶片位址CA為8位元之情形進行了說明，但不限於此。例如，晶片位址CA可以是8位元以下之任意位元數。該情形時，僅使用與晶片位址CA之位元數相應之輸入驅動器121便可執行晶片選擇動作。又，晶片位址CA可較8位元多。該情形時，NAND快閃記憶體100可藉由重複生效信號/CE(第3實施方式中，信號CLE及ALE)，而跨複數個週期取入信號DQ＜7：0＞。
又，上述第1實施方式及第2實施方式中，已對與信號/CE被生效同時地供給晶片位址CA之情形進行了說明，上述第3實施方式中，已對與信號CLE及ALE均被生效同時地供給晶片位址CA之情形進行了說明，但不限於此。例如，晶片位址CA可於信號/CE被生效後或信號CLE及ALE均被生效後，且經過了特定之週期數後供給。該情形時，時序控制電路139可無關於信號Sig2或Sig3，而藉由特定之可時序延遲之構成(例如，串聯連接之偶數個反相器等)使信號Int_p/CE延遲。藉此，即使於輸入驅動器121等之升壓需要1週期以上之情形時，亦可在輸入驅動器121等之升壓完成後使正反器電路133閂鎖晶片位址CA。
又，上述第1實施方式之變化例及第2實施方式之變化例中，已對使用信號CLE、ALE、及/WE之情形進行了說明，但不限於此，亦可取代地使用或追加信號/WP等其他信號。
已對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例提示，並不意圖限定發明之範圍。該等實施方式能夠以其他各種形態實施，於不脫離發明之主旨之範圍內可進行各種省略、置換、變更。該等實施方式或其變化與包含於發明之範圍或主旨同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請]
本申請享有以日本專利申請2020-51634號(申請日：2020年3月23日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
00h:讀取指令 1:記憶體系統 10:基板 30h:指令 100:NAND快閃記憶體 100a-1:NAND快閃記憶體 100a-2:NAND快閃記憶體 100a-3:NAND快閃記憶體 100a-k:NAND快閃記憶體 100a-(k-1) :NAND快閃記憶體 100b-1:NAND快閃記憶體 100b-2:NAND快閃記憶體 100b-k:NAND快閃記憶體 100c-1:NAND快閃記憶體 100c-2:NAND快閃記憶體 100c-k:NAND快閃記憶體 100d-1:NAND快閃記憶體 100d-2:NAND快閃記憶體 100d-k:NAND快閃記憶體 101:記憶胞陣列 102:輸入輸出電路 103:邏輯控制電路 104:位址暫存器 105:指令暫存器 106:定序器 107:電壓產生電路 108:驅動器組 109:列解碼器 110:感測放大器模組 121:輸入驅動器 121＜7:0＞:輸入驅動器 122:輸出驅動器 122＜7:0＞:輸出驅動器 123:電源供給控制電路 131:輸入驅動器 132:反相器 133:正反器電路 133＜2:0＞:正反器電路 133＜7:0＞:正反器電路 134:晶片位址比較電路 135:邏輯積電路 136:輸入驅動器 137:輸入驅動器 138:輸入驅動器 139:時序控制電路 140:電源供給控制電路 141:晶片選擇判定電路 142:邏輯積電路 200:記憶體控制器 210:主機介面電路 220:RAM 230:CPU 240:緩衝記憶體 250:NAND介面電路 250a:NAND控制器 250b:NAND控制器 250c:NAND控制器 250d:NAND控制器 300:主機機器 ADD:位址 ALE:信號 BL0~BLm:位元線 BLK:區塊 CA:晶片位址 CA_self＜2:0＞:晶片位址 CA_self＜7:0＞:晶片位址 CA1＜0＞:晶片位址 CA1＜1＞:晶片位址 CA1＜2＞:晶片位址 CA1＜7:0＞:晶片位址 CA2＜7:0＞:晶片位址 Cha:通道 CHb:通道 CHc:通道 CHd:通道 CLE:信號 CMD:指令 CU:胞單元 DAT:資料 DQS:信號 DQ＜7:0＞:輸入輸出信號 Din＜7:0＞:信號 Dout＜7:0＞:信號 DQ＜7:0＞:輸入輸出信號 Int_ALE:信號 Int_CE:信號 Int_CE1:信號 Int_CE2:信號 Int_CLE:信號 Int_dCE:信號 Int_pCE:信號 Int_p/CE:信號 Int_qCE:信號 Int_/WE:信號 MT0~MT7:記憶胞電晶體 NS:NAND串 P_ALE:控制用墊 P_CLE:控制用墊 P_DQ＜7:0＞:輸入輸出用墊 P_DQS:選通信號用墊 P_RE:控制用墊 P_/CE:控制用墊 P_/RE:控制用墊 P_/WE:控制用墊 P_/WP:控制用墊 RE:信號 SGD0~SGD3:選擇閘極線 SGS:選擇閘極線 Sig1:信號 Sig2:信號 Sig3:信號 SL:源極線 ST1:選擇電晶體 ST2:選擇電晶體 SU:串單元 SU0~SU3:串單元 T10:時序 T20:時序 T30:時序 T50:時序 T51:時序 T52:時序 T53:時序 T54:時序 VCCQ:電壓 WL0~WL7:字元線 /CE:信號 /DQS:信號 /RE:信號 /RB:信號 /WP:信號 /WE:信號
圖1係用以說明第1實施方式之記憶體系統之構成之方塊圖。 圖2係用以說明第1實施方式之NAND控制器及NAND快閃記憶體之構成之方塊圖。 圖3係用以說明第1實施方式之NAND快閃記憶體之構成之俯視圖。 圖4係用以說明第1實施方式之NAND快閃記憶體之構成之剖視圖。 圖5係用以說明第1實施方式之記憶胞陣列之構成之電路圖。 圖6係用以說明第1實施方式之輸入輸出電路及邏輯控制電路之構成之方塊圖。 圖7係用以說明第1實施方式之記憶體系統中之晶片選擇動作的時序圖。 圖8係用以說明比較例之記憶體系統中之讀取動作之指令順序。 圖9係用以說明第1實施方式之記憶體系統中之讀取動作之指令順序。 圖10係用以說明第1實施方式之變化例之邏輯控制電路之構成之方塊圖。 圖11係用以說明第1實施方式之變化例之記憶體系統中之晶片選擇動作的時序圖。 圖12係用以說明第2實施方式之輸入輸出電路及邏輯控制電路之構成之方塊圖。 圖13係用以說明第2實施方式之記憶體系統中之晶片選擇動作的時序圖。 圖14係用以說明第2實施方式之變化例之邏輯控制電路之構成之方塊圖。 圖15係用以說明第2實施方式之變化例之記憶體系統中之晶片選擇動作的時序圖。 圖16係用以說明第3實施方式之輸入輸出電路及邏輯控制電路之構成之方塊圖。 圖17係用以說明第3實施方式之記憶體系統中之晶片選擇動作的時序圖。
102:輸入輸出電路
103:邏輯控制電路
121<7：0>:輸入驅動器
122<7：0>:輸出驅動器
131:輸入驅動器
132:反相器
133<7：0>:正反器電路
134:晶片位址比較電路
135:邏輯積電路
CA_self<7：0>:晶片位址
Din<7：0>:信號
Dout<7：0>:信號
DQ<7：0>:輸入輸出信號
Int_CE:信號
Int_pCE:信號
Int_p/CE:信號
P_/CE:控制用墊
P_DQ<7：0>:輸入輸出用墊
Sig1:信號
/CE:信號

Claims (14)

  1. 一種半導體記憶裝置，其包含： 第1墊，其自記憶體控制器接受第1信號； 第2墊，其自上述記憶體控制器接受晶片賦能信號；及 第1控制電路；且 上述第1控制電路係構成為：於上述晶片賦能信號被生效(assert)後接收讀取指令順序之情形時，於上述晶片賦能信號被生效之同時或之後且開始上述讀取指令順序之接收之前，根據輸入至上述第1墊之上述第1信號是否與晶片位址一致而將上述半導體記憶裝置設為賦能狀態或去能狀態。
  2. 如請求項1之半導體記憶裝置，其中上述第1控制電路係構成為：於上述晶片賦能信號被生效時，進行輸入至上述第1墊之第1信號是否與上述晶片位址一致之判定。
  3. 如請求項1之半導體記憶裝置，其中上述第1控制電路係構成為：於上述晶片賦能信號被生效後，被輸入至上述第1墊之第1信號是否與上述晶片位址一致之判定。
  4. 如請求項1之半導體記憶裝置，其進而具有第1輸入驅動器，該第1輸入驅動器係構成為：自上述第1墊接受上述第1信號並輸出第1內部信號，且 上述第1控制電路係回應於上述晶片賦能信號被生效，而開始向上述第1輸入驅動器之電源供給， 上述第1輸入驅動器係：於向上述第1輸入驅動器之電源供給開始後，開始上述第1內部信號之輸出。
  5. 如請求項4之半導體記憶裝置，其中當上述半導體記憶裝置處於上述去能狀態時，停止向上述第1輸入驅動器之電源供給。
  6. 如請求項1之半導體記憶裝置，其中上述第1信號包含DQ信號。
  7. 如請求項1之半導體記憶裝置，其中上述第1信號包含由位址閂鎖賦能信號、指令閂鎖賦能信號、寫入賦能信號、及寫入保護信號所構成之群中之至少一個。
  8. 一種半導體記憶裝置，其包含： 第1記憶體晶片，其包含：第1墊，其自記憶體控制器接受第1信號；第2墊，其自上述記憶體控制器接受晶片賦能信號；及第1控制電路；及 第2記憶體晶片，其包含：第3墊，其自上述記憶體控制器接受上述第1信號；第4墊，其自上述記憶體控制器接受上述晶片賦能信號；及第2控制電路；且 構成為： 於在上述晶片賦能信號藉由上述記憶體控制器被生效後接收讀取指令順序之情形時， 上述第1控制電路係於上述晶片賦能信號被生效後且開始上述讀取指令順序之接收之前，根據輸入至上述第1墊之上述第1信號是否與第1晶片位址一致而將上述第1記憶體晶片設為賦能狀態或去能狀態， 上述第2控制電路係於上述晶片賦能信號被生效後且開始上述讀取指令順序之接收之前，根據輸入至上述第3墊之上述第1信號是否與第2晶片位址一致而將上述第2記憶體晶片設為賦能狀態或去能狀態。
  9. 一種半導體記憶裝置，其包含： 第1墊，其自記憶體控制器接受第1信號； 第2墊，其自上述記憶體控制器接受晶片賦能信號； 第3墊，其自上述記憶體控制器接受第2信號； 第4墊，其自上述記憶體控制器接受第3信號；及 第1控制電路；且 上述第1控制電路係構成為： 於上述晶片賦能信號被生效後接收讀取指令順序之情形時， 於上述晶片賦能信號被生效後且上述第2信號及上述第3信號均被生效時，根據輸入至上述第1墊之上述第1信號是否與晶片位址一致而將上述半導體記憶裝置設為賦能狀態或去能狀態。
  10. 如請求項9之半導體記憶裝置，其進而具有第1輸入驅動器，該第1輸入驅動器係構成為：自上述第1墊接受上述第1信號並輸出第1內部信號，且 構成為： 上述第1控制電路係回應於上述晶片賦能信號生效，而開始向上述第1輸入驅動器之電源供給， 上述第1輸入驅動器係：於向上述第1輸入驅動器之電源供給開始後且上述第2信號及上述第3信號均被生效時，開始上述第1內部信號之輸出。
  11. 如請求項10之半導體記憶裝置，其中當上述半導體記憶裝置處於上述去能狀態時，停止向上述第1輸入驅動器之電源供給。
  12. 如請求項9之半導體記憶裝置，其中上述第1信號包含DQ信號。
  13. 如請求項9之半導體記憶裝置，其中上述第2信號係位址閂鎖賦能信號，上述第3信號係指令閂鎖賦能信號。
  14. 一種半導體記憶裝置，其包含： 第1記憶體晶片，其包含：第1墊，其自記憶體控制器接受第1信號；第2墊，其自上述記憶體控制器接受晶片賦能信號；第3墊，其自上述記憶體控制器接受第2信號；第4墊，其自上述記憶體控制器接受第3信號；及第1控制電路；及 第2記憶體晶片，其包含：第5墊，其自上述記憶體控制器接受上述第1信號；第6墊，其自上述記憶體控制器接受上述晶片賦能信號；第7墊，其自上述記憶體控制器接受上述第2信號；第8墊，其自上述記憶體控制器接受上述第3信號；及第2控制電路；且 構成為： 於在上述晶片賦能信號藉由上述記憶體控制器被生效後接收讀取指令順序之情形時， 上述第1控制電路係於上述晶片賦能信號被生效後且上述第2信號及上述第3信號均被生效時，根據輸入至上述第1墊之上述第1信號是否與第1晶片位址一致而將上述第1記憶體晶片設為賦能狀態或去能狀態， 上述第2控制電路係於上述晶片賦能信號被生效後且上述第2信號及上述第3信號均被生效時，根據輸入至上述第5墊之上述第1信號是否與第2晶片位址一致而將上述第2記憶體晶片設為賦能狀態或去能狀態。
TW109127733A 2020-03-23 2020-08-14 半導體記憶裝置 TWI775130B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-051634 2020-03-23
JP2020051634A JP2021149999A (ja) 2020-03-23 2020-03-23 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW202137016A true TW202137016A (zh) 2021-10-01
TWI775130B TWI775130B (zh) 2022-08-21

Family

ID=77748192

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109127733A TWI775130B (zh) 2020-03-23 2020-08-14 半導體記憶裝置

Country Status (4)

Country Link
US (2) US11127441B1 (zh)
JP (1) JP2021149999A (zh)
CN (1) CN113436666B (zh)
TW (1) TWI775130B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220008428A (ko) * 2020-07-13 2022-01-21 삼성전자주식회사 고효율 입출력 인터페이스를 지원하는 불휘발성 메모리 장치
DE102021103872A1 (de) * 2020-07-13 2022-01-13 Samsung Electronics Co., Ltd. Nichtflüchtige speichervorrichtung, die eine hocheffiziente e/a-schnittstelle unterstützt

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4394835B2 (ja) * 1998-11-18 2010-01-06 マクロニクス インターナショナル カンパニー リミテッド 低パワー集積回路用高速オンチップ電圧発生器
JP4791924B2 (ja) * 2006-09-22 2011-10-12 株式会社東芝 半導体記憶装置
US7715255B2 (en) * 2007-06-14 2010-05-11 Sandisk Corporation Programmable chip enable and chip address in semiconductor memory
JP4999569B2 (ja) * 2007-06-18 2012-08-15 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8120990B2 (en) * 2008-02-04 2012-02-21 Mosaid Technologies Incorporated Flexible memory operations in NAND flash devices
US7920431B2 (en) * 2008-06-02 2011-04-05 Micron Technology, Inc. Asynchronous/synchronous interface
JP5876271B2 (ja) * 2011-11-01 2016-03-02 ルネサスエレクトロニクス株式会社 メモリ制御装置
SG11201706914TA (en) 2015-03-06 2017-10-30 Toshiba Memory Corp Memory device controlling method and memory device
US9805811B2 (en) * 2015-04-28 2017-10-31 Toshiba Memory Corporation Semiconductor memory device
KR20170112289A (ko) * 2016-03-31 2017-10-12 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 구동 방법
CN109416924B (zh) * 2016-07-13 2022-10-21 铠侠股份有限公司 存储装置
KR102628533B1 (ko) 2016-08-16 2024-01-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
JP2018152147A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置及び方法
JP2020047340A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 不揮発性メモリ及びメモリシステム

Also Published As

Publication number Publication date
CN113436666B (zh) 2024-01-02
US20210383845A1 (en) 2021-12-09
US11862288B2 (en) 2024-01-02
CN113436666A (zh) 2021-09-24
US20210295886A1 (en) 2021-09-23
JP2021149999A (ja) 2021-09-27
US11127441B1 (en) 2021-09-21
TWI775130B (zh) 2022-08-21

Similar Documents

Publication Publication Date Title
KR102184260B1 (ko) 반도체 기억장치 및 이를 위한 연속 판독 방법
US10453524B2 (en) NAND flash memory device performing continuous reading operation using NOR compatible command, address and control scheme
US11114170B2 (en) Memory system
US10860250B2 (en) Memory device
US11099787B2 (en) Semiconductor memory
US11416426B2 (en) Memory device and method of operating the same
US11386960B2 (en) Semiconductor memory device
US11442664B2 (en) Memory system and method of operating the same
US20210397553A1 (en) Memory device and method of operating the same
TWI775130B (zh) 半導體記憶裝置
US11461051B2 (en) Storage device and method of operating the same
CN112445731A (zh) 存储系统
US20220300436A1 (en) Semiconductor storage device, memory controller, and memory system
US11782644B2 (en) Memory system and method of operating the same
JP7012174B1 (ja) 半導体装置および連続読出し方法
US20230230639A1 (en) Method and apparatus to reduce power consumption of page buffer circuitry in a non-volatile memory device
US20230116063A1 (en) Storage device based on daisy chain topology
JP2007280140A (ja) 半導体記憶装置および信号処理システム

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent