DE102021103872A1 - Nichtflüchtige speichervorrichtung, die eine hocheffiziente e/a-schnittstelle unterstützt - Google Patents

Nichtflüchtige speichervorrichtung, die eine hocheffiziente e/a-schnittstelle unterstützt Download PDF

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Jeongdon Ihm
ChiWeon Yoon
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Abstract

Eine nichtflüchtige Speichervorrichtung umfasst einen ersten Pin, der ein erstes Signal empfängt, einen zweiten Pin, der ein zweites Signal empfängt, dritte Pins, die dritte Signale empfangen, einen vierten Pin, der ein Schreibfreigabesignal empfängt, ein Speicherzellen-Array sowie eine Speicherschnittstellenschaltung, die einen Befehl, eine Adresse und Daten von den dritten Signalen in einem ersten Modus erhält, und den Befehl und die Adresse aus dem ersten Signal und dem zweiten Signal erhält und die Daten aus den dritten Signalen in einem zweiten Modus erhält. In dem ersten Modus erhält die Speicherschnittstellenschaltung den Befehl aus den dritten Signalen und die Adresse aus den dritten Signalen. In dem zweiten Modus erhält die Speicherschnittstellenschaltung den Befehl aus dem ersten Signal und dem zweiten Signal und die Adresse aus dem ersten Signal und dem zweiten Signal.

Description

  • QUERVERWEISE AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der am 13. Juli 2020 beim koreanischen Amt für geistiges Eigentum eingereichten Patentanmeldung Nr. 10-2020-0086227 , deren Offenbarung vollinhaltlich durch Verweis mit aufgenommen ist.
  • HINTERGRUND
  • Ausführungsformen der vorliegenden Offenbarung, die hierin beschrieben sind, betreffen eine Halbleitervorrichtung und insbesondere eine nichtflüchtige Speichervorrichtung, die eine hocheffiziente Eingabe-/Ausgabe-Schnittstelle unterstützt.
  • Heutzutage ist die Verwendung von Speichervorrichtungen wie beispielsweise Festkörperlaufwerken (SSD) weit verbreitet. Eine Speichervorrichtung kann einem Speichersystem entsprechen, das eine nichtflüchtige Speichervorrichtung, wie beispielsweise einen Flash-Speicher, und einen Speicher-Controller, der die nichtflüchtige Speichervorrichtung steuert, umfasst. Die nichtflüchtige Speichervorrichtung kann durch vorgegebene Pins entsprechend einem Protokoll Eingabe-/Ausgangssignale mit dem Speicher-Controller austauschen. Zum Beispiel kann die nichtflüchtige Speichervorrichtung von dem Speicher-Controller durch spezifische Eingabe-/Ausgabe-Pins einen Befehl und eine Adresse empfangen und kann durch die gleichen Eingabe-/Ausgabe-Pins Daten mit dem Speicher-Controller austauschen. Gemäß der obigen Eingabe-/Ausgabe-Schnittstelle kann ein Austausch von Daten fehlschlagen, während ein Befehl oder eine Adresse übertragen werden, wodurch eine Effizienzminderung der Eingabe-/Ausgabe-Schnittstelle verursacht wird. Dementsprechend besteht ein Bedarf hinsichtlich einer Eingabe-/Ausgabe-Schnittstelle, die fähig ist, Daten zwischen der nichtflüchtigen Speichervorrichtung und dem Speicher-Controller effizient zu übertragen.
  • KURZFASSUNG
  • Ausführungsformen der vorliegenden Offenbarung schaffen eine nichtflüchtige Speichervorrichtung, die eine hocheffiziente Eingabe-/Ausgabe-Schnittstelle unterstützt, um einen Befehl, eine Adresse und Daten effizient zu übertragen.
  • Gemäß einer beispielhaften Ausführungsform umfasst eine nichtflüchtige Speichervorrichtung einen ersten Pin, der ein erstes Signal von einem Speicher-Controller empfängt, einen zweiten Pin, der ein zweites Signal von dem Speicher-Controller empfängt, dritte Pins, die dritte Signale von dem Speicher-Controller empfangen, einen vierten Pin, der ein Schreibfreigabesignal (Write Enable Signal) von dem Speicher-Controller empfängt, ein Speicherzellen-Array sowie eine Speicherschnittstellenschaltung, die einen Befehl, eine Adresse und Daten von den dritten Signalen in einem ersten Modus erhält, und den Befehl und die Adresse aus dem ersten Signal und dem zweiten Signal erhält und die Daten aus den dritten Signalen in einem zweiten Modus erhält. In dem ersten Modus erhält die Speicherschnittstellenschaltung den Befehl aus den dritten Signalen, die in einer Freigabeperiode des ersten Signals empfangen werden, basierend auf einer Umschaltzeit des Schreibfreigabesignals, und erhält die Adresse aus den dritten Signalen, die in einer Freigabeperiode (Enable Period) des zweiten Signals empfangen werden, basierend auf einer Umschaltzeit des Schreibfreigabesignals. In dem zweiten Modus erhält die Speicherschnittstellenschaltung den Befehl aus dem ersten Signal und dem zweiten Signal, die während einer ersten Zeitspanne empfangen werden, die eine vorbestimmte Anzahl an Periodendauern umfasst, basierend auf einer Umschaltzeit des Schreibfreigabesignals in Übereinstimmung damit, dass das erste Signal, das in einer ersten Periodendauer der ersten Zeitspanne empfangen wird, einen Freigabezustand aufweist; und sie erhält die Adresse aus dem ersten Signal und dem zweiten Signal, die während einer zweiten Zeitspanne empfangen werden, die die vorbestimmte Anzahl an Periodendauern umfasst, basierend auf einer Umschaltzeit des Schreibfreigabesignals in Übereinstimmung damit, dass das zweite Signal, das in einer zweiten Periodendauer der zweiten Zeitspanne empfangen wird, einen Freigabezustand aufweist.
  • Gemäß einer beispielhaften Ausführungsform umfasst eine nichtflüchtige Speichervorrichtung einen ersten Pin, der ein Steuersignal von einem Speicher-Controller empfängt, einen zweiten Pin, der ein Schreibfreigabesignal von dem Speicher-Controller empfängt, dritte Pins, die Datensignale von dem Speicher-Controller empfangen, ein Speicherzellen-Array und eine Speicherschnittstellenschaltung. Gemäß dem Steuersignal, das während einer ersten Periodendauer und einer zweiten Periodendauer einer Zeitspanne empfangen wird, die eine vorbestimmte Anzahl an Periodendauern umfasst, erhält die Speicherschnittstellenschaltung einen Befehl oder eine Adresse aus dem Steuersignal, das während verbleibenden Periodendauern der Zeitspanne empfangen wird. Wenn das Steuersignal, das während der ersten Periodendauer empfangen wird, in einem Freigabezustand ist, erhält die Speicherschnittstellenschaltung den Befehl aus dem Steuersignal, das während der verbleibenden Periodendauern empfangen wurde, basierend auf einer Umschaltzeit des Schreibfreigabesignals. Wenn das Steuersignal, das während der zweiten Periodendauer empfangen wird, in einem Freigabezustand ist, erhält die Speicherschnittstellenschaltung die Adresse aus dem Steuersignal, das während der verbleibenden Periodendauern empfangen wurde, basierend auf einer Umschaltzeit des Schreibfreigabesignals.
  • Gemäß einer beispielhaften Ausführungsform umfasst eine nichtflüchtige Speichervorrichtung erste Pins, die eine Mehrzahl von Steuersignalen, die ein erstes Steuersignal und ein zweites Steuersignal umfassen, von einem Speicher-Controller empfangen, einen zweiten Pin, der ein Schreibfreigabesignal von dem Speicher-Controller empfängt, dritte Pins, die Datensignale von dem Speicher-Controller empfangen, sowie eine Speicherschnittstellenschaltung. Die Speicherschnittstellenschaltung erhält einen Befehl aus der Mehrzahl von Steuersignalen, die während einer ersten Zeitspanne empfangen werden, die eine vorbestimmte Anzahl an Periodendauern umfasst, basierend auf einer Umschaltzeit des Schreibfreigabesignals in Übereinstimmung damit, dass das erste Steuersignal, das in einer ersten Periodendauer der ersten Zeitspanne empfangen wird, einen Freigabezustand aufweist; und sie erhält eine Adresse aus der Mehrzahl von Steuersignalen, die während einer zweiten Zeitspanne empfangen werden, die die vorbestimmte Anzahl an Periodendauern umfasst, basierend auf einer Umschaltzeit des Schreibfreigabesignals in Übereinstimmung damit, dass das zweite Steuersignal, das in einer zweiten Periodendauer der zweiten Zeitspanne empfangen wird, einen Freigabezustand aufweist.
  • Gemäß einer beispielhaften Ausführungsform kann ein Speicher-Controller einen ersten Pin umfassen, der ein erstes Steuersignal an eine Speichervorrichtung überträgt, einen zweiten Pin, der ein zweites Steuersignal an die Speichervorrichtung überträgt, einen dritten Pin, der ein Schreibfreigabesignal an die Speichervorrichtung überträgt, vierte Pins, die Datensignale an die Speichervorrichtung übertragen, sowie einen Controller. Wenn das erste Steuersignal eines Freigabezustands während einer ersten Periodendauer einer ersten Zeitspanne erzeugt wird, die eine vorgegebene Anzahl an Perioden umfasst, die jeweils einer oder mehreren Perioden des Schreibfreigabesignals entsprechen, erzeugt der Controller das erste Steuersignal und das zweite Steuersignal, die einen Befehl umfassen, während verbleibenden Periodendauern der ersten Zeitspanne. Wenn das zweite Steuersignal eines Freigabezustands während einer zweiten Periodendauer einer zweiten Zeitspanne erzeugt wird, die die vorgegebene Anzahl an Periodendauern umfasst, erzeugt der Controller das erste Steuersignal und das zweite Steuersignal, die eine Adresse umfassen, während verbleibenden Periodendauern der zweiten Zeitspanne.
  • Figurenliste
  • Die obige sowie weitere Aufgaben und Merkmale der vorliegenden Offenbarung werden durch eine detaillierte Beschreibung von beispielhaften Ausführungsformen derselben unter Bezugnahme auf die beiliegenden Zeichnungen verständlich.
    • 1 ist ein Blockdiagramm, das ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
    • 2 ist ein Flussdiagramm, das einen Betrieb einer Speichervorrichtung aus 1 darstellt.
    • 3 ist ein Blockdiagramm, das ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
    • 4 ist ein Konzeptdiagramm, das ein Beispiel für Signale gemäß einem Modus einer Speichervorrichtung aus 3 darstellt.
    • 5A ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 3 einen Befehl und eine Adresse in dem ersten Modus empfängt.
    • 5B ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 3 einen Befehl und eine Adresse in dem zweiten Modus empfängt.
    • 6 ist ein Blockdiagramm, das ein Beispiel für eine Speicherschnittstellenschaltung aus 3 darstellt.
    • 7 ist ein Blockdiagramm, das ein Beispiel für einen Wandler aus 6 darstellt.
    • 8 ist ein Zeitablaufdiagramm, das ein Beispiel für Signale darstellt, die an einer Speicherschnittstellenschaltung aus 6 in dem ersten Modus erzeugt werden.
    • 9 ist ein Zeitablaufdiagramm, das ein Beispiel für Signale darstellt, die an einer Speicherschnittstellenschaltung aus 6 in dem zweiten Modus erzeugt werden.
    • 10 ist ein Flussdiagramm, das einen beispielhaften Betrieb eines Speichersystems aus 3 darstellt.
    • 11 ist ein Blockdiagramm, das ein Beispiel für eine Erweiterung eines Speichersystems aus 3 darstellt.
    • 12A ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 11 Daten in dem ersten Modus ausgibt.
    • 12B ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 11 Daten in dem zweiten Modus ausgibt.
    • 12C ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 11 in dem ersten Modus und dem zweiten Modus in einem Datenausgabebetrieb operiert.
    • 13 ist ein Blockdiagramm, das eine Speichervorrichtung aus 3 darstellt.
    • 14 ist ein Schaltbild, das einen Speicherblock gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
    • 15A stellt ein Beispiel für einen Interleave-Betrieb einer Speichervorrichtung in dem ersten Modus gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 15B stellt ein Beispiel für einen Interleave-Betrieb einer Speichervorrichtung in dem zweiten Modus gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 16 ist ein Blockdiagramm, das ein Speichersystem, das den zweiten Modus unterstützt, gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
    • 17 ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 16 einen Befehl und eine Adresse empfängt.
    • 18 ist ein Blockdiagramm, das ein Speichersystem, das den zweiten Modus unterstützt, gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
    • 19 ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 18 einen Befehl und eine Adresse empfängt.
    • 20 ist ein Blockdiagramm, das ein Speichersystem, das den zweiten Modus unterstützt, gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt.
    • 21 ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 20 einen Befehl und eine Adresse empfängt.
    • 22 ist eine beispielhafte Querschnittsansicht einer Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 23 ist ein Blockdiagramm, das ein SSD-System darstellt, bei dem eine Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung eingesetzt wird.
    • 24 ist ein Blockdiagramm, das ein Netzwerksystem darstellt, bei dem ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung eingesetzt wird.
  • DETAILLIERTE BESCHREIBUNG
  • Nachfolgend können Ausführungsformen der vorliegenden Offenbarung in einem solchen Maß detailliert und klar beschrieben sein, dass ein durchschnittlicher Fachmann die vorliegende Offenbarung einfach implementieren kann.
  • 1 ist ein Blockdiagramm, das ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt. Bezug nehmend auf 1 kann ein Speichersystem 10 eine Speichervorrichtung 100 und einen Speicher-Controller 200 umfassen. Das Speichersystem 10 kann eine Mehrzahl von Kanälen CH1 bis CHm unterstützen und die Speichervorrichtung 100 und der Speicher-Controller 200 können durch die Mehrzahl an Kanälen CH1 bis CHm verbunden sein. Das Speichersystem 10 kann zum Beispiel mit einer Speichervorrichtung implementiert sein, wie beispielsweise einem Festkörperlaufwerk (SSD).
  • Die Speichervorrichtung 100 kann eine Mehrzahl an nichtflüchtigen Speichervorrichtungen NVM11 bis NVMmn umfassen. Jede der nichtflüchtigen Speichervorrichtungen NVM11 bis NVMmn kann durch den entsprechenden Pfad mit einem der Mehrzahl an Kanälen CH1 bis CHm verbunden sein. Die nichtflüchtigen Speichervorrichtungen NVM11 bis NVM1n können zum Beispiel mit dem ersten Kanal CH1 durch Pfade W11 bis W1n verbunden sein, und die nichtflüchtigen Speichervorrichtungen NVM21 bis NVM2n können mit dem zweiten Kanal CH2 durch Pfade W21 bis W2n verbunden sein. Die hierin beschriebenen „Pfade“ können zum Beispiel leitfähige Leitungen sein, die jede nichtflüchtige Speichervorrichtung mit einem Kanal elektrisch verbindet. In einer beispielhaften Ausführungsform kann jede der nichtflüchtigen Speichervorrichtungen NVM11 bis NVMmn durch eine beliebige Speichereinheit implementiert sein, die fähig ist, gemäß einem individuellen Steuersignal von dem Speicher-Controller 200 zu operieren. Zum Beispiel kann jede der nichtflüchtigen Speichervorrichtungen NVM11 bis NVMmn mit einem Halbleiter-Chip oder einem Halbleiter-Die implementiert sein, aber die vorliegende Offenbarung ist nicht darauf beschränkt. Jede der nichtflüchtigen Speichervorrichtungen NVM11 bis NVMmn kann zum Beispiel ein Halbleitergehäuse bzw. -Package sein, das einen oder mehrere Halbleiter-Chips oder Halbleiter-Dies umfasst. Das Halbleitergehäuse kann zum Beispiel den einen oder die mehreren Halbleiter-Chips oder Halbleiter-Dies umfassen, die auf einem Package-Substrat montiert sind und mit einer Formschicht umgeben sind. Wie hierin beschrieben, bezieht sich der Begriff „Halbleitervorrichtung“ auf einen Halbleiter-Chip oder einen Halbleiter-Die oder ein Halbleitergehäuse.
  • Der Speicher-Controller 200 kann durch die Mehrzahl an Kanälen CH1 bis CHm Signale mit der Speichervorrichtung 100 austauschen. Zum Beispiel kann der Speicher-Controller 200 Befehle CMDa bis CMDm, Adressen ADDRa bis ADDRm und Daten DATAa bis DATAm an die Speichervorrichtung 100 durch die Kanäle CH1 bis CHm übertragen und kann die Daten DATAa bis DATAm von der Speichervorrichtung 100 empfangen.
  • Durch jeden Kanal kann der Speicher-Controller 200 eine nichtflüchtige Speichervorrichtung auswählen, die mit dem entsprechenden Kanal verbunden ist, und kann Daten mit der ausgewählten nichtflüchtigen Speichervorrichtung austauschen. Der Speicher-Controller 200 kann zum Beispiel die nichtflüchtige Speichervorrichtung NVM11 aus den nichtflüchtigen Speichervorrichtungen NVM11 bis NVM1n auswählen, die mit dem ersten Kanal CH1 verbunden sind. Durch den ersten Kanal CH1 kann der Speicher-Controller 200 den Befehl CMDa, die Adresse ADDRa und die Daten DATAa an die ausgewählte nichtflüchtige Speichervorrichtung NVM11 übertragen und kann die Daten DATAa von der ausgewählten nichtflüchtigen Speichervorrichtung NVM11 empfangen.
  • Der Speicher-Controller 200 kann Signale mit der Speichervorrichtung 100 durch unterschiedliche Kanäle parallel austauschen. Der Speicher-Controller 200 kann zum Beispiel den Befehl CMDb durch den zweiten Kanal CH2 an die Speichervorrichtung 100 übertragen, während der Speicher-Controller 200 den Befehl CMDa durch den ersten Kanal CH1 an die Speichervorrichtung 100 überträgt. Der Speicher-Controller 200 kann zum Beispiel die Daten DATAb von der Speichervorrichtung 100 durch den zweiten Kanal CH2 empfangen, während der Speicher-Controller 200 die Daten DATAa von der Speichervorrichtung 100 durch den ersten Kanal CH1 empfängt.
  • Der Speicher-Controller 200 kann einen Gesamtbetrieb der Speichervorrichtung 100 steuern. Der Speicher-Controller 200 kann Signale an die Kanäle CH1 bis CHm übertragen und kann die nichtflüchtigen Speichervorrichtungen NVM11 bis NVMmn steuern, die jeweils mit den Kanälen CH1 bis CHm verbunden sind. Der Speicher-Controller 200 kann zum Beispiel den Befehl CMDa und die Adresse ADDRa an den ersten Kanal CH1 übertragen und kann ausgewählt aus den nichtflüchtigen Speichervorrichtungen NVM11 bis NVM1n eine steuern.
  • Jede der nichtflüchtigen Speichervorrichtungen NVM11 bis NVMmn kann gesteuert durch den Speicher-Controller 200 operieren. Die nichtflüchtige Speichervorrichtung NVM11 kann zum Beispiel den Befehl CMDa, die Adresse ADDRa und die Daten DATAa, die dem ersten Kanal CH1 bereitgestellt werden, empfangen und kann die Daten DATAa basierend auf dem Befehl CMDa und der Adresse ADDRa programmieren. Die nichtflüchtige Speichervorrichtung NVM21 kann zum Beispiel gemäß dem Befehl CMDb und der Adresse ADDRb, die über den zweiten Kanal CH2 bereitgestellt sind, die Daten DATAb lesen und kann die gelesenen Daten DATAb an den Speicher-Controller 200 übertragen.
  • Ein Beispiel ist in 1 dargestellt, wo die Speichervorrichtung 100 mit dem Speicher-Controller 200 durch m Kanäle kommuniziert und die Speichervorrichtung 100 n nichtflüchtige Speichervorrichtungen für jeden Kanal umfasst, aber die Anzahl an Kanälen und die Anzahl an nichtflüchtigen Speichervorrichtungen, die mit einem Kanal verbunden sind, können auf verschiedene Art und Weise modifiziert werden.
  • 2 ist ein Flussdiagramm, das einen Betrieb einer Speichervorrichtung aus 1 darstellt. Bezug nehmend auf 1 und 2 kann in Vorgang S101 ein Modus der Speichervorrichtung 100 ausgewählt werden. Entweder ein erster Modus oder ein zweiter Modus kann als Modus der Speichervorrichtung 100 ausgewählt werden. Die Speichervorrichtung 100 kann zum Beispiel durch den Speicher-Controller 200 gemäß einem Befehl oder einem Steuersignal (z. B. einem Modusauswahlsignal, das durch einen separaten Pin übertragen wird) auf den ersten Modus oder den zweiten Modus eingestellt werden. In einem anderen Beispiel kann die Speichervorrichtung 100 in einem Packaging-Prozess der Speichervorrichtung 100 auf den ersten Modus oder den zweiten Modus eingestellt werden.
  • Wenn die Speichervorrichtung 100 auf den ersten Modus eingestellt wird, kann die Speichervorrichtung 100 in Vorgang S102 einen Befehl CMD und/oder eine Adresse ADDR (nachfolgend als „Befehl/Adresse CMD/ADDR“ bezeichnet) durch Pins empfangen, durch welche die Daten „DATA“ übertragen/empfangen werden. Zum Beispiel in dem Fall, in dem die Daten DATAa durch spezifische Pins des ersten Kanals CH1 übertragen/empfangen werden, kann die Speichervorrichtung 100 den Befehl/die Adresse CMDa/ADDRa von dem Speicher-Controller 200 durch die gleichen spezifischen Pins empfangen. In dem Fall, in dem die Speichervorrichtung 100 auf den ersten Modus eingestellt ist, kann der Speicher-Controller 200 den Befehl/die Adresse CMD/ADDR durch Pins übertragen, durch welche die Daten „DATA“ übertragen/empfangen werden.
  • Wenn die Speichervorrichtung 100 in den zweiten Modus eingestellt ist, kann die Speichervorrichtung 100 in Vorgang S103 den Befehl/die Adresse CMD/ADDR durch Pins empfangen, die sich von den Pins unterscheiden, durch welche die Daten „DATA“ übertragen/empfangen werden. Zum Beispiel in dem Fall, in dem die Daten DATAa durch erste Pins des ersten Kanals CH1 übertragen/empfangen werden, kann die Speichervorrichtung 100 den Befehl/die Adresse CMDa/ADDRa von dem Speicher-Controller 200 durch zweite Pins empfangen. In dem Fall, in dem die Speichervorrichtung 100 auf den zweiten Modus eingestellt ist, kann der Speicher-Controller 200 den Befehl/die Adresse CMD/ADDR durch Pins übertragen, die sich von Pins unterscheiden, durch welche die Daten „DATA“ übertragen/empfangen werden. Zum Beispiel in dem Fall, in dem die Speichervorrichtung 100 in den zweiten Modus eingestellt ist, kann eine Gruppe an Pins verwendet werden, um Befehl/Adresse CMD/ADDR und Daten „DATA“ zu übertragen, wobei jeder Pin in der Gruppe eingestellt ist und verwendet wird, um von entweder Befehl/Adresse CMD/ADDR oder Daten „DATA“ ausschließlich einen zu übertragen. Entsprechend kann in dem zweiten Modus ein erster Satz an Pins verwendet werden, um Befehl/Adresse CMD/ADDR zu übertragen und nicht Daten „DATA“ zu übertragen, und ein zweiter Satz an Pins kann verwendet werden, um Daten „DATA“ zu übertragen und nicht Befehl/Adresse CMD/ADDR zu übertragen.
  • Gemäß Ausführungsformen der vorliegenden Offenbarung können die Speichervorrichtung 100 und der Speicher-Controller 200 in dem zweiten Modus den Befehl/die Adresse CMD/ADDR und die Daten „DATA“ parallel basierend auf dem gleichen Kanal austauschen. Zum Beispiel kann, während die Speichervorrichtung 100 die Daten DATAa von dem Speicher-Controller 200 durch die ersten Pins des ersten Kanals CH1 empfängt, die Speichervorrichtung 100 den Befehl/die Adresse CMDa/ADDRa von dem Speicher-Controller 200 durch die zweiten Pins des ersten Kanals CH1 empfangen. In dem ersten Modus dagegen tauschen die Speichervorrichtung 100 und der Speicher-Controller 200 möglicherweise nicht den Befehl/die Adresse CMD/ADDR und die Daten „DATA“ parallel basierend auf dem gleichen Kanal aus. Zum Beispiel kann, nachdem die Speichervorrichtung 100 die Daten DATAa von dem Speicher-Controller 200 durch die spezifischen Pins des ersten Kanals CH1 empfängt, die Speichervorrichtung 100 den Befehl/die Adresse CMDa/ADDRa von dem Speicher-Controller 200 durch die gleichen spezifischen Pins des ersten Kanals CH1 empfangen.
  • Wie oben beschrieben, kann die Speichervorrichtung 100 gemäß einem Modus ausgewählt aus dem ersten Modus und dem zweiten Modus operieren, und der Speicher-Controller 200 kann den Befehl/die Adresse CMD/ADDR an die Speichervorrichtung 100 durch Pins übertragen, die im Voraus entsprechend dem Modus der Speichervorrichtung 100 bestimmt werden. In einer beispielhaften Ausführungsform können Pins, durch die der Befehl/die Adresse CMD/ADDR und die Daten „DATA“ gemäß einem Modus übertragen werden, im Voraus entsprechend einem Standard bzw. einer Norm bestimmt werden.
  • Nachfolgend werden Beispiele für ein Speichersystem, das in dem ersten Modus oder dem zweiten Modus operiert, der als Modus der Speichervorrichtung 100 ausgewählt wird, unter Bezugnahme auf 3 bis 15B genauer beschrieben.
  • 3 ist ein Blockdiagramm, das ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt. Bezug nehmend auf 3 kann ein Speichersystem 20 eine Speichervorrichtung 300 und einen Speicher-Controller 400 umfassen. Die Speichervorrichtung 300 kann einer der nichtflüchtigen Speichervorrichtungen NVM11 bis NVMmn entsprechen, die basierend auf einem der Mehrzahl an Kanälen CH1 bis CHm aus 1 mit dem Speicher-Controller 400 kommunizieren. Der Speicher-Controller 400 kann dem Speicher-Controller 200 aus 1 entsprechen.
  • Die Speichervorrichtung 300 kann einen ersten Pin P11, einen zweiten Pin P12, dritte Pins P13, einen vierten Pin P14, eine Speicherschnittstellenschaltung 310, eine Steuerlogikschaltung 320 und ein Speicherzellen-Array 330 umfassen. Die Anzahl an umfassten Pins wird nur als Beispiel angegeben und die Speichervorrichtung 300 kann in anderen Ausführungsformen eine größere Anzahl an Pins aufweisen. Die Speicherschnittstellenschaltung 310 kann ein erstes Signal SIG1, ein zweites Signal SIG2, dritte Signale SIG3 und ein Schreibfreigabesignal nWE durch die ersten bis vierten Pins P11 bis P14 empfangen. Die Speicherschnittstellenschaltung 310 kann die dritten Signale SIG3 durch die dritten Pins P13 empfangen und kann auch die dritten Signale SIG3 an den Speicher-Controller 400 übertragen. Der erste Pin P11, der zweite Pin P12, dritte Pins P13 und vierte Pins P14 können jeweils ein externer Verbindungsanschluss für die Speichervorrichtung sein, der aus einem leitfähigen Material gebildet ist. Jeder Pin kann zum Beispiel ein Pad, eine Bump bzw. Erhebung oder eine leitfähige Zuleitung sein und jeder Pin kann Signale an und von der Speichervorrichtung 300 übertragen.
  • Das Schreibfreigabesignal nWE kann einen statischen Zustand halten (z. B. einen High-Pegel oder einen Low-Pegel) und kann in einer spezifischen Periode zwischen dem High-Pegel und dem Low-Pegel umschalten. Zum Beispiel kann das Schreibfreigabesignal nWE in einer Periode umschalten, in der der Befehl CMD oder die Adresse ADDR von dem Speicher-Controller 400 übertragen wird oder durch die Speichervorrichtung 300 empfangen wird. In diesem Fall kann die Speicherschnittstellenschaltung 310 den Befehl CMD oder die Adresse ADDR basierend auf dem Schreibfreigabesignal nWE erhalten.
  • In dem ersten Modus kann die Speicherschnittstellenschaltung 310 den Befehl/die Adresse CMD/ADDR aus den dritten Signalen SIG3 erhalten. Die Speicherschnittstellenschaltung 310 kann den Befehl CMD aus den dritten Signalen SIG3 erhalten, die in einer Freigabeperiode des ersten Signals SIG1 empfangen werden (z. B. in einem Zustand, in dem das erste Signal SIG1 bei dem High-Pegel ist), basierend auf Umschaltzeiten des Schreibfreigabesignals nWE. Die Speicherschnittstellenschaltung 310 kann die Adresse ADDR aus den dritten Signalen SIG3 erhalten, die in einer Freigabeperiode des zweiten Signals SIG2 empfangen werden (z. B. in einem Zustand, in dem das zweite Signal SIG2 bei dem High-Pegel ist), basierend auf den Umschaltzeiten des Schreibfreigabesignals nWE. In diesem Fall kann das erste Signal SIG1 als „Befehlsverriegelungsfreigabesignal CLE“ (Command Latch Enable Signal) bezeichnet werden und das zweite Signal SIG2 kann als „Adressverriegelungsfreigabesignal ALE“ (Address Latch Enable Signal) bezeichnet werden.
  • In dem zweiten Modus kann die Speicherschnittstellenschaltung 310 den Befehl/die Adresse CMD/ADDR aus dem ersten und dem zweiten Signal SIG1 und SIG2 basierend auf den Umschaltzeiten des Schreibfreigabesignals nWE erhalten. In einer beispielhaften Ausführungsform kann in dem Fall, in dem sich das erste Signal SIG1 zu einer spezifischen Zeit in einem Freigabezustand befindet, die Speicherschnittstellenschaltung 310 den Befehl CMD aus dem ersten und dem zweiten Signal SIG1 und SIG2 erhalten. In dem Fall, in dem sich das zweite Signal SIG2 zu einer spezifischen Zeit in einem Freigabezustand befindet, kann die Speicherschnittstellenschaltung 310 die Adresse ADDR aus dem ersten und dem zweiten Signal SIG1 und SIG2 erhalten.
  • Unabhängig von einem Modus kann die Speicherschnittstellenschaltung 310 die Daten „DATA“ aus den dritten Signalen SIG3 erhalten oder die dritten Signale SIG3, welche die Daten „DATA“ umfassen, erzeugen. Obwohl nicht in 3 dargestellt, kann die Speicherschnittstellenschaltung 310 die Daten „DATA“ aus den dritten Signalen SIG3 basierend auf einem Daten-Strobe-Signal DQS erhalten, das von dem Speicher-Controller 400 durch einen separaten Pin empfangen wird. Die Speicherschnittstellenschaltung 310 kann das Daten-Strobe-Signal DQS erzeugen und die dritten Signale SIG3, welche die Daten „DATA“ umfassen, basierend auf dem so erzeugten Daten-Strobe-Signal DQS an den Speicher-Controller 400 übertragen. Auf die obige Art und Weise ist die Speicherschnittstellenschaltung 310 eingerichtet, das oben beschriebenen erste, zweite und dritte Signal SIG1, SIG2 und SIG3 sowie das Schreibfreigabesignal nWE und die Befehle, Adressen und Daten, die aus diesen Signalen erhalten wurden, zu verwenden, um auf das Speicherzellen-Array 330 zuzugreifen, zum Beispiel basierend auf einer Steuerung durch die Steuerlogik 320, die unten genauer beschrieben ist.
  • Die Steuerlogikschaltung 320 kann verschiedene Arten an Vorgängen der Speichervorrichtung 300 steuern. Die Steuerlogikschaltung 320 kann den Befehl/die Adresse CMD/ADDR, die durch die Speicherschnittstellenschaltung 310 erhalten werden, empfangen. Die Steuerlogikschaltung 320 kann Steuersignale zum Steuern einer beliebigen anderen Komponente der Speichervorrichtung 300 gemäß dem empfangenen Befehl/der empfangenen Adresse CMD/ADDR erzeugen. Beispielsweise kann die Steuerlogikschaltung 320 verschiedene Arten an Steuersignalen zum Programmieren der Daten „DATA“ in das Speicherzellen-Array 330 oder zum Lesen der Daten „DATA“ aus dem Speicherzellen-Array 330 erzeugen.
  • Das Speicherzellen-Array 330 kann die Daten „DATA“, die durch die Speicherschnittstellenschaltung 310 erhalten wurden, gesteuert durch die Steuerlogikschaltung 320 speichern. Gesteuert durch die Speicherschnittstellenschaltung 310 kann das Speicherzellen-Array 330 die gespeicherten Daten „DATA“ an die Speicherschnittstellenschaltung 310 ausgeben.
  • Das Speicherzellen-Array 330 kann eine Mehrzahl an Speicherzellen umfassen. Zum Beispiel kann die Mehrzahl von Speicherzellen Flash-Speicherzellen sein. Allerdings ist die vorliegende Offenbarung nicht darauf beschränkt. Die Speicherzellen können zum Beispiel resistive Direktzugriffsspeicher(RRAM)-Zellen, ferroelektrische Direktzugriffsspeicher(FRAM)-Zellen, Phasenänderungs-Direktzugriffsspeicher(PRAM)-Zellen, Thyristor-Direktzugriffsspeicher(TRAM)-Zellen oder magnetische Direktzugriffsspeicher(MRAM)-Zellen umfassen. Nachfolgend werden Ausführungsformen der vorliegenden Offenbarung basierend auf einer Ausführungsform beschrieben, bei der Speicherzellen NAND-Flash-Speicherzellen sind.
  • Der Speicher-Controller 400 kann einen ersten Pin P21, einen zweiten Pin P22, dritte Pins P23, einen vierten Pin P24, und eine Controller-Schnittstellenschaltung 410 umfassen. Der erste bis vierte Pin P21 bis P24 können dem ersten bis vierten Pin P11 bis P14 der Speichervorrichtung 300 entsprechen. Entsprechend kann die Controller-Schnittstellenschaltung 410 das erste bis dritte Signal SIG1 bis SIG3 und das Schreibfreigabesignal nWE durch die ersten bis vierten Pins P21 bis P24 übertragen.
  • In dem Fall, in dem sich die Speichervorrichtung 300 in dem ersten Modus befindet, kann die Controller-Schnittstellenschaltung 410 den Befehl/die Adresse CMD/ADDR durch die dritten Signale SIG3 und die dritten Pins P23 an die Speichervorrichtung 300 übertragen. In dem Fall, in dem sich die Speichervorrichtung 300 in dem zweiten Modus befindet, kann die Controller-Schnittstellenschaltung 410 den Befehl/die Adresse CMD/ADDR durch das erste und zweite Signal SIG1 und SIG2 sowie den ersten und zweiten Pin P21 und P22 an die Speichervorrichtung 300 übertragen. Ungeachtet eines Modus kann die Controller-Schnittstellenschaltung 410 die Daten „DATA“ durch die dritten Signale SIG3 und die dritten Pins P23 an die Speichervorrichtung 300 übertragen.
  • Nachfolgend werden zum Zwecke der Beschreibung Vorgänge der Speichervorrichtung 300 in dem ersten Modus und dem zweiten Modus beschrieben. Allerdings kann diese Beschreibung auch für den Speicher-Controller 400 gelten. Die Signale SIG1 bis SIG3 und nWE, die durch die ersten bis vierten Pins P11 bis P14 der Speichervorrichtung 300 empfangen werden, können zum Beispiel durch die ersten bis vierten Pins P21 bis P24 des Speicher-Controllers 400 übertragen werden.
  • 4 ist ein Konzeptdiagramm, das ein Beispiel für Signale gemäß einem Modus einer Speichervorrichtung aus 3 darstellt. Bezug nehmend auf 3 und 4 kann die Speichervorrichtung 300 im ersten Modus während einer ersten Zeit t1 (z. B. einer ersten Zeitspanne) einen ersten Befehl CMD1 aus den dritten Signalen SIG3 erhalten. Während einer zweiten Zeit t2 (z. B. einer zweiten Zeitspanne) kann die Speichervorrichtung 300 die Daten „DATA“ aus den dritten Signalen SIG3 erhalten oder die dritten Signale SIG3, welche die Daten „DATA“ umfassen, an den Speicher-Controller 400 übertragen. Zum Beispiel in dem Fall, in dem der erste Befehl CMD1 ein Programmierbefehl ist, kann die Speichervorrichtung 300 die Daten „DATA“ von dem Speicher-Controller 400 gemäß dem ersten Befehl CMD1 erhalten. In dem Fall, in dem der erste Befehl CMD1 ein Lesebefehl ist, kann die Speichervorrichtung 300 die Daten „DATA“ an den Speicher-Controller 400 gemäß dem ersten Befehl CMD1 übertragen. Während einer dritten Zeit t3 (z. B. einer dritten Zeitspanne) kann die Speichervorrichtung 300 einen zweiten Befehl CMD2 aus den dritten Signalen SIG3 erhalten. Entsprechend können in dem ersten Modus der erste Befehl CMD1, die Daten „DATA“ und der zweite Befehl CMD2 von dem Speicher-Controller 400 während der ersten bis dritten Zeit t1 bis t3 durch die dritten Signale SIG3 an die Speichervorrichtung 300 übertragen werden.
  • In dem zweiten Modus kann die Speichervorrichtung 300 den ersten Befehl CMD1 während der ersten Zeit t1 (z. B. der ersten Zeitspanne) aus dem ersten und zweiten Signal SIG1 und SIG2 erhalten. Die Speichervorrichtung 300 kann die Daten „DATA“ während der zweiten Zeit t2 (z. B. der zweiten Zeitspanne) aus den dritten Signalen SIG3 erhalten oder kann die dritten Signale SIG3, welche die Daten „DATA“ umfassen, während der zweiten Zeit t2 (z. B. der zweiten Zeitspanne) an den Speicher-Controller 400 übertragen. Die Speichervorrichtung 300 kann den zweiten Befehl CMD2 aus dem ersten und zweiten Signal SIG1 und SIG2 erhalten, während die Daten „DATA“ durch die dritten Signale SIG3 übertragen werden. Das heißt, in dem zweiten Modus können der erste Befehl CMD1, die Daten „DATA“ und der zweite Befehl CMD2 durch die dritten Signale SIG3 während der ersten bis zweiten Zeit t1 bis t2 an den Speicher-Controller 400 übertragen werden. Das heißt, eine Zeitspanne, während der der erste Befehl CMD1, die Daten „DATA“ und der zweite Befehl CMD2 in dem zweiten Modus übertragen werden, kann kürzer sein als eine Zeitspanne, während der der erste Befehl CMD1, die Daten „DATA“ und der zweite Befehl CMD2 in dem ersten Modus übertragen werden.
  • 5A ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 3 einen Befehl und eine Adresse in dem ersten Modus empfängt. 5B ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 3 einen Befehl und eine Adresse in dem zweiten Modus empfängt. Im Detail zeigen 5A und 5B Beispiele, in denen die Speichervorrichtung 300 den Befehl CMD und Adressen ADDRO bis ADDR4 empfängt. Die Adressen ADDRO und ADDR1 können zum Beispiel eine Spaltenadresse darstellen, und die Adressen ADDR2 bis ADDR4 können eine Zeilenadresse darstellen. Allerdings ist die vorliegende Offenbarung nicht darauf beschränkt. Wie in 5A und 5B dargestellt, werden nachfolgend Ausführungsformen der vorliegenden Offenbarung basierend auf einem Beispiel beschrieben, in dem dritte Signale SIG3[7:0] durch 8 dritte Pins P13 (d. h. 8 Signalleitungen) empfangen, aber die vorliegende Offenbarung ist nicht darauf beschränkt.
  • Bezug nehmend auf 3 und 5A kann die Speichervorrichtung 300 in dem ersten Modus die dritten Signale SIG3[7:0] empfangen, die den Befehl CMD und die Adressen ADDRO bis ADDR4 umfassen. Während die dritten Signale SIG3[7:0], die den Befehl CMD und die Adressen ADDRO bis ADDR4 umfassen, empfangen werden, kann die Speichervorrichtung 300 das Umschalten des Schreibfreigabesignals nWE empfangen. Zum Beispiel bevor der Befehl CMD und die Adressen ADDRO bis ADDR4 aus den dritten Signalen SIG3[7:0] erhalten werden (d. h. vor der ersten Zeit t1) kann die Speichervorrichtung 300 das Schreibfreigabesignal nWE empfangen, das beginnt, von einem statischen Zustand (z. B. dem High-Pegel) umzuschalten.
  • Die Speichervorrichtung 300 kann den Befehl CMD aus den dritten Signalen SIG3[7:0] in einer Freigabeperiode des ersten Signals SIG1 erhalten und kann die Adressen ADDRO bis ADDR4 aus den dritten Signalen SIG3[7:0] in einer Freigabeperiode des zweiten Signals SIG2 erhalten. Zum Beispiel kann die Speichervorrichtung 300 die dritten Signale SIG3[7:0] an steigenden Flanken des Schreibfreigabesignals nWE sampeln (oder zwischenspeichern), um den Befehl CMD und die Adressen ADDRO bis ADDR4 zu erhalten. In diesem Fall können der Befehl CMD und die Adressen ADDRO bis ADDR4 jeweils 8 Signalwerte (d. h. 8 Bits) umfassen, die durch die 8 dritten Pins P13 an der steigenden Flanke des Schreibfreigabesignals nWE empfangen werden. Zum Beispiel kann der Befehl CMD Signalwerte umfassen, die zur ersten Zeit t1 durch die dritten Signale SIG3[7:0] empfangen werden, und jede der Adressen ADDRO bis ADDR4 kann Signalwerte umfassen, die zu jeweils zweiter bis sechster Zeit t2 bis t6 durch die dritten Signale SIG3[7:0] empfangen werden.
  • Bezug nehmend auf 3 und 5B kann die Speichervorrichtung 300 in dem zweiten Modus das erste Signal SIG1 und das zweite Signal SIG2 empfangen, die den Befehl CMD und die Adressen ADDRO bis ADDR4 umfassen. Während das erste Signal SIG1 und das zweite Signal SIG2, welche den Befehl CMD und die Adressen ADDRO bis ADDR4 umfassen, empfangen werden, kann die Speichervorrichtung 300 das Schreibfreigabesignal nWE empfangen, das von dem Speicher-Controller 400 umgeschaltet wird. Eine Umschaltfrequenz des Schreibfreigabesignals nWE, das in dem zweiten Modus empfangen wird, kann zum Beispiel größer sein als eine Umschaltfrequenz des Schreibfreigabesignals nWE, das in dem ersten Modus empfangen wird.
  • Eine Periode, bei der der Befehl CMD und die Adressen ADDRO bis ADDR4 empfangen werden, kann basierend auf dem Schreibfreigabesignal nWE in eine Mehrzahl an Zeitspannen aufgeteilt werden. Die Zeitspannen können jeweils eine vorbestimmte Anzahl an Periodendauern umfassen (nachfolgend wird eine Zeitspanne, die eine vorgegebene Anzahl an Periodendauern umfasst, als „vorgegebene Zeitspanne“ bezeichnet und kann auch als „Steuersignal-Zeitspanne“ bezeichnet werden) und eine Periodendauer kann einer oder mehreren Perioden des Schreibfreigabesignals nWE entsprechen. Zum Beispiel kann, wie in 5B dargestellt, eine Periode, in der der Befehl CMD und die Adressen ADDRO bis ADDR4 empfangen werden, in erste bis sechste Zeitspannen unterteilt werden und die erste bis sechste Zeitspanne kann jeweils 5 Periodendauern umfassen. In diesem Fall kann eine Periodendauer einer Periode des Schreibfreigabesignals nWE entsprechen. Allerdings ist dies nur ein Beispiel und wo andere Anzahl an Signalen für Befehle und Adressen verwendet werden kann jede Steuersignalzeitspanne mehr als 5 Periodendauern oder weniger als 5 Periodendauern aufweisen.
  • Die Speichervorrichtung 300 kann den Befehl CMD oder die Adresse ADDR aus dem ersten Signal SIG1 und dem weiten Signal SIG2 erhalten, die während der vorgegebenen Zeitspanne (z. B. einer der ersten bis sechsten Zeitspanne) empfangen werden. In dem Fall, in dem sich das erste Signal SIG1, das während einer spezifischen Periodendauer der vorgegebenen Zeitspanne empfangen wird, in einem Freigabezustand befindet (z. B. dem High-Pegel „H“), kann die Speichervorrichtung 300 den Befehl CMD aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten, die in der vorgegebenen Zeitspanne empfangen werden. In dem Fall, in sich dem das zweite Signal SIG2, das während einer spezifischen Periodendauer der vorgegebenen Zeitspanne empfangen wird, in dem Freigabezustand befindet, kann die Speichervorrichtung 300 die Adresse ADDR aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten, die in der vorgegebenen Zeitspanne empfangen werden.
  • Zum Beispiel in dem Fall, in dem sich das erste Signal SIG1, das während einer ersten Periodendauer C1 der ersten Zeitspanne empfangen wird, in einem Freigabezustand befindet (z. B. dem High-Pegel „H“), kann die Speichervorrichtung 300 den Befehl CMD aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten, die während den verbleibenden Periodendauern CS1 der ersten Zeitspanne empfangen werden. In diesem Fall kann das zweite Signal SIG2, das während der ersten Periodendauer C1 empfangen wird, in einem deaktivierten Zustand sein (z. B. dem Low-Pegel „L“). Die Speichervorrichtung 300 kann den Befehl CMD aus 8 Signalwerten C[0] bis C[7] des ersten Signals SIG1 und des zweiten Signals SIG2 erhalten, die an steigenden Flanken des Schreibfreigabesignals nWE während der verbleibenden Periodendauern CS1 gesampelt werden. Die Signalwerte C[0] bis C[7] des ersten Signals SIG1 und des zweiten Signals SIG2 können Signalwerten der dritten Signale SIG3[7:0] entsprechen, die zu der ersten Zeit t1 aus 5A gesampelt wurden.
  • Zum Beispiel in dem Fall, in dem das Schreibfreigabesignal nWE von dem statischen Zustand in einen Umschaltzustand umschaltet, kann die erste Periodendauer C1 einer ersten steigenden Flanke des Schreibfreigabesignals nWE entsprechen. Allerdings ist die vorliegende Offenbarung nicht darauf beschränkt. Zum Beispiel kann eine steigende Flanke des Schreibfreigabesignals nWE, das der ersten Periodendauer C1 entspricht, entsprechend einem Protokoll variieren.
  • Zum Beispiel in dem Fall, in dem sich das zweite Signal SIG2, das während einer zweiten Periodendauer C2 der zweiten Zeitspanne empfangen wird, in dem Freigabezustand befindet (z. B. dem High-Pegel „H“), kann die Speichervorrichtung 300 die Adresse ADDRO aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten, die während der verbleibenden Periodendauern CS2 der zweiten Zeitspanne empfangen werden. In diesem Fall kann das erste Signal SIG1, das während der zweiten Periodendauer C2 empfangen wird, in dem deaktivierten Zustand sein (z. B. dem Low-Pegel „L“). Die Speichervorrichtung 300 kann die Adresse ADDRO aus 8 Signalwerten A0[0] bis A0[7] des ersten Signals SIG1 und des zweiten Signals SIG2 erhalten, das während der verbleibenden Periodendauern CS2 an steigenden Flanken des Schreibfreigabesignals nWE gesampelt wird. Die Signalwerte A0[0] bis A0[7] des ersten Signals SIG1 und des zweiten Signals SIG2 können Signalwerten der dritten Signale SIG3[7:0] entsprechen, die zu der zweiten Zeit t2 aus 5A gesampelt werden. Ebenso kann die Speichervorrichtung 300 die Adressen ADDR1 bis ADDR4 aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten, die in der dritten bis sechsten Zeitspanne empfangen werden.
  • Während das erste Signal SIG1 und das zweite Signal SIG2 empfangen werden, können sich die dritten Signale SIG3[7:0] jeweils in einem „Don't-care“-Zustand befinden. Zum Beispiel kann jedes der dritten Signale SIG3[7:0] den Low-Pegel, den High-Pegel und/oder einen hohen Impedanzzustand (High-z) aufweisen. In dem Fall, in dem jedes der dritten Signale SIG3[7:0] bei dem Low-Pegel oder dem High-Pegel ist, kann ein Wert jedes der dritten Signale SIG3[7:0] ein gültiger Wert oder ein ungültiger Wert sein. Zum Beispiel kann, während der Befehl CMD oder die Adressen ADDR0 bis ADDR4 durch das erste Signal SIG1 und das zweite Signal SIG2 empfangen werden, in dem Fall, in dem die Speichervorrichtung 300 die Daten „DATA“ durch die dritten Signale SIG3[7:0] empfängt, jedes der dritten Signale SIG3[7:0] einen gültigen Datenwert umfassen.
  • Ein Beispiel, bei dem der Befehl CMD oder die Adresse ADDR aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten wird, die während einer spezifischen Periodendauer der vorgegebenen Zeitspanne empfangen werden, ist unter Bezugnahme auf 5A beschrieben, aber die vorliegende Offenbarung ist nicht darauf beschränkt. In einer beispielhaften Ausführungsformen kann in dem Fall, in dem sich das erste Signal SIG1, das während der ersten Periodendauer der vorgegebenen Zeitspanne empfangen wird, in dem Freigabezustand befindet, die Speichervorrichtung 300 den Befehl CMD aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten, die in der vorgegebenen Zeitspanne empfangen werden; in dem Fall, in dem sich das zweite Signal SIG2, das während der zweiten Periodendauer der vorgegebenen Zeitspanne empfangen wird, in dem Freigabezustand befindet, kann die Speichervorrichtung 300 die Adresse ADDR aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten, die in der vorgegebenen Zeitspanne empfangen werden. In einer anderen beispielhaften Ausführungsformen kann in dem Fall, in dem sich das erste Signal SIG1, das während der ersten Periodendauer der vorgegebenen Zeitspanne empfangen wird, in dem Freigabezustand befindet, die Speichervorrichtung 300 den Befehl CMD aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten, die in der vorgegebenen Zeitspanne empfangen werden; in dem Fall, in dem sich das erste Signal SIG1, das während der zweiten Periodendauer der vorgegebenen Zeitspanne empfangen wird, in dem Freigabezustand befindet, kann die Speichervorrichtung 300 die Adresse ADDR aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten, die in der vorgegebenen Zeitspanne empfangen werden. Das heißt, die vorliegende Offenbarung kann verschiedene Ausführungsformen umfassen, die fähig sind, den Befehl CMD oder die Adresse ADDR, die in der vorgegebenen Zeitspanne empfangen wurden, zu erkennen (oder zu bestimmen).
  • 6 ist ein Blockdiagramm, das ein Beispiel für eine Speicherschnittstellenschaltung aus 3 darstellt. Im Detail zeigt 6 ein Beispiel für die Speicherschnittstellenschaltung 310 zum Empfangen des Befehls CMD und der Adresse ADDR gemäß einem ausgewählten Modus. Bezug nehmend auf 6 kann die Speicherschnittstellenschaltung 310 Puffer 311a bis 311h, ersten bis dritten Flip-Flop 312a bis 312c, einen Wandler 313, ersten bis vierten Multiplexer 314a bis 314d, einen Befehlszyklusgenerator 315 und einen Adresszyklusgenerator 316 umfassen.
  • Das erste bis dritte Signal SIG1 bis SIG3, die durch den ersten bis dritten Pins P11 bis P13 empfangen werden, könnenjeweils dem ersten bis dritten Flip-Flop 312a bis 313c durch die Puffer 311a, 311c und 311e bereitgestellt werden. Das Schreibfreigabesignal nWE, das durch den vierten Pin P14 empfangen wurde, kann dem ersten bis dritten Flip-Flop 312a bis 312c und dem Wandler 313 bereitgestellt werden. Der erste bis dritte Flip-Flop 312a bis 312c kann das erste bis zu den dritten Signalen SIG1 bis SIG3 an einer steigenden Flanke des Schreibfreigabesignals nWE sampeln und kann das erste bis dritte gesampelte Signale S_S1 bis S_S3 ausgeben. Das erste und das zweite gesampelte Signal S_S1 und S_S2 kann dem Wandler 313 und dem ersten und zweiten Multiplexer 314a und 314b bereitgestellt werden und die dritten gesampelten Signale S_S3 können dem dritten Multiplexer 314c bereitgestellt werden. Das Schreibfreigabesignal nWE kann dem Wandler 313 und dem vierten Multiplexer 314d bereitgestellt werden.
  • In dem ersten Modus kann das erste gesampelte Signal S_S1 Informationen umfassen, die angeben, ob die dritten gesampelten Signale S_S3 den Befehl CMD umfassen, und das zweite gesampelte Signal S_S2 kann Informationen umfassen, die angeben, ob die dritten gesampelten Signale S_S3 die Adresse ADDR umfassen. Die dritten gesampelten Signale S_S3 können den Befehl CMD oder die Adresse ADDR umfassen.
  • In dem zweiten Modus kann das erste gesampelte Signal S_S1 Informationen umfassen, die angeben, ob das erste und das zweite gesampelte Signal S_S1 und S_S2 den Befehl CMD umfassen, und das zweite gesampelte Signal S_S2 kann Informationen umfassen, die angeben, ob das erste und das zweite gesampelte Signal S_S1 und S_S2 die Adresse ADDR umfassen. Das erste und das zweite gesampelte Signal S_S 1 und S_S2 können den Befehl CMD oder die Adresse ADDR umfassen.
  • Der Wandler 313 kann ein wiederhergestelltes Befehlsverriegelungsfreigabesignal R_CLE, ein wiederhergestelltes Adressverriegelungsfreigabesignal R_ALE, wiederhergestellte Befehls-/Adresssignale R_CA und ein wiederhergestelltes Schreibfreigabesignal R_nWE erzeugen, indem das erste und das zweite gesampelte Signal S_S1 und S_S2 und das Schreibfreigabesignal nWE verwendet werden. Das wiederhergestellte Befehlsverriegelungsfreigabesignal R_CLE kann Informationen umfassen, die angeben, ob die wiederhergestellten Befehls-/Adresssignale R_CA den Befehl CMD umfassen und das wiederhergestellte Adressverriegelungsfreigabesignal R ALE kann Informationen umfassen, die angeben, ob die wiederhergestellten Befehls-/Adresssignale R_CA die Adresse ADDR umfassen. Da das erste und das zweite gesampelte Signal S_S1 und S_S2 nicht den Befehl CMD oder die Adresse ADDR umfassen, ist es möglich, dass die wiederhergestellten Befehls-/Adresssignale R_CA in dem ersten Modus, die aus dem Wandler 313 in dem ersten Modus ausgegeben werden, nicht den Befehl CMD oder die Adresse ADDR umfassen. Da das erste und das zweite gesampelte Signal S_S1 und S_S2 den Befehl CMD oder die Adresse ADDR umfassen, können die wiederhergestellten Befehls-/Adresssignale R_CA, die aus dem Wandler 313 in dem zweiten Modus ausgegeben werden, in dem zweiten Modus den Befehl CMD oder die Adresse ADDR umfassen. Zum Beispiel können die wiederhergestellten Befehls-/Adresssignale R_CA, die aus dem Wandler 313 ausgegeben werden, gültige Befehls- oder Adresswerte in dem zweiten Modus umfassen.
  • Sowohl das erste als auch das zweite gesampelte Signal S_S1 und S_S2, die dem Wandler 313 während der vorgegebenen Zeitspanne in dem zweiten Modus bereitgestellt werden, kann serialisierte Werte des Befehls/der Adresse CMD/ADDR umfassen, wie unter Bezugnahme auf 5B beschrieben. Der Wandler 313 kann die serialisierten Befehls-/Adress(CMD/ADDR)-Werte, die während der vorgegebenen Zeitspanne empfangen werden, durch die wiederhergestellten Befehls-/Adresssignale R_CA parallel ausgeben. Zum Beispiel kann der Wandler 313 die serialisierten Befehls-/Adress(CMD/ADDR)-Werte in deserialisierte Befehls-/Adress(CMD/ADDR)-Werte konvertieren. Um die serialisierten Befehls-/Adress(CMD/ADDR)-Werte parallel auszugeben, kann die Anzahl an Signalleitungen, durch welche die wiederhergestellten Befehls-/Adresssignale R_CA übertragen werden, gleich der Anzahl an Signalleitungen sein, durch welche die dritten Signale SIG3 übertragen werden. Ein Vorgang des Wandlers 313 wird unter Bezugnahme auf 7 genauer beschrieben.
  • Der erste bis vierte Multiplexer 314a bis 314d kann die Signale R_CLE, R_ALE, R_CA und R_nWE empfangen, die aus dem Wandler 313 ausgegeben werden, und/oder die Signale S_S1, S_S2, S_S3 und nWE, welche den Wandler 313 überbrücken. Basierend auf einem Modusauswahlsignal PM können der erste bis vierte Multiplexer 314a bis 314d die Signale R_CLE, R_ALE, R_CA und R_nWE ausgeben, die von dem Wandler 313 empfangen werden, oder die überbrückten Signale S_S1, S_S2, S_S3 und nWE ausgeben. Das Modusauswahlsignal PM kann zum Beispiel von dem Speicher-Controller 400 aus 3 bereitgestellt werden oder es kann in der Speichervorrichtung 300 gemäß einem Modus erzeugt werden.
  • Zum Beispiel können der erste bis vierte Multiplexer 314a bis 314d die überbrückten Signale S_S1, S_S2, S_S3 und nWE basierend auf dem Modusauswahlsignal PM ausgeben, der den ersten Modus angibt. Zum Beispiel können der erste bis vierte Multiplexer 314a bis 314d die Signale R_CLE, R_ALE, R_CA und R_nWE ausgeben, die von dem Wandler 313 empfangen werden, basierend auf dem Modusauswahlsignal PM, das den zweiten Modus angibt. In diesem Fall können Informationen der Signale R_CLE, R_ALE, R_CA und R_nWE, die in dem zweiten Modus ausgegeben werden, jeweils Informationen der Signale S_S1, S_S2, S_S3 und nWE entsprechen, die in dem ersten Modus ausgegeben wurden.
  • Der Befehlszyklusgenerator 315 kann ein Befehlszyklussignal CMD_C basierend auf einem Signal, das aus dem ersten Multiplexer 314a ausgegeben wird, und einem Signal, das aus dem vierten Multiplexer 314d ausgegeben wird, erzeugen. Hier kann das Befehlszyklussignal CMD_C ein Signal zum Extrahieren des Befehls CMD aus Befehls-/Adresssignalen CA sein, die aus dem Puffer 311h ausgegeben werden. Zum Beispiel kann der Befehlszyklusgenerator 315 in dem ersten Modus das Befehlszyklussignal CMD_C basierend auf dem ersten gesampelten Signal S_S1, das aus dem ersten Multiplexer 314a ausgegeben wird, und dem Schreibfreigabesignal nWE, das aus dem vierten Multiplexer 314d ausgegeben wird, erzeugen. In dem zweiten Modus kann der Befehlszyklusgenerator 315 zum Beispiel das Befehlszyklussignal CMD C basierend auf dem wiederhergestellten Befehlsverriegelungsfreigabesignal R_CLE, das aus dem ersten Multiplexer 314a ausgegeben wird, und dem wiederhergestellten Schreibfreigabesignal R_nWE, das aus dem vierten Multiplexer 314d ausgegeben wird, erzeugen.
  • Der Adresszyklusgenerator 316 kann ein Adresszyklussignal ADDR_C basierend auf einem Signal, das aus dem zweiten Multiplexer 314b ausgegeben wird, und einem Signal, das aus dem vierten Multiplexer 314d ausgegeben wird, erzeugen. Hier kann das Adresszyklussignal ADDR_C ein Signal zum Extrahieren der Adresse ADDR aus den Befehls-/Adresssignalen CA sein, die aus dem Puffer 311h ausgegeben werden. Zum Beispiel kann der Adresszyklusgenerator 316 in einem ersten Modus das Adresszyklussignal ADDR_C basierend auf dem zweiten gesampelten Signal S_S2, das aus dem zweiten Multiplexer 314b ausgegeben wird, und dem Schreibfreigabesignal nWE, das aus dem vierten Multiplexer 314d ausgegeben wird, erzeugen. In dem zweiten Modus kann der Adresszyklusgenerator 316 zum Beispiel das Adresszyklussignal ADDR_C basierend auf dem wiederhergestellten Adressverriegelungsfreigabesignal R_ALE, das aus dem zweiten Multiplexer 314b ausgegeben wird, und dem wiederhergestellten Schreibfreigabesignal R_nWE, das aus dem vierten Multiplexer 314d ausgegeben wird, erzeugen.
  • Die dritten gesampelten Signale S_S3, die aus dem dritten Multiplexer 314c in dem ersten Modus ausgegeben werden, können als Befehls-/Adresssignale CA durch den Puffer 311h ausgegeben werden. Die wiederhergestellten Befehls-/Adresssignale R_CA, die aus dem dritten Multiplexer 314c in dem zweiten Modus ausgegeben werden, können als Befehls-/Adresssignale CA durch den Puffer 311h ausgegeben werden.
  • In einer beispielhaften Ausführungsform kann das Befehlszyklussignal CMD_C und die Befehls-/Adresssignale CA an die Steuerlogikschaltung 320 aus 3 (z. B. einen Befehls-Decoder in der Steuerlogikschaltung 320) übertragen werden und die Steuerlogikschaltung 320 kann den Befehl CMD aus den Befehls-/Adresssignalen CA basierend auf dem Befehlszyklussignal CMD_C empfangen. Das Adresszyklussignal ADDR_C und die Befehls-/Adresssignale CA können an die Steuerlogikschaltung 320 aus 3 (z. B. einen Adress-Decoder in der Steuerlogikschaltung 320) übertragen werden und die Steuerlogikschaltung 320 kann die Adresse ADDR aus den Befehls-/Adresssignalen CA basierend auf dem Adresszyklussignal ADDR_C empfangen.
  • In einer beispielhaften Ausführungsform kann die Speicherschnittstellenschaltung 310 ansprechend auf einen Statuslesebefehl von dem Speicher-Controller 400 eine Statusinformation SR der Speichervorrichtung 300 durch mindestens einen aus dem ersten Pin P11 und dem zweiten Pin P12 an den Speicher-Controller 400 übertragen. Wie in 6 dargestellt, können zum Beispiel die Puffer 311b und 311d das erste Signal SIG1 und das zweite Signal SIG2, in denen die Statusinformation SR umfasst ist, an den Speicher-Controller 400 übertragen. Die Speicherschnittstellenschaltung 310 kann die dritten Signale SIG3, welche die Daten „DATA“ umfassen, durch den Puffer 311f, der mit den dritten Pins P13 verbunden ist, an den Speicher-Controller 400 übertragen. Dementsprechend kann in dem Fall, in dem die Statusinformation SR und die Daten „DATA“ durch unterschiedliche Pins übertragen werden, während die Daten „DATA“ von einer ersten Speichervorrichtung (z. B. der nichtflüchtigen Speichervorrichtung NVM11 aus 1) an den Speicher-Controller 200 übertragen werden (siehe 1), eine Statusinformation einer zweiten Speichervorrichtung (z. B. der nichtflüchtigen Speichervorrichtung NVM12 aus 1) von der zweiten Speichervorrichtung an den Speicher-Controller 200 bereitgestellt werden. Dementsprechend kann der Speicher-Controller 200, während die Daten „DATA“ von der ersten Speichervorrichtung empfangen werden, den Befehl/die Adresse CMD/ADDR der zweiten Speichervorrichtung basierend auf der Statusinformation der zweiten Speichervorrichtung bereitstellen.
  • 7 ist ein Blockdiagramm, das ein Beispiel für einen Wandler aus 6 darstellt. Wie unter Bezugnahme auf 6 beschrieben, werden, da die Ausgangssignale R_CLE, R_ALE, R_CA und R_nWE des Wandlers 313 in dem zweiten Modus gültige Werte aufweisen, nachfolgend Vorgänge des Wandlers 313 in dem zweiten Modus beschrieben. Bezug nehmend auf 7 kann der Wandler 313 einen Teiler 317, einen Spreizer 318 und erste bis dritte Flip-Flops 319a bis 319c umfassen.
  • Der Teiler 317 kann das Schreibfreigabesignal nWE empfangen und kann das Schreibfreigabesignal nWE teilen, um interne Taktsignale ICK zu erzeugen, die unterschiedliche Phasen aufweisen. Zum Beispiel kann die Anzahl an internen Taktsignalen ICK gleich der Anzahl an Zyklen sein, die in der vorgegebenen Zeitspanne umfasst sind. Eine Periode jedes der internen Taktsignale ICK kann der vorgegebenen Zeitspanne entsprechen. Die internen Taktsignale ICK können dem Spreizer 318 bereitgestellt werden. Der Teiler 317 kann ferner das wiederhergestellte Schreibfreigabesignal R_nWE mit der gleichen Phase wie eines der internen Taktsignale ICK erzeugen. In diesem Fall kann eine Periode des wiederhergestellten Schreibfreigabesignals R nWE der vorgegebenen Zeitspanne entsprechen.
  • Der Spreizer 318 kann das erste gesampelte Signal S_S 1 und das zweite gesampelte Signal S_S2 basierend auf den internen Taktsignalen ICK sampeln und kann ein gesampeltes Befehlsverriegelungsfreigabesignal S_CLE, ein gesampeltes Adressverriegelungsfreigabesignal S_ALE und gesampelte Befehls-/Adresssignale S_CA erzeugen. Der Spreizer 318 kann zum Beispiel das gesampelte Befehlsverriegelungsfreigabesignal S_CLE aus dem ersten gesampelten Signal S_S1 erzeugen und kann das gesampelte Adressverriegelungsfreigabesignal S_ALE aus dem zweiten gesampelten Signal S_S2 erzeugen. Der Spreizer 318 kann die gesampelten Befehls-/Adresssignale S_CA aus dem ersten gesampelten Signal S_S 1 und dem zweiten gesampelten Signal S_S2 erzeugen.
  • Der Spreizer 318 kann zum Beispiel das erste gesampelte Signal S_S1 und das zweite gesampelte Signal S_S2 sampeln, die serialisierte Befehls-/Adress(CMD/ADDR)-Werte zu unterschiedlichen Flankenzeiten der internen Taktsignale ICK umfassen. Entsprechend können die Befehls-/Adress(CMD/ADDR)-Werte aus dem ersten gesampelten Signal S_S1 und dem zweiten gesampelten Signal S_S2 gesampelt werden. Der Spreizer 318 kann die gesampelten Befehls-/Adresssignale S_CA, welche die gesampelten Befehls-/Adress(CMD/ADDR)-Werte umfassen, durch Signalleitungen ausgeben, deren Anzahl gleich der Anzahl an Signalleitungen der dritten Signale SIG3 aus 6 ist. In diesem Fall, weil die Befehls-/Adress(CMD/ADDR)-Werte jeweils durch die entsprechende Signalleitungen gemäß Flankenzeiten der internen Taktsignale ICK ausgegeben werden, sind die Befehls-/Adress(CMD/ADDR)-Werte der gesampelten Befehls-/Adresssignale S_CA zu einer Zeit möglicherweise nicht aufeinander abgestimmt.
  • Das erste bis dritte Flip-Flop 319a bis 319c kann die gesampelten Signale S_CLE, S_ALE und S_CA an einer steigenden Flanke (oder einer fallenden Flanke) des wiederhergestellten Schreibfreigabesignals R_nWE sampeln, um die wiederhergestellten Signale R_CLE, R_ALE und R_CA auszugeben. Die dritte Flip-Flop 319c kann die gesampelten Befehls-/Adresssignale S_CA, welche die Befehls-/Adress(CMD/ADDR)-Werte umfassen, während der vorgegebenen Zeitspanne sampeln und kann die empfangenen Befehls-/Adress(CMD/ADDR)-Werte an einer Flankenzeit des wiederhergestellten Schreibfreigabesignal R_nWE sampeln. Das dritte Flip-Flop 319c kann die wiederhergestellten Befehls-/Adresssignale R_CA, welche die gesampelten Befehls-/Adress(CMD/ADDR)-Werte umfassen, zu einer Zeit ausgeben. Entsprechend kann das dritte Flip-Flop 319c die gesampelten Befehls-/Adress(CMD/ADDR)-Werte durch die wiederhergestellten Befehls-/Adresssignale R_CA parallel ausgeben.
  • 8 ist ein Zeitablaufdiagramm, das ein Beispiel für Signale darstellt, die an einer Speicherschnittstellenschaltung aus 6 in dem ersten Modus erzeugt werden. Bezug nehmend auf 5A, 6 und 8 können das erste bis dritte Flip-Flop 312a bis 312c jeweils das erste bis zu den dritten Signalen SIG1 bis SIG3 an steigenden Flanken des Schreibfreigabesignals nWE sampeln und kann das erste gesampelte Signal S_S1, das zweite gesampelte Signal S_S2 und die dritten gesampelten Signale S_S3[7:0] erzeugen. In dem ersten Modus können die dritten gesampelten Signale S_S3[7:0] als Befehls-/Adresssignale CA[7:0] ausgegeben werden.
  • Der Befehlszyklusgenerator 315 kann das Befehlszyklussignal CMD_C, das während einer Freigabeperiode (z. B. logischen High) des ersten gesampelten Signals S_S1 umschaltet, basierend auf einer steigenden Flanke des Schreibfreigabesignals nWE erzeugen. Der Befehlszyklusgenerator 315 kann zum Beispiel, wie in 8 dargestellt, das Befehlszyklussignal CMD_C mit einer steigenden Flanke (gekennzeichnet als ①) entsprechend der ersten steigenden Flanke (gekennzeichnet als ①) des Schreibfreigabesignals nWE erzeugen.
  • Der Adresszyklusgenerator 316 kann das Adresszyklussignal ADDR_C, das während einer Freigabeperiode (z. B. logischen High) des zweiten gesampelten Signals S_S2 umschaltet, basierend auf einer steigenden Flanke des Schreibfreigabesignals nWE erzeugen. Der Adresszyklusgenerator 316 kann zum Beispiel, wie in 8 dargestellt, das Adresszyklussignal ADDR C mit 5 steigenden Flanken (nummeriert von ② bis ⑥) erzeugen, die jeweils der zweiten bis sechsten steigenden Flanke (nummeriert von ② bis ⑥) des Schreibfreigabesignals nWE entsprechen.
  • Wie oben beschrieben, kann die Speicherschnittstellenschaltung 310 in dem ersten Modus das Befehlszyklussignal CMD_C, das Adresszyklussignal ADDR_C und die Befehls-/Adresssignale CA[7:0] erzeugen, die 8 Signalleitungen entsprechen. In diesem Fall kann der Befehl CMD aus den Befehls-/Adresssignalen CA[7:0] basierend auf dem Befehlszyklussignal CMD_C extrahiert werden und die Adressen ADDRO bis ADDR4 können aus den Befehls-/Adresssignalen CA[7:0] basierend auf dem Adresszyklussignal ADDR C extrahiert werden.
  • 9 ist ein Zeitablaufdiagramm, das ein Beispiel für Signale darstellt, die an einer Speicherschnittstellenschaltung aus 6 in dem zweiten Modus erzeugt werden. Bezug nehmend auf 5B, 6, 7 und 9 kann der Teiler 317 das Schreibfreigabesignal nWE teilen, um 5 interne Taktsignale ICK[0] bis ICK[4] zu erzeugen, die unterschiedliche Phasen aufweisen. In diesem Fall kann der Teiler 317 ferner das wiederhergestellte Schreibfreigabesignal R_nWE erzeugen, das die gleiche Phase aufweist, wie das interne Taktsignal ICK[0] und bezüglich des internen Taktsignals ICK[0] um bis zu einer Periode verzögert ist. Eine Periode jedes der internen Taktsignale ICK[0] bis ICK[4] und das wiederhergestellte Schreibfreigabesignal R_nWE kann 5 Zyklen (d. h. der vorgegebenen Zeitspanne) des Schreibfreigabesignals nWE entsprechen.
  • Das erste gesampelte Signal S_S1 und das zweite gesampelte Signal S_S2, die dem Spreizer 318 bereitgestellt werden, können jeweils dem ersten Signal SIG1 und dem zweiten Signal SIG2 aus 5B entsprechen, das um bis zu einer Hälfte der Periode verzögert ist. Nachfolgend wird zum Zwecke der Beschreibung angenommen, dass die internen Taktsignale ICK[0] und ICK[4] bezüglich des Schreibfreigabesignals nWE um bis zu einer Hälfte der Periode gemäß dem ersten gesampelten Signal S_S1 und dem zweiten gesampelten Signal S_S2 verzögert sind.
  • Der Spreizer 318 kann das gesampelte Befehlsverriegelungsfreigabesignal S_CLE aus dem ersten gesampelten Signal S_S1 basierend auf steigenden Flanken des internen Taktsignals ICK[0] erzeugen. Der Spreizer 318 kann das gesampelte Adressverriegelungsfreigabesignal S_ALE aus dem zweiten gesampelten Signal S_S2 basierend auf den steigenden Flanken des internen Taktsignals ICK[0] erzeugen. Der Spreizer 318 kann die gesampelten Befehls-/Adresssignale S_CA[7:0] aus dem ersten und dem zweiten gesampelten Signal S_S1 und S_S2 basierend auf steigenden Flanken der internen Taktsignale ICK[1] bis ICK[4] erzeugen. In diesem Fall können Befehls-/Adress(CMD/ADDR)-Werte der gesampelten Befehls-/Adresssignale S_CA[7:0] nicht an einer Zeit entsprechend Flankenzeiten der internen Taktsignale ICK[1] bis ICK[4] aufeinander abgestimmt sein.
  • Das erste bis dritte Flip-Flop 319a bis 319c kann die gesampelten Signale S_CLE, S_ALE und S_CA[7:0] an steigenden Flanken des wiederhergestellten Schreibfreigabesignals R_nWE sampeln und kann die wiederhergestellten Signale R_CLE, R_ALE und R_CA[7:0] jeweils ausgeben. Das dritte Flip-Flop 319c kann die Befehls-/Adress(CMD/ADDR)-Werte aus den gesampelten Befehls-/Adresssignalen S_CA[7:0] sampeln, die während einer Periode (d. h. während der vorgegebenen Zeitspanne) basierend auf einer steigenden Flanke des wiederhergestellten Schreibfreigabesignals R_nWE empfangen wurden. Entsprechend können die gesampelten Befehls-/Adress(CMD/ADDR)-Werte durch die wiederhergestellten Befehls-/Adresssignale R_CA[7:0] zu einer Zeit (d. h. parallel) ausgegeben werden. Zum Beispiel können die wiederhergestellten Befehls-/Adresssignale R_CA[7:0] als Befehls-/Adresssignale CA[7:0] ausgegeben werden.
  • Der Befehlszyklusgenerator 315 kann das Befehlszyklussignal CMD_C, das während einer Freigabeperiode (z. B. logischen High) des wiederhergestellten Befehlsverriegelungsfreigabesignal R CLE umschaltet, basierend auf einer steigenden Flanke des wiederhergestellten Schreibfreigabesignals R_nWE erzeugen. Der Befehlszyklusgenerator 315 kann zum Beispiel, wie in 9 dargestellt, das Befehlszyklussignal CMD_C mit einer steigenden Flanke entsprechend der ersten steigenden Flanke des wiederhergestellten Schreibfreigabesignals R_nWE erzeugen. Zum Beispiel kann eine Umschaltfrequenz des Befehlszyklussignals CMD C mit einer Umschaltfrequenz des wiederhergestellten Schreibfreigabesignals R nWE identisch sein.
  • Der Adresszyklusgenerator 316 kann das Adresszyklussignal ADDR_C, das während einer Freigabeperiode des wiederhergestellten Adressverriegelungsfreigabesignal R_ALE umschaltet, basierend auf einer steigenden Flanke des wiederhergestellten Schreibfreigabesignals R_nWE erzeugen. Der Adresszyklusgenerator 316 kann zum Beispiel, wie in 9 dargestellt, das Adresszyklussignal ADDR_C mit 5 steigenden Flanken erzeugen, die der zweiten bis sechsten steigenden Flanke des wiederhergestellten Schreibfreigabesignals R nWE entsprechen. Eine Umschaltfrequenz des Adresszyklussignals ADDR_C kann zum Beispiel mit der Umschaltfrequenz des wiederhergestellten Schreibfreigabesignals R nWE identisch sein.
  • Wie oben beschrieben, kann die Speicherschnittstellenschaltung 310 in dem zweiten Modus das Befehlszyklussignal CMD_C, das Adresszyklussignal ADDR_C und die Befehls-/Adresssignale CA[7:0] erzeugen, die 8 Signalleitungen entsprechen. In diesem Fall kann der Befehl CMD aus den Befehls-/Adresssignalen CA[7:0] basierend auf dem Befehlszyklussignal CMD_C extrahiert werden und die Adressen ADDRO bis ADDR4 können aus den Befehls-/Adresssignalen CA[7:0] basierend auf dem Adresszyklussignal ADDR C extrahiert werden.
  • Wie in 8 und 9 dargestellt, kann unabhängig von einem Modus die Speicherschnittstellenschaltung 310 das Befehlszyklussignal CMD_C, das Adresszyklussignal ADDR_C und die Befehls-/Adresssignale CA, die fähig sind, durch Signalleitungen ausgegeben zu werden, basierend auf dem ersten bis dritten Signalen SIG1 bis SIG3 erzeugen. Entsprechend kann eine interne Schnittstellenschaltung oder eine Peripherieschaltung (z. B. die Steuerlogikschaltung 320 aus 3) der Speichervorrichtung 300, die das Befehlszyklussignal CMD_C, das Adresszyklussignal ADDR_C und die Befehls-/Adresssignale CA empfängt, ungeachtet eines Modus implementiert werden und kann ungeachtet eines Modus operieren. Folglich kann die Speicherschnittstellenschaltung 310 eine Kompatibilität bereitstellen, sodass die Speichervorrichtung 300 fähig ist, in dem ersten Modus und dem zweiten Modus zu operieren, ohne die Konstruktion der internen Schnittstellenschaltung oder der Peripherieschaltung zu verändern.
  • 10 ist ein Flussdiagramm, das einen beispielhaften Betrieb eines Speichersystems aus 3 darstellt. Bezug nehmend auf 10 überträgt der Speicher-Controller 400 in Vorgang S21 ein Modusauswahlsignal an die Speichervorrichtung 300. Der Speicher-Controller 400 kann zum Beispiel das Modusauswahlsignal durch einen Befehl (z. B. einen „Set-Feature“-Befehl) oder ein separates Steuersignal für eine Modusauswahl an die Speichervorrichtung 300 übertragen.
  • In Vorgang S22 wird die Speichervorrichtung 300 ansprechend auf das Modusauswahlsignal in einen ausgewählten Modus eingestellt. Die Speichervorrichtung 300 kann zum Beispiel einen Moduseinstellwert, der den ausgewählten Modus angibt, in einem Register speichern. Entsprechend kann die Speichervorrichtung 300 gemäß dem eingestellten Modus operieren.
  • In Vorgang S23 überträgt der Speicher-Controller 400 den Befehl/die Adresse CMD/ADDR an die Speichervorrichtung 300 gemäß dem ausgewählten Modus. Zum Beispiel in dem Fall, in dem die Speichervorrichtung 300 auf den ersten Modus eingestellt wird, kann der Speicher-Controller 400 den Befehl/die Adresse CMD/ADDR durch die dritten Pins P23 an die Speichervorrichtung 300 übertragen. Zum Beispiel in dem Fall, in dem die Speichervorrichtung 300 auf den zweiten Modus eingestellt wird, kann der Speicher-Controller 400 den Befehl/die Adresse CMD/ADDR durch den ersten und den zweiten Pin P21 und P22 an die Speichervorrichtung 300 übertragen. Es können also für zwei identische Befehle/Adressen CMD/ADDR, die in unterschiedlichen Instanzen empfangen werden, unterschiedliche Pins abhängig von dem ausgewählten Modus verwendet werden.
  • In Vorgang S24 kann die Speichervorrichtung 300 den Befehl/die Adresse CMD/ADDR von dem Speicher-Controller 400 gemäß einem eingestellten Modus empfangen. Zum Beispiel in dem Fall, in dem die Speichervorrichtung 300 auf den ersten Modus eingestellt wird, kann die Speichervorrichtung 300 den Befehl/die Adresse CMD/ADDR aus den dritten Signalen SIG3 erhalten. Zum Beispiel in dem Fall, in dem die Speichervorrichtung 300 auf den zweiten Modus eingestellt wird, kann die Speichervorrichtung 300 den Befehl/die Adresse CMD/ADDR aus dem ersten und zweiten Signal SIG1 und SIG2 erhalten.
  • 11 ist ein Blockdiagramm, das ein Beispiel für eine Erweiterung eines Speichersystems aus 3 darstellt. Bezug nehmend auf 11 kann die Speichervorrichtung 300 ferner einen fünften Pin P15, einen sechsten Pin P16, einen siebten Pin P17 und einen achten Pin P18 umfassen. Die Speicherschnittstellenschaltung 310 kann über den fünften Pin P15 ein Lesefreigabesignal nRE von dem Speicher-Controller 400 empfangen. Das Lesefreigabesignal nRE kann zum Beispiel ein differentielles Signal sein. Durch den sechsten Pin P16 kann die Speicherschnittstellenschaltung 310 das Daten-Strobe-Signal DQS von dem Speicher-Controller 400 empfangen oder das Daten-Strobe-Signal DQS an den Speicher-Controller 400 übertragen. Das Daten-Strobe-Signal DQS kann zum Beispiel ein differentielles Signal sein. Die Speicherschnittstellenschaltung 310 kann ein Ready/Busy-Ausgangssignal nR/B durch den siebten Pin P17 an den Speicher-Controller 400 übertragen. Die Speicherschnittstellenschaltung 310 kann über den achten Pin P18 ein Chipfreigabesignal nCE von dem Speicher-Controller 400 empfangen.
  • Die Speicherschnittstellenschaltung 310 kann Signale mit dem Speicher-Controller 400 durch den ersten bis siebten Pin P11 bis P17 entsprechend dem Chipfreigabesignal nCE austauschen. Zum Beispiel in dem Fall, in dem sich das Chipfreigabesignal nCE in einem Freigabezustand befindet (z. B. bei dem Low-Pegel), kann die Speicherschnittstellenschaltung 310 Signale mit dem Speicher-Controller 400 durch den ersten bis siebten Pin P11 bis P17 austauschen.
  • In einem Datenausgabebetrieb der Speichervorrichtung 300 kann die Speicherschnittstellenschaltung 310 das Lesefreigabesignal nRE empfangen, das durch den fünften Pin P15 umschaltet, bevor die Daten „DATA“ ausgegeben werden. Die Speicherschnittstellenschaltung 310 kann das umschaltende Daten-Strobe-Signal DQS basierend auf einem Umschalten des Lesefreigabesignals nRE erzeugen. Die Speicherschnittstellenschaltung 310 kann zum Beispiel das Daten-Strobe-Signal DQS erzeugen, das ab einer Umschaltstartzeit des Lesefreigabesignals nRE beginnt, von einer vorgegebenen Verzögerung umzuschalten. Die Speicherschnittstellenschaltung 310 kann die dritten Signale SIG3, welche die Daten „DATA“ umfassen, basierend auf einer Umschaltzeit des Daten-Strobe-Signals DQS ausgeben. Dementsprechend können die Daten „DATA“ auf die Umschaltzeit des Daten-Strobe-Signals DQS abgestimmt werden und an den Speicher-Controller 400 übertragen werden.
  • In einem Dateneingabevorgang der Speichervorrichtung 300 kann in dem Fall, in dem die dritten Signale SIG3, welche die Daten „DATA“ umfassen, von dem Speicher-Controller 400 empfangen werden, die Speicherschnittstellenschaltung 310 das umschaltende Daten-Strobe-Signal DQS von dem Speicher-Controller 400 zusammen mit den Daten „DATA“ empfangen. Die Speicherschnittstellenschaltung 310 kann die Daten „DATA“ aus den dritten Signalen SIG3 basierend auf der Umschaltzeit des Daten-Strobe-Signals DQS erhalten. Die Speicherschnittstellenschaltung 310 kann zum Beispiel die Daten „DATA“ erhalten, indem sie die dritten Signale SIG3 an einer steigenden Flanke und einer fallenden Flanke des Daten-Strobe-Signals DQS sampelt.
  • Die Speicherschnittstellenschaltung 310 kann die Betriebsstatusinformation der Speichervorrichtung 300 über das Ready/Busy-Ausgangssignal nR/B an den Speicher-Controller 400 übertragen. In dem Fall, in dem sich die Speichervorrichtung 300 in dem Busy-Zustand befindet (d. h., in dem Fall, in dem interne Vorgänge der Speichervorrichtung 300 durchgeführt werden), kann die Speicherschnittstellenschaltung 310 das Ready/Busy-Ausgangssignal nR/B, das den Busy-Zustand angibt, an den Speicher-Controller 400 übertragen. In dem Fall, in dem sich die Speichervorrichtung 300 in dem Ready-Zustand befindet (d. h., in dem Fall, in dem interne Vorgänge der Speichervorrichtung 300 nicht durchgeführt werden oder abgeschlossen sind), kann die Speicherschnittstellenschaltung 310 das Ready/Busy-Ausgangssignal nR/B, das den Ready-Zustand angibt, an den Speicher-Controller 400 übertragen. Während beispielsweise die Speichervorrichtung 300 als Antwort auf einen Seitenlesebefehl Daten „DATA“ aus dem Speicherzellen-Array 330 liest, kann die Speicherschnittstellenschaltung 310 das den Busy-Zustand (z. B. den Low-Pegel) anzeigende Ready/Busy-Ausgangssignal nR/B an den Speicher-Controller 400 übertragen. Während beispielsweise die Speichervorrichtung 300 als Antwort auf einen Programmierbefehl Daten „DATA“ in das Speicherzellen-Array 330 programmiert, kann die Speicherschnittstellenschaltung 310 das den Busy-Zustand anzeigende Ready/Busy-Ausgangssignal nR/B an den Speicher-Controller 400 übertragen.
  • Der Speicher-Controller 400 kann ferner einen fünften Pin P25, einen sechsten Pin P26, einen siebten Pin P27 und einen achten Pin P28 umfassen. Die Controller-Schnittstellenschaltung 410 kann ein Lesefreigabesignal nRE über den fünften Stift P25 an die Speichervorrichtung 300 übertragen. Durch den sechsten Pin P26 kann die Controller-Schnittstellenschaltung 410 das Daten-Strobe-Signal DQS von der Speichervorrichtung 300 empfangen oder kann das Daten-Strobe-Signal DQS an die Speichervorrichtung 300 übertragen. Die Controller-Schnittstellenschaltung 410 kann das Ready/Busy-Ausgangssignal nR/B von der Speichervorrichtung 300 durch den siebten Pin P27 empfangen. Die Controller-Schnittstellenschaltung 410 kann das Chipfreigabesignal nCE durch den achten Pin P28 an die Speichervorrichtung 300 übertragen.
  • In dem Datenausgabevorgang der Speichervorrichtung 300 kann die Controller-Schnittstellenschaltung 410 das umschaltende Lesefreigabesignal nRE erzeugen, und kann das Lesefreigabesignal nRE an die Speichervorrichtung 300 übertragen. Zum Beispiel kann das Lesefreigabesignal nRE den statischen Zustand (z. B. den High-Pegel oder den Low-Pegel) beibehalten und kann damit beginnen, umzuschalten, bevor die Daten „DATA“ ausgegeben werden. Entsprechend kann die Speichervorrichtung 300 das umschaltende Daten-Strobe-Signal DQS basierend auf dem Lesefreigabesignal nRE erzeugen. Die Controller-Schnittstellenschaltung 410 kann die dritten Signale SIG3, welche die Daten „DATA“ umfassen, von der Speichervorrichtung 300 zusammen mit dem umschaltenden Daten-Strobe-Signal DQS empfangen. Die Controller-Schnittstellenschaltung 410 kann die Daten „DATA“ aus den dritten Signalen SIG3 basierend auf der Umschaltzeit des Daten-Strobe-Signals DQS erhalten.
  • In dem Dateneingabevorgang der Speichervorrichtung 300 kann die Controller-Schnittstellenschaltung 410 das umschaltende Daten-Strobe-Signal DQS erzeugen. Zum Beispiel kann das Daten-Strobe-Signal DQS den statischen Zustand (z. B. den High-Pegel oder den Low-Pegel) beibehalten und kann damit beginnen, umzuschalten, bevor die Daten „DATA“ übertragen werden. Die Controller-Schnittstellenschaltung 410 kann die dritten Signale SIG3, welche die Daten „DATA“ umfassen, basierend auf Umschaltzeiten des Daten-Strobe-Signals DQS an die Speichervorrichtung 300 übertragen. Die Daten „DATA“ können zum Beispiel in einem Zustand übertragen werden, in dem sie auf Flankenzeiten des Daten-Strobe-Signals DQS abgestimmt sind.
  • 12A ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 11 Daten in dem ersten Modus ausgibt. 12B ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 11 Daten in dem zweiten Modus ausgibt. 12C ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 11 in dem ersten Modus und dem zweiten Modus in einem Datenausgabebetrieb operiert. Im Detail zeigen 12A bis 12C Beispiele, in denen die Speichervorrichtung 300 die Daten „DATA“ gemäß einem ersten Befehl CMD1 und einer ersten Adresse ADDR1 ausgibt und einen zweiten Befehl CMD2 und eine zweite Adresse ADDR2 empfängt. Zum Beispiel kann der erste Befehl CMD1 ein Datenausgabebefehl sein und der zweite Befehl CMD2 kann ein Befehl sein, dessen Typ mit jenem des ersten Befehls CMD1 identisch ist oder sich von diesem unterscheidet.
  • Bezug nehmend auf 12A kann die Speichervorrichtung 300 in dem ersten Modus die dritten Signale SIG3 empfangen, die den ersten Befehl CMD1 und die erste Adresse ADDR1 umfassen. Die Speichervorrichtung 300 kann den ersten Befehl CMD1 aus den dritten Signalen SIG3 basierend darauf, dass das Schreibfreigabesignal nWE umschaltet, in einer Freigabeperiode (z. B. logischen High) des ersten Signals SIG1 erhalten und kann die erste Adresse ADDR1 aus den dritten Signalen SIG3 basierend darauf, dass das Schreibfreigabesignal nWE umschaltet, in einer Freigabeperiode (z. B. logischem High) des zweiten Signals SIG2 erhalten. Zum Beispiel in einer Periode, in welcher der erste Befehl CMD1 und die erste Adresse ADDR1 empfangen werden, kann sich das Lesefreigabesignal nRE bei dem High-Pegel befinden und das Daten-Strobe-Signal DQS kann sich in dem „Don't-care“-Zustand (z. B. dem High-z-Zustand) befinden.
  • Die Speichervorrichtung 300 kann das umschaltende Lesefreigabesignal nRE von dem Speicher-Controller 400 gemäß dem ersten Befehl CMD1 empfangen. Die Speichervorrichtung 300 kann das Daten-Strobe-Signal DQS erzeugen, das entsprechend einem Umschalten des Lesefreigabesignals nRE ansprechend auf den ersten Befehl CMD1 umschaltet. In diesem Fall kann das Daten-Strobe-Signal DQS nach einer vorgegebenen Zeit tDQSRE ab einer Zeit, bei der das Lesefreigabesignal nRE beginnt, umzuschalten, damit beginnen, umzuschalten. Die Speichervorrichtung 300 kann die dritten Signale SIG3, welche die Daten „DATA“ umfassen, zusammen mit dem Daten-Strobe-Signal DQS an den Speicher-Controller 400 übertragen. Zum Beispiel können sich in einer Periode, in der die Daten „DATA“ übertragen werden, das erste und das zweite Signal SIG1 und SIG2 bei dem Low-Pegel befinden und das Schreibfreigabesignal nWE kann sich bei dem High-Pegel befinden.
  • Nachdem die Daten „DATA“ übertragen wurden, kann die Speichervorrichtung 300 die dritten Signale SIG3 empfangen, welche den zweiten Befehl CMD2 und die zweite Adresse ADDR2 umfassen. Die Speichervorrichtung 300 kann den zweiten Befehl CMD2 aus den dritten Signalen SIG3 basierend darauf, dass das Schreibfreigabesignal nWE umschaltet, in einer Freigabeperiode (z. B. logisches High) des ersten Signals SIG1 erhalten, und kann die zweite Adresse ADDR2 aus den dritten Signalen SIG3 basierend darauf, dass das Schreibfreigabesignal nWE umschaltet, in einer Freigabeperiode (z. B. logisches High) des zweiten Signals SIG2 erhalten. Zum Beispiel kann sich in einer Periode, in welcher der zweite Befehl CMD2 und die zweite Adresse ADDR2 empfangen werden, das Lesefreigabesignal nRE bei dem High-Pegel befinden und das Daten-Strobe-Signal DQS kann sich in dem „Don't care“-Zustand (z. B. dem High-z-Zustand) befinden.
  • Bezug nehmend auf 12B kann die Speichervorrichtung 300 in dem zweiten Modus das erste und das zweite Signal SIG1 und SIG2 empfangen, das den ersten Befehl CMD1 und die erste Adresse ADDR1 umfasst, wie unter Bezugnahme auf 5B beschrieben. Die Speichervorrichtung 300 kann den ersten Befehl CMD1 und die erste Adresse ADDR1 aus dem ersten und dem zweiten Signal SIG1 und SIG2 basierend auf dem umschaltenden Schreibfreigabesignal nWE erhalten. Zum Beispiel kann sich in einer Periode, in welcher der erste Befehl CMD1 und die erste Adresse ADDR1 empfangen werden, das Lesefreigabesignal nRE bei dem High-Pegel befinden und das Daten-Strobe-Signal DQS und die dritten Signale SIG3 können sich in dem „Don't care“-Zustand (z. B. dem High-z-Zustand) befinden.
  • Die Speichervorrichtung 300 kann das umschaltende Lesefreigabesignal nRE von dem Speicher-Controller 400 gemäß dem ersten Befehl CMD1 empfangen. Die Speichervorrichtung 300 kann das Daten-Strobe-Signal DQS erzeugen, das entsprechend einem Umschalten des Lesefreigabesignals nRE ansprechend auf den ersten Befehl CMD1 umschaltet. In diesem Fall kann das Daten-Strobe-Signal DQS nach einer vorgegebenen Zeit tDQSRE ab einer Zeit, bei der das Lesefreigabesignal nRE beginnt, umzuschalten, damit beginnen, umzuschalten. Die Speichervorrichtung 300 kann die dritten Signale SIG3, welche die Daten „DATA“ umfassen, zusammen mit dem Daten-Strobe-Signal DQS an den Speicher-Controller 400 übertragen. Zum Beispiel kann eine Frequenz des Schreibfreigabesignals nWE größer sein als eine Frequenz des Lesefreigabesignal nRE und des Daten-Strobe-Signals DQS.
  • Während die Daten „DATA“ an den Speicher-Controller 400 übertragen werden, kann die Speichervorrichtung 300 das erste und das zweite Signal SIG1 und SIG2, die den ersten Befehl CMD2 und die zweite Adresse ADDR2 umfassen, von dem Speicher-Controller 400 empfangen. Die Speichervorrichtung 300 kann den zweiten Befehl CMD2 und die zweite Adresse ADDR2 aus dem ersten und dem zweiten Signal SIG1 und SIG2 basierend auf dem umschaltenden Schreibfreigabesignal nWE erhalten. Entsprechend kann die Übertragung der Daten „DATA“ und der Empfang des zweiten Befehls CMD2 und der zweiten Adresse ADDR2 parallel durchgeführt werden. Entsprechend kann eine Periode, in der das Schreibfreigabesignal nWE, das Lesefreigabesignal nRE und das Daten-Strobe-Signal DQS zur gleichen Zeit umgeschaltet werden, im zweiten Modus vorhanden sein.
  • Bezug nehmend auf 12C kann die Speichervorrichtung 300 in dem ersten Modus operieren, um den ersten Befehl CMD1 und die erste Adresse ADDR1 zu erhalten und kann in dem zweiten Modus operieren, um den zweiten Befehl CMD2 und die zweite Adresse ADDR2 zu erhalten. In diesem Fall kann ein Modus der Speichervorrichtung 300 während eines Betriebs geändert werden und wird möglicherweise nicht im Voraus ausgewählt.
  • In einer beispielhaften Ausführungsform kann die Speichervorrichtung 300 einen Modus basierend auf einer Kombination des Schreibfreigabesignals nWE, des Lesefreigabesignals nRE und des Daten-Strobe-Signals DQS bestimmen. Die Speichervorrichtung 300 kann das Modusauswahlsignal PM, das unter Bezugnahme auf 6 beschrieben ist, basierend auf dem bestimmten Modus erzeugen. In dem Fall, in dem das umschaltende Schreibfreigabesignal nWE empfangen wird, während das Lesefreigabesignal nRE und das Daten-Strobe-Signal DQS, die den statischen Zustand (z. B. den High-Pegel) beibehalten, empfangen werden, kann die Speichervorrichtung 300 in dem ersten Modus operieren. In dem Fall, in dem das umschaltende Schreibfreigabesignal nWE empfangen wird, während das umschaltende Daten-Strobe-Signal DQS oder das umschaltende Lesefreigabesignal nRE empfangen werden, kann die Speichervorrichtung 300 in dem zweiten Modus operieren. Entsprechend kann die Speichervorrichtung 300 von einer ersten Zeit t1 bis zu einer zweiten Zeit t2 in dem ersten Modus operieren und kann ab einer dritten Zeit t3 bis zu einer vierten Zeit t4 in dem zweiten Modus operieren. In diesem Fall kann eine Frequenz des Schreibfreigabesignals nWE, das in dem ersten Modus empfangen wird, kleiner sein als eine Frequenz des Schreibfreigabesignals nWE, das in dem zweiten Modus empfangen wird.
  • Da die Speichervorrichtung 300 von der ersten Zeit t1 bis zur zweiten Zeit t2 in dem ersten Modus operiert, wie unter Bezugnahme auf 12A beschrieben, kann die Speichervorrichtung 300 den ersten Befehl CMD1 und die erste Adresse ADDR1 aus den dritten Signalen SIG3 erhalten. Da die Speichervorrichtung 300 von der dritten Zeit t3 bis zur vierten Zeit t4 in dem zweiten Modus operiert, wie unter Bezugnahme auf 12B beschrieben, kann die Speichervorrichtung 300 den zweiten Befehl CMD2 und die zweite Adresse ADDR2 aus dem ersten Signal SIG1 und dem zweiten Signal SIG2 erhalten.
  • 13 ist ein Blockdiagramm, das eine Speichervorrichtung aus 3 gemäß einer beispielhaften Ausführungsform darstellt. Bezug nehmend auf 13 kann die Speichervorrichtung 300 die Steuerlogikschaltung 320, das Speicherzellen-Array 330, eine Seitenpuffereinheit 340, einen Spannungsgenerator 350 und einen Zeilen-Decoder 360 umfassen. Obwohl in 13 nicht dargestellt, kann die Speichervorrichtung 300 ferner die Speicherschnittstellenschaltung 310 umfassen, die in 3 dargestellt ist, und kann ferner eine Spaltenlogik, einen Pre-Decoder, einen Temperatursensor, einen Befehls-Decoder, einen Adresse-Decoder und dergleichen umfassen.
  • Die Steuerlogikschaltung 320 kann verschiedene Arten an Vorgängen der Speichervorrichtung 300 steuern. Die Steuerlogikschaltung 320 kann ansprechend auf den Befehl CMD und/oder die Adresse ADDR verschiedene Arten an Steuersignalen aus der Speicherschnittstellenschaltung 310 ausgeben. Die Steuerlogikschaltung 320 kann zum Beispiel ein Spannungssteuersignal CTRL_vol, eine Zeilenadresse X-ADDR und eine Spaltenadresse Y-ADDR ausgeben.
  • In einer beispielhaften Ausführungsform, wie unter Bezugnahme auf 6 bis 9 beschrieben, kann die Steuerlogikschaltung 320 den Befehl CMD und die Adresse ADDR durch das Befehlszyklussignal CMD_C, das Adresszyklussignal ADDR_C und die Befehls-/Adresssignale CA in dem ersten Modus und dem zweiten Modus empfangen. Die Steuerlogikschaltung 320 kann zum Beispiel ungeachtet eines Modus den Befehl CMD und die Adresse ADDR entsprechend der gleichen Schnittstellenart empfangen.
  • Das Speicherzellen-Array 330 kann eine Mehrzahl an Speicherblöcken BLK1 bis BLKz (wobei z eine positive ganze Zahl ist) umfassen, wobei jeder eine Mehrzahl an Speicherzellen umfasst. Das Speicherzellen-Array 330 kann durch eine Mehrzahl an Bit-Leitungen BL mit der Seitenpuffereinheit 340 verbunden sein und kann durch eine Mehrzahl an Wortleitungen WL, eine Mehrzahl an Stringauswahlleitungen SSL und eine Mehrzahl an Masseauswahlleitungen GSL mit dem Zeilen-Decoder 360 verbunden sein.
  • In einer beispielhaften Ausführungsform kann das Speicherzellen-Array 330 ein dreidimensionales Speicherzellen-Array umfassen, das eine Mehrzahl an NAND-Strings umfasst. Jeder NAND-String kann Speicherzellen umfassen, die jeweils mit Wortleitungen verbunden sind, die vertikal auf einem Substrat gestapelt sind. Es kann ein Speicherzellen-Array wie in den US-Patenten Nr.: 7,679,133 ; 8,553,466 ; 8,654,587 ; 8,559,235 und der US-Offenlegungsschrift Nr. 2011/0233648 beschrieben verwendet werden, die dreidimensionale Speicherzellen-Arrays beschreiben. Diese Patente und Offenlegungsschriften werden hiermit durch Verweis in ihrer Gesamtheit hierin aufgenommen. In einer beispielhaften Ausführungsform kann das Speicherzellen-Array 330 ein dreidimensionales Speicherzellen-Array umfassen, das eine Mehrzahl an NAND-Strings umfasst, die entlang Zeilen- und Spaltenrichtungen angeordnet sind.
  • Die Seitenpuffereinheit 340 kann eine Mehrzahl an Seitenpuffern PB1 bis PBn umfassen (wobei n eine ganze Zahl von 3 oder mehr ist) und die Mehrzahl an Seitenpuffern PB1 bis PBn kann jeweils durch die Mehrzahl an Bit-Leitungen BL mit Speicherzellen verbunden sein. Die Seitenpuffereinheit 340 kann mindestens eine der Bit-Leitungen BL basierend auf der Spaltenadresse Y-ADDR auswählen. Die Seitenpuffereinheit 340 kann gemäß einem Betriebsmodus als Schreibtreiber oder als Leseverstärker operieren. In einem Programmiervorgang kann die Seitenpuffereinheit 340 zum Beispiel eine Bit-Leitungsspannung anlegen, die Daten entspricht, welche in die ausgewählte Bit-Leitung programmiert werden sollen. In einem Lesevorgang kann die Seitenpuffereinheit 340 einen Strom oder eine Spannung der ausgewählten Bit-Leitung erfassen, um Daten zu erfassen, die in einer Speicherzelle gespeichert sind.
  • Der Spannungsgenerator 350 kann verschiedene Arten von Spannungen zum Durchzuführen der Programmier-, Lese- und Löschvorgänge basierend auf dem Spannungssteuersignal CTRL_vol erzeugen. Der Spannungsgenerator 350 kann zum Beispiel eine Programmierspannung, eine Lesespannung, eine Programmierverifikationsspannung, eine Löschspannung oder dergleichen als Wortleitungsspannung VWL erzeugen.
  • Ansprechend auf die Zeilenadresse X-ADDR kann der Zeilen-Decoder 360 eine der Mehrzahl an Wortleitungen WL auswählen und kann eine der Mehrzahl an Stringauswahlleitungen SSL auswählen. In dem Programmiervorgang kann zum Beispiel der Zeilen-Decoder 360 die Programmierspannung und die Programmierverifikationsspannung an der ausgewählten Wortleitung anlegen; in dem Lesevorgang kann der Zeilen-Decoder 360 die Lesespannung an der ausgewählten Wortleitung anlegen.
  • 14 ist ein Schaltbild, das einen Speicherblock gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt. Bezug nehmend auf 14 kann ein Speicherblock BLK einer der Speicherblöcke BLK1 bis BLKz aus 13 sein. Der Speicherblock BLK kann NAND-Strings NS11 bis NS33 umfassen, die jeweils (z. B. NS1 1) einen Stringauswahltransistor SST, eine Mehrzahl an Speicherzellen MCs und einen Masseauswahltransistor GST umfassen, die in Reihe geschaltet sind.
  • Die NAND-Strings NS11, NS21 und NS31 können zwischen einer ersten Bit-Leitung BL1 und einer gemeinsamen Source-Leitung CSL ausgebildet sein, die NAND-Strings NS12, NS22 und NS32 können zwischen einer zweiten Bit-Leitung BL2 und der gemeinsame Source-Leitung CSL ausgebildet sein und die NAND-Strings NS13, NS23 und NS33 können zwischen einer dritten Bit-Leitung BL3 und der gemeinsamen Source-Leitung CSL ausgebildet sein. In jedem NAND-String kann der Stringauswahltransistor SST mit einer von Stringauswahlleitungen SSL1, SSL2 und SSL3 verbunden sein. Die Speicherzellen MCs können jeweils mit entsprechenden Wortleitungen WL1 bis WL8 verbunden sein. Der Masseauswahltransistor GST kann mit einer aus Masseauswahlleitungen GSL1, GSL2 und GSL3 verbunden sein. In jedem NAND-String kann der Stringauswahltransistor SST mit einer der Bit-Leitungen BL1, BL2 und BL3 verbunden sein und der Masseauswahltransistor GST kann mit der gemeinsamen Source-Leitung CSL verbunden sein. Hier kann die Anzahl an NAND-Strings, die Anzahl an Wortleitungen, die Anzahl an Bit-Leitungen, die Anzahl an Masseauswahlleitungen und die Anzahl an Stringauswahlleitungen auf verschiedene Art und Weise gemäß Ausführungsformen modifiziert werden.
  • 15A stellt ein Beispiel für einen Interleave-Betrieb einer Speichervorrichtung in dem ersten Modus gemäß einer Ausführungsform der vorliegenden Offenbarung dar. 15B stellt ein Beispiel für einen Interleave-Betrieb einer Speichervorrichtung in dem zweiten Modus gemäß einer Ausführungsform der vorliegenden Offenbarung dar. In 15A und 15B wird, wie unter Bezugnahme auf 1 beschrieben, ein Interleave-Vorgang unter Bezugnahme auf eine Mehrzahl an nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 beschrieben, die mit einem Kanal verbunden sind, aber die Anzahl der nichtflüchtigen Speichervorrichtungen kann auf verschiedene Art und Weise modifiziert werden.
  • Bezug nehmend auf 15A und 15B kann jede der nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 während einer Befehlsübertragungszeit tCMD einen Seitenlesebefehl CMD von dem Speicher-Controller 200 empfangen (siehe 1) und kann die Daten „DATA“ während einer Datenlesezeit tR ansprechend auf den Seitenlesebefehl CMD aus dem Speicherzellen-Array 330 auslesen (siehe 3). Die Befehlsübertragungszeit tCMD und die Datenlesezeit tR können auch als Zeitspannen oder Laufzeit bezeichnet werden. Die erste nichtflüchtige Speichervorrichtung NVM1 kann den Seitenlesebefehl CMD ab einer ersten Zeit t1 empfangen und kann ansprechend auf den Seitenlesebefehl CMD die Daten „DATA“ ab einer zweiten Zeit t2 auslesen.
  • Da ein Vorgang zum Lesen der Daten „DATA“ aus dem Speicherzellen-Array 330 in jeder der nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 durchgeführt wird, während eine nichtflüchtige Speichervorrichtung den Lesevorgang durchführt, kann eine andere nichtflüchtige Speichervorrichtung den Seitenlesebefehl CMD durch einen gemeinsamen Kanal empfangen. Während die erste nichtflüchtige Speichervorrichtung NVM1den Lesevorgang durchführt, kann zum Beispiel die zweite nichtflüchtige Speichervorrichtung NVM2 den Seitenlesebefehl CMD ab der zweiten Zeit t2 empfangen. Entsprechend können vier Seitenlesebefehle CMD für die nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 kontinuierlich bereitgestellt werden, ohne Zeitintervall, um auf auszulesende Daten zu warten.
  • Nachdem der Datenlesevorgang abgeschlossen ist, kann jede der nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 während der Befehlsübertragungszeit tCMD einen Befehl CMD zur Ausgabe zufälliger Daten von dem Speicher-Controller 200 empfangen und kann ansprechend auf den Befehl CMD zur Ausgabe zufälliger Daten die gelesenen Daten „DATA“ während einer Datenausgabezeit tDMA ausgeben. Die erste nichtflüchtige Speichervorrichtung NVM1 kann zum Beispiel den Befehl CMD zur Ausgabe zufälliger Daten ab einer dritten Zeit t3 empfangen und kann ansprechend auf den Befehl CMD zur Ausgabe zufälliger Daten die gelesenen Daten „DATA“ ab einer vierten Zeit t4 ausgeben. Entsprechend können die Daten „DATA“ aus den nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 sequenziell ausgegeben werden.
  • Bezug nehmend auf 15A kann im ersten Modus jede der nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 den Befehl CMD zur Ausgabe zufälliger Daten durch die dritten Pins P13 empfangen und kann die Daten „DATA“ durch die dritten Pins P13 ausgeben, wie Bezug nehmend auf 3 beschrieben. Da die nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 einen Kanal teilen (d. h. die dritten Pins P13 teilen), ist es unmöglich, den Befehl CMD zur Ausgabe zufälliger Daten an eine andere nichtflüchtige Speichervorrichtung zu übertragen, während die Daten „DATA“ aus einer nichtflüchtigen Speichervorrichtung ausgegeben werden. Entsprechend kann, nachdem die Daten „DATA“ aus einer nichtflüchtigen Speichervorrichtung ausgegeben wurden, der Befehl CMD zur Ausgabe zufälliger Daten an eine andere nichtflüchtige Speichervorrichtung übertragen werden. Zum Beispiel nachdem die Daten „DATA“ aus der ersten nichtflüchtigen Speichervorrichtung NVM1 von einer vierten Zeit t4 bis zu einer fünften Zeit t5 ausgegeben wurden, kann der Befehl CMD zur Ausgabe zufälliger Daten ab der fünften Zeit t5 an die zweite nichtflüchtige Speichervorrichtung NVM2 übertragen werden. Ebenso kann die dritte nichtflüchtige Speichervorrichtung NVM3 den Befehl CMD zur Ausgabe zufälliger Daten empfangen, nachdem der Datenausgabevorgang der zweiten nichtflüchtigen Speichervorrichtung NVM2 abgeschlossen wurde, und die vierte nichtflüchtige Speichervorrichtung NVM4 kann den Befehl CMD zur Ausgabe zufälliger Daten empfangen, nachdem der Datenausgabevorgang der dritten nichtflüchtigen Speichervorrichtung NVM3 abgeschlossen wurde. Entsprechend kann eine Gesamtzeit tDout1, wenn die Daten „DATA“ aus der ersten bis vierten nichtflüchtigen Speichervorrichtung NVM1 bis NVM4 durch den obigen Interleave-Vorgang ausgegeben werden, eine Summe aus vier Befehlsübertragungszeiten tCMD und vier Datenausgabezeiten tDMA sein.
  • Bezug nehmend auf 15B kann im zweiten Modus jede der nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 durch den ersten und den zweiten Pin P11 und P12 den Befehl CMD zur Ausgabe zufälliger Daten empfangen und kann die Daten „DATA“ durch die dritten Pins P13 ausgeben, wie Bezug nehmend auf 3 beschrieben. In diesem Fall können ein Vorgang, in dem Daten „DATA“ aus einer nichtflüchtigen Speichervorrichtung ausgegeben werden, und ein Vorgang, in dem eine andere nichtflüchtige Speichervorrichtung den Befehl CMD zur Ausgabe zufälliger Daten empfängt, parallel durchgeführt werden. Entsprechend kann, während die Daten „DATA“ aus einer nichtflüchtigen Speichervorrichtung ausgegeben werden, der Befehl CMD zur Ausgabe zufälliger Daten an eine andere nichtflüchtige Speichervorrichtung übertragen werden. Zum Beispiel kann der Befehl CMD zur Ausgabe zufälliger Daten an die zweite nichtflüchtige Speichervorrichtung NVM2 übertragen werden, während die Daten „DATA“ aus der ersten nichtflüchtigen Speichervorrichtung NVM1 ausgegeben werden, zum Beispiel während eines Zeitintervalls von der vierten Zeit t4 bis zur fünften Zeit t5. Ebenso kann die dritte nichtflüchtige Speichervorrichtung NVM3 den Befehl CMD zur Ausgabe zufälliger Daten empfangen, während der Datenausgabevorgang der zweiten nichtflüchtigen Speichervorrichtung NVM2 durchgeführt wird, und die vierte nichtflüchtige Speichervorrichtung NVM4 kann den Befehl CMD zur Ausgabe zufälliger Daten empfangen, während der Datenausgabevorgang der dritten nichtflüchtigen Speichervorrichtung NVM3 durchgeführt wird. Entsprechend kann eine Gesamtzeit tDout2, wenn die Daten „DATA“ aus der ersten bis vierten nichtflüchtigen Speichervorrichtung NVM1 bis NVM4 durch den obigen Interleave-Vorgang ausgegeben werden, eine Summe aus einer Befehlsübertragungszeit tCMD und vier Datenausgabezeiten tDMA sein.
  • Um jeder der nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 in dem zweiten Modus den Befehl CMD zur Ausgabe zufälliger Daten bereitzustellen, können die nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 jeweils einem Speicher-Controller eine Statusinformation bereitstellen, die angibt, ob ein interner Lesevorgang abgeschlossen ist. Wie unter Bezug auf 11 beschrieben, können die nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 jeweils eine Statusinformation durch das Ready/Busy-Ausgangssignal nR/B bereitstellen. Alternativ können, wie unter Bezug auf 6 beschrieben, die nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4 ansprechend auf den Statuslesebefehl des Speicher-Controllers jeweils eine Statusinformation durch einen beliebigen anderen Pin (z. B. den ersten Pin P11 oder den zweiten Pin P12 aus 5) außer Pins zum Übertragen der Daten „DATA“ bereitstellen. Entsprechend kann, während die Daten „DATA“ aus einer nichtflüchtigen Speichervorrichtung ausgegeben werden, eine Statusinformation einer anderen nichtflüchtigen Speichervorrichtung überprüft werden.
  • Wie oben beschrieben, kann die Gesamtzeit tDout2, während der die Daten „DATA“ aus einer Mehrzahl an nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4, die mit einem Kanal verbunden sind, durch den Interleave-Vorgang in dem zweiten Modus ausgegeben werden, kleiner sein als die Gesamtzeit tDout1, während der die Daten „DATA“ aus der Mehrzahl an nichtflüchtigen Speichervorrichtungen NVM1 bis NVM4, die mit dem Kanal verbunden sind, durch den Interleave-Vorgang im ersten Modus ausgegeben werden. Ebenso kann gemäß Ausführungsformen der vorliegenden Offenbarung eine Gesamtzeit, die erforderlich ist, damit der Speicher-Controller die Daten „DATA“ von einer Mehrzahl von nichtflüchtigen Speichervorrichtungen, die mit einem Kanal verbunden sind, durch den Interleave-Vorgang in dem zweiten Modus empfängt, kleiner sein als eine Gesamtzeit, die erforderlich ist, damit der Speicher-Controller die Daten „DATA“ von einer Mehrzahl von nichtflüchtigen Speichervorrichtungen, die mit dem Kanal verbunden sind, durch den Interleave-Vorgang in dem ersten Modus empfängt. Entsprechend kann eine Geschwindigkeit, mit der die Daten „DATA“ eingegeben/ausgegeben werden, in dem zweiten Modus verbessert werden.
  • Nachfolgend werden verschiedene Beispiele für ein Speichersystem, das den zweiten Modus unterstützt, unter Bezug auf 16 bis 21 beschrieben.
  • 16 ist ein Blockdiagramm, das ein Speichersystem, das den zweiten Modus unterstützt, gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt. Bezug nehmend auf 16 kann ein Speichersystem 20a eine Speichervorrichtung 300a und einen Speicher-Controller 400a umfassen. Die Speichervorrichtung 300a kann einen ersten PinP31, einen zweiten Pin P32, dritte Pins P33, eine Speicherschnittstellenschaltung 310a, eine Steuerlogikschaltung 320a und ein Speicherzellen-Array 330a umfassen, und der Speicher-Controller 400a kann einen ersten Pin P41, einen zweiten Pin P42, dritte Pins P43 und eine Controller-Schnittstellenschaltung 410a umfassen. Die Speicherschnittstellenschaltung 310a, die Steuerlogikschaltung 320a und das Speicherzellen-Array 330a können jeweils der Speicherschnittstellenschaltung 310, der Steuerlogikschaltung 320 und dem Speicherzellen-Array 330 aus 3 entsprechen, und die Controller-Schnittstellenschaltung 410a kann der Controller-Schnittstellenschaltung 410 aus 3 entsprechen.
  • Die Speicherschnittstellenschaltung 310a kann ein Steuersignal CTRL, das den Befehl/die Adresse CMD/ADDR umfasst, von dem Speicher-Controller 400a durch den ersten Pin P31 empfangen. Die Speicherschnittstellenschaltung 310a kann das Schreibfreigabesignal nWE von dem Speicher-Controller 400a durch den zweiten Pin P32 empfangen. Durch die dritten Pins P33 kann die Speicherschnittstellenschaltung 310a Datensignale DQ, welche die Daten „DATA“ umfassen, von dem Speicher-Controller 400a empfangen oder kann die Datensignale DQ an den Speicher-Controller 400a übertragen. Der erste Pin P31 kann zum Beispiel ein Pin (z. B. der erste Pin P11 oder der zweite Pin P12 aus 3) zum Empfangen des Befehlsverriegelungsfreigabesignals CLE oder des Adressverriegelungsfreigabesignals ALE in dem ersten Modus sein, aber die vorliegende Offenbarung ist nicht darauf beschränkt.
  • Die Speicherschnittstellenschaltung 310a kann den Befehl/die Adresse CMD/ADDR aus dem Steuersignal CTRL basierend auf Umschaltzeitpunkten des Schreibfreigabesignals nWE erhalten. In einer beispielhaften Ausführungsform kann die Speicherschnittstellenschaltung 310a den Befehl CMD durch das Steuersignal CTRL basierend auf einem Zustand des Steuersignals CTRL zu einer ersten Umschaltzeit erhalten und kann die Adresse ADDR durch das Steuersignal CTRL basierend auf einem Zustand des Steuersignals CTRL an einer zweiten Umschaltzeit erhalten.
  • Die Controller-Schnittstellenschaltung 410a kann das Steuersignal CTRL, das den Befehl/die Adresse CMD/ADDR umfasst, durch den ersten Pin P41 an die Speichervorrichtung 300a übertragen. Die Controller-Schnittstellenschaltung 410a kann das Schreibfreigabesignal nWE durch den zweiten Pin P42 an die Speichervorrichtung 300a übertragen. Durch die dritten Pins P43 kann die Controller-Schnittstellenschaltung 410a die Datensignale DQ, welche die Daten „DATA“ umfassen, an die Speichervorrichtung 300a übertragen oder sie kann die Datensignale DQ von der Speichervorrichtung 300a empfangen.
  • 17 ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 16 einen Befehl und eine Adresse empfängt. Bezug nehmend auf 16 und 17 kann die Speichervorrichtung 300a das Steuersignal CTRL, das den Befehl CMD und die Adresse ADDR umfasst, von dem Speicher-Controller 400a empfangen. Während das Steuersignal CTRL, das den Befehl CMD und die Adresse ADDR umfasst, empfangen wird, kann sich das Schreibfreigabesignal nWE in einem Umschaltzustand befinden und die Datensignale DQ[7:0] können Don't-Care-Signale sein. Die Speichervorrichtung 300a kann den Befehl CMD während einer ersten Zeitspanne empfangen und kann die Adresse ADDR während einer zweiten Zeitspanne empfangen. Die erste und die zweite Zeitspanne können jeweils Periodendauern umfassen, die 10 Zyklen des Schreibfreigabesignals nWE entsprechen.
  • In dem Fall, in dem sich das Steuersignal CTRL, das während einer ersten Periodendauer C1 der ersten Zeitspanne empfangen wird, in einem Freigabezustand befindet (z. B. bei dem High-Pegel), kann die Speichervorrichtung 300a den Befehl CMD aus dem Steuersignal CTRL erhalten, das während den verbleibenden Periodendauern CS1 (nach der zweiten Periodendauer C2) der ersten Zeitspanne empfangen wird. In diesem Fall kann das Steuersignal CTRL, das während einer zweiten Periodendauer C2 der ersten Zeitspanne empfangen wird, in einem deaktivierten Zustand sein (z. B. dem Low-Pegel). Die Speichervorrichtung 300a kann den Befehl CMD aus Signalwerten C[0] bis C[7] des Steuersignals CTRL erhalten, das während der verbleibenden Periodendauern CS1 an steigenden Flanken des Schreibfreigabesignals nWE gesampelt wird.
  • In dem Fall, in dem sich das Steuersignal CTRL, das während einer zweiten Periodendauer C4 der zweiten Zeitspanne empfangen wird, in einem Freigabezustand befindet (z. B. bei dem High-Pegel), kann die Speichervorrichtung 300a die Adresse ADDR aus dem Steuersignal CTRL erhalten, das während den verbleibenden Periodendauern CS2 der zweiten Zeitspanne empfangen wird. In diesem Fall kann das Steuersignal CTRL, das während einer ersten Periodendauer C3 der zweiten Zeitspanne empfangen wird, in einem deaktivierten Zustand sein (z. B. dem Low-Pegel). Die Speichervorrichtung 300a kann die Adresse ADDR aus Signalwerten A[0] bis A[7] des Steuersignals CTRL erhalten, das während der verbleibenden Periodendauern CS2 an steigenden Flanken des Schreibfreigabesignals nWE gesampelt wird. Ordnungszahlen, wie beispielsweise „erster“, „zweiter“, „dritter“ usw. können schlicht als Bezeichnung bestimmter Elemente, Schritte usw. verwendet werden, um solche Elemente, Schritte usw. von einem anderen zu unterscheiden. Begriffe, die nicht mit „erster“, „zweiter“ usw. in der Spezifikation beschrieben werden, können trotzdem in einem Anspruch als „erster“ oder „zweiter“ bezeichnet werden. Zudem kann ein Begriff, der mit einer bestimmten Ordnungszahl (z. B. „erster“ in einem bestimmten Anspruch) bezeichnet wird, anderswo mit einer anderen Ordnungszahl beschrieben sein (z. B. „zweiter“ in der Spezifikation oder einem anderen Anspruch). Unter bestimmten Umständen und in bestimmten Kontexten, wie beispielsweise wenn eine n-te Periodendauer einer Zeitspanne beschrieben wird, kann das „n“ eine Reihenfolge/Position, an der die n-te Periodendauer steht, in Bezug auf andere Periodendauern einer Zeitspanne angeben. Spezifische Beispiele werden im Nachfolgenden genauer beschrieben.
  • 18 ist ein Blockdiagramm, das ein Speichersystem, das den zweiten Modus unterstützt, gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt. Bezug nehmend auf 18 kann ein Speichersystem 20b eine Speichervorrichtung 300b und einen Speicher-Controller 400b umfassen. Die Speichervorrichtung 300b kann einen ersten Pin P51, einen zweiten Pin P52, einen dritten Pin P53, vierte Pins P54, eine Speicherschnittstellenschaltung 310b, eine Steuerlogikschaltung 320b und ein Speicherzellen-Array 330b umfassen, und der Speicher-Controller 400b kann einen ersten Pin P61, einen zweiten Pin P62, einen dritten Pin P63, vierte Pins P64 und eine Controller-Schnittstellenschaltung 410b umfassen. Die Speicherschnittstellenschaltung 310b, die Steuerlogikschaltung 320b und das Speicherzellen-Array 330b können jeweils der Speicherschnittstellenschaltung 310, der Steuerlogikschaltung 320 und dem Speicherzellen-Array 330 aus 3 entsprechen, und die Controller-Schnittstellenschaltung 410b kann der Controller-Schnittstellenschaltung 410 aus 3 entsprechen.
  • Die Speicherschnittstellenschaltung 310b kann ein erstes Steuersignal CTRL1 und ein zweites Steuersignal CTRL2, welche den Befehl/die Adresse CMD/ADDR umfassen, aus dem Speicher-Controller 400b durch den ersten Pin P51 und den zweiten Pin P52 empfangen. Die Speicherschnittstellenschaltung 310b kann das Schreibfreigabesignal nWE von dem Speicher-Controller 400b durch den dritten Pin P53 empfangen. Durch die vierten Pins P54 kann die Speicherschnittstellenschaltung 310b Datensignale DQ, welche die Daten „DATA“ umfassen, von dem Speicher-Controller 400b empfangen oder sie kann die Datensignale DQ an den Speicher-Controller 400b übertragen. Der erste Pin P51 kann zum Beispiel ein Pin (z. B. der erste Pin P11 aus 3) zum Empfangen des Befehlsverriegelungsfreigabesignals CLE in dem ersten Modus sein und der zweite Pin P52 kann ein Pin (z. B. der zweite Pin P12 aus 3) sein, um das Adressverriegelungsfreigabesignal ALE in dem ersten Modus zu empfangen. Allerdings ist die vorliegende Offenbarung nicht darauf beschränkt.
  • Die Speicherschnittstellenschaltung 310b kann den Befehl/die Adresse CMD/ADDR aus dem ersten und dem zweiten Steuersignal CTRL1 und CTRL2 basierend auf Umschaltzeiten des Schreibfreigabesignals nWE erhalten. In einer beispielhaften Ausführungsform kann die Speicherschnittstellenschaltung 310b den Befehl CMD durch die Steuersignale CTRL1 und CTRL2 basierend auf einem Zustand des ersten Steuersignals CTRL1 zu einer spezifischen Umschaltzeit erhalten und kann die Adresse ADDR durch die Steuersignale CTRL1 und CTRL2 basierend auf einem Zustand des zweiten Steuersignals CTRL2 zu einer spezifischen Umschaltzeit erhalten.
  • Die Controller-Schnittstellenschaltung 410b kann das erste Steuersignal CTRL1 und das zweite Steuersignal CTRL2, die den Befehl/die Adresse CMD/ADDR umfassen, durch den ersten Pin P61 und den zweiten Pin P62 an die Speichervorrichtung 300b übertragen. Die Controller-Schnittstellenschaltung 410b kann das Schreibfreigabesignal nWE an die Speichervorrichtung 300a durch den dritten Pin P63 übertragen. Durch die vierten Pins P64 kann die Controller-Schnittstellenschaltung 410b die Datensignale DQ, welche die Daten „DATA“ umfassen, an die Speichervorrichtung 300b übertragen oder kann die Datensignale DQ von der Speichervorrichtung 300b empfangen.
  • 19 ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 18 einen Befehl und eine Adresse empfängt. Bezug nehmend auf 18 und 19 kann die Speichervorrichtung 300b das erste und das zweite Steuersignal CTRL1 und CTRL2, die den Befehl CMD und die Adresse ADDR umfassen, von dem Speicher-Controller 400b empfangen. Während das erste und das zweite Steuersignal CTRL1 und CTRL2, die den Befehl CMD und die Adresse ADDR umfassen, empfangen werden, kann sich das Schreibfreigabesignal nWE in einem Umschaltzustand befinden und die Datensignale DQ[7:0] können Don't-Care sein. Die Speichervorrichtung 300b kann den Befehl CMD während einer ersten Zeitspanne empfangen und kann die Adresse ADDR während einer zweiten Zeitspanne empfangen. Die erste und die zweite Zeitspanne können jeweils Periodendauern umfassen, die 5 Zyklen des Schreibfreigabesignals nWE entsprechen.
  • In dem Fall, in dem sich das erste Steuersignal CTRL1, das während einer ersten Periodendauer C1 der ersten Zeitspanne empfangen wird, in einem Freigabezustand befindet (z. B. dem High-Pegel), kann die Speichervorrichtung 300b den Befehl CMD von den Steuersignalen CTRL1 und CTRL2 erhalten, die während den verbleibenden Periodendauern CS1 der ersten Zeitspanne empfangen werden. In diesem Fall kann das zweite Steuersignal CTRL2, das während der ersten Periodendauer C1 empfangen wird, in einem deaktivierten Zustand sein (z. B. dem Low-Pegel „L“). Die Speichervorrichtung 300b kann den Befehl CMD aus Signalwerten C[0] bis C[7] der Steuersignale CTRL1 und CTRL2 erhalten, die während der verbleibenden Periodendauern CS1 an steigenden Flanken des Schreibfreigabesignals nWE gesampelt werden.
  • In dem Fall, in dem sich das zweite Steuersignal CTRL2, das während einer zweiten Periodendauer C2 der zweiten Zeitspanne empfangen wird, in einem Freigabezustand befindet (z. B. bei dem High-Pegel), kann die Speichervorrichtung 300b die Adresse ADDR aus den Steuersignalen CTRL1 und CTRL2 erhalten, die während den verbleibenden Periodendauern CS2 der zweiten Zeitspanne empfangen werden. In diesem Fall kann das erste Steuersignal CTRL1, das während einer zweiten Periodendauer C2 der zweiten Zeitspanne empfangen wird, in einem deaktivierten Zustand sein (z. B. dem Low-Pegel). Die Speichervorrichtung 300b kann die Adresse ADDR aus Signalwerten A[0] bis A[7] der Steuersignale CTRL1 und CTRL2 erhalten, die während der verbleibenden Periodendauern CS2 an steigenden Flanken des Schreibfreigabesignals nWE gesampelt werden.
  • 20 ist ein Blockdiagramm, das ein Speichersystem, das den zweiten Modus unterstützt, gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt. Bezug nehmend auf 20 kann ein Speichersystem 20c einen Speichervorrichtung 300c und einen Speicher-Controller 400c umfassen. Die Speichervorrichtung 300c kann einen ersten Pin P71, einen zweiten Pin P72, einen dritten Pin P74, einen vierten Pin P74, fünfte Pins P75, eine Speicherschnittstellenschaltung 310c, eine Steuerlogikschaltung 320c und ein Speicherzellen-Array 330c umfassen, und der Speicher-Controller 400c kann einen ersten Pin P81, einen zweiten Pin P82, einen dritten Pin P83, einen vierten Pin P84, fünfte Pins P85 und eine Controller-Schnittstellenschaltung 410c umfassen. Die Speicherschnittstellenschaltung 310c, die Steuerlogikschaltung 320c und das Speicherzellen-Array 330c können jeweils der Speicherschnittstellenschaltung 310, der Steuerlogikschaltung 320 und dem Speicherzellen-Array 330 aus 3 entsprechen, und die Controller-Schnittstellenschaltung 410c kann der Controller-Schnittstellenschaltung 410 aus 3 entsprechen.
  • Die Speicherschnittstellenschaltung 310c kann ein erstes Steuersignal CTRL1, ein zweites Steuersignal CTRL2 und ein drittes Steuersignal CTRL3, welche den Befehl/die Adresse CMD/ADDR umfassen, von dem Speicher-Controller 400c durch den ersten bis dritten Pin P71 bis P73 empfangen. Die Speicherschnittstellenschaltung 310c kann das Schreibfreigabesignal nWE von dem Speicher-Controller 400c durch den vierten Pin P74 empfangen. Durch die fünften Pins P75 kann die Speicherschnittstellenschaltung 310c Datensignale DQ, welche die Daten „DATA“ umfassen, von dem Speicher-Controller 400c empfangen oder kann die Datensignale DQ an den Speicher-Controller 400c übertragen. Der erste Pin P71 kann zum Beispiel ein Pin (z. B. der erste Pin P11 aus 3) zum Empfangen des Befehlsverriegelungsfreigabesignals CLE in dem ersten Modus sein und der zweite Pin P72 kann ein Pin (z. B. der zweite Pin P12 aus 3) sein, um das Adressverriegelungsfreigabesignal ALE in dem ersten Modus zu empfangen. Allerdings ist die vorliegende Offenbarung nicht darauf beschränkt.
  • Die Speicherschnittstellenschaltung 310c kann den Befehl/die Adresse CMD/ADDR aus dem ersten und dritten Steuersignal CTRL1 bis CTRL3 basierend auf Umschaltzeiten des Schreibfreigabesignals nWE erhalten. In einer beispielhaften Ausführungsform kann die Speicherschnittstellenschaltung 310c den Befehl CMD durch die Steuersignale CTRL1 bis CTRL3 basierend auf einem Zustand des ersten Steuersignals CTRL1 zu einer spezifischen Umschaltzeit erhalten und kann die Adresse ADDR durch die Steuersignale CTRL1 bis CTRL3 basierend auf einem Zustand des zweiten Steuersignals CTRL2 zu einer spezifischen Umschaltzeit erhalten. In diesem Fall kann an der spezifischen Umschaltzeit einer der Bit-Werte des Befehls CMD oder der Adresse ADDR durch das dritte Steuersignal CTRL3 übertragen werden oder ein ungültiger Wert kann durch das dritte Steuersignal CTRL3 übertragen werden.
  • Die Controller-Schnittstellenschaltung 410c kann das erste bis dritte Steuersignal CTRL1 bis CTRL3, welche den Befehl/die Adresse CMD/ADDR umfassen, durch den ersten Pin P81, den zweiten Pin P82 und den dritten Pin P83 an die Speichervorrichtung 300c übertragen. Die Controller-Schnittstellenschaltung 410c kann das Schreibfreigabesignal nWE an die Speichervorrichtung 300c durch den vierten Pin P84 übertragen. Durch die fünften Pins P85 kann die Controller-Schnittstellenschaltung 410c die Datensignale DQ, welche die Daten „DATA“ umfassen, an die Speichervorrichtung 300c übertragen oder kann die Datensignale DQ von der Speichervorrichtung 300c empfangen.
  • 21 ist ein Zeitablaufdiagramm, das ein Beispiel darstellt, in dem eine Speichervorrichtung aus 20 einen Befehl und eine Adresse empfängt. Bezug nehmend auf 20 und 21 kann die Speichervorrichtung 300c das erste bis dritte Steuersignal CTRL1 bis CTRL3, die den Befehl CMD und die Adresse ADDR umfassen, von dem Speicher-Controller 400c empfangen. Während das erste bis dritte Steuersignal CTRL1 bis CTRL3, das den Befehl CMD und die Adresse ADDR umfasst, empfangen werden, kann sich das Schreibfreigabesignal nWE in einem Umschaltzustand befinden und die Datensignale DQ[7:0] können Don't-Care-Signale sein. Die Speichervorrichtung 300c kann den Befehl CMD während einer ersten Zeitspanne empfangen und kann die Adresse ADDR während einer zweiten Zeitspanne empfangen. Die erste und die zweite Zeitspanne können jeweils Periodendauern umfassen, die 4 Zyklen des Schreibfreigabesignals nWE entsprechen.
  • In dem Fall, in dem sich das erste Steuersignal CTRL1, das während einer ersten Periodendauer C1 der ersten Zeitspanne empfangen wird, in einem Freigabezustand befindet (z. B. bei dem High-Pegel), kann die Speichervorrichtung 300c den Befehl CMD von den Steuersignalen CTRL1 bis CTRL3 erhalten, die während den verbleibenden Periodendauern CS 1 der ersten Zeitspanne empfangen werden. In diesem Fall kann das zweite Steuersignal CTRL2, das während der ersten Periodendauer C1 empfangen wird, in einem deaktivierten Zustand sein (z. B. dem Low-Pegel „L“) und das dritte Steuersignal CTRL3 kann einen Bit-Wert C[0] von Bit-Werten C[0] bis C[7] des Befehls CMD umfassen. Die Speichervorrichtung 300c kann den Befehl CMD aus Signalwerten C[0] bis C[7] der Steuersignale CTRL1 bis CTRL3 erhalten, die während der ersten Zeitspanne an steigenden Flanken des Schreibfreigabesignals nWE gesampelt werden.
  • In dem Fall, in dem die Bit-Werte C[0] bis C[7] des Befehls CMD durch die Steuersignale CTRL1 bis CTRL3 in der ersten Zeitspanne empfangen werden, kann mindestens eines der Steuersignale CTRL1 bis CTRL3 in der ersten Zeitspanne einen ungültigen Wert umfassen. Der ungültige Wert kann der Low-Pegel, der High-Pegel oder der Highz-Zustand sein. Zum Beispiel können, wie in 21 dargestellt, das zweite Steuersignal CTRL2 und das dritte Steuersignal CTRL3 einen ungültigen Wert in einer zweiten Periodendauer C2 der ersten Zeitspanne umfassen.
  • In dem Fall, in dem sich das zweite Steuersignal CTRL2, das während einer ersten Periodendauer C3 der zweiten Zeitspanne empfangen wird, in einem Freigabezustand befindet (z. B. bei dem High-Pegel), kann die Speichervorrichtung 300c die Adresse ADDR aus den Steuersignalen CTRL1 bis CTRL3 erhalten, die während der zweiten Zeitspanne empfangen werden. In diesem Fall kann das erste Steuersignal CTRL1, das während der ersten Periodendauer C3 empfangen wird, in einem deaktivierten Zustand sein (z. B. dem Low-Pegel „L“) und das dritte Steuersignal CTRL3 kann einen Bit-Wert A[0] aus Bit-Werten A[0] bis A[7] der Adresse ADDR umfassen. Die Speichervorrichtung 300c kann die Adresse ADDR aus Signalwerten A[0] bis A[7] der Steuersignale CTRL1 bis CTRL3 erhalten, die während der zweiten Zeitspanne an steigenden Flanken des Schreibfreigabesignals nWE gesampelt werden.
  • In dem Fall, in dem die Bit-Werte A[0] bis A[7] der Adresse ADDR durch die Steuersignale CTRL1 bis CTRL3 in der zweiten Zeitspanne empfangen werden, kann mindestens eines der Steuersignale CTRL1 bis CTRL3 in der zweiten Zeitspanne einen ungültigen Wert umfassen. Zum Beispiel können, wie in 21 dargestellt, das zweite Steuersignal CTRL2 und das dritte Steuersignal CTRL3 einen ungültigen Wert in einer vierten Periodendauer C4 der zweiten Zeitspanne umfassen.
  • Eine Periodendauer zum Bestimmen des Befehls CMD oder der Adresse ADDR ist in 17, 19 und 21 als erste Periodendauer oder zweite Periodendauer aller Periodendauern der vorgegebenen Zeitspanne dargestellt, aber die vorliegende Offenbarung ist nicht darauf beschränkt. Es kann zum Beispiel eine Periodendauer zum Bestimmen des Befehls CMD oder der Adresse ADDR auf unterschiedliche Art und Weise aus allen Periodendauern der vorgegebenen Zeitspanne ausgewählt werden. Zum Beispiel kann eine Periodendauer als „spezifische Periodendauer“ beschrieben werden, während der eine Bestimmung, ob ein Befehl CMD oder eine Adresse ADDR ausgewählt wird, getroffen wird. Die spezifische Periodendauer, ohne genauere Identifizierung, kann eine beliebige Periodendauer der vorgegebenen Zeitspanne sein. Zwei spezifische Periodendauern können als erste spezifische Periodendauer und zweite spezifische Periodendauer bezeichnet werden, ohne dass die Begriffe „erste“ oder „zweite“ notwendigerweise den Zeitpunkt der genannten spezifischen Periodendauer innerhalb der vorgegebenen Zeitspanne angeben. Um einen Zeitpunkt anzugeben, kann eine Formulierung wie „als erstes auftretende Periodendauer“ oder „als zweites auftretende Periodendauer“ usw. verwendet werden. Auch können, um zwei Periodendauern unterschiedlicher vorgegebener Zeitspannen anzugeben, welche den gleichen relativen Zeitpunkt in beiden vorgegebenen Zeitspannen aufweisen, die zwei Periodendauern als den gleichen relativen Zeitpunkt in beiden vorgegebenen Zeitspannen aufweisend beschrieben werden. Alternativ können zwei Periodendauern unterschiedlicher vorgegebener Zeitspannen, die in jeder vorgegebenen Zeitspanne unterschiedliche relative Zeitpunkte aufweisen, als in jeder vorgegebenen Zeitspanne unterschiedliche relative Zeitpunkte aufweisend beschrieben werden.
  • In 19 und 21 sind Beispiele dargestellt, in denen der Befehl CMD und die Adresse ADDR durch unterschiedliche Steuersignale CTRL1 und CTRL2 bestimmt werden, aber die vorliegende Offenbarung ist nicht darauf beschränkt. Der Befehl CMD und die Adresse ADDR können zum Beispiel jeweils durch eines aus einer Mehrzahl an Steuersignalen bestimmt werden. In diesem Fall kann, wie unter Bezugnahme auf 17 beschrieben, ein Steuerwert zum Bestimmen des Befehls CMD während einer ersten Periodendauer aller Periodendauern der vorgegebenen Zeitspanne durch ein Steuersignal empfangen werden, und es kann ein Steuerwert zum Bestimmen der Adresse ADDR während einer zweiten Periodendauer derselben empfangen werden.
  • Wie oben beschrieben, können gemäß Ausführungsformen der vorliegenden Offenbarung die Speichervorrichtungen 300a, 300b und 300c, welche den zweiten Modus unterstützen, jeweils einen oder mehrere Pins umfassen, mit dem Zweck, ein oder mehrere Steuersignale, das bzw. die den Befehl/die Adresse CMD/ADDR umfasst bzw. umfassen, zu empfangen. In diesem Fall kann, wie unter Bezug auf 16 bis 21 beschrieben, die Anzahl an Zyklen der vorgegebenen Zeitspanne entsprechend der Anzahl an Pins zum Empfangen des Befehls/der Adresse CMD/ADDR variieren. Zum Beispiel kann sich ein Schnittstellenprotokoll zum Empfangen des Befehls/der Adresse CMD/ADDR ändern.
  • 22 ist eine beispielhafte Querschnittsansicht einer Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Bezug nehmend auf 22 kann eine Speichervorrichtung 500 einen peripheren Schaltungsbereich PERI und einen Zellbereich CELL umfassen, der sich auf dem peripheren Schaltungsbereich PERI befindet. Sowohl der periphere Schaltungsbereich PERI als auch der Zellbereich CELL können einen ersten Nicht-Bonding-Bereich NBA1, einen Bonding-Bereich BA und einen zweiten Nicht-Bonding-Bereich NBA2 umfassen.
  • Der periphere Schaltungsbereich PERI kann ein erstes Substrat 610, eine Zwischenschicht-Isolierschicht 615, eine Mehrzahl an Schaltungselementen 620a, 620b und 620c, die auf dem ersten Substrat 610 ausgebildet sind, umfassen, erste Metallschichten 630a, 630b und 630c umfassen, die jeweils mit der Mehrzahl an Schaltungselementen 620a, 620b und 620c verbunden sind, und zweite Metallschichten 640a, 640b und 640c, die auf den ersten Metallschichten 630a, 630b und 630c ausgebildet sind. In einer beispielhaften Ausführungsform können die ersten Metallschichten 630a, 630b und 630c aus Wolfram ausgebildet sein, das einen relativ hohen Widerstand aufweist, und die zweiten Metallschichten 640a, 640b und 640c können aus Kupfer ausgebildet sein, das einen relativ niedrigen Widerstand aufweist.
  • In der Spezifikation sind nur die ersten Metallschichten 630a, 630b und 630c und die zweiten Metallschichten 640a, 640b und 640c dargestellt, aber die vorliegende Offenbarung ist nicht darauf beschränkt. Es können ferner eine oder mehrere Metallschichten zum Beispiel auf den zweiten Metallschichten 640a, 640b und 640c ausgebildet sein. Mindestens ein Teil der einen oder der mehreren Metallschichten, die auf den zweiten Metallschichten 640a, 640b und 640c ausgebildet sind, können aus Aluminium oder dergleichen ausgebildet sein, das einen niedrigeren Widerstand aufweist als Kupfer, aus dem die zweiten Metallschichten 640a, 640b und 640c ausgebildet sind.
  • Die Zwischenschicht-Isolierschicht 615 kann sich auf dem ersten Substrat 610 befinden, um die Mehrzahl an Schaltungselementen 620a, 620b und 620c, die ersten Metallschichten 630a, 630b und 630c und die zweiten Metallschichten 640a, 640b und 640c zu bedecken, und kann ein Isoliermaterial umfassen, wie beispielsweise Siliziumoxid oder Siliziumnitrid.
  • Untere Bindungsmetalle 671b und 672b können auf der zweiten Metallschicht 640b des Bonding-Bereichs BA ausgebildet sein. In dem Bonding-Bereich BA können die unteren Bindungsmetalle 671b und 672b des peripheren Schaltungsbereichs PERI mit den oberen Bindungsmetallen 571b und 572b des Zellbereichs CELL durch ein Cu-Cu-Bindungsverfahren elektrisch miteinander verbunden sein.
  • Der Zellbereich CELL kann mindestens einen Speicherblock ausbilden. Die Zellregion CELL kann ein zweites Substrat 510 und eine gemeinsame Source-Leitung 520 umfassen. Auf dem zweiten Substrat 510 kann eine Mehrzahl an Wortleitungen 531 bis 538 (d. h. 530) in einer Richtung (einer Z-Achsenrichtung) rechtwinklig zu einer oberen Fläche des zweiten Substrats 510 gestapelt sein. Stringauswahlleitungen und eine Masseauswahlleitung können jeweils auf und unter der Mehrzahl an Wortleitungen 530 angeordnet sein und die Mehrzahl an Wortleitungen 530 kann zwischen der Stringauswahlleitung und der Masseauswahlleitung angeordnet sein.
  • In dem zweiten Nicht-Bonding-Bereich NBA2 kann sich eine Kanalstruktur CH in der Richtung rechtwinklig zu der oberen Fläche des zweiten Substrats 510 erstrecken und kann in die Wortleitung 530, die Stringauswahlleitungen und die Masseauswahlleitung eindringen. Die Kanalstruktur CH kann eine Datenspeicherschicht, eine Kanalschicht, eine vergrabene Isolierschicht und dergleichen umfassen, und die Kanalschicht kann elektrisch mit einer ersten Metallschicht 550c und einer zweiten Metallschicht 560c verbunden sein. Zum Beispiel kann die erste Metallschicht 550c ein Bit-Leitungskontakt sein und die zweite Metallschicht 560c kann eine Bit-Leitung sein. In einer beispielhaften Ausführungsform kann sich die zweite Metallschicht 560c in einer ersten Richtung (d. h. einer Y-Achsenrichtung) parallel zu der oberen Fläche des zweiten Substrats 510 erstrecken.
  • In der in 22 dargestellten Ausführungsform kann eine Region bzw. ein Bereich, in dem die Kanalstruktur CH, die zweite Metallschicht 560c und dergleichen angeordnet sind, als zweiter Nicht-Bonding-Bereich NBA2 definiert sein. In dem zweiten Nicht-Bonding-Bereich NBA2 kann die zweite Metallschicht 560c mit Schaltungselementen 620c, die einen Seitenpuffer 593 in dem periphere Schaltungsbereich PERI bereitstellen, elektrisch verbunden sein. Die zweite Metallschicht 560c kann zum Beispiel mit oberen Bindungsmetallen 571c und 572c in dem peripheren Schaltungsbereich PERI verbunden sein und die oberen Bindungsmetalle 571c und 572c können mit unteren Bindungsmetallen 671c und 672c verbunden sein, die mit den Schaltungselementen 620c des Seitenpuffers 593 verbunden sind.
  • In einem Bonding-Bereich BA können sich die Wortleitungen 530 in einer zweiten Richtung (d. h. einer X-Achsenrichtung) parallel zu der oberen Fläche des zweiten Substrats 510 erstrecken und können mit einer Mehrzahl an Zellkontaktstopfen 541 bis 547 (z. B. 540) verbunden sein. Die Wortleitungen 530 und die Zellkontaktstopfen 540 können miteinander an Pads verbunden sein, die durch mindestens einen Teil der Wortleitungen 530 bereitgestellt werden, die sich in der zweiten Richtung erstrecken und unterschiedliche Längen aufweisen. Eine erste Metallschicht 550b und eine zweite Metallschicht 560b können auf den Zellkontaktstopfen 540, die mit den Wortleitungen 530 verbunden sind, sequenziell verbunden sein. In dem Bonding-Bereich BA können die Zellkontaktstopfen 540 durch die oberen Bindungsmetalle 571b und 572b des Zellbereichs CELL und die unteren Bindungsmetalle 671b und 672b des peripheren Schaltungsbereichs PERI mit dem peripheren Schaltungsbereich PERI verbunden sein.
  • Die Zellkontaktstopfen 540 können in dem peripheren Schaltungsbereich PERI mit Schaltungselementen 620b elektrisch verbunden sein, die einen Zeilen-Decoder 594 bereitstellen. In einer beispielhaften Ausführungsform kann sich eine Betriebsspannung der Schaltungselemente 620b, die den Zeilen-Decoder 594 bereitstellen, von einer Betriebsspannung der Schaltungselemente 620c, die den Seitenpuffer 593 bereitstellen, unterscheiden. Zum Beispiel kann die Betriebsspannung der Schaltungselemente 620c, die den Seitenpuffer 593 bereitstellen, größer sein als die Betriebsspannung der Schaltungselemente 620b, die den Zeilen-Decoder 594 bereitstellen.
  • Ein Kontaktstopfen 580 der gemeinsamen Source-Leitung kann in dem ersten Nicht-Bonding-Bereich NBA1 angeordnet sein. Der Kontaktstopfen 580 der gemeinsamen Source-Leitung kann aus einem leitfähigen Material ausgebildet sein, wie beispielsweise einem Metall, einer Metallverbindung, Polysilizium oder dergleichen, und kann mit der gemeinsamen Source-Leitung 520 elektrisch verbunden sein. Eine erste Metallschicht 550a und eine zweite Metallschicht 560a können auf dem Kontaktstopfen 580 der gemeinsamen Source-Leitung sequenziell gestapelt sein. Zum Beispiel kann eine Region, wo der Kontaktstopfen 580 der gemeinsamen Source-Leitung, die erste Metallschicht 550a und die zweite Metallschicht 560a angeordnet ist, als erster Nicht-Bonding-Bereich NBA1 definiert sein.
  • Eingabe-/Ausgabe-Pads 505 und 605 können in dem ersten Nicht-Bonding-Bereich NBA1 angeordnet sein. Bezug nehmend auf 22 kann eine untere Isolierschicht 601, die eine untere Fläche des ersten Substrats 610 bedeckt, auf einer unteren Fläche des ersten Substrats 610 ausgebildet sein und das erste Eingabe-/Ausgabe-Pad 605 kann auf der unteren Isolierschicht 601 ausgebildet sein. Das erste Eingabe-/Ausgabe-Pad 605 ist mit mindestens einem der Mehrzahl an Schaltungselementen 620a, 620b und 620c, die in dem peripheren Schaltungsbereich PERI angeordnet sind, durch einen ersten Eingabe-/Ausgabe-Kontaktstopfen 603 verbunden und kann von dem ersten Substrat 610 durch die untere Isolierschicht 601 getrennt sein. Auch kann eine seitliche Isolierschicht zwischen dem ersten Eingabe-/Ausgabe-Kontaktstopfen 603 und dem ersten Substrat 610 eingefügt sein, um den ersten Eingabe-/Ausgabe-Kontaktstopfen 603 und das erste Substrat 610 elektrisch zu trennen.
  • Bezug nehmend auf 22 kann eine obere Isolierschicht 501, die eine obere Fläche des zweiten Substrats 510 bedeckt, auf einer oberen Fläche des zweiten Substrats 510 ausgebildet sein und das zweite Eingabe-/Ausgabe-Pad 505 kann auf der oberen Isolierschicht 501 ausgebildet sein. Das zweite Eingabe-/Ausgabe-Pad 505 kann durch einen zweiten Eingabe-/Ausgabe-Kontaktstopfen 503 mit mindestens einem aus der Mehrzahl an Schaltungselementen 620a, 620b, 620c verbunden sein, die in dem peripheren Schaltungsbereich PERI angeordnet sind.
  • Gemäß Ausführungsformen sind das zweite Substrat 510, die gemeinsame Source-Leitung 520 und dergleichen möglicherweise nicht in einem Bereich angeordnet, in dem der zweite Eingabe-/Ausgabe-Kontaktstopfen 503 angeordnet ist. Auch ist es möglich, dass der zweite Eingabe-/Ausgabe-Pad 505 nicht die Wortleitungen 530 in einer dritten Richtung überlappt (z. B. einer Z-Achsenrichtung). Bezug nehmend auf 22 kann der zweite Eingabe-/Ausgabe-Kontaktstopfen 503 von dem zweiten Substrat 510 in der Richtung parallel zu der oberen Fläche des zweiten Substrats 510 getrennt sein und kann mit dem zweiten Eingabe-/Ausgabe-Pad 505 durch die obere Isolierschicht 501 des Zellbereichs CELL verbunden sein.
  • Gemäß Ausführungsformen können wahlweise das erste Eingabe-/Ausgabe-Pad 605 und das zweite Eingabe-/Ausgabe-Pad 505 ausgebildet sein. Zum Beispiel kann die Speichervorrichtung 500 nur das erste Eingabe-/Ausgabe-Pad 605, das sich auf der unteren Fläche des ersten Substrats 610 befindet, umfassen, oder sie kann nur das zweite Eingabe-/Ausgabe-Pad 505 umfassen, das sich auf der oberen Fläche des zweiten Substrats 510 befindet. Alternativ kann die Speichervorrichtung 500 sowohl das erste Eingabe-/Ausgabe-Pad 605 als auch das zweite Eingabe-/Ausgabe-Pad 505 umfassen.
  • Als Dummy-Struktur kann eine Metallstruktur einer obersten Metallschicht sowohl in dem ersten Nicht-Bonding-Bereich NBA1 als auch in dem zweiten Nicht-Bonding-Bereich NBA2 vorhanden sein, die jeweils in dem Zellbereich CELL und dem peripheren Schaltungsbereich PERI umfasst sind, oder die oberste Metallschicht kann nicht vorhanden sein.
  • In dem ersten Nicht-Bonding-Bereich NBA1 kann die Speichervorrichtung 500 eine untere Metallstruktur 673a, das einer oberen Metallstruktur 572a entspricht, die in einer obersten Metallschicht des Zellbereichs CELL ausgebildet ist und die gleiche Form aufweist wie die obere Metallstruktur 572a des Zellbereichs CELL, in der obersten Metallschicht des peripheren Schaltungsbereichs PERI umfassen. In dem peripheren Schaltungsbereich PERI ist die untere Metallstruktur 673a, die in der obersten Metallschicht der Peripherieschaltungsregion PERI ausgebildet ist, möglicherweise nicht mit einem separaten Kontakt verbunden. Wie oben beschrieben, kann in dem ersten Nicht-Bonding-Bereich NBA1 eine obere Metallstruktur 571a, die einer unteren Metallstruktur 672a entspricht, die in einer obersten Metallschicht des peripheren Schaltungsbereichs PERI ausgebildet ist und die gleiche Form aufweist wie die untere Metallstruktur 672a des peripheren Schaltungsbereichs PERI, in einer obersten Metallschicht des Zellbereichs CELL ausgebildet sein.
  • In dem zweiten Nicht-Bonding-Bereich NBA2 kann eine obere Metallstruktur 592, die einer unteren Metallstruktur 652 entspricht, die in einer obersten Metallschicht des peripheren Schaltungsbereichs PERI ausgebildet ist und die gleiche Form aufweist wie die untere Metallstruktur 652 des peripheren Schaltungsbereichs PERI, in einer obersten Metallschicht des Zellbereichs CELL ausgebildet sein. Möglicherweise ist kein Kontakt auf der oberen Metallstruktur 592 ausgebildet, die in der obersten Metallschicht der Zellregion CELL ausgebildet ist.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann eine Verstärkungsmetallstruktur, die einer Metallstruktur entspricht, die in einer obersten Metallschicht in entweder dem Zellbereich CELL oder dem peripheren Schaltungsbereich PERI ausgebildet ist, und welche die gleiche Form wie die Metallstruktur aufweist, in einer obersten Metallschicht der anderen von dem Zellbereich CELL und dem peripheren Schaltungsbereich PERI ausgebildet sein, und auf der Verstärkungsmetallstruktur ist möglicherweise kein Kontakt ausgebildet.
  • In einer beispielhaften Ausführungsform können das erste Eingabe-/Ausgabe-Pad 605 oder das zweite Eingabe-/Ausgabe-Pad 505 mit einem von mehreren Pins, welche unter Bezugnahme auf 1 bis 21 beschrieben sind, verbunden sein, um ein Datensignal zu empfangen. Entsprechend kann ein Datensignal durch das erste Eingabe-/Ausgabe-Pad 605 oder das zweite Eingabe-/Ausgabe-Pad 505 empfangen werden. In diesem Fall kann in dem ersten Modus ferner der Befehl/die Adresse CMD/ADDR durch das erste Eingabe-/Ausgabe-Pad 605 oder das zweite Eingabe-/Ausgabe-Pad 505 empfangen werden. Obwohl nicht gezeigt, kann eine Mehrzahl an ersten Eingabe-/Ausgabe-Pads 605 oder eine Mehrzahl an zweiten Eingabe-/Ausgabe-Pads 505 vorhanden sein, durch die das Datensignal und der Befehl/die Adresse CMD/ADDR empfangen wird. In dem zweiten Modus kann der Befehl/die Adresse CMD/ADDR durch mindestens ein anderes Pad empfangen werden.
  • In einer anderen Ausführungsform kann das erste Eingabe-/Ausgabe-Pad 605 oder das zweite Eingabe-/Ausgabe-Pad 505 mit einem von mehreren Pins verbunden sein, um ein Steuersignal, das den Befehl/die Adresse CMD/ADDR umfasst, in dem zweiten Modus zu empfangen, der unter Bezugnahme auf 1 bis 21 beschrieben ist. In diesem Fall kann in dem zweiten Modus der Befehl/die Adresse CMD/ADDR durch das erste Eingabe-/Ausgabe-Pad 605 oder das zweite Eingabe-/Ausgabe-Pad 505 empfangen werden.
  • 23 ist ein Blockdiagramm, das ein SSD-System darstellt, bei dem eine Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung eingesetzt wird. Bezug nehmend auf 23 umfasst ein SSD-System 1000 einen Host 1100 und ein SSD 1200.
  • Das SSD 1200 kann durch einen Signalsteckverbinder 1201 Signale SIG mit dem Host 1100 austauschen und kann durch einen Leistungsverbinder 1202 mit Leistung PWR versorgt werden. Das SSD 1200 kann einen SSD-Controller 1210 umfassen, eine Mehrzahl an Flash-Speichern 1221 bis 122m, eine Hilfsleistungszufuhr 1230 und einen Pufferspeicher 1240. Die Mehrzahl an Flash-Speichern 1221 bis 122m kann durch eine Mehrzahl an Kanälen mit dem SSD-Controller 1210 verbunden sein.
  • Der SSD-Controller 1210 kann ansprechend auf die Signale SIG von dem Host 1100 die Mehrzahl an Flash-Speichern 1221 bis 122m steuern. Der SSD-Controller 1210 kann Signale, die intern erzeugt werden, oder Signale, die von außerhalb übertragen werden, (z. B. die Signale SIG, die von dem Host 1100 empfangen werden) in dem Pufferspeicher 1240 speichern. Der SSD-Controller 1210 kann mit dem Speicher-Controller implementiert sein, der unter Bezugnahme auf 1 bis 21 beschrieben ist. Zum Beispiel in dem Fall, in dem die Mehrzahl an Flash-Speichern 1221 bis 122m in dem ersten Modus operiert, kann der SSD-Controller 1210 den Befehl/die Adresse CMD/ADDR durch Pins, welche die gleichen Pins sind wie jene zur Übertragung der Daten „DATA“, in einem Kanal übertragen. In dem Fall, in dem die Mehrzahl an Flash-Speichern 1221 bis 122m in dem zweiten Modus operiert, kann der SSD-Controller 1210 den Befehl/die Adresse CMD/ADDR durch Pins, welche sich von den Pins zur Übertragung der Daten „DATA“ unterscheiden, in einem Kanal übertragen.
  • Die Mehrzahl an Flash-Speichern 1221 bis 122m kann gesteuert durch den SSD-Controller 1210 operieren. Die Hilfsleistungszufuhr 1230 ist durch den Leistungsverbinder 1202 mit dem Host 1100 verbunden. Jeder der Mehrzahl an Flash-Speichern 1221 bis 122m kann mit der Speichervorrichtung implementiert sein, die unter Bezugnahme auf 1 bis 21 beschrieben ist. Zum Beispiel kann jeder der Mehrzahl an Flash-Speichern 1221 bis 122m den Befehl/die Adresse CMD/ADDR durch Pins, welche die gleichen Pins sind wie jene zum Empfangen der Daten „DATA“, in dem ersten Modus empfangen und den Befehl/die Adresse CMD/ADDR durch Pins, die sich von Pins zum Empfangen der Daten „DATA“ unterscheiden, in dem zweiten Modus empfangen.
  • Die Hilfsleistungszufuhr 1230 kann durch den Leistungsverbinder 1202 mit dem Host 1100 verbunden sein. Die Hilfsleistungszufuhr 1230 kann durch die Leistung PWR, die von dem Host 1100 zugeführt wird, geladen werden. Wenn die Leistung PWR nicht störungsfrei von dem Host 1100 zugeführt wird, kann die Hilfsleistungszufuhr 1230 das SSD 1200 mit Leistung versorgen.
  • 24 ist ein Blockdiagramm, das ein Netzwerksystem darstellt, bei dem ein Speichersystem gemäß einer Ausführungsform der vorliegenden Offenbarung eingesetzt wird. Bezug nehmend auf 24 kann ein Netzwerksystem 2000, das eine Einrichtung zum Speichern verschiedener Arten an Daten ist und einen Service bereitstellt, als „Rechenzentrum“ oder als „Datenspeicherzentrum“ bezeichnet werden. Das Netzwerksystem 2000 kann Anwendungsserver 2100 bis 2100n und Speicherserver 2200 bis 2200m umfassen und die Anwendungsserver 2100 bis 2100n und die Speicherserver 2200 bis 2200m können als „Rechenknoten“ bezeichnet werden. Die Anzahl an Anwendungsservern 2100 bis 2100n und die Anzahl an Speicherservern 2200 bis 2200m kann unterschiedlich entsprechend Ausführungsformen ausgewählt werden und die Anzahl an Anwendungsservern 2100 bis 2100n und die Anzahl an Speicherservern 2200 bis 2200m kann unterschiedlich sein.
  • Die Anwendungsserver 2100 bis 2100n und die Speicherserver 2200 bis 2200m können miteinander durch ein Netzwerk 2300 kommunizieren. Das Netzwerk 2300 kann unter Verwendung von, zum Beispiel, einem Fibre Channel (FC) oder einem Ethernet implementiert sein. In diesem Fall kann der FC ein Medium sein, das für eine Datenübertragung mit hoher Geschwindigkeit verwendet wird, und kann einen optischen Schalter verwenden, der eine hohe Leistung/hohe Verfügbarkeit zur Verfügung stellt. Die Speicherserver 2200 bis 2200m können entsprechend einem Zugriffsverfahren des Netzwerks 2300 als Dateispeicher, Blockspeicher oder Objektspeicher vorgesehen sein.
  • In einer beispielhaften Ausführungsform kann das Netzwerk 2300 ein Netzwerk nur für die Speicherung sein, beispielsweise ein Speicherbereichsnetzwerk (Storage Area Network, SAN). Das SAN kann zum Beispiel ein FC-SAN sein, das ein FC-Netzwerk verwendet, und kann konform mit dem FC-Protokoll (FCP) implementiert sein. In einer beispielhaften Ausführungsform kann das SAN ein IP-SAN sein, das ein TCP/IP-Protokoll verwendet, und konform mit dem iSCSI-Protokoll (SCSI über TCP/IP oder Internet SCSI) implementiert sein. In einer beispielhaften Ausführungsform kann das Netzwerk 2300 ein Allzwecknetzwerk sein, wie beispielsweise ein TCP/IP-Netzwerk. Das Netzwerk 2300 kann zum Beispiel konform mit einem Protokoll wie FCoE (FC over Ethernet), NAS (Network Attached Storage) oder NVMe-oF (NVMe over Fabrics) implementiert sein.
  • Nachfolgend werden hauptsächlich der Anwendungsserver 2100 und der Speicherserver 2200 beschrieben. Die Beschreibung des Anwendungsservers 2100 kann für einen anderen Anwendungsserver 2100n gelten und die Beschreibung des Speicherservers 2200 kann für einen anderen Speicherserver 2200m gelten.
  • Der Anwendungsserver 2100 kann einen Prozessor 2110 und einen Speicher 2120 umfassen. Der Prozessor 2110 kann einen Gesamtbetrieb des Anwendungsservers 2100 steuern und kann auf den Speicher 2120 zugreifen, um eine Anweisung und/oder Daten auszuführen, die auf den Speicher 2120 geladen wurden. Gemäß einer Ausführungsform kann die Anzahl an Prozessoren 2110 und die Anzahl an Speichern 2120 in dem Anwendungsserver 2100 unterschiedlich ausgewählt werden. In einer beispielhaften Ausführungsform können der Prozessor 2110 und der Speicher 2120 aus einem Prozessor-Speicherpaar bestehen. In einer beispielhaften Ausführungsform können die Anzahl an Prozessoren 2110 und die Anzahl an Speichern 2120 unterschiedlich ausgewählt werden.
  • Der Anwendungsserver 2100 kann ferner eine Speichervorrichtung 2150 umfassen. In diesem Fall kann die Anzahl an Speichervorrichtungen 2150, die in dem Anwendungsserver 2100 umfasst ist, entsprechend Ausführungsformen unterschiedlich ausgewählt werden. Der Prozessor 2110 kann der Speichervorrichtung 2150 einen Befehl bereitstellen und die Speichervorrichtung 2150 kann ansprechend auf den Befehl, der von dem Prozessor 2110 empfangen wird, operieren. Allerdings ist die vorliegende Offenbarung nicht darauf beschränkt. Der Anwendungsserver 2100 umfasst zum Beispiel möglicherweise nicht die Speichervorrichtung 2150.
  • Der Anwendungsserver 2100 kann ferner einen Switch 2130 und eine Netzwerkschnittstellenkarte (Network Interface Card, NIC) 2140 umfassen. Gesteuert durch den Prozessor 2110 kann der Switch 2130 selektiv den Prozessor 2110 und die Speichervorrichtung 2150 verbinden oder selektiv die NIC 2140 und die Speichervorrichtung 2150 verbinden. Die NIC 2140 kann eine verdrahtete Schnittstelle, eine drahtlose Schnittstelle, eine Bluetooth-Schnittstelle, eine optische Schnittstelle und dergleichen umfassen. In einer beispielhaften Ausführungsform können der Prozessor 2110 und die NIC 2140 in einer Vorrichtung integriert sein. In einer beispielhaften Ausführungsform können die Speichervorrichtung 2150 und die NIC 2140 in einer Vorrichtung integriert sein.
  • Der Anwendungsserver 2100 kann Daten, bei denen ein Nutzer oder ein Client den Anwendungsserver 2100 auffordert, sie zu speichern, über das Netzwerk 2300 in einem der Speicherserver 2200 bis 2200m speichern. Auch kann der Anwendungsserver 2100 Daten, bei denen der Nutzer oder der Client den Anwendungsserver 2100 auffordert, sie zu lesen, von einem der Speicherserver 2200 bis 2200m über das Netzwerk 2300 erhalten. Der Anwendungsserver 2100 kann zum Beispiel mit einem Webserver, einem Datenbankverwaltungssystem (DBMS) oder dergleichen implementiert sein.
  • Der Anwendungsserver 2100 kann über das Netzwerk 2300 auf einen Speicher 2120n oder eine in einem anderen Anwendungsserver 2100n umfasste Speichervorrichtung 2150n zugreifen oder über das Netzwerk 2300 auf die Speicher 2220 bis 2220m oder die Speicherungsvorrichtungen 2250 bis 2250m, die in den Speicherungsservern 2200 bis 2200m umfasst sind, zugreifen. Entsprechend kann der Anwendungsserver 2100 verschiedene Vorgänge bei Daten durchführen, die in den Anwendungsservern 2100 und 2100n und/oder den Speicherservern 2200 und 2200m gespeichert sind. Beispielsweise kann der Anwendungsserver 2100 eine Anweisung ausführen, um Daten zwischen den Anwendungsservern 2100 und 2100n und/oder den Speicherservern 2200 und 2200m zu verschieben oder zu kopieren. In diesem Fall können die Daten der Sicherheit oder des Datenschutzes wegen in einem verschlüsselten Zustand über das Netzwerk 2300 verschoben werden.
  • Der Speicherserver 2200 kann einen Prozessor 2210 und den Speicher 2220 umfassen. Der Prozessor 2210 kann einen Gesamtbetrieb des Speicherservers 2200 steuern und kann auf den Speicher 2220 zugreifen, um eine Anweisung und/oder Daten auszuführen, die in dem Speicher 2220 geladen werden. Gemäß einer Ausführungsform können die Anzahl an Prozessoren 2210 und die Anzahl an Speichern 2220 in dem Speicherserver 2200 unterschiedlich ausgewählt werden. In einer beispielhaften Ausführungsform können der Prozessor 2210 und der Speicher 2220 aus einem Prozessor-Speicher-Paar bestehen. In einer beispielhaften Ausführungsform können die Anzahl an Prozessoren 2210 und die Anzahl an Speichern 2220 unterschiedlich ausgewählt werden.
  • Der Prozessor 2210 kann einen Prozessor mit einem Kern oder mehreren Kernen umfassen. Der Prozessor 2210 kann zum Beispiel einen Allzweckprozessor, eine CPU (Central Processing Unit), eine GPU (Graphic Processing Unit), einen DSP (Digital Signal Processor), einen MCU (Microcontroller), einen Mikroprozessor, einen Netzwerkprozessor, einen eingebetteten Prozessor, ein FPGA (Field Programmable Gate Array), einen ASIP (Application-Specific Instruction Set Processor), einen ASIC (Application-specific Integrated Circuit Processor) oder dergleichen umfassen.
  • Der Speicherserver 2200 kann ferner mindestens eine Speichervorrichtung 2250 umfassen. Der Anzahl an Speichervorrichtungen 2250, die in dem Speicherserver 2200 umfasst ist, kann entsprechend Ausführungsformen unterschiedlich ausgewählt werden. Die Speichervorrichtung 2250 kann einen Controller (CTRL) 2251, einen NAND-Flash (NAND) 2252, einen dynamischen Direktzugriffsspeicher (DRAM) 2253 und eine Schnittstelle (I/F) 2254 umfassen. Nachfolgend werden eine Konfiguration und ein Betrieb der Speichervorrichtung 2250 genauer beschrieben. Die nachfolgende Beschreibung der Speichervorrichtung 2250 kann für die verbleibenden Speichervorrichtungen 2150, 2150n und 2250m gelten.
  • Eine Schnittstelle 2254 kann eine physische Verbindung des Prozessors 2210 mit dem Controller 2251 und eine physische Verbindung einer NIC 2240 mit dem Controller 2251 schaffen. Die Schnittstelle 2254 kann zum Beispiel nach Art eines Direct Attached Storage (DAS) implementiert sein, indem die Speichervorrichtung 2250 mit einem dedizierten Kabel direkt verbunden wird. Die Schnittstelle 2254 kann außerdem beispielsweise in Form verschiedener Schnittstellenarten implementiert sein, wie beispielsweise ATA (Advanced Technology Attachment), SATA (Serial ATA), E-SATA (External SATA), SCSI (Small Computer Small Interface), SAS (Serial Attached SCSI), PCI (Peripheral Component Interconnection), PCIe (PCI Express), NVMe (NVM Express), IEEE 1394, USB (Universal Serial Bus), SD (Secure Digital) Card, MMC (Multi-Media Card), eMMC (Embedded Multi-media Card) und CF(Compact Flash)-Kartenschnittstellen.
  • Der Controller 2251 kann einen Gesamtbetrieb der Speichervorrichtung 2250 steuern. Der Controller 2251 kann ansprechend auf einen Programmierbefehl Daten in den NAND-Flash 2252 programmieren oder er kann ansprechend auf einen Lesebefehl Daten aus dem NAND-Flash 2252 auslesen. Der Programmierbefehl und/oder der Lesebefehl können zum Beispiel ausgehend von dem Prozessor 2110 in dem Speicherserver 2200, einem Prozessor 2210m eines anderen Speicherservers 2200m oder den Prozessoren 2110 und 2110n in den Anwendungsservern 2100 und 2100n durch den Prozessor 2210 bereitgestellt werden oder direkt von diesen bereitgestellt werden.
  • Der NAND-Flash 2252 kann eine Mehrzahl an NAND-Flash-Speicherzellen umfassen. Allerdings ist die vorliegende Offenbarung nicht darauf beschränkt. Die Speichervorrichtung 2250 kann zum Beispiel jeden beliebigen anderen nichtflüchtigen Speicher, zum Beispiel einen resistiven RAM (ReRAM), einen Phasenänderungs-RAM (PRAM) oder einen magnetischen RAM (MRAM) zusätzlich zu dem NAND-Flash 2252 umfassen oder sie kann einen magnetischen Datenträger, einen optischen Datenträger oder dergleichen umfassen.
  • Der DRAM 2253 kann als Pufferspeicher verwendet werden. Der DRAM 2253 kann zum Beispiel DDR SDRAM (Double Data Rate Synchronous DRAM), einen LPDDR (Low Power DDR) SDRAM, einen GDDR (Graphics DDR) SDRAM, einen RDRAM (Rambus DRAM) oder einen HBM (High Bandwidth Memory) umfassen. Allerdings ist die vorliegende Offenbarung nicht darauf beschränkt. Die Speichervorrichtung 2250 kann zum Beispiel einen beliebigen anderen flüchtigen Speicher oder nichtflüchtigen Speicher zusätzlich zu einem DRAM als Pufferspeicher verwenden. Der DRAM 2253 kann vorübergehend Daten speichern (oder puffern), die in den NAND-Flash 2252 programmiert werden sollen, oder Daten, die aus dem NAND-Flash 2252 ausgelesen werden.
  • Der Speicherserver 2200 kann einen Switch 2230 und die NIC 2240 umfassen. Gesteuert durch den Prozessor 2210 kann der Switch 2230 selektiv den Prozessor 2210 und die Speichervorrichtung 2250 verbinden oder selektiv die NIC 2240 und die Speichervorrichtung 2250 verbinden. In einer beispielhaften Ausführungsform können der Prozessor 2210 und die NIC 2240 in einer Vorrichtung integriert sein. In einer beispielhaften Ausführungsform können die Speichervorrichtung 2250 und die NIC 2240 in einer Vorrichtung integriert sein.
  • Die Speichervorrichtungen 2150, 2150n, 2250 und 2250m können dem Speichersystem entsprechen, das unter Bezugnahme auf 1 bis 21 beschrieben ist. Der Controller 2251 kann zum Beispiel den Befehl/die Adresse CMD/ADDR an den NAND-Flash 2252 ansprechend auf eine Anforderung übertragen, die von einem der Prozessoren 2110, 2110n, 2210 und 2210m bereitgestellt wird. In diesem Fall, wenn der NAND-Flash 2252 in dem ersten Modus operiert, kann der Controller 2251 den Befehl/die Adresse CMD/ADDR durch Pins übertragen, welche die gleichen Pins sind wie jene zur Übertragung der Daten „DATA“. Wenn der NAND-Flash 2252 in dem zweiten Modus operiert, kann der Controller 2251 den Befehl/die Adresse CMD/ADDR durch Pins übertragen, welche sich von den Pins zur Übertragung der Daten „DATA“ unterscheiden.
  • Eine nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung kann eine hocheffiziente Eingabe-/Ausgabe-Schnittstelle unterstützen, die fähig ist, Daten an einen Speicher-Controller zu übertragen oder Daten von dem Speicher-Controller zu empfangen, während ein Befehl oder eine Adresse von dem Speicher-Controller empfangen wird.
  • Die nichtflüchtige Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung kann zusätzlich zu der hocheffizienten Eingabe-/Ausgabe-Schnittstelle selektiv eine Legacy-Eingabe-/Ausgabe-Schnittstelle unterstützen. Entsprechend kann eine nichtflüchtige Speichervorrichtung mit Schnittstellenkompatibilität bereitgestellt sein.
  • Während die vorliegende Offenbarung unter Bezugnahme auf beispielhafte Ausführungsformen derselben beschrieben wurde, wird es für einen Fachmann ersichtlich sein, dass verschiedene Änderungen und Abwandlungen daran vorgenommen werden können, ohne von der Idee und dem Umfang der vorliegenden Offenbarung wie in den nachfolgenden Ansprüchen dargelegt abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020200086227 [0001]
    • US 7679133 [0106]
    • US 8553466 [0106]
    • US 8654587 [0106]
    • US 8559235 [0106]
    • US 2011/0233648 [0106]

Claims (20)

  1. Nichtflüchtige Speichervorrichtung aufweisend: einen ersten Pin, der eingerichtet ist, von einem Speicher-Controller ein erstes Signal zu empfangen; einen zweiten Pin, der eingerichtet ist, von dem Speicher-Controller ein zweites Signal zu empfangen; dritte Pins, die eingerichtet sind, dritte Signale von dem Speicher-Controller zu empfangen; einen vierten Pin, der eingerichtet ist, ein Schreibfreigabesignal von dem Speicher-Controller zu empfangen; ein Speicherzellen-Array; und eine Speicherschnittstellenschaltung, die eingerichtet ist, einen Befehl, eine Adresse und Daten aus den dritten Signalen in einem ersten Modus zu erhalten, und den Befehl und die Adresse aus dem ersten Signal und dem zweiten Signal zu erhalten und die Daten aus den dritten Signalen in einem zweiten Modus zu erhalten, wobei die Speicherschnittstellenschaltung derart eingerichtet ist, dass: die Speicherschnittstellenschaltung in dem ersten Modus den Befehl aus den dritten Signalen, die in einer Freigabeperiode des ersten Signals empfangen werden, basierend auf einer Umschaltzeit des Schreibfreigabesignals erhält, und die Adresse aus den dritten Signalen, die in einer Freigabeperiode des zweiten Signals empfangen werden, basierend auf einer Umschaltzeit des Schreibfreigabesignals erhält, die Speicherschnittstellenschaltung in dem zweiten Modus den Befehl aus dem ersten Signal und dem zweiten Signal, die während einer ersten Zeitspanne empfangen werden, die eine vorbestimmte Anzahl an Periodendauern umfasst, basierend auf einer Umschaltzeit des Schreibfreigabesignals in Übereinstimmung damit erhält, dass das erste Signal, das in einer ersten Periodendauer der ersten Zeitspanne empfangen wird, einen Freigabezustand aufweist; und die Adresse aus dem ersten Signal und dem zweiten Signal, die während einer zweiten Zeitspanne empfangen werden, die die vorbestimmte Anzahl an Periodendauern umfasst, basierend auf einer Umschaltzeit des Schreibfreigabesignals in Übereinstimmung damit erhält, dass das zweite Signal, das in einer zweiten Periodendauer der zweiten Zeitspanne empfangen wird, einen Freigabezustand aufweist.
  2. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei jede der Periodendauern einer oder mehreren Perioden des Schreibfreigabesignals entspricht.
  3. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei die Speicherschnittstellenschaltung eingerichtet ist, auf das Speicherzellen-Array zuzugreifen, indem sie in dem zweiten Modus, während die dritten Pins die dritten Signale, welche die Daten umfassen, empfangen, jeweils das erste Signal und das zweite Signal an dem ersten Pin und dem zweiten Pin empfängt, wobei das erste Signal und das zweite Signal den Befehl oder die Adresse umfassen.
  4. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei sich eine Frequenz des Schreibfreigabesignals, das in dem ersten Modus empfangen wurde, von einer Frequenz des Schreibfreigabesignals, das in dem zweiten Modus empfangen wird, unterscheidet.
  5. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei sich das Schreibfreigabesignal von einem statischen Zustand in einen Umschaltzustand verändert, bevor das erste Signal und das zweite Signal, welche den Befehl oder die Adresse umfassen, empfangen werden.
  6. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei die Speicherschnittstellenschaltung ferner eingerichtet ist: Statusinformationen der nichtflüchtigen Speichervorrichtung durch mindestens einen des ersten Pins und des zweiten Pins ansprechend auf einen Statuslesebefehl auszugeben, der von dem Speicher-Controller in dem zweiten Modus bereitgestellt wird.
  7. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei die Speicherschnittstellenschaltung ferner umfasst: einen Schreibfreigabesignalteiler, der eingerichtet ist, interne Taktsignale mit voneinander unterschiedlichen Phasen und ein wiederhergestelltes Schreibfreigabesignal basierend auf dem Schreibfreigabesignal zu erzeugen, wobei das wiederhergestellte Schreibfreigabesignal eine Phase aufweist, die zu einer Phase eines der internen Taktsignale identisch ist; und einen Spreizer, der eingerichtet ist, das erste Signal, das in der ersten Periodendauer empfangen wird, basierend auf einem ersten internen Taktsignal der internen Taktsignale zu sampeln, um ein gesampeltes Befehlsverriegelungsfreigabesignal zu erzeugen, das zweite Signal, das in der ersten Periodendauer empfangen wird, basierend auf dem ersten internen Taktsignal zu sampeln, um ein gesampeltes Adressverriegelungsfreigabesignal zu erzeugen, und das erste Signal und das zweite Signal, die in verbleibenden Periodendauern der ersten Zeitspanne empfangen werden, basierend auf verbleibenden internen Taktsignalen zu sampeln, um gesampelte Befehls-/Adresssignale zu erzeugen, die fähig sind, durch Signalleitungen ausgegeben zu werden, deren Anzahl gleich einer Anzahl der dritten Pins ist.
  8. Nichtflüchtige Speichervorrichtung nach Anspruch 1, ferner aufweisend: einen fünften Pin, der eingerichtet ist, ein Lesefreigabesignal von dem Speicher-Controller zu empfangen; und einen sechsten Pin, der eingerichtet ist, ein Daten-Strobe-Signal an den Speicher-Controller zu übertragen, wobei das Speicherzellen-Array eingerichtet ist, die Daten, die aus den dritten Signalen erhalten werden, zu speichern; und eine Steuerlogikschaltung, die eingerichtet ist, die gespeicherten Daten aus dem Speicherzellen-Array auszulesen, wobei die Speicherschnittstellenschaltung ferner eingerichtet ist: das Daten-Strobe-Signal zu erzeugen, das nach einer vorbestimmten Verzögerung gemäß einem Umschalten des Lesefreigabesignals umgeschaltet wird; und die dritten Signale zu erzeugen, die die gelesenen Daten umfassen, die zu einer Umschaltzeit des Daten-Strobe-Signals ausgerichtet sind, und wobei die dritten Pins eingerichtet sind, die dritten Signale, welche die gelesenen Daten umfassen, an den Speicher-Controller auszugeben.
  9. Nichtflüchtige Speichervorrichtung nach Anspruch 8, ferner aufweisend: einen siebten Pin, der eingerichtet ist, ein Ready/Busy-Ausgangssignal an den Speicher-Controller zu übertragen, wobei die Speicherschnittstellenschaltung derart eingerichtet ist, dass, während die gespeicherten Daten aus dem Speicherzellen-Array ausgelesen werden, der siebte Pin ein Ready/Busy-Ausgangssignal, das einen Beschäftigungszustand der nichtflüchtigen Speichervorrichtung angibt, an den Speicher-Controller ausgibt.
  10. Nichtflüchtige Speichervorrichtung nach Anspruch 8, wobei sich eine Frequenz des Schreibfreigabesignals im zweiten Modus von einer Frequenz des Lesefreigabesignals unterscheidet.
  11. Nichtflüchtige Speichervorrichtung nach Anspruch 8, wobei das Speicherzellen-Array NAND-Flash-Speicherzellen umfasst, die vertikal auf einem Substrat angeordnet sind.
  12. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei die nichtflüchtige Speichervorrichtung derart eingerichtet ist, dass sie durch den Speicher-Controller in entweder den ersten Modus oder den zweiten Modus eingestellt wird.
  13. Nichtflüchtige Speichervorrichtung aufweisend: einen ersten Pin, der eingerichtet ist, von einem Speicher-Controller ein erstes Steuersignal zu empfangen; einen zweiten Pin, der eingerichtet ist, ein Schreibfreigabesignal von dem Speicher-Controller zu empfangen; dritte Pins, die eingerichtet sind, Datensignale von dem Speicher-Controller zu empfangen; ein Speicherzellen-Array; und eine Speicherschnittstellenschaltung, wobei, gemäß dem Steuersignal, das während einer ersten Periodendauer und einer zweiten Periodendauer einer Zeitspanne empfangen wird, die eine vorbestimmte Anzahl an Periodendauern umfasst, die Speicherschnittstellenschaltung eingerichtet ist, einen Befehl oder eine Adresse aus dem Steuersignal zu erhalten, das während verbleibenden Periodendauern der Zeitspanne empfangen wird, wobei, wenn das Steuersignal, das während der ersten Periodendauer empfangen wird, in einem Freigabezustand ist, die Speicherschnittstellenschaltung den Befehl aus dem Steuersignal, das während der verbleibenden Periodendauern empfangen wurde, basierend auf einer Umschaltzeit des Schreibfreigabesignals erhält, und wobei, wenn das Steuersignal, das während der zweiten Periodendauer empfangen wird, in einem Freigabezustand ist, die Speicherschnittstellenschaltung die Adresse aus dem Steuersignal, das während der verbleibenden Periodendauern empfangen wurde, basierend auf einer Umschaltzeit des Schreibfreigabesignals erhält.
  14. Nichtflüchtige Speichervorrichtung nach Anspruch 13, wobei jede der Periodendauern einer oder mehreren Perioden des Schreibfreigabesignals entspricht.
  15. Nichtflüchtige Speichervorrichtung nach Anspruch 14, wobei die vorbestimmte Anzahl der Periodendauern gemäß einer Anzahl der dritten Pins bestimmt wird.
  16. Nichtflüchtige Speichervorrichtung nach Anspruch 13, wobei die Speicherschnittstellenschaltung eingerichtet ist, auf das Speicherzellen-Array basierend auf den Datensignalen, die Daten umfassen, die an den dritten Pins empfangen werden, und dem Steuersignal, das den Befehl oder die Adresse umfasst, das an dem ersten Pin empfangen wird, zuzugreifen.
  17. Nichtflüchtige Speichervorrichtung aufweisend: erste Pins, die eingerichtet sind, eine Mehrzahl von Steuersignalen, die ein erstes Steuersignal und ein zweites Steuersignal umfassen, von einem Speicher-Controller zu empfangen; einen zweiten Pin, der eingerichtet ist, ein Schreibfreigabesignal von dem Speicher-Controller zu empfangen; dritte Pins, die eingerichtet sind, Datensignale von dem Speicher-Controller zu empfangen; und eine Speicherschnittstellenschaltung, wobei die Speicherschnittstellenschaltung einen Befehl aus der Mehrzahl von Steuersignalen, die während einer ersten Zeitspanne empfangen werden, die eine vorbestimmte Anzahl an Periodendauern umfasst, basierend auf einer Umschaltzeit des Schreibfreigabesignals in Übereinstimmung damit erhält, dass das erste Steuersignal, das in einer ersten Periodendauer der ersten Zeitspanne empfangen wird, einen Freigabezustand aufweist; und eine Adresse aus der Mehrzahl von Steuersignalen, die während einer zweiten Zeitspanne empfangen werden, die die vorbestimmte Anzahl an Periodendauern umfasst, basierend auf einer Umschaltzeit des Schreibfreigabesignals in Übereinstimmung damit erhält, dass das zweite Steuersignal, das in einer zweiten Periodendauer der zweiten Zeitspanne empfangen wird, einen Freigabezustand aufweist.
  18. Nichtflüchtige Speichervorrichtung nach Anspruch 17, wobei jede der Periodendauern einer oder mehreren Perioden des Schreibfreigabesignals entspricht.
  19. Nichtflüchtige Speichervorrichtung nach Anspruch 17, wobei, während die dritten Pins die Datensignale, die Daten umfassen, empfangen, die ersten Pins die Mehrzahl von Steuersignalen empfangen, die den Befehl oder die Adresse umfassen.
  20. Nichtflüchtige Speichervorrichtung nach Anspruch 17, wobei mindestens eines der Mehrzahl von Steuersignalen einen ungültigen Wert in einer dritten Periodendauer der ersten Zeitspanne aufweist.
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