KR100957224B1 - 솔리드 스테이트 디스크에서 다중 데이터 채널을 이용한플래시 메모리의 제어방법 및 제어시스템 - Google Patents

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Abstract

본 발명은 솔리드 스테이트 디스크(SSD)에서 다중 채널을 이용한 플래시 메모리의 제어방법 및 제어시스템에 관한 것으로, 특히 플래시 메모리의 인식 및 용량을 확인할 수 있는 다중 채널을 이용한 플래시 메모리의 제어방법 및 제어시스템에 관한 것이다.
본 발명은 플래시 메모리 제어 시스템을 구성함에 있어서 다중 채널을 이용함으로써 고속으로 데이터를 처리할 수 있으며, 또한 장착된 플래시 메모리의 수에 상관없이 탄력적으로 플래시 메모리를 제어할 수 있는 다중 데이터 채널을 이용한 플래시 메모리 제어방법 및 제어시스템을 제공한다.

Description

솔리드 스테이트 디스크에서 다중 데이터 채널을 이용한 플래시 메모리의 제어방법 및 제어시스템{Method and system for controling flash memory using multiple data channel in SSD}
본 발명은 솔리드 스테이트 디스크(SSD)에서 다중 채널을 이용한 플래시 메모리의 제어방법 및 제어시스템에 관한 것으로, 특히 플래시 메모리의 인식 및 용량을 확인할 수 있는 다중 채널을 이용한 플래시 메모리의 제어방법 및 제어시스템에 관한 것이다.
일반적으로, 플래시 메모리는 비휘발성의 메모리 반도체로서 크기와 소비 전력이 작고 외부 충격에 강하기 때문에 다양한 응용 저장장치로 사용되고 있다. 이러한 플래시 메모리는 제어, 예를 들면, 인터페이스를 통하여 외부로부터 데이터를 기입 및 외부로 데이터의 독출을 제어하는 제어칩 컨트롤러가 연결된다.
제어칩 컨트롤러는 외부로부터 데이터를 기입 및 독출하기 위해서 ATA/IDE 또는 기타 다양한 인터페이스를 통해 외부와 연결된다.
도 3에 나타낸 바와 같이, 종래의 플래시 메모리 제어 시스템을 보면, 제어칩 컨트롤러(41)는 단일 데이터 버스(32)를 통하여 플래시 메모리부(M0 내지 M15) 에 연결된다. 따라서, 도시하지는 않았지만, 제어칩 컨트롤러에 연결된 인터페이스로부터 입력된 데이터는 이 제어칩 컨트롤러(41)를 통하여 플래시 메모리부(M0 내지M15)에 기입되고 혹은 플래시 메모리부(M0 내지 M15)의 데이터를 데이터 버스(32)에 연결된 제어칩 컨트롤러(41)를 통하여 외부로 독출된다.
그러나, 이와 같은 종래의 기술에서는 제어칩 컨트롤러(41)와 플래시 메모리부(M0 내지 M15)가 단일의 데이터 버스(32)를 통하여 연결되어 있기 때문에, 제어칩 컨트롤러(41)에 의해 플래시 메모리부(M0)에 대한 데이터의 기입 및 독출 동작이 행하여지는 경우, 나머지 플래시 메모리부(M1 내지 M15)에 대한 데이터의 기입 및 독출 동작이 불가능하다.
또한, 데이터 버스가 2개이거나 혹은 그 이상인 경우 장착되는 플래시 메모리는 단일 또는 페어(pair)로 장착되거나 정해진 숫자의 배수로 장착되어야 메모리에 대한 인식을 할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 플래시 메모리 제어 시스템을 구성함에 있어서 다중 채널을 이용함으로써 고속으로 데이터를 처리할 수 있으며, 또한 장착된 플래시 메모리의 수에 상관없이 탄력적으로 플래시 메모리를 제어할 수 있는 다중 데이터 채널을 이용한 플래시 메모리 제어방법 및 제어시스템을 제공하는데 그 목적이 있다.
본 발명에 따른 솔리드 스테이트 디스크에서 다중 데이터 채널을 이용한 플래시 메모리의 제어방법은, 제 1데이터 채널의 칩 인에이블(chip enable) 신호 0(CE 0)을 활성화하여 메모리의 ID 값을 리딩하고, 상기 CE 0에 의해 리딩된 메모리의 ID 값에 따라 메모리의 용량 및 구조를 확인한 후, 상기 CE 0을 비활성화하는 단계와, 상기 CE 0을 비활성화한 후, 상기 제 1데이터 채널의 CE 1을 활성화하여 상기 메모리의 ID값을 리딩하고, 상기 CE 1에 의해 리딩된 상기 메모리의 ID 값에 따라 메모리의 용량 및 구조를 확인하는 단계와, 상기 메모리의 용량 및 구조를 확인하는 단계에서, 상기 리딩된 값이 00 또는 FF이면 메모리가 없는 것으로 판단하여 다음의 제 2데이터 채널의 CE 0을 활성화하는 단계와, 상기 각각의 단계를 n번째 데이터 채널까지 반복한 후, 상기 n번째 데이터 채널의 CE 0을 활성화하여 메모리의 ID값을 리딩하고, 그 값이 00 또는 FF이면 처리를 종료하는 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 솔리드 스테이트 디스크에서 다중 데이터 채널을 이용한 플래시 메모리의 제어 시스템은 적어도 하나의 플래시 메모리부와, 외부 호스트와 연결되는 인터페이스와, 상기 인터페이스와 연결되고 상기 외부 호스트의 제어명령에 따라, 적어도 하나의 플래시 메모리부의 데이터 기입 및 독출 동작을 데이터 버스를 통하여 제어하는 제어칩 컨트롤러를 포함하고, 상기 플래시 메모리부가 짝수인 경우, 상기 데이터 버스는 16비트(bit)로 동작하고, 상기 플래시 메모리부가 홀수인 경우, 상기 데이터 버스는 8비트(bit)로 동작하며, 상기 제어칩 컨트롤러는, 상기 플래시 메모리부의 제 1데이터 채널의 칩 인에이블(chip enable) 신호 0(CE 0)을 활성화하여 메모리의 ID 값을 리딩하고, 상기 CE 0에 의해 리딩된 메모리의 ID 값에 따라 메모리의 용량 및 구조를 확인한 후, 상기 CE 0을 비활성화하는 단계와, 상기 CE 0을 비활성화한 후, 상기 제 1데이터 채널의 CE 1을 활성화하여 상기 메모리의 ID값을 리딩하고, 상기 CE 1에 의해 리딩된 상기 메모리의 ID 값에 따라 메모리의 용량 및 구조를 확인하는 단계와, 상기 메모리의 용량 및 구조를 확인하는 단계에서, 상기 리딩된 값이 00 또는 FF이면 메모리가 없는 것으로 판단하여 다음의 제 2데이터 채널의 CE 0을 활성화하는 단계와, 상기 각각의 단계를 n번째 데이터 채널까지 반복한 후, 상기 n번째 데이터 채널의 CE 0을 활성화하여 메모리의 ID값을 리딩하고, 그 값이 00 또는 FF이면 처리를 종료하는 단계를 포함하는 처리를 수행하도록 구성된 것을 특징으로 한다.
본 발명에 따르면, 플래시 메모리 제어 시스템을 구성함에 있어서 종래의 단일 데이터 채널을 사용하는 플래시 메모리의 제어에 비하여 다중 데이터 채널을 이용함으로써 고속으로 데이터를 처리할 수 있다.
또한, 장착되는 플래시 메모리의 수도 종래에는 페어 혹은 정해진 숫자의 배수로만 장착될 수 있는데 비하여 본 발명에서는 장착되는 플래시 메모리 수의 제약 없이 탄력적으로 플래시 메모리를 장착하여 제어할 수 있는 효과가 있다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 SSD에서 다중 데이터 채널을 이용한 플래시 메모리의 제어방법 및 제어시스템을 상세히 설명하기로 한다. 도 1은 본 발명의 다중 데이터 채널을 이용한 플래시 메모리의 제어 시스템에 따른 블록도이고, 도 2는 본 발명의 다중 데이터 채널을 이용한 플래시 메모리의 제어방법을 나타내는 플로어 차트를 나타낸다.
도 1에 나타낸 바와 같이, 제어칩 컨트롤러(12)에는 복수의 데이터 버스(bus 1, bus 2, bus 3, …… bus n)가 연결되고, 각 데이터 버스(bus 1, bus 2, …… bus n)에는 플래시 메모리부(M0, M1, M2, M3, …… Mn-1)가 연결된다. 플래시 메모리부(M0)에는 복수의 플래시 메모리 반도체(MO1, M12, …… Mn-12)가 배치된다. 이와 동일하게, 다른 플래시 메모리부(M2, M3, …… Mn)에도 복수의 플래시 메모리 반도체가 배치된다.
따라서, 도시하지는 않았지만 외부 호스트의 제어명령에 따라 데이터가 인터페이스(11)를 통하여 입력되고, 입력된 데이터가 제어칩 컨트롤러(12)와 연결된 데이터 버스(bus 0)를 통하여 플래시 메모리부(M0)에 기입되거나, 또는 플래시 메모리부(M0)에 저장된 데이터가 제어칩 컨트롤러(12)를 통하여 외부로 독출을 행하는 도중에도, 다른 데이터 버스(bus 1 내지 bus n-1)을 통하여 연결된 각 플래시 메모리부(M1 내지 Mn-1)에 대한 동작도 제어칩 컨트롤러(12)에 의해 행하여 질 수 있다. 그러므로 데이터의 처리속도를 고속을 행할 수 있다.
다음에, 도 2에 나타낸 바와 같이, 동작을 개시하면, 제어칩 컨트롤러(12)는 첫 번째 데이터 버스(bus 0)의 칩 인에이블 0(CE 0) 신호를 활성화하여(S1), 플래시 메모리부(M0)의 각각의 메모리(M01 내지 Mn-11)의 ID 값을 리딩한다(S2). 리딩에 따른 소정의 값이 출력되면 그 값에 따라 메모리의 용량 및 구조를 확인하고(S3), CE 0을 비활성화 시킨다(S4).
이후, 첫 번째 데이터 버스(bus 0)의 칩 인에이블 1(CE 1) 신호를 활성화하여(S5), 플래시 메모리부(M0)의 각각의 메모리(M01 내지 M0n-11)의 ID 값을 리딩하 고(S6), 소정의 값이 출력되면 그 값에 따라 메모리의 용량 및 구조를 확인한다(S7). 이 경우, 출력 값이 00 또는 FF이면 제어칩 컨트롤러(12)는 메모리가 없는 것으로 판단하여 다음의 두 번째 데이터 버스(bus 1)로 이동하고(S8), 플래시 메모리부(M1)의 각 메모리(M02 내지 Mn-12)에 대하여 플래시 메모리부(M0)와 동일한 동작을 행한다.
다음에, n번째 플래시 메모리부(Mn-1)의 칩 인에이블 0(CE 0) 신호를 활성화하여(S1), 플래시 메모리부(Mn-1)의 각각의 메모리(M0n 내지 Mn-1n)의 ID 값을 리딩한다(S2). 리딩에 따른 소정의 값이 출력되면 그 값에 따라 메모리의 용량 및 구조를 확인하고(S3), 만약, 출력 값이 00 또는 FF이면 메모리가 없는 것을 판단하여 동작을 종료한다(S9).
상기와 같은 일련의 동작을 통하여 제어칩 컨트롤러(12)는, 이 제어칩 컨트롤러(12)에 연결된 데이터 버스(bus 0 내지 bus n-1) 및 각 플래시 메모리부(M0 내지 Mn-1)의 구조 및 메모리의 용량을 판단한다.
도 3은 제어칩 컨트롤러에 연결된 플래시 메모리부의 수가 짝수인 경우와, 홀수인 경우에 대한 동작을 나타내는 블록도이다. 도 3a에 나타낸 바와 같이 플래시 메모리부(M0 내지 M3)가 짝수, 즉 페어로 장착된 경우, ATA/IDE 인터페이스(11)를 통하여 16비트(bit) 데이터가 제어칩 컨트롤러(12)에 입력된다. 이후, 제어칩 컨트롤러(12)는 16비트 데이터를 상위 8비트(8bit High)와 하위 8비트(8bit Low)로 나누어, 상위 8비트 데이터는 플래시 메모리부(M0)에 입력하고, 하위 8비트 데이터는 플래시 메모리부(M1)에 입력한다. 이와 동일하게, 상위 8비트 데이터는 플래시 메모리부(M2)에 입력하고, 하위 8비트 데이터는 플래시 메모리부(M3)에 입력한다.
그러나, 도 3b에 나타낸 바와 같이, 플래시 메모리부(M0 내지 M2)가 홀수로 장착된 경우, ATA/IDE 인터페이스(11)를 통해 제어칩 컨트롤러(12)에 입력된 16비트 데이터는 상위 8비트(8bit High)와 하위 8비트(8bit Low)로 나뉘고, 상위 8비트와 하위 8비트로 나누어진 데이터는 데이터 버스(bus 1)를 통해 플래시 메모리부(M0')에 입력된다. 또한, 동일한 방법으로 플래시 메모리부(M1 내지 M2)에도 상위 8비트 데이터와 하위 8비트 데이터가 각 데이터 버스(bus 1 내지 bus 2)를 통해 입력된다.
상기에서는 데이터의 입력에 대한 동작 설명만을 기술하였지만, 데이터의 독출의 경우도 데이터의 입력과 동일한 방법으로 동작된다.
따라서, 본 발명에 따르면 제어칩 컨트롤러에 장착된 플래시 메모리부가 짝수, 즉 페어로 장착된 경우 뿐만 아니라 홀수로 장착된 경우에서도 동작하게 된다.
도 1은 본 발명의 다중 데이터 채널을 이용한 플래시 메모리의 제어 시스템에 따른 블록도이다.
도 2는 본 발명의 다중 데이터 채널을 이용한 플래시 메모리의 제어방법을 나타내는 플로어 차트이다.
도 3은 본 발명에 따른 블록도를 나타낸다.
도 4는 종래의 플래시 메모리 제어 시스템의 블록도이다.

Claims (5)

  1. 솔리드 스테이트 디스크에서 다중 데이터 채널을 이용한 플래시 메모리의 제어방법에 있어서,
    제 1데이터 채널의 칩 인에이블(chip enable) 신호 0(CE 0)을 활성화하여 메모리의 ID 값을 리딩하고, 상기 CE 0에 의해 리딩된 메모리의 ID 값에 따라 메모리의 용량 및 구조를 확인한 후, 상기 CE 0을 비활성화하는 단계와,
    상기 CE 0을 비활성화한 후, 상기 제 1데이터 채널의 CE 1을 활성화하여 상기 메모리의 ID값을 리딩하고, 상기 CE 1에 의해 리딩된 상기 메모리의 ID 값에 따라 메모리의 용량 및 구조를 확인하는 단계와,
    상기 메모리의 용량 및 구조를 확인하는 단계에서, 상기 리딩된 값이 00 또는 FF이면 메모리가 없는 것으로 판단하여 다음의 제 2데이터 채널의 CE 0을 활성화하는 단계와,
    상기 각각의 단계를 n번째 데이터 채널까지 반복한 후, 상기 n번째 데이터 채널의 CE 0을 활성화하여 메모리의 ID값을 리딩하고, 그 값이 00 또는 FF이면 처리를 종료하는 단계를 포함하여 구성된 것을 특징으로 하는 다중 데이터 채널을 이용한 플래시 메모리의 제어방법.
  2. 제 1항에 있어서,
    상기 n번째 데이터 채널이 짝수인 경우, 상기 데이터 채널은 16비트(bit)로 동작하는 것을 특징으로 하는 다중 데이터 채널을 이용한 플래시 메모리의 제어방법.
  3. 제 1항에 있어서,
    상기 n번째 데이터 채널이 홀수인 경우, 상기 데이터 채널은 8비트(bit)로 동작하는 것을 특징으로 하는 다중 데이터 채널을 이용한 플래시 메모리의 제어방법.
  4. 제 1항에 있어서,
    상기 각각의 단계는 제어칩 컨트롤러에 의해 행해지는 것을 특징으로 하는 다중 데이터 채널을 이용한 플래시 메모리의 제어방법.
  5. 솔리드 스테이트 디스크에서 다중 데이터 채널을 이용한 플래시 메모리의 제어 시스템에 있어서,
    적어도 하나의 플래시 메모리부와,
    외부 호스트와 연결되는 인터페이스와,
    상기 인터페이스와 연결되고 상기 외부 호스트의 제어명령에 따라, 적어도 하나의 플래시 메모리부의 데이터 기입 및 독출 동작을 데이터 버스를 통하여 제어하는 제어칩 컨트롤러를 포함하고,
    상기 플래시 메모리부가 짝수인 경우, 상기 데이터 버스는 16비트(bit)로 동작하고,
    상기 플래시 메모리부가 홀수인 경우, 상기 데이터 버스는 8비트(bit)로 동작하며,
    상기 제어칩 컨트롤러는,
    상기 플래시 메모리부의 제 1데이터 채널의 칩 인에이블(chip enable) 신호 0(CE 0)을 활성화하여 메모리의 ID 값을 리딩하고, 상기 CE 0에 의해 리딩된 메모리의 ID 값에 따라 메모리의 용량 및 구조를 확인한 후, 상기 CE 0을 비활성화하는 단계와,
    상기 CE 0을 비활성화한 후, 상기 제 1데이터 채널의 CE 1을 활성화하여 상기 메모리의 ID값을 리딩하고, 상기 CE 1에 의해 리딩된 상기 메모리의 ID 값에 따라 메모리의 용량 및 구조를 확인하는 단계와,
    상기 메모리의 용량 및 구조를 확인하는 단계에서, 상기 리딩된 값이 00 또는 FF이면 메모리가 없는 것으로 판단하여 다음의 제 2데이터 채널의 CE 0을 활성화하는 단계와,
    상기 각각의 단계를 n번째 데이터 채널까지 반복한 후, 상기 n번째 데이터 채널의 CE 0을 활성화하여 메모리의 ID값을 리딩하고, 그 값이 00 또는 FF이면 처리를 종료하는 단계를 포함하는 처리를 수행하도록 구성된 것을 특징으로 하는 다중 데이터 채널을 이용한 플래시 메모리의 제어 시스템.
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