JP6931674B2

JP6931674B2 - メモリアクセス動作中に、メモリの複数のメモリプレーンに同時にアクセスするための装置および方法

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Publication number: JP6931674B2
Application number: JP2019105469A
Authority: JP
Inventors: アール．ラジェード，シャンタヌ; カラヴァド，プラナフ; 丹沢　徹; 徹丹沢
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2015-11-05
Filing date: 2019-06-05
Publication date: 2021-09-08
Anticipated expiration: 2036-10-28
Also published as: US20180136845A1; US11182074B2; US9910594B2; KR102018113B1; EP3371709B1; US11698725B2; EP3371709A4; US20190258404A1; KR20170102074A; TWI624838B; US20170131904A1; CN107408087A; US20220155958A1; US10379738B2; EP3371709A1; JP2018514892A; JP2019169234A; CN107408087B; WO2017079066A1; TW201729205A

Description

メモリは、ポータブルメモリデバイス、ソリッドステートドライブ、音楽プレイヤー、カメラ、電話、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲームシステム、自動車および電気製品を含むがそのいずれにも限定はされない、コンピュータまたは他のデバイスなどの様々な装置に設けることができる。揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））および不揮発性メモリ（例えば、フラッシュメモリ）を含む多くの様々な種類のメモリが存在する。フラッシュメモリアーキテクチャは、ＮＡＮＤアーキテクチャまたはＮＯＲアーキテクチャを含むことができる。

不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリ）においては、メモリアレイは、プレーンに分割されることができる。メモリをメモリプレーンに分割することによって、行または列が、メモリアクセス動作中にアクセスするためのより小さいセクションに分割されることがある。メモリのメモリプレーンへの分解は、また、メモリアレイの二以上の部分に同時にアクセスするための機会をもたらすことがある。典型的には、同時アクセスは、単一のグローバルアクセス線（ＧＡＬ）デコーダ回路を通じて結合されるメモリセルのアクセスを必要とすることがあり、このことが、ランダムメモリアクセス要求中の異なるメモリプレーンにおける異なる列（またはワード線）における複数のページに同時にアクセスする性能を制限することがある。

幾つかの実施形態においては、本開示は、複数のメモリプレーンを含むメモリアレイを含む装置に関連し、複数のメモリプレーンの各々は、複数のメモリセルを含む。装置は、また、複数のグローバルアクセス線デコーダ回路も含むことができ、複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中に、グローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスの複数のグローバルアクセス線の一つに読み出しレベル電圧信号を提供し、かつ、対応するグローバルアクセス線バスの複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される。装置は、また、複数の読み出しレベル電圧レギュレータ回路も含むことができ、複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、グローバルアクセス線デコーダ回路に結合され、読み出しレベル電圧信号を提供するように構成される。装置は、また、グローバルアクセス線デコーダ回路に結合され、対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路も含むことができる。装置は、また、複数のメモリプレーンのうちの二つ以上において、同時のメモリアクセス動作を実施するように構成されたコントローラも含むことができ、同時のメモリアクセス動作中に、コントローラは、複数の読み出しレベル電圧レギュレータ回路のうちの二つ以上を制御して、対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧を提供するように構成され、メモリアクセス動作中に、コントローラは、ページ種類に関連付けられた対応する電圧プロファイルを有する対応するパス電圧信号を提供するように、パス電圧レギュレータ回路を制御するようにさらに構成される。

幾つかの実施形態においては、複数のグローバルアクセス線デコーダ回路のうちの第二のグローバルアクセス線デコーダ回路は、第二の対応するグローバルアクセス線バスを介して、複数のメモリプレーンのうちの別の対応する一つに結合され、同時のメモリアクセス動作中に、第二のグローバルアクセス線デコーダ回路は、第二の対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに、第二の読み出しレベル電圧信号を提供し、かつ、第二の対応するグローバルアクセス線バスの複数のグローバルアクセス線の残りの各グローバルアクセス線に、対応するパス電圧信号を提供するように構成される。第二の読み出しレベル電圧信号は、読み出しレベル電圧信号とは異なる電圧プロファイルを有することができる。読み出しレベル電圧信号および第二の読み出しレベル電圧信号は、共通の結末部分と共通の開始部分とを有することができる。読み出しレベル電圧信号および第二の読み出しレベル電圧信号は、共通の電圧プロファイルを有することができる。共通の電圧プロファイルは、二以上のページ種類に関連付けられた読み出しレベル電圧を含むことができる。

幾つかの実施形態においては、コントローラは、メモリアクセス動作中に、グローバルアクセス線デコーダ回路を制御して、対応するグローバルアクセス線バスの複数のグローバルアクセス線の特定の一つに、読み出しレベル電圧信号を提供し、かつ、複数のグローバルアクセス線の残りの各グローバルアクセス線に、対応するパス電圧信号を提供するように構成された電力制御回路を含む。本開示による装置は、複数のブロックコントローラをさらに含むことができ、同時のメモリアクセス動作中に、複数のブロックコントローラのうちの一つのブロックコントローラは、コントローラからのブロック選択信号に基づいて選択されたメモリプレーンのブロックのローカルアクセス線に、グローバルアクセス線バスを結合するように構成される。本開示による装置は、複数のページバッファを含み、同時のメモリアクセス動作中に、複数のページバッファのうちの一つのページバッファは、メモリプレーンの選択されたブロックのページからデータをラッチするように構成される。同時のメモリアクセス動作は、二つ以上のページ種類を含むことができる。

幾つかの実施形態においては、本開示は、複数のメモリプレーンを含むメモリアレイを
含む装置に関連し、複数のメモリプレーンの各々は、複数のメモリセルを含む。装置は、また、複数のグローバルアクセス線デコーダ回路も含むことができ、複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中に、グローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される。装置は、また、複数の読み出しレベル電圧レギュレータ回路も含むことができ、複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、グローバルアクセス線デコーダ回路に結合され、読み出しレベル電圧信号を提供するように構成される。装置は、また、複数のパス電圧レギュレータ回路も含むことができ、複数のパス電圧レギュレータ回路のうちの一つのパス電圧レギュレータ回路は、グローバルアクセス線デコーダ回路に結合され、対応するパス電圧信号を提供するように構成される。装置は、また、複数のメモリプレーンの二つ以上でメモリアクセス動作を同時に実施するように構成されたコントローラも含むことができ、同時のメモリアクセス動作中に、コントローラは、対応するページ種類に関連付けられた対応する電圧プロファイルを各々有する対応する読み出しレベル電圧信号を提供するように、複数の読み出しレベル電圧レギュレータ回路のうちの二つ以上を制御するように構成され、メモリアクセス動作中に、コントローラは、対応するページ種類に関連付けられた対応する電圧プロファイルを各々有する対応するパス電圧信号を提供するように、複数のパス電圧レギュレータ回路の二つ以上を制御するようにさらに構成される。

幾つかの実施形態においては、グローバルアクセス線デコーダ回路は、読み出しレベル電圧信号と、対応するパス電圧信号とを受信し、コントローラからの信号に応じて、読み出しレベル電圧信号または対応するパス電圧信号のうちの一つを、複数のグローバルアクセス線のうちの結合されたグローバルアクセス線に対して提供するように各々構成された、複数のグローバルアクセス線マルチプレクサ回路を含む。複数の読み出しレベル電圧レギュレータ回路のうちの第二の読み出しレベル電圧レギュレータ回路は、複数のグローバルアクセス線デコーダ回路のうちの第二のグローバルアクセス線デコーダ回路に結合され、第二の読み出しレベル電圧信号を提供するように構成されることができ、第二の読み出しレベル電圧信号は、読み出しレベル電圧レギュレータ回路によって提供された読み出しレベル電圧信号とは異なるページ種類に基づいて提供される。同時のメモリアクセス動作中に、第二の読み出しレベル電圧信号の電圧プロファイルの第一部分は、読み出しレベル電圧信号の電圧プロファイルの第一部分と同一とすることができる。同時のメモリアクセス動作中に、第二の読み出しレベル電圧信号の電圧プロファイルの最終部分は、読み出しレベル電圧信号の電圧プロファイルの最終部分と同一とすることができる。同時のメモリアクセス動作中に、第二の読み出しレベル電圧信号の電圧プロファイルの中間部分は、読み出しレベル電圧信号の電圧プロファイルの中間部分と同一とすることができる。

本開示による装置は、複数のブロックコントローラと、複数のページバッファと、をさらに含むことができ、同時のメモリアクセス動作中に、複数のブロックコントローラのうちの一つのブロックコントローラは、メモリプレーンの選択されたブロックのローカルアクセス線に、グローバルアクセス線バスを結合するように構成され、同時のメモリアクセス動作中に、複数のページバッファのうちの一つのページバッファは、複数のメモリプレーンのうちの対応する一つからデータをラッチするように構成される。

幾つかの実施形態においては、本開示は、第一のグローバルアクセス線バスに結合された第一のメモリプレーンと、第二のグローバルアクセス線バスに結合された第二のメモリプレーンとを含む装置に関連する。装置は、第一の複数のグローバルアクセス線マルチプレクサ回路を含む第一のグローバルアクセス線デコーダ回路をさらに含むことができ、第一の複数のグローバルアクセス線マルチプレクサ回路のうちの一つは、第一のグローバルアクセス線バスの対応するグローバルアクセス線に、第一の読み出しレベル電圧信号を提供するように構成され、第一の複数のグローバルアクセス線マルチプレクサ回路のうちの残りのグローバルアクセス線マルチプレクサ回路は、第一のグローバルアクセス線バスの第一の複数のグローバルアクセス線の残りのグローバルアクセス線に、対応するパス電圧信号を提供するように構成される。装置は、第二の複数のグローバルアクセス線マルチプレクサ回路を含む第二のグローバルアクセス線デコーダ回路をさらに含むことができ、第二の複数のグローバルアクセス線マルチプレクサ回路のうちの一つは、第二のグローバルアクセス線バスの対応するグローバルアクセス線に第二の読み出しレベル電圧信号を提供するように構成され、第二の複数のグローバルアクセス線マルチプレクサ回路のうちの残りのグローバルアクセス線マルチプレクサ回路は、第二のグローバルアクセス線バスの第二の複数のグローバルアクセス線の残りのグローバルアクセス線に、対応するパス電圧信号を提供するように構成される。装置は、メモリアクセス動作中にアクセスされる第一のメモリプレーンのページの第一のページ種類に基づいた電圧プロファイルを有する第一の読み出しレベル電圧信号を提供するように構成された第一の読み出しレベル電圧レギュレータ回路をさらに含むことができる。装置は、メモリアクセス動作中に、第一のメモリプレーンのページと同時にアクセスされる、第二のメモリプレーンのページの第二のページ種類に基づいた電圧プロファイルを有する第二の読み出しレベル電圧信号を提供するように構成された第二の読み出しレベル電圧レギュレータ回路をさらに含むことができる。

本開示による装置は、対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路をさらに含むことができる。パス電圧レギュレータは、第一のパス電圧レギュレータとすることができ、パス信号は、第一のグローバルアクセス線デコーダに提供される第一のパス電圧信号であり、装置は、第二のグローバルアクセス線デコーダに第二のパス電圧信号を提供するように構成された第二のパス電圧レギュレータ回路をさらに含み、第一のパス電圧信号の電圧は、第二のパス電圧信号の電圧とは異なる。第二の読み出しレベル電圧信号の電圧プロファイルの少なくとも一部は、読み出しレベル電圧信号の電圧プロファイルとは異なることがある。第一のページ種類は、上位ページとすることができ、第二のページ種類は下位ページである。本開示による装置は、メモリアクセス動作中にアクセスされる第一のメモリプレーンのページに基づいた値を有する第一のグローバルアクセス線デコーダ回路に第一の制御信号を提供し、かつ、メモリアクセス動作中にアクセスされる第二のメモリプレーンのページに基づいた値を有する第二のグローバルアクセス線デコーダ回路に第二の制御信号を提供するように構成されたコントローラをさらに含むことができる。

幾つかの実施形態においては、本開示は、メモリの第一のメモリプレーンに関連付けられた第一のメモリアクセスコマンドおよびアドレス対と、メモリの第二のメモリプレーンに関連付けられた第二のメモリアクセスコマンドおよびアドレス対と、を受信することを含む方法に関連する。方法は、また、第一のメモリコマンドおよびアドレス対を受信するのに応じて、第一のページ種類に基づいた電圧プロファイルを有する第一の読み出しレベル電圧レギュレータ回路から第一の読み出しレベル電圧を提供することであって、第一のページ種類は、第一のメモリコマンドおよびアドレス対から決定される、ことと、第一のメモリプレーンに結合された第一のグローバルアクセス線バスの第一の複数のグローバルアクセス線のうちの一つに第一の読み出しレベル電圧信号を提供し、かつ、第一の複数のグローバルアクセス線の残りの各グローバルアクセス線に、対応するパス電圧信号を提供するように、第一のグローバルアクセス線デコーダ回路を構成することと、も含むことができる。方法は、また、第一のグローバルアクセス線デコーダ回路を構成するのと同時に、第二のメモリコマンドおよびアドレス対を受信するのに応じて、第二のページ種類に基づいた電圧プロファイルを有する第二の読み出しレベル電圧レギュレータ回路から第二の読み出しレベル電圧を提供することであって、第二のページ種類は、第二のメモリコマンドおよびアドレス対から決定される、ことと、第二のメモリプレーンに結合された第二のグローバルアクセス線バスの第二の複数のグローバルアクセス線のうちの一つに第二の読み出しレベル電圧信号を提供し、かつ、第二の複数のグローバルアクセス線の残りの各グローバルアクセス線に、対応するパス電圧信号を提供するように第二のグローバルアクセス線デコーダ回路を構成することと、も含むことができる。

本開示による方法は、第一のメモリプレーンの第一の選択されたブロックのローカルアクセス線に、第一のグローバルアクセス線バスを結合することと、第二のメモリプレーンの選択されたブロックのローカルアクセス線に、第二のグローバルアクセス線バスを結合することと、をさらに含むことができる。方法は、メモリアクセス動作中に、第一の読み出しレベル電圧と第二の読み出しレベル電圧とで共通の開始部を提供することをさらに含むことができる。方法は、メモリアクセス動作中に、第一の読み出しレベル電圧と、第二の読み出しレベル電圧とで、共通の結末部を提供することをさらに含むことができる。方法は、第一の読み出しレベル電圧信号に基づいて、第一のメモリプレーンからの第一のデータをラッチすることと、第二の読み出しレベル電圧信号に基づいて、第二のメモリプレーンからの第二のデータをラッチすることとを同時に行うことをさらに含むことができる。方法は、メモリの出力で、ラッチされた第一のデータおよび第二のデータを提供することをさらに含むことができる。

幾つかの実施形態においては、本開示は、メモリにおいて、複数のメモリコマンドおよびアドレス対を受信することを含む方法に関連し、複数のメモリコマンドおよびアドレス対は、メモリの二つ以上のメモリプレーンに関連付けられ、二つ以上のページ種類に関連付けられる。方法は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、二つ以上のページ種類の各々の電圧レベルをカバーする電圧プロファイルを含む読み出しレベル電圧信号を提供することと、読み出しレベル電圧信号に基づいて、二つ以上のメモリプレーンの異なる対応するページに同時にアクセスすることとをさらに含むことができ、二つ以上のメモリプレーンの各々でアクセスされる異なる対応するページは、メモリコマンドおよびアドレス対から決定される。

幾つかの実施形態においては、読み出しレベル電圧信号に基づいて二つ以上のメモリプレーンの異なる対応するページに同時にアクセスすることは、対象ページのページ種類に対応する読み出しレベル電圧信号の電圧に応じて、二つ以上のメモリプレーンの異なる対応するページから対応するデータをラッチすることを含む。

本開示による方法は、二つ以上のメモリプレーンのうちの一つに結合されたグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに、読み出しレベル電圧信号を提供することをさらに含むことができる。本開示による方法は、二つ以上のメモリプレーンのうちの別のものに結合された第二のグローバルアクセス線バスの第二の複数のグローバルアクセス線のうちの一つに、読み出しレベル電圧信号を提供することをさらに含むことができ、読み出しレベル電圧信号が提供される第二のグローバルアクセス線バスの第二の複数のグローバルアクセス線のうちの一つの位置は、読み出しレベル電圧信号が提供されるグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つの相対的な位置とは異なる。本開示による方法は、グローバルアクセス線バスの複数のグローバルアクセス線の残りのグローバルアクセス線に、パス電圧信号を提供することをさらに含むことができる。

本開示の一実施形態による、複数のメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリを含む装置のブロック図である。本開示の一実施形態による複数のメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリのブロック図である。本開示の一実施形態による、複数のメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリのブロック図である。本開示の一実施形態による、複数のメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリのブロック図である。本開示の一実施形態による、複数のメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリの一部のブロック図である。本開示の一実施形態による、読み出しレベル電圧の例示的な電圧プロファイルの図である。本開示の一実施形態による、読み出しレベル電圧の例示的な電圧プロファイルの図である。

複数のメモリプレーンの同時のアクセスのための装置および方法が本明細書に開示される。本開示の実施形態の十分な理解を提供するために、以下に、ある詳細事項が説明される。しかしながら、本開示の実施形態は、これらの特定の詳細事項がなくても実施されることができることは、当業者に明らかであろう。さらに、本明細書に記述された本開示の特定の実施形態は、例示として提供されるものであり、これらの特定の実施形態に本開示の範囲を限定するために用いられるべきではない。他の例においては、既知の回路、制御信号、タイミングプロトコルおよびソフトウェア動作は、本開示を不必要に不明瞭にすることを回避するために、詳細には示されていない。

図１は、本開示の一実施形態による、複数のメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリを含む装置１００（例えば、集積回路、メモリデバイス、メモリシステム、電子デバイスまたはシステム、スマートフォン、タブレット、コンピュータ、サーバなど）のブロック図である。装置１００は、メモリ１５０を含むことができる。幾つかの実施形態においては、メモリ１５０は、コマンド、アドレスおよびデータ（ＣＡＤ）バス１３０を介してコントローラ１１０に結合されることができる。メモリ１５０は、ＣＡＤバス１３０を介して、コントローラ１１０からコマンドおよび／またはアドレスを受信するように構成されることができ、メモリは、ＣＡＤバス１３０を介して、データを受信および／またはデータを提供するように構成されることができる。

幾つかの例においては、メモリ１５０は、ＮＡＮＤ、ＮＯＲまたは相変化メモリなどの不揮発性メモリとすることができる。メモリ１５０は、複数のプレーン（例えば、パーティション）にわたって組織化されたセルのアレイを含むことができる。メモリプレーンは、ブロックに分割されることができ、各ブロックは、複数のメモリセルページを有する。各ページは、対応するアクセス線に結合されるメモリセルの行または列を含むことができる。メモリ１５０は、メモリセルのページを消去し、プログラムし、および／またはページから読み出すためのメモリアクセス動作中に、プレーンの選択されたブロックのアクセス線に、読み出しレベル電圧信号を提供することができる。メモリセルのページのデータにアクセスするために必要とされる読み出しレベル電圧プロファイルは、ページ種類に依存することがある。ページ種類は、ページ内のメモリセルの種類（例えば、シングルレベルセルＳＬＣ、マルチレベルセルＭＬＣ、トリプルレベルセルＴＬＣなど）およびアクセスされるメモリセルのレベル（例えば、ＳＬＣ／ＭＬＣ／ＴＬＣページに対して上位ページＵＰ、下位ページＬＰ、中間ページＭＰ）に基づくものであってもよい。メモリ１５０は、二つ以上のメモリプレーンの同時のメモリページアクセスを実施する回路を含むことができる。例えば、メモリ１５０は、メモリ１５０の各メモリプレーンに関連付けられた対応するグローバルアクセス線（ＧＡＬ）デコーダ回路および対応する読み出しレベル電圧レギュレータ回路を含むことができ、異なるページ種類を含む二つ以上のメモリプレーンのページの同時アクセスを容易にする。ＧＡＬデコーダ回路の各々は、対応するＧＡＬバスを介してメモリプレーンの対応する一つに結合されることができる。幾つかの実施形態においては、メモリ１５０は、ＧＡＬデコーダ回路の各々に、対応するパス電圧信号を提供するように構成された一つ以上のパス電圧回路をさらに含むことができる。幾つかの実施形態においては、メモリページアクセスは、少なくとも部分的に時間的に重複する、対応するメモリページに対する同時のメモリアクセス動作である。幾つかの実施形態においては、対応するメモリページに対するメモリアクセス動作は同時に起きることがあるが、本発明の実施形態は、同時のメモリアクセス動作に限定されるべきではない。

幾つかの例においては、メモリ１５０は、二つ以上のメモリプレーンの異なるページの同時のアクセスを制御するように構成された内部コントローラを含むことができる。即ち、内部コントローラは、対応するＧＡＬバスに提供される電圧を制御するために、二つ以上のメモリプレーンに関連付けられたＧＡＬデコーダ回路の各々に、ＧＡＬ制御信号の対応する集合を提供することができる。内部コントローラは、二つ以上のメモリプレーンに関連付けられた読み出しレベル電圧レギュレータ回路の各々に、対応する読み出しレベル電圧制御信号をさらに提供することができ、対応する読み出しレベル電圧信号に提供される対応する読み出しレベル電圧プロファイルを制御する。同時の読み出しアクセスは、ＣＡＤバス１３０を介して、コントローラ１１０から受信されたコマンドおよびアドレスデータの対に基づくものであってもよい。内部コントローラは、例えば、二つ以上のメモリプレーンの各々に関連付けられたページバッファで、データを制御すること、ページバッファからデータを検索することおよび／または、ページバッファにデータを提供することによって、同時のメモリアクセス動作中に二つ以上のメモリプレーンの各々の対応するページに同時にアクセスすることができる。

動作中、メモリ１５０は、メモリコマンドおよびアドレス対の集合を受信することができる。受信されたメモリコマンドおよびアドレス対の集合は、ＣＡＤバスを介してコントローラ１１０によって提供されることができる。幾つかの実施形態においては、コントローラ１１０は、メモリ１５０による同時の読み出しアクセスを命令することができる。メモリ１５０は、メモリコマンドおよびアドレス対の集合に関連付けられた二つ以上のメモリプレーンに対する同時のメモリ動作（例えば、読み出し動作またはプログラム動作）を実施するように構成されることができる。例えば、メモリコマンドおよびアドレス対の集合が読み出しコマンドであるとき、メモリ１５０は、メモリ１５０の二つ以上のメモリプレーンから読み出しデータを同時に検索することができる。メモリ１５０は、ＣＡＤバス１３０を介して、コントローラ１１０に読み出しデータを提供し、コントローラ１１０からデータを受信することができる。メモリ１５０は、特定のコマンドに応じて、ＣＡＤバス１３０を介して、コントローラ１１０にさらなる情報を提供することができる。情報は、例えば、メモリ１５０がメモリ動作を実施するために使用可能であるか否か、および／またはメモリ１５０がメモリ動作を実施するために使用可能となることができるまでの時間の量を示すことができる。

典型的には、メモリアクセス動作中、ページのデータにアクセスするための手順は、ページ種類に依存することがある。即ち、ＭＬＣページまたはＴＬＣページからデータを読み出すために、読み出しレベル電圧プロファイルは、ページの各メモリセルのどのレベル（例えば、ビット）が読み出されているかに依存することがある。例えば、ＭＬＣページのＬＰにおけるビットが読み出されている場合、第一の読み出しレベル電圧プロファイルを有する読み出しレベル電圧信号は、ＧＡＬバスの関連付けられたＧＡＬに提供されることができ、一つ以上のパス電圧プロファイルを有するパス電圧信号は、読み出し動作中に、ＧＡＬバスの他のＧＡＬに提供されることができる。即ち、パス電圧信号は、全て共通の電圧および電圧プロファイルとすることができるか、または、幾つかは、異なる電圧もしくは異なる電圧プロファイルを有することができる。例えば、第一の読み出し電圧を受信するＧＡＬに隣接するＧＡＬに提供されるパス電圧は、他の残りのＧＡＬに提供されるパス電圧プロファイルとは異なることがある。ＭＬＣページのＵＰにおけるビットが読み出されている場合、第二および第三の読み出しレベル電圧プロファイルを有する読み出しレベル電圧信号が、ＧＡＬバスの関連付けられたＧＡＬに提供されることができ、少なくとも第二および第三のパス電圧プロファイルを有するパス電圧信号が、ＧＡＬバスの他のＧＡＬに提供されることができる。

内部コントローラは、同時のメモリアクセス動作に対して、対応するページ種類（例えば、ＵＰ、ＭＰ、ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づいて、二つ以上のメモリプレーンに対して、ブロックコントローラ、電圧レギュレータ回路およびＧＡＬデコーダ回路を構成することができる。幾つかの実施形態においては、各メモリプレーンは、個々の読み出しレベル電圧レギュレータ回路およびパス電圧レギュレータ回路、対応する個々のＧＡＬデコーダ回路、並びに対応するブロックコントローラに関連付けられることができる。二つ以上のメモリプレーンに対しては、内部コントローラは、特定のメモリアクセスにしたがって、個々の読み出しレベル電圧レギュレータ回路およびパス電圧レギュレータ回路、対応するＧＡＬデコーダ回路、並びに対応するブロックコントローラを構成することができる。例えば、内部コントローラは、第一のメモリプレーンのブロック内のページのＵＰ読み出しに対して、第一のブロックコントローラ、第一のＧＡＬデコーダ回路、第一の読み出しレベル電圧レギュレータ回路および第一のパス電圧レギュレータ回路を構成することができる。さらに、内部コントローラは、第二のメモリプレーンの異なるブロック内の異なるページのＬＰ読み出しに対して、第二のブロックセレクタ信号、第二のＧＡＬデコーダ回路、第二の読み出しレベル電圧レギュレータおよび第二のパス電圧レギュレータ回路を同時期に構成することができる。構成された第一および第二のＧＡＬデコーダ回路は、対応するＧＡＬバスを介して、二つ以上のメモリプレーン各々の対応するページに、対応する読み出しレベル電圧信号を同時に提供することができる。同時のメモリアクセス動作は、例えば、ビット線をチャージすることと、対応するページバッファでデータを検知してラッチすることと、を含むことができる。一例においては、内部コントローラは、読み出し動作中に対象とされるページ種類に基づいて選択された、独立した読み出しレベル電圧プロファイルを挟む共通の開始電圧プロファイルと共通の結末電圧プロファイルとを有する読み出しレベル電圧信号を提供するように、読み出しレベル電圧レギュレータの各々を制御することができる。他の例においては、内部コントローラは、二つ以上のメモリページ種類（例えば、第一の期間中の第一のページ種類に関連付けられた第一の読み出しレベル電圧信号、第二の期間中の第二のページ種類に関連付けられた第二の読み出しレベル電圧信号など）に関連付けられた読み出しレベル電圧プロファイルを含む共通の電圧プロファイルを有する、対応する読み出しレベル電圧信号を提供するように、読み出しレベル電圧レギュレータを制御することができ、対象とされるメモリページ種類に対応する電圧を有する対応する読み出しレベル電圧信号に対応する期間中にデータをラッチするようにページバッファ回路を制御することができる。

全ての読み出しレベル電圧信号をイネーブルにすることによって、共通の電圧波形を持たせることで、読み出し時間動作が増加することがあるが、各電圧レギュレータを個々に制御するように構成された内部コントローラと比較すると、より複雑性がなく、かつ、物理的に寸法がより小さい内部コントローラを結果としてもたらすことができる。同時の読み出しアクセスを実施するように構成された内部コントローラは、複数のメモリプレーンの同時のアクセスをサポートしない内部コントローラを有するメモリと比較すると、メモリ１５０の効率および性能の改善を提供する。

図２は、本開示の一実施形態による、複数のメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリ２００を示す。メモリ２００は、複数のメモリセルを有するメモリアレイ２３０を含む。メモリセルは、ＮＡＮＤフラッシュセルなどの不揮発性メモリセルとすることができるか、または、一般的に如何なる種類のメモリセルとすることもできる。メモリ２００は、図１のメモリ１５０によって実装されることができる。幾つかの例においては、メモリアレイ２３０は、複数のメモリプレーンに分割されることができる。

コマンド信号、アドレス信号およびデータ信号は、コマンド、アドレスおよびデータ（ＣＡＤ）バス２２６を介して伝送されるシーケンシャルな入力／出力（“Ｉ／Ｏ”）信号の集合として、メモリ２００に提供されることができる。同様に、データ信号は、ＣＡＤバス２２６を介して、メモリ２００から提供されることができる。ＣＡＤバス２２６は、内部コントローラ２６０に接続されたＩ／Ｏバス２２８を含むことができる。Ｉ／Ｏバス２２８は、内部コントローラ２６０にコマンド信号、アドレス信号およびデータ信号を提供することができる。内部コントローラ２６０は、Ｉ／Ｏバス２２８と内部データバス２２２との間、およびＩ／Ｏバス２２８と内部アドレスバス２２４との間で信号をルーティングすることができる。内部コントローラ２６０は、図１のメモリ１５０によって実装されることができる。内部コントローラ２６０は、メモリ２００の動作を制御するために、ＣＡＤバス２２６を介して、多数の制御信号を受信することができる。内部コントローラ２６０は、メモリアレイ２３０の二つ以上のメモリプレーンの同時のメモリアクセスを容易にすることができる。幾つかの例においては、内部コントローラ２６０は、ページ種類にかかわらず、二つ以上のメモリプレーンに同時にアクセスするように構成されることができる。例えば、内部コントローラ２６０は、メモリコマンドおよびアドレス対を受信することができ、列デコーダ２５０および／または行デコーダ２４０に信号を提供（例えば、送信）することができ、受信されたメモリコマンドおよびアドレス対に基づいて、メモリアレイ２３０の二つ以上のメモリプレーンに関連付けられた、（例えば、ページ種類に基づいた）読み出しレベル電圧レギュレータ回路およびパス電圧レギュレータ回路、（例えば、ページ位置に基づいた）ＧＡＬデコーダ回路、ならびに（例えば、ブロック選択に基づいた）ブロックコントローラを構成する。電圧レギュレータ回路、ＧＡＬデコーダ回路およびブロックコントローラを構成した後、内部コントローラ２６０は、例えば、二つ以上のメモリプレーンの各々に関連付けられたページバッファを制御すること、ページバッファからデータを検索すること、および／またはページバッファにデータを提供することによって、同時のメモリアクセス動作中に、例えば、データを検索するか、またはデータをプログラムするメモリアレイ２３０の二つ以上のメモリプレーン各々の対応するページに同時にアクセスすることができる。同時のメモリアクセス動作は、例えば、ビット線をチャージすることと、ページバッファでデータを検知してラッチすることと、を含むことができる。

幾つかの実施形態においては、内部コントローラ２６０は、同時のメモリアクセス動作のために、列デコーダ２５０および／または行デコーダ２４０の読み出しレベル電圧レギュレータ回路およびパス電圧レギュレータ回路を同時に、かつ独立して制御することができる（例えば、読み出しレベル電圧プロファイルは、互いに完全に独立して動作することができる）。他の実施形態においては、内部コントローラ２６０は、列デコーダ２５０および／または行デコーダ２４０の読み出しレベル電圧レギュレータ回路およびパス電圧レギュレータ回路を同時に制御することができ、同時のメモリアクセス動作のために、共通の電圧プロファイルを有する読み出しレベル電圧信号を提供する。例えば、同時のメモリアクセス動作は、共通のページ種類を含むことができ、したがって、読み出しレベル電圧プロファイルは、二つ以上のプレーンにわたって共通とすることができる。別の例においては、内部コントローラ２６０は、（例えば、第一の期間中に第一のページ種類に関連付けられた第一の読み出しレベル電圧プロファイル、第二の期間中に第二のページ種類に関連付けられた第二の読み出しレベル電圧プロファイルなど）二つ以上のメモリページ種類に対して読み出しレベル電圧プロファイルを含む共通の電圧プロファイルを有する読み出しレベル電圧信号を提供するために、読み出しレベル電圧レギュレータを制御することができ、ページバッファ回路は、対象とされるページ種類に対応する値を読み出しレベル電圧信号が有するとき、ある期間中にビットをラッチすることができる。別の実施形態においては、内部コントローラ２６０は、読み出し動作中に、対象とされるページ種類に基づいて選択された独立した読み出しレベル電圧プロファイルをはさむ共通の開始電圧プロファイルおよび共通の結末電圧プロファイルを有する読み出しレベル電圧信号を提供するために、読み出しレベル電圧レギュレータの各々を制御することができる。

アドレスバス２２４は、行デコーダ２４０にブロック・行アドレス信号を提供し、列デコーダ２５０に列アドレス信号を提供する。行デコーダ２４０および列デコーダ２５０は、例えば、読み出し、プログラムおよび消去動作などのメモリ動作に対して、メモリまたはメモリセルのブロックを選択するために用いられることができる。列デコーダ２５０は、列アドレス信号に対応するメモリの列に対してデータ信号を提供することを可能とすることができ、列アドレス信号に対応する列からデータ信号を提供することを可能とすることができる。幾つかの例においては、列デコーダ２５０および／または行デコーダ２４０は、メモリアレイ２３０の各メモリプレーンに対して、対応するＧＡＬデコーダ回路、ならびに読み出しレベル電圧レギュレータ回路およびパス電圧レギュレータ回路を含むことができる。ＧＡＬデコーダ回路は、対応する複数のグローバルアクセス線を介して、対応するメモリプレーンに結合されることができる。

内部コントローラ２６０によってデコードされるメモリコマンドに応じて、アレイ２３０内のメモリセルは、読み出され、プログラムされ、または消去される。メモリアレイ２３０に結合された読み出し、プログラム、消去回路２６８は、内部コントローラ２６０から制御信号を受信し、読み出し、プログラムおよび消去動作のために、様々なポンプ電圧を提供するための電圧発生器を含む。

行アドレス信号がアドレスバス２２４に提供された後、内部コントローラ２６０は、プログラム動作のために、キャッシュレジスタ２７０にデータ信号を提供（例えば、ルーティング）する。データ信号は、Ｉ／Ｏバス２２８の幅に対応するサイズを各々有する連続する集合の状態で、キャッシュレジスタ２７０内に格納される。キャッシュレジスタ２７０は、アレイ２３０内のメモリセルのページ（行）全体に対して、データ信号の集合をシーケンシャルに格納する。格納されたデータ信号の全ては、アドレスバス２２４を介して結合されたブロック・行アドレスによって選択されたアレイ２３０内のメモリセルのページをプログラムするために、その後用いられる。同様に、読み出し動作中、アドレスバス２２４を介して結合されたブロック・行アドレスによって選択されたメモリセルのページからのデータ信号は、データジレスタ２８０内に格納される。Ｉ／Ｏバス２２８の幅にサイズが対応しているデータ信号の集合は、レジスタ２７０からＩ／Ｏバス２２８に、内部コントローラ２６０を介して、その後、シーケンシャルに伝送される。

図３は、本開示の一実施形態による、複数のメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリ３００を示す。メモリ３００は、複数のメモリプレーン３７２（０）−３７２（３）を含むメモリアレイを含む。メモリプレーン３７２（０）−３７２（３）の各々は、対応する複数のメモリセルを含むことができる。メモリ３００は、複数のメモリプレーン３７２（０）−３７２（３）に対するメモリアクセス動作を同時に実施するために、電力制御回路３６４およびアクセス制御回路３６２を含む内部コントローラ３６０をさらに含むことができる。メモリ３００は、図１のメモリ１５０および／または図２のメモリ２００内で実装されることができる。メモリセルは、ＮＡＮＤフラッシュセルなどの不揮発性メモリセルであってもよく、または、一般的に、如何なる種類のメモリセルであってもよい。

メモリプレーン３７２（０）−３７２（３）は、データブロックに各々分割されることができ、メモリプレーン３７２（０）−３７２（３）各々の異なるデータブロックは、メモリアクセス動作中に同時にアクセス可能である。例えば、メモリアクセス動作中、メモリプレーン３７２（０）のデータブロック３８２、メモリプレーン３７２（１）のデータブロック３８３、メモリプレーン３７２（２）のデータブロック３８４、メモリプレーン３７２（３）のデータブロック３８５は、各々同時にアクセスされることができる。メモリプレーン３７２（０）−３７２（３）の各々は、対応するブロック選択信号ＢＬＫＳＥＬ（０−３）に応じて、選択されたブロックへとＧＡＬ（０−３）バス線を結合するように構成される対応するブロックコントローラ３９０（０−３）を含むことができる。図３に示されたブロックコントローラ３９０（０）−３９０（３）によって選択されたブロック３８２、３８３、３８４および３８５は、例示の目的のためだけのものである。メモリプレーン３７２（０）−３７２（３）は、如何なる数のブロックを有してもよく、ブロックコントローラ３９０（０−３）は、対応する数のブロックコントローラを有してもよい。

メモリプレーン３７２（０）−３７２（３）の各々は、対応するページバッファ３７６（０）−３７６（３）に結合されることができる。各ページバッファ３７６（０）−３７６（３）は、対応するメモリプレーン３７２（０）−３７２（３）にデータを提供するか、または対応するメモリプレーン３７２（０）−３７２（３）からデータを受信するように構成されることができる。ページバッファ３７６（０）−３７６（３）は、内部コントローラ３６０のアクセス制御回路３６２によって制御されることができる。対応するメモリプレーン３７２（０）−３７２（３）から受信されたデータは、其々ページバッファ３７６（０）−３７６（３）でラッチされることができる。幾つかの例においては、データは、対応するページバッファ３７６（０）−３７６（３）によってラッチされることができ、内部コントローラ３６０を介してなどで、ＣＡＤバスに提供されることができる。

メモリプレーン３７２（０）−３７２（３）の各々は、対応するＧＡＬ（０−３）バスを介して、対応するＧＡＬデコーダ回路３７４（０）−３７４（３）にさらに結合されることができる。ＧＡＬデコーダ回路３７４（０）―３７４（３）は、メモリアクセス動作中に、対応するＧＡＬ（０−３）バスを介して、関連付けられたメモリプレーン３７２（０）−３７２（３）の選択されたブロックに、対応する読み出しレベル電圧信号ＶＲＤＬＶ（０−３）および対応するパス電圧信号ＶＰＡＳＳを提供するように構成されることができる。ＧＡＬ（０−３）バスの各々は、選択されたブロックのページに関連づけられたメモリアクセス動作中に、プレーンの選択されたブロックの対応するローカルアクセス線に選択的に結合された個々のＧＡＬを含むことができる。ＧＡＬデコーダ回路３７４（０）−３７４（３）は、内部コントローラ３６０からＧＡＬ（０−３）ＣＴＲＬ信号に基づいて制御されることができる。ＧＡＬデコーダ回路３７４（０）―３７４（３）の各々は、対応するＶＲＤＬＶ（０−３）信号を受信するために、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）に結合されることができ、対応するＶＰＡＳＳ信号を受信するために、パス電圧レギュレータ回路３８２に結合されることができる。幾つかの実施形態においては、対応するＶＰＡＳＳ信号の全ては、共通の電圧および電圧プロファイルを有する。他の実施形態においては、対応するＶＰＡＳＳ信号は、対応するＶＲＤＬＶ（０−３）信号を受信するＧＡＬ（０−３）に関する位置に基づいて、異なる電圧および／または電圧プロファイルを有することができる。ＧＡＬデコーダ回路３７４（０）−３７４（３）は、ＧＡＬ（０−３）ＣＴＲＬ信号に応じて、対応するＶＲＤＬＶ（０−３）信号をＧＡＬ（０−３）のうちの対応する一つに提供し、対応するＶＰＡＳＳ信号のうちの一つを対応するＧＡＬ（０−３）バスの残りの各ＧＡＬに提供することができる。

パス電圧レギュレータ回路３８２は、内部コントローラ３６０からのＶＰＡＳＳＣＴＲＬ信号に基づいて、対応するＶＰＡＳＳ電圧を提供するように構成されることができる。ＶＰＡＳＳ信号は、メモリアクセス動作中にアクセスされる一つ以上のページ種類に基づいた電圧プロファイルを有することができる。対応するＶＰＡＳＳ信号は、ＶＰＵＭＰ電圧から生成されることができる。読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）は、内部コントローラ３６０からの対応するＲＤＬＶＬ（０−３）ＣＴＲＬ信号に基づいて、対応するＶＲＤＬＶ（０−３）信号を提供するように構成されることができる。ＶＲＤＬＶ（０−３）信号は、メモリアクセス動作中にアクセスされる対応するページ種類に各々基づいた対応する読み出しレベル電圧プロファイルを有することができる。ＶＲＤＬＶ（０−３）信号は、ＶＰＵＭＰ電圧から生成されることができる。

内部コントローラ３６０は、ブロックコントローラ３９０（０）−３９０（３）、ＧＡＬデコーダ回路３７４（０）−３７４（３）、パス電圧レギュレータ回路３８２および読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）を制御することができ、（例えば、図１の１１０などコントローラから受信された）メモリコマンドおよびアドレス対の集合の各々に関連付けられたメモリアクセス動作を同時に実施する。内部コントローラ３６０は、同時のメモリアクセス動作のために、ＧＡＬデコーダ回路３７４（０）−３７４（３）および読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）の各々のうちの二つ以上と、パス電圧レギュレータ回路３８２とを構成する電力制御回路３６４を含むことができる。内部コントローラ３６０は、二つ以上のページバッファ３７６（０）−３７６（３）を制御するように構成されたアクセス制御回路３６２をさらに含むことができ、同時のメモリアクセス動作中に、対応するメモリプレーン３７２（０）−３７２（３）からのデータを検知してラッチするか、または、対応するメモリプレーン３７２（０）−３７２（３）にデータをプログラムする。

動作においては、内部コントローラ３６０は、ＣＡＤバスを介してメモリコマンドおよびアドレス対の集合を受信することができ、各対は、パラレルに、または連続して到達する。幾つかの例においては、メモリコマンドおよびアドレス対の集合は、二つ以上のメモリプレーン３７２（０）−３７２（３）に関連付けられることができる。内部コントローラ３６０は、メモリコマンドおよびアドレス対の集合に応じて、二つ以上のメモリプレーン３７２（０）−３７２（３）に対して、同時のメモリアクセス動作（例えば、読み出し動作またはプログラム動作）を実施するように構成されることができる。内部コントローラ３６０は、複数のメモリプレーンに同時にアクセスするためにメモリ回路を制御するように構成されることができる。例えば、内部コントローラ３６０の電力制御回路３６４は、同時のメモリアクセス動作のために、二つ以上のメモリプレーン３７２（０）−３７２（３）に関連付けられた、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）、パス電圧レギュレータ回路３８２、ＧＡＬデコーダ回路３７４（０）−３７４（３）およびブロックコントローラ３９０（０）−３９０（３）を構成することができる。ブロックコントローラ３９０（０）−３９０（３）を構成することは、対応するブロックコントローラ３９０（０）−３９０（３）に、対応するＢＬＫＳＥＬ（０−３）信号を提供することを含むことができ、選択されたブロックのローカルアクセス線に、対応するＧＡＬ（０−３）バスを結合させる。ＧＡＬデコーダ回路３７４（０）−３７４（３）を構成することは、ブロック内でアクセスされる対応するページの位置に基づいた値を有するＧＡＬ（０−３）ＣＴＲＬ信号を提供する。読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）およびパス電圧レギュレータ回路３８２を構成することは、対応するページ種類（例えば、ＵＰ／ＭＰ／ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づいた対応する値を有するＲＤＬＶＬ（０−３）ＣＴＲＬ信号およびＶＰＡＳＳＣＴＲＬ信号を提供することを含むことができる。単一のパス電圧レギュレータ回路３８２を有する幾つかの実施形態においては、ページ種類の組み合わせは、単一のＶＰＡＳＳ信号を用いてアクセスされることが可能なページ種類に限定されることがある。複数のパス電圧レギュレータ回路３８２を有する他の実施形態においては、ページ種類の組み合わせは、異なるＶＰＡＳＳ信号を用いてアクセスされることが可能なページ種類について自由に行うことができる。ブロックコントローラ３９０（０）−３９０（３）、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）、パス電圧レギュレータ回路３８２およびＧＡＬデコーダ回路３７４（０）−３７４（３）が構成された後、アクセス制御回路３６２は、二つ以上のメモリプレーン３７２（０）−３７２（３）各々の対応するページにページバッファ３７６（０）−３７６（３）をアクセスさせることができ、このことは、同時のメモリアクセス動作中にデータを検索すること、またはデータを書き込むことを含むことができる。例えば、アクセス制御回路３６２は、ページバッファ３７６（０）−３７６（３）を同時に（例えば、パラレルおよび／または同時期に）制御して、ビット線をチャージ／ディスチャージし、二つ以上のメモリプレーン３７２（０）−３７２（３）からデータを検知し、および／またはデータをラッチする。

内部コントローラ３６０から受信された信号に基づいて、二つ以上のメモリプレーン３７２（０）−３７２（３）に結合されたＧＡＬデコーダ回路３７４（０）−３７４（３）は、対応するＧＡＬ（０−３）バスの各個々のＧＡＬに対して、対応するＶＲＤＬＶ（０−３）信号または対応するＶＰＡＳＳ信号のうちの一つを提供することができる。さらに、ＧＡＬデコーダ回路３７４（０）−３７４（３）のうちの一つは、ＧＡＬデコーダ回路３７４（０）−３７４（３）のうちの別のものによって対応するＶＲＤＬＶ（０−３）信号が提供されるＧＡＬ（０−３）バスの対応するＧＡＬとは異なる、ＧＡＬ（０−３）バスの対応するＧＡＬに、対応するＶＲＤＬＶ（０−３）信号を提供することができる。一例として、ＧＡＬデコーダ回路３７４（０）は、ＧＡＬ（０）バスの第一のＧＡＬに、ＶＲＤＬＶ（０）信号を提供することができ、ＧＡＬ（０）バスの残りのＧＡＬに、対応するＶＰＡＳＳ信号を提供することができる。ＧＡＬデコーダ回路３７４（１）は、ＧＡＬ（１）バスの第三のＧＡＬにＶＲＤＬＶ（１）信号を提供することができ、ＧＡＬ（１）バスの残りのＧＡＬに対応するＶＰＡＳＳ信号を提供することができる。ＧＡＬデコーダ回路３７４（２）は、ＧＡＬ（２）バスの第七のＧＡＬにＶＲＤＬＶ（２）信号を提供することができ、ＧＡＬ（２）バスの残りのＧＡＬに、対応するＶＰＡＳＳ信号を提供することができる、などである。内部コントローラ３６０、ブロックコントローラ３９０（０）−３９０（３）、ＧＡＬデコーダ回路３７４（０）−３７４（３）、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）およびパス電圧レギュレータ回路３８２は、二つ以上のメモリプレーン３７２（０）−３７２（３）の異なる選択されたブロック内の異なる対応するページが同時にアクセスされることを可能とすることができる。例えば、第一のメモリプレーン３７２（０）の第一のブロックの第一のページは、ページ種類に関係なく、第二のメモリプレーン３７２（１）の第二のブロックの第二のページと同時にアクセスされることができる。

幾つかの実施形態においては、電力制御３６４は、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）によって、独立に提供されるＶＲＤＬＶ（０−３）信号を制御することができる。例えば、電力制御回路３６４は、同時かつ独立して、読み出しレベル制御信号ＲＤＬＶＬ（０−３）ＣＴＲＬの各々を提供することができ、異なる対応するＶＲＤＬＶ（０−３）が、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）の各々によって提供されるようにする。別の実施形態においては、内部コントローラ３６０の電力制御回路３６４は、メモリアクセス動作中に、対象とされるページ種類に基づいて選択された独立した読み出しレベル電圧プロファイルをはさむ共通の開始電圧プロファイルおよび共通の結末電圧プロファイルを有するように、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）によって提供されるＶＲＤＬＶ（０−３）信号を制御することができる。例えば、図７は、時間Ｔ１の前の共通の開始電圧プロファイルと、時間Ｔ２後の共通の結末電圧プロファイルと、時間Ｔ１とＴ２との間のページ種類に基づいて選択された独立した読み出しレベル電圧プロファイルとを有する読み出し電圧プロファイルを示す。

さらに別の実施形態においては、電力制御回路３６４は、メモリアクセス動作中に二以上のページ種類に対して読み出しレベル電圧を通過する共通の電圧プロファイルを有するように、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）によって提供されるＶＲＤＬＶ（０−３）信号を制御することができる。例えば、図６の底部電圧プロファイルは、ＬＰ読み出しレベル電圧プロファイル（上部電圧プロファイル）と、ＵＰ読み出しレベル電圧プロファイル（中間電圧プロファイル）とを含む、１パス読み出しレベル電圧プロファイルを示す。ＬＰ読み出しは、時間Ｔ２とＴ３との間で実施されることができ、ＵＰ読み出しは、Ｔ１およびＴ２の間と同様に、時間Ｔ３とＴ４との間で実施されることができる。アクセス制御回路３６２は、ページバッファ３７６（０）−３７６（３）を制御することができ、ページ種類に基づいて適切な時間にデータをラッチする。複数のページ種類に対する１パス電圧プロファイルは、より長いメモリアクセス動作を結果としてもたらすことがあるが、完全に独立した電圧プロファイルを提供することが可能な内部コントローラと比較すると、内部コントローラ３６０を簡略化することができる。さらに、単一のパス電圧レギュレータ回路３８２と同様に、複数のページ種類を包含する１パス電圧プロファイルを実装することで、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）を組み合わせて単一の読み出しレベル電圧レギュレータ回路とすることができる。これは、共通の読み出しレベル電圧プロファイルが、二つ以上のメモリプレーンの各々に提供されているからである。

ページバッファ３７６（０）−３７６（３）は、内部コントローラ３６０および対応するメモリプレーン３７２（０）−３７２（３）からの信号に応じて、メモリアクセス動作中に内部コントローラ３６０にデータを提供するか、内部コントローラ３６０からデータを受信することができる。内部コントローラ３６０は、図１のコントローラ１１０などのコントローラに対して受信されたデータを提供することができる。

メモリ３００は、４つより多いか、または４つ未満のメモリプレーン、ＧＡＬデコーダ回路、読み出しレベル電圧レギュレータ回路およびページバッファを含むことができることが理解されるだろう。ＧＡＬ（０−３）バスの各々は、８本、１６本、３２本、６４本、１２８本などの個々のグローバルアクセス線を含むことがあることもまた理解されるだろう。内部コントローラ３６０、ＧＡＬデコーダ回路３７４（０）−３７４および読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）は、異なる対応するページが異なるページ種類のものであるとき、複数のメモリプレーンの異なる対応するブロック内の異なる対応するページに同時にアクセスすることができる。

図４は、本開示の一実施形態による、複数のメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリ４００を示す。メモリ４００は、複数のメモリプレーン３７２（０）−３７２（３）を含むメモリアレイを含む。メモリプレーン３７２（０）−３７２（３）の各々は、対応する複数のメモリセルを含むことができる。メモリ３００は、複数のメモリプレーン３７２（０）−３７２（３）に対するメモリアクセス動作を同時に実施するための電力制御回路４６４およびアクセス制御回路４６２を含む内部コントローラ４６０をさらに含むことができる。メモリ４００は、図１のメモリ１５０および／または図２のメモリ２００によって実装されることができる。メモリ４００は、図３のメモリ３００について前述された要素を含むことができる。これらの要素は、図３で用いられたのと同一の参照番号を用いて図４で同定されており、共通の要素の動作は前述されたとおりである。その結果として、これらの特定の要素の動作の詳細な記述は、簡略化のために繰り返されない。

ＧＡＬデコーダ回路３７４（０）−３７４（３）の各々は、対応するＶＲＤＬＶ（０−３）信号を受信するために読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）に結合されることができ、対応するパス電圧信号ＶＰＡＳＳ（０−３）を受信するために、対応するパス電圧レギュレータ回路４８２（０）−４８２（３）に結合されることができる。ＧＡＬデコーダ回路３７４（０）−３７４（３）は、ＧＡＬ（０−３）ＣＴＲＬ信号に応じて、対応するＧＡＬ（０−３）バスの各個々のＧＡＬに、対応するＶＲＤＬＶ（０−３）電圧または対応するＶＰＡＳＳ（０−３）信号のうちの一つを提供することができる。

パス電圧レギュレータ回路４８２（０）−４８２（３）は、内部コントローラ４６０から対応するＶＰＡＳＳ（０−３）ＣＴＲＬ信号に基づいて、対応するＶＰＡＳＳ（０−３）信号を提供するように構成されることができる。ＶＰＡＳＳ（０−３）信号は、メモリアクセス動作中にアクセスされる対応するページ種類に各々基づく、および／またはＧＡＬ（０−３）のブロック内の特定のＧＡＬの位置に各々基づく対応する電圧プロファイルを有することができる。ＶＰＡＳＳ（０−３）信号は、ＶＰＵＭＰ電圧から生成されることができる。

内部コントローラ４６０は、ブロックコントローラ３９０（０）−３９０（３）、ＧＡＬデコーダ回路３７４（０）−３７４（３）、パス電圧レギュレータ回路４８２（０）−４８２（３）および読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）を制御することができ、（例えば、図１の１１０などのコントローラから受信された）メモリコマンドおよびアドレス対の集合の各々に関連付けられたメモリアクセス動作を同時に実施する。内部コントローラ４６０は、同時のメモリアクセス動作のために、ブロックコントローラ３９０（０）−３９０（３）、ＧＡＬデコーダ回路３７４（０）−３７４（３）、パス電圧レギュレータ回路４８２（０）−４８２（３）および読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）の各々のうちの二つ以上を構成する電力制御回路４６４を含むことができる。内部コントローラ４６０は、ページバッファ３７６（０）−３７６（３）の二つ以上を制御するように構成されたアクセス制御回路４６２をさらに含むことができ、対応するメモリプレーン３７２（０）−３７２（３）からのデータを検知して、ラッチするか、または対応するメモリプレーン３７２（０）−３７２（３）にデータをプログラムして、同時のメモリアクセス動作を実施する。

動作においては、内部コントローラ４６０は、ＣＡＤバスを介してメモリコマンドおよびアドレス対の集合を受信することができる。幾つかの例においては、メモリコマンドおよびアドレス対の集合は、異なる対応するメモリプレーン３７２（０）−３７２（３）と各々関連付けられることができる。内部コントローラ４６０は、メモリコマンドおよびアドレス対の集合に応じて、複数のメモリプレーン３７２（０）−３７２（３）に対して、同時のメモリアクセス動作（例えば、読み出し動作またはプログラム動作）を実施するように構成されることができる。幾つかの例においては、メモリコマンドおよびアドレス対の集合は、二つ以上のメモリプレーン３７２（０）−３７２（３）に関連付けられることができる。内部コントローラ４６０は、メモリコマンドおよびアドレス対の集合に応じて、二つ以上のメモリプレーン３７２（０）−３７２（３）に対して、同時のメモリアクセス動作（例えば、読み出し動作又はプログラム動作）を実施するように構成されることができる。内部コントローラ４６０は、複数のメモリプレーンに同時にアクセスするために、メモリ回路を制御するように構成されることができる。例えば、内部コントローラ４６０の電力制御回路４６４は、同時のメモリアクセス動作のために、二つ以上のメモリプレーン３７２（０）−３７２（３）に関連付けられた、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）、パス電圧レギュレータ回路４８２（０）−４８２（３）、ＧＡＬデコーダ回路３７４（０）−３７４（３）およびブロックコントローラ３９０（０）−３９０（３）を構成することができる。ブロックコントローラ３９０（０）−３９０（３）を構成することは、選択されたブロックのローカルアクセス線に、対応するＧＡＬ（０−３）バスを結合させるように、対応するブロックコントローラ３９０（０）−３９０（３）に、対応するＢＬＫＳＥＬ（０−３）信号を提供することを含むことができる。ＧＡＬデコーダ回路３７４（０）−３７４（３）を構成することは、ブロック内でアクセスされる対応するページの位置に基づいた値を有するＧＡＬ（０−３）ＣＴＲＬ信号の提供を含むことができる。読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）およびパス電圧レギュレータ回路４８２（０）−４８２（３）を構成することは、対応するページ種類（例えば、ＵＰ、ＭＰ、ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づいた対応する値を有するＲＤＬＶＬ（０−３）ＣＴＲＬ信号およびＶＰＡＳＳＣＴＲＬ（０−３）信号を提供することを含むことができる。パス電圧レギュレータ回路４８２（０）−４８２（３）を独立して制御することは、あらゆるページ種類の組み合わせが同時にアクセスされることを可能にすることができる。ブロックコントローラ３９０（０）−３９０（３）、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）、パス電圧レギュレータ回路４８２（０）−４８２（３）およびＧＡＬデコーダ回路３７４（０）−３７４（３）が構成された後、アクセス制御回路４６２は、二つ以上のメモリプレーン３７２（０）−３７２（３）の各々の対応するページをページバッファ３７６（０）−３７６（３）にアクセスさせることができ、このことは、同時のメモリアクセス動作中にデータを検索すること、またはデータを書き込むことを含むことがある。例えば、アクセス制御回路４６２は、ページバッファ３７６（０）−３７６（３）を同時に（例えば、パラレルに、および／または同時期に）制御することができ、ビット線をチャージ／ディスチャージし、二つ以上のメモリプレーン３７２（０）−３７２（３）からデータを検知し、および／またはデータをラッチする。

内部コントローラ４６０から受信された信号に基づいて、二つ以上のメモリプレーン３７２（０）−３７２（３）に結合されたＧＡＬデコーダ回路３７４（０）−３７４（３）は、対応するＧＡＬ（０−３）バスの各個々のＧＡＬに、対応するＶＲＤＬＶ（０−３）信号または対応するＶＰＡＳＳ（０−３）信号のうちの一つを提供することができる。さらに、ＧＡＬデコーダ回路３７４（０）−３７４（３）のうちの一つは、ＧＡＬデコーダ回路３７４（０）−３７４（３）のうちの別のものによって、対応するＶＲＤＬＶ（０−３）信号が提供されるＧＡＬ（０−３）バスの対応するＧＡＬとは異なる、対応するＧＡＬ（０−３）バスの対応するＧＡＬに、対応するＶＲＤＬＶ（０−３）信号を提供することができる。一例として、ＧＡＬデコーダ回路３７４（０）は、ＧＡＬ（０）バスの第一のＧＡＬにＶＲＤＬＶ（０）信号を提供することができ、ＧＡＬ（０）バスの残りのＧＡＬに、対応するＶＰＡＳＳ（０）信号を提供することができる。幾つかの例においては、ＶＰＡＳＳ（０）信号は、二つ以上のＶＰＡＳＳ電圧プロファイルまたは電圧信号を表すことができる。ＧＡＬデコーダ回路３７４（１）は、ＧＡＬ（１）バスの第三のＧＡＬにＶＲＤＬＶ（１）信号を提供することができ、ＧＡＬ（１）バスの残りのＧＡＬに、対応するＶＰＡＳＳ（１）信号を提供することができる。幾つかの例においては、ＶＰＡＳＳ（１）信号は、二つ以上のＶＰＡＳＳ電圧プロファイルまたは電圧信号を表すことができる。ＧＡＬデコーダ回路３７４（２）は、ＧＡＬ（２）バスの第七のＧＡＬにＶＲＤＬＶ（２）信号を提供することができ、ＧＡＬ（２）バスの残りのＧＡＬに、対応するＶＰＡＳＳ（２）信号を提供することができる。幾つかの例においては、ＶＰＡＳＳ（２）信号は、二つ以上のＶＰＡＳＳ電圧プロファイルまたは電圧信号を表すことができる。内部コントローラ４６０、ブロックコントローラ３９０（０）−３９０（３）、ＧＡＬデコーダ回路３７４（０）−３７４（３）、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）およびパス電圧レギュレータ回路４８２（０）−４８２（３）は、二つ以上のメモリプレーン３７２（０）−３７２（３）の異なる選択されたブロック内の異なる対応するページが同時にアクセスされることを可能とすることができる。

幾つかの実施形態においては、内部コントローラ４６０の電力制御回路４６４は、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）によって独立して提供されるＶＲＤＬＶ（０−３）信号を制御することができ、パス電圧レギュレータ回路４８２（０）−４８２（３）によって独立して提供されるＶＰＡＳＳ（０−３）信号も制御することができる。別の実施形態においては、電力制御回路４６４は、メモリアクセス動作中に、対象とされるページ種類に基づいて選択された、独立した読み出しレベル電圧プロファイルをはさむ共通の開始電圧プロファイルおよび共通の結末電圧プロファイルを有するように、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）によって提供されたＶＲＤＬＶ（０−３）信号を制御することができる。さらに別の実施形態においては、電力制御回路４６４は、メモリアクセス動作中に、二以上のページ種類に対して読み出しレベル電圧を通過する共通の電圧プロファイルを有するように、読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）によって提供されるＶＲＤＬＶ（０−３）信号を制御することができる。

ページバッファ３７６（０）−３７６（３）は、内部コントローラ４６０および対応するメモリプレーン３７２（０）−３７２（３）からの信号に応じて、メモリアクセス動作中に内部コントローラ４６０にデータを提供するか、内部コントローラ４６０からデータを受信することができる。内部コントローラ４６０は、図１のコントローラ１１０などのコントローラに受信されたデータを提供することができる。

メモリ４００は、４つより多いか、または４つ未満のメモリプレーン、ＧＡＬデコーダ回路、読み出しレベル電圧レギュレータ回路、パス電圧レギュレータ回路およびページバッファを含むことができることが理解されるだろう。ＧＡＬ（０−３）バスの各々は、８本、１６本、３２本、６４本、１２８本などの個々のグローバルアクセス線を含むことができることもまた、理解されるだろう。内部コントローラ４６０、ＧＡＬデコーダ回路３７４（０）−３７４（３）および読み出しレベル電圧レギュレータ回路３８０（０）−３８０（３）は、異なる対応するページが異なるページ種類のものであるとき、複数のメモリプレーンの異なる対応するブロック内の異なる対応するページに同時にアクセスすることができる。

図５は、本開示の一実施形態による、複数のメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリ５００の一部を示す。メモリ５００の一部は、ＧＡＬ０−Ｎマルチプレクサ回路５７６（０）−５７６（Ｎ）を有するＧＡＬデコーダ回路５７４を含む。メモリ５００の一部は、ＧＡＬデコーダ回路５７４を制御するように構成された電力制御回路５６４を含む内部コントローラ５６０をさらに含むことができる。メモリ５００の一部は、読み出しレベル電圧レギュレータ５８０、パス電圧レギュレータ５８２および電圧ポンプ５８４をさらに含むことができる。メモリ５００の一部は、図１のメモリ１５０および／または図２のメモリ２００によって実装されることができる。ＧＡＬデコーダ回路５７４は、図３および／または図４のＧＡＬデコーダ回路３７４（０）−３７４（３）のいずれかで実装されることができ、内部コントローラ５６０は、図２の内部コントローラ２６０、図３の内部コントローラ３６０および／または図４の内部コントローラ４６０で実装されることができる。

メモリアクセス動作中、ＧＡＬ０−Ｎマルチプレクサ回路５７６（０）−５７６（Ｎ）の各々は、内部コントローラ５６０からの対応するＧＡＬＣＴＲＬ０−Ｎ信号に応じて、対応するＧＡＬ０−Ｎ線のうちの一つにＶＲＤＬＶ信号を提供し、対応する残りのＧＡＬ０−Ｎ線に、対応するＶＰＡＳＳ信号を提供するように構成されることができる。ＧＡＬ０−Ｎ線は、図３または図４のＧＡＬ（０−３）バスのうちの任意の一つの線の集合に対応することができる。幾つかの例においては、メモリアクセス動作中に、ＶＲＤＬＶ信号は、ＧＡＬ０−Ｎ線のうちの一つに提供されることができ、ＶＰＡＳＳ信号は、残りのＧＡＬ０−Ｎ線に提供されることができる。

電圧ポンプ５８４は、読み出しレベル電圧レギュレータ５８０およびパス電圧レギュレータ５８２にポンプ電圧ＶＰＵＭＰを提供することができる。読み出しレベル電圧レギュレータ５８０およびパス電圧レギュレータ５８２は、其々、ＶＰＵＭＰ電圧から、ＶＲＤＬＶ信号および対応するＶＰＡＳＳ信号を提供することができる。読み出しレベル電圧レ
ギュレータ５８０は、内部コントローラ５６０からのＲＤＬＶＬＣＴＲＬ信号に応じて、ＶＲＤＬＶ信号を提供することができる。ＶＲＤＬＶ信号は、メモリアクセス動作中にアクセスされるページ種類に基づいたプロファイルを有することができる。パス電圧レギュレータ５８２は、内部コントローラ５６０からのＶＰＡＳＳＣＴＲＬ信号に応じて、対応するＶＰＡＳＳ信号を提供することができる。ＶＰＡＳＳ信号は、メモリアクセス動作中にアクセスされるページ種類に基づく、および／またはＶＲＤＬＶ信号を介してアクセスされるＧＡＬに関連する他のＧＡＬの位置に基づく値を有することができる。

図５は、単一のＧＡＬデコーダ回路５７４、単一の読み出しレベル電圧レギュレータ５８０および単一のパス電圧レギュレータ５８２のみを示しているが、メモリ５００の一部は、そのうちの幾つかまたは各々を二つ以上含むことができ、内部コントローラ５６０は、メモリアクセス動作中に、二つ以上のＧＡＬデコーダ回路、二つ以上のＶＲＤＬＶ信号レギュレータ回路および二つ以上のＶＰＡＳＳ信号レギュレータ回路を同時に構成することができる。内部コントローラ５６０によるＧＡＬデコーダ回路５７４の制御は、ＧＡＬ０−Ｎマルチプレクサ回路５７６（０）−５７６（Ｎ）の各々を制御することを含むことができる。内部コントローラ５６０は、読み出しレベル電圧レギュレータ５８０、パス電圧レギュレータ５８２およびＧＡＬデコーダ回路５７４のＧＡＬ０−Ｎマルチプレクサ回路５７６（０）−５７６（Ｎ）を構成する電力制御回路５６４を含むことができ、メモリアクセス動作中にＧＡＬ０−Ｎ線にＶＲＤＬＶまたはＶＰＡＳＳ信号のうちの一つを提供する。

動作においては、内部コントローラ５６０は、ＣＡＤバスを介してメモリコマンドおよびアドレス対の集合を受信することができる。幾つかの例においては、メモリコマンドおよびアドレス対の集合は、異なる対応するメモリプレーン（図示せず）に各々関連付けられることができる。内部コントローラ５６０は、メモリコマンドおよびアドレス対の集合に応じて、複数のメモリプレーンに対して同時のメモリアクセス動作（例えば、読み出し動作またはプログラム動作）を実施するように構成されることができる。

メモリプレーンのうちの一つに対してメモリアクセス動作を実施するうえで、内部コントローラ５６０の電力制御回路５６４は、読み出しレベル電圧レギュレータ５８０と、パス電圧レギュレータ５８２と、ＧＡＬデコーダ回路５７４のＧＡＬ０−Ｎマルチプレクサ回路５７６（０）−５７６（Ｎ）の各々とを構成することができ、同時のメモリアクセス動作に対して、メモリプレーンのうちの一つがメモリコマンドおよびアドレス対の集合のうちの一つに関連付けられるとき、ＶＲＤＬＶ信号または対応するＶＰＡＳＳ信号のうちの一つを提供する。読み出しレベル電圧レギュレータ５８０およびパス電圧レギュレータ５８２の構成は、対応するページ種類（例えば、ＵＰ、ＭＰ、ＬＰ、ＳＬＣ／ＭＬＣ／ＴＬＣページ）に基づくものであってもよい。なぜなら、ページにアクセスするために必要とされるＶＲＤＬＶおよびＶＰＡＳＳ信号は、ページ種類に基づくものであり得るからである。読み出しレベル電圧レギュレータ５８０、パス電圧レギュレータ５８２およびＧＡＬデコーダ回路５７４が、ＧＡＬ０−Ｎ線の各々にＶＲＤＬＶまたはＶＰＡＳＳ信号のうちの一つを提供するように構成された後、内部コントローラ５６０は、ＧＡＬ０−Ｎ線に結合された対応するメモリページにアクセスすることができる

幾つかの実施形態においては、電力制御回路５６４は、メモリアクセス動作中に二以上のページ種類に対して読み出しレベル電圧を通す電圧プロファイルを有し得る、読み出しレベル電圧レギュレータ回路５８０によって提供されるＶＲＤＬＶ信号を制御することができる。別の実施形態においては、電力制御回路５６４は、メモリアクセス動作中に、対象とされるページ種類に基づいて選択された独立した読み出しレベル電圧プロファイルをはさむ開始電圧プロファイルおよび結末電圧プロファイルを有するように、読み出しレベル電圧レギュレータ回路５８０によって提供されるＶＲＤＬＶ信号を制御することができ
る。

メモリ５００の一部は、二以上のＧＡＬデコーダ回路、読み出しレベル電圧レギュレータ回路およびパス電圧レギュレータ回路を含むことができることが理解されるだろう。ＧＡＬ０−Ｎの各々は、８本、１６本、３２本、６４本、１２８本などのグローバルアクセス線を含むことができることもまた、理解されるだろう。

前述より、本開示の特定の実施形態が例示の目的のために本明細書に記述されてきたが、様々な改変が、本開示の趣旨および範囲から逸脱することなく行われてもよいことが理解されるだろう。したがって、本開示は添付の請求項以外によって限定されることはない。

Claims

複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
複数のグローバルアクセス線デコーダ回路であって、前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中に、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路と、
複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路と、
前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路と、
前記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するように構成されたコントローラであって、前記同時のメモリアクセス動作中に、前記コントローラは、対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧信号を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され、前記メモリアクセス動作中に、前記コントローラは、個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号を提供するために、前記パス電圧レギュレータ回路を制御するようにさらに構成された、コントローラと、
を含み、
前記同時のメモリアクセス動作は第一のページ種類と第二のページ種類とを少なくとも含み、
前記コントローラは、前記複数のグローバルアクセス線デコーダ回路の各々で共通である読み出しレベル電圧信号であって、前記第一及び前記第二のページ種類の各々に関連付けられた電圧プロファイルが時系列に並べられた時系列電圧プロファイルに対応する時系列の読み出しレベル電圧信号である共通読み出しレベル電圧信号を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つを制御し、
前記第一のページ種類に関連付けられた第一の電圧プロファイルは、読み出しレベル電圧信号として、第一の電圧値と、前記第一の電圧値よりも高い電圧値である第三の電圧値とを時系列で続けて提供することを表しており、
前記第二のページ種類に関連付けられた第二の電圧プロファイルは、読み出しレベル電圧信号として、前記第一の電圧値よりも高く、且つ、前記第三の電圧値よりも低い電圧値である第二の電圧値を提供することを表しており、
前記コントローラは、前記複数の読み出しレベル電圧レギュレータ回路の前記二つを制御して、時系列で前記第一の電圧値と前記第三の電圧値との間に前記第二の電圧値を配した読み出しレベル電圧信号を前記共通読み出しレベル電圧信号として提供する、
装置。
前記複数のグローバルアクセス線デコーダ回路のうちの第二のグローバルアクセス線デコーダ回路は、第二の対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの別の対応する一つに結合され、前記同時のメモリアクセス動作中に、前記第二のグローバルアクセス線デコーダ回路は、前記第二の対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに、第二の読み出しレベル電圧信号を提供し、かつ、前記第二の対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に前記対応するパス電圧信号を提供するように構成される、
請求項１に記載の装置。
前記読み出しレベル電圧信号および前記第二の読み出しレベル電圧信号は、共通の結末部分および共通の開始部分を有する、
請求項２に記載の装置。
前記読み出しレベル電圧信号および前記第二の読み出しレベル電圧信号は、共通の電圧プロファイルを有する、
請求項２に記載の装置。
前記共通の電圧プロファイルは、二以上のページ種類に関連付けられた読み出しレベル電圧を含む、
請求項４に記載の装置。
前記コントローラは、前記メモリアクセス動作中に、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の特定の一つに前記読み出しレベル電圧信号を提供し、かつ、前記複数のグローバルアクセス線の残りの各グローバルアクセス線に前記対応するパス電圧信号を提供するために、前記グローバルアクセス線デコーダ回路を制御するように構成された電力制御回路を含む、
請求項１に記載の装置。
複数のブロックコントローラをさらに含み、前記同時のメモリアクセス動作中に、前記複数のブロックコントローラのうちの一つのブロックコントローラは、前記コントローラからのブロック選択信号に基づいて選択された前記メモリプレーンのブロックのローカルアクセス線に、前記グローバルアクセス線バスを結合するように構成される、
請求項１に記載の装置。
複数のページバッファをさらに含み、前記同時のメモリアクセス動作中に、前記複数のページバッファのうちの一つのページバッファは、前記メモリプレーンの前記選択されたブロックのページからデータをラッチするように構成される、
請求項７に記載の装置。
複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
複数のグローバルアクセス線デコーダ回路であって、前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して前記複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路と、
複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路と、
複数のパス電圧レギュレータ回路であって、前記複数のパス電圧レギュレータ回路のうちの一つのパス電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成される、複数のパス電圧レギュレータ回路と、
前記複数のメモリプレーンの二つ以上にメモリアクセス動作を同時に実施するように構成されたコントローラであって、前記同時のメモリアクセス動作中に、前記コントローラは、対応するページ種類に関連付けられた対応する電圧プロファイルを各々有する対応する読み出しレベル電圧信号を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され、前記メモリアクセス動作中に、前記コントローラは、前記対応するページ種類に関連付けられた対応する電圧プロファイルを各々有する対応するパス電圧信号を提供するために、前記複数のパス電圧レギュレータ回路の二つ以上を制御するようにさらに構成される、コントローラと、
を含み、
前記同時のメモリアクセス動作は第一のページ種類と第二のページ種類とを少なくとも含み、
前記コントローラは、前記複数のグローバルアクセス線デコーダ回路の各々で共通である読み出しレベル電圧信号であって、前記第一及び前記第二のページ種類の各々に関連付けられた電圧プロファイルが時系列に並べられた時系列電圧プロファイルに対応する時系列の読み出しレベル電圧信号である共通読み出しレベル電圧信号を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つを制御し、
前記第一のページ種類に関連付けられた第一の電圧プロファイルは、読み出しレベル電圧信号として、第一の電圧値と、前記第一の電圧値よりも高い電圧値である第三の電圧値とを時系列で続けて提供することを表しており、
前記第二のページ種類に関連付けられた第二の電圧プロファイルは、読み出しレベル電圧信号として、前記第一の電圧値よりも高く、且つ、前記第三の電圧値よりも低い電圧値である第二の電圧値を提供することを表しており、
前記コントローラは、前記複数の読み出しレベル電圧レギュレータ回路の前記二つを制御して、時系列で前記第一の電圧値と前記第三の電圧値との間に前記第二の電圧値を配した読み出しレベル電圧信号を前記共通読み出しレベル電圧信号として提供する、
装置。
前記グローバルアクセス線デコーダ回路は、前記読み出しレベル電圧信号および前記対応するパス電圧信号を受信し、前記コントローラからの信号に応じて、前記複数のグローバルアクセス線のうちの結合されたグローバルアクセス線に、前記読み出しレベル電圧信号または前記対応するパス電圧信号のうちの一つを提供するように各々構成された複数のグローバルアクセス線マルチプレクサ回路を含む、
請求項９に記載の装置。
前記複数の読み出しレベル電圧レギュレータ回路の第二の読み出しレベル電圧レギュレータ回路は、前記複数のグローバルアクセス線デコーダ回路のうちの第二のグローバルアクセス線デコーダ回路に結合され、第二の読み出しレベル電圧信号を提供するように構成され、前記第二の読み出しレベル電圧信号は、前記読み出しレベル電圧レギュレータ回路によって提供される前記読み出しレベル電圧信号とは異なるページ種類に基づいて提供される、
請求項９に記載の装置。
前記同時のメモリアクセス動作中に、前記第二の読み出しレベル電圧信号の電圧プロファイルの第一部分は、前記読み出しレベル電圧信号の電圧プロファイルの第一部分と同一である、
請求項１１に記載の装置。
前記同時のメモリアクセス動作中に、前記第二の読み出しレベル電圧信号の電圧プロファイルの最終部分は、前記読み出しレベル電圧信号の電圧プロファイルの最終部分と同一である、
請求項１１に記載の装置。
前記同時のメモリアクセス動作中に、前記第二の読み出しレベル電圧信号の電圧プロファイルの中間部分は、前記読み出しレベル電圧信号の電圧プロファイルの中間部分と同一である、
請求項１１に記載の装置。
複数のブロックコントローラであって、前記同時のメモリアクセス動作中に、前記複数のブロックコントローラのうちの一つのブロックコントローラは、前記メモリプレーンの選択されたブロックのローカルアクセス線に、前記グローバルアクセス線を結合するように構成される、複数のブロックコントローラと、
複数のページバッファであって、前記同時のメモリアクセス動作中に、前記複数のページバッファのうちの一つのページバッファは、前記複数のメモリプレーンのうちの対応する一つからデータをラッチするように構成される、複数のページバッファと、
をさらに含む、
請求項９に記載の装置。
第一のグローバルアクセス線バスに結合された第一のメモリプレーンと、
第二のグローバルアクセス線バスに結合された第二のメモリプレーンと、
第一の複数のグローバルアクセス線マルチプレクサ回路を含む第一のグローバルアクセス線デコーダ回路であって、前記第一の複数のグローバルアクセス線マルチプレクサ回路の一つは、前記第一のグローバルアクセス線バスの対応するグローバルアクセス線に第一の読み出しレベル電圧信号を提供するように構成され、前記第一の複数のグローバルアクセス線マルチプレクサ回路の残りのグローバルアクセス線マルチプレクサ回路は、前記第一のグローバルアクセス線バスの前記第一の複数のグローバルアクセス線の残りのグローバルアクセス線に、対応するパス電圧信号を提供するように構成される、第一のグローバルアクセス線デコーダ回路と、
第二の複数のグローバルアクセス線マルチプレクサ回路を含む第二のグローバルアクセス線デコーダ回路であって、前記第二の複数のグローバルアクセス線マルチプレクサ回路のうちの一つは、前記第二のグローバルアクセス線バスの対応するグローバルアクセス線に第二の読み出しレベル電圧信号を提供するように構成され、前記第二の複数のグローバルアクセス線マルチプレクサ回路の残りのグローバルアクセス線マルチプレクサ回路は、前記第二のグローバルアクセス線バスの前記第二の複数のグローバルアクセス線の残りのグローバルアクセス線に、対応するパス電圧信号を提供するように構成される、第二のグローバルアクセス線デコーダ回路と、
前記第一の読み出しレベル電圧信号を提供するように構成された第一の読み出しレベル電圧レギュレータ回路と、
前記第二の読み出しレベル電圧信号を提供するように構成された第二の読み出しレベル電圧レギュレータ回路と、
を含み、
前記第一および第二のメモリプレーンは同時にアクセスされ、そのため、前記第一のメモリプレーンの第一のページ種類のページに前記第二のメモリプレーンの第二のページ種類のページと同時にアクセスし、
前記第二のページ種類は前記第一のページ種類と異なり、
前記第一の読み出しレベル電圧レギュレータ回路は、前記第一のページ種類に基づいた第一の電圧プロファイルであって、読み出しレベル電圧信号として、第一の電圧値と、前記第一の電圧値よりも高い電圧値である第三の電圧値とを時系列で続けて提供することを表している前記第一の電圧プロファイルと、前記第二のページ種類に基づいた第二の電圧プロファイルであって、読み出しレベル電圧信号として、前記第一の電圧値よりも高く、且つ、前記第三の電圧値よりも低い電圧値である第二の電圧値を提供することを表している前記第二の電圧プロファイルとが時系列に並べられた時系列電圧プロファイルに対応する時系列の読み出しレベル電圧信号であって、時系列で前記第一の電圧値と前記第三の電圧値との間に前記第二の電圧値を配した読み出しレベル電圧信号である共通読み出しレベル電圧信号を、前記第一の読み出しレベル電圧信号として提供し、
前記第二の読み出しレベル電圧レギュレータ回路は、前記共通読み出しレベル電圧信号を、前記第二の読み出しレベル電圧信号として提供する、
装置。
前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路をさらに含む、
請求項１６に記載の装置。
前記パス電圧レギュレータ回路は、第一のパス電圧レギュレータ回路であって、前記パス電圧信号は、前記第一のグローバルアクセス線デコーダ回路に提供される第一のパス電圧信号であり、前記装置は、前記第二のグローバルアクセス線デコーダ回路に第二のパス電圧信号を提供するように構成された第二のパス電圧レギュレータ回路をさらに含み、前記第一のパス電圧信号の電圧は、前記第二のパス電圧信号の電圧とは異なる
請求項１７に記載の装置。
前記第二の読み出しレベル電圧信号の前記第二の電圧プロファイルの少なくとも一部は、前記第一の読み出しレベル電圧信号の前記第一の電圧プロファイルとは異なる、
請求項１６に記載の装置。
前記第一のページ種類は、上位ページであり、前記第二のページ種類は下位ページである、
請求項１６に記載の装置。
メモリアクセス動作中にアクセスされる前記第一のメモリプレーンのページに基づいた値を有する前記第一のグローバルアクセス線デコーダ回路に第一の制御信号を提供し、かつ、メモリアクセス動作中にアクセスされる前記第二のメモリプレーンのページに基づいた値を有する前記第二のグローバルアクセス線デコーダ回路に第二の制御信号を提供するように構成されたコントローラをさらに含む、
請求項１６に記載の装置。
メモリの第一のメモリプレーンに関連付けられた第一のメモリアクセスコマンドおよびアドレス対と、前記メモリの第二のメモリプレーンに関連付けられた第二のメモリアクセスコマンドおよびアドレス対と、を受信することと、
前記第一のメモリアクセスコマンドおよびアドレス対を受信するのに応じて、
第一の読み出しレベル電圧信号を第一の読み出しレベル電圧レギュレータ回路から提供することと、
前記第一のメモリプレーンに結合された第一のグローバルアクセス線バスの第一の複数のグローバルアクセス線のうちの一つに前記第一の読み出しレベル電圧信号を提供し、前記第一の複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように、第一のグローバルアクセス線デコーダ回路を構成することと、
前記第一のグローバルアクセス線デコーダ回路を構成するのと同時に、前記第二のメモリアクセスコマンドおよびアドレス対を受信するのに応じて、
第二の読み出しレベル電圧信号を第二の読み出しレベル電圧レギュレータ回路から提供することと、
前記第二のメモリプレーンに結合された第二のグローバルアクセス線バスの第二の複数のグローバルアクセス線のうちの一つに前記第二の読み出しレベル電圧信号を提供し、前記第二の複数のグローバルアクセス線の残りの各グローバルアクセス線に前記対応するパス電圧信号を提供するように、第二のグローバルアクセス線デコーダ回路を構成することと、
前記第一のメモリプレーンの第一のページと前記第二のメモリプレーンの第二のページに同時にアクセスすることであって、前記第一のページは第一のページ種類であって前記第一のメモリアクセスコマンドおよびアドレス対から決定される前記第一のページ種類に関連し、前記第二のページは第二のページ種類であって前記第二のメモリアクセスコマンドおよびアドレス対から決定される前記第二のページ種類に関連すること
を含み、
前記第二のページ種類は前記第一のページ種類と異なり、
前記第一の読み出しレベル電圧信号を提供することでは、前記第一のページ種類に基づいた第一の電圧プロファイルであって、読み出しレベル電圧信号として、第一の電圧値と、前記第一の電圧値よりも高い電圧値である第三の電圧値とを時系列で続けて提供することを表している前記第一の電圧プロファイルと、前記第二のページ種類に基づいた第二の電圧プロファイルであって、読み出しレベル電圧信号として、前記第一の電圧値よりも高く、且つ、前記第三の電圧値よりも低い電圧値である第二の電圧値を提供することを表している前記第二の電圧プロファイルとが時系列に並べられた時系列電圧プロファイルに対応する時系列の読み出しレベル電圧信号であって、時系列で前記第一の電圧値と前記第三の電圧値との間に前記第二の電圧値を配した読み出しレベル電圧信号である共通読み出しレベル電圧信号が、前記第一の読み出しレベル電圧信号として提供され、
前記第二の読み出しレベル電圧信号を提供することでは、前記共通読み出しレベル電圧信号が、前記第二の読み出しレベル電圧信号として提供される、
方法。
前記第一のメモリプレーンの第一の選択されたブロックのローカルアクセス線に、前記第一のグローバルアクセス線バスを結合することと、
前記第二のメモリプレーンの選択されたブロックのローカルアクセス線に、前記第二のグローバルアクセス線バスを結合することと、
をさらに含む、
請求項２２に記載の方法。
メモリアクセス動作中に、前記第一の読み出しレベル電圧および前記第二の読み出しレベル電圧に共通の開始部を提供することをさらに含む、
請求項２２に記載の方法。
メモリアクセス動作中に、前記第一の読み出しレベル電圧および前記第二の読み出しレベル電圧に共通の結末部を提供することをさらに含む、
請求項２４に記載の方法。
前記第一の読み出しレベル電圧信号に基づいて前記第一のメモリプレーンから第一のデータをラッチすることと、前記第二の読み出しレベル電圧信号に基づいて、前記第二のメモリプレーンから第二のデータをラッチすることとを同時に行うことを、さらに含む、
請求項２２に記載の方法。
前記メモリの出力で、前記ラッチされた第一のデータおよび第二のデータを提供することをさらに含む、
請求項２６に記載の方法。
メモリにおいて、複数のメモリコマンドおよびアドレス対を受信することであって、前記複数のメモリコマンドおよびアドレス対は、前記メモリの二つ以上のメモリプレーンに関連付けられ、二つ以上のページ種類に関連付けられる、ことと、
前記複数のメモリコマンドおよびアドレス対を受信するのに応じて、前記二つ以上のページ種類各々の電圧レベルをカバーする電圧プロファイルを含む、読み出しレベル電圧信号を提供することと、
前記読み出しレベル電圧信号に基づいて前記二つ以上のメモリプレーンの異なる対応するページに同時にアクセスすることであって、前記二つ以上のメモリプレーンの各々でアクセスされる前記異なる対応するページは、前記メモリコマンドおよびアドレス対から決定される、ことと、
を含み、
前記二つ以上のメモリプレーンの前記異なる対応するページは二つ以上のページ種類を含み、
前記電圧プロファイルは、前記二つ以上のページ種類の各々に関連付けられた電圧プロファイルが時系列に並べられた時系列電圧プロファイルであり、
前記二つ以上のページ種類は、第一のページ種類と第二のページ種類とを少なくとも含み、
前記第一のページ種類に関連付けられた第一の電圧プロファイルは、読み出しレベル電圧信号として、第一の電圧値と、前記第一の電圧値よりも高い電圧値である第三の電圧値とを時系列で続けて提供することを表しており、
前記第二のページ種類に関連付けられた第二の電圧プロファイルは、読み出しレベル電圧信号として、前記第一の電圧値よりも高く、且つ、前記第三の電圧値よりも低い電圧値である第二の電圧値を提供することを表しており、
前記読み出しレベル電圧信号を提供することでは、前記第一のページ種類を含む前記メモリプレーンのページと前記第二のページ種類を含む前記メモリプレーンのページとに、時系列で前記第一の電圧値と前記第三の電圧値との間に前記第二の電圧値を配した読み出しレベル電圧信号である共通読み出しレベル電圧信号を提供する、
方法。
前記読み出しレベル電圧信号に基づいて前記二つ以上のメモリプレーンの異なる対応するページに同時にアクセスすることは、対象ページのページ種類に対応する前記読み出しレベル電圧信号の電圧に応じて、前記二つ以上のメモリプレーンの前記異なる対応するページから対応するデータをラッチすることを含む、
請求項２８に記載の方法。
前記二つ以上のメモリプレーンのうちの一つに結合されたグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに、前記読み出しレベル電圧信号を提供することをさらに含む、
請求項２８に記載の方法。
前記二つ以上のメモリプレーンの別のプレーンに結合された第二のグローバルアクセス線バスの第二の複数のグローバルアクセス線のうちの一つに、前記読み出しレベル電圧信号を提供することをさらに含み、前記読み出しレベル電圧信号が提供される前記第二のグローバルアクセス線バスの前記第二の複数のグローバルアクセス線のうちの一つの位置は、前記読み出しレベル電圧信号が提供される前記グローバルアクセス線バスの前記複数のグローバルアクセス線のうちの一つの相対的位置とは異なる、
請求項３０に記載の方法。
前記グローバルアクセス線バスの前記複数のグローバルアクセス線の残りのグローバルアクセス線にパス電圧信号を提供することをさらに含む、
請求項３０に記載の方法。