KR102029874B1 - 세그먼트화된 sgs 라인을 위한 장치 및 방법 - Google Patents

세그먼트화된 sgs 라인을 위한 장치 및 방법 Download PDF

Info

Publication number
KR102029874B1
KR102029874B1 KR1020177013339A KR20177013339A KR102029874B1 KR 102029874 B1 KR102029874 B1 KR 102029874B1 KR 1020177013339 A KR1020177013339 A KR 1020177013339A KR 20177013339 A KR20177013339 A KR 20177013339A KR 102029874 B1 KR102029874 B1 KR 102029874B1
Authority
KR
South Korea
Prior art keywords
memory
select gate
subblocks
control line
gate source
Prior art date
Application number
KR1020177013339A
Other languages
English (en)
Other versions
KR20170070206A (ko
Inventor
펑 판
재관 박
라민 고드시
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20170070206A publication Critical patent/KR20170070206A/ko
Application granted granted Critical
Publication of KR102029874B1 publication Critical patent/KR102029874B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Computer Hardware Design (AREA)

Abstract

세그먼트화된 SGS 라인들을 위한 장치 및 방법을 설명한다. 장치의 일례는, 메모리 블록의 제1 복수의 메모리 서브블록 및 제2 복수의 메모리 서브블록을 포함할 수도 있다. 장치는, 제1 복수의 메모리 서브블록에 연관된 제1 선택 게이트 제어 라인 및 제2 복수의 메모리 서브블록에 연관된 제2 선택 게이트 제어 라인을 포함할 수도 있다. 제1 선택 게이트 제어 라인은 제1 복수의 메모리 서브블록의 제1 복수의 선택 게이트 스위치에 결합될 수도 있다. 제2 선택 게이트 제어 라인은 제2 복수의 메모리 서브블록의 제2 복수의 선택 게이트 스위치에 결합될 수도 있다. 제1및 제2 복수의 선택 게이트 스위치는 소스에 결합될 수도 있다. 장치는 제1및 제2 복수의 메모리 서브블록의 각각에 복수의 메모리 액세스 라인을 포함할 수도 있다.

Description

세그먼트화된 SGS 라인을 위한 장치 및 방법{APPARATUSES AND METHODS FOR SEGMENTED SGS LINES}
상호 참조
본 출원은 2014년 10월 20일에 출원된 미국 정규출원 제14/518,807호인 우선권을 주장하며, 이 우선권의 전문은 어떠한 목적으로든 본원에 참고로 원용된 것이다.
비휘발성 메모리 등의 메모리 셀 밀도는, 비용이나 메모리 풋프린트를 현저히 증가시키지 않으면서 더욱 큰 저장 용량을 달성하도록 상당히 개선되었다. 널리 채택된 한 가지 해결책은, 예를 들어, 수직으로 배향된 NAND 스트링들을 사용하여 메모리 셀들을 3차원으로 구현하는 것이었다.
그러나, 이러한 방식으로 메모리를 구현하려면 어려움이 있었다. 예를 들어, 3차원 구현의 결과로서, 블록 크기가 증가하였고, 이에 따라, 연산 중에 생성되는 용량성 부하 및 저항성 부하도 증가하게 되었다.
본원에서는 예시적인 장치들을 개시한다. 예시적인 장치는, 메모리 블록의 제1 복수의 메모리 서브블록, 그 메모리 블록의 제2 복수의 메모리 서브블록, 및 제1 복수의 메모리 서브블록에 연관된 제1 선택 게이트 제어 라인을 포함할 수도 있다. 제1 선택 게이트 제어 라인은 제1 복수의 메모리 서브블록의 제1 복수의 선택 게이트 스위치에 결합될 수도 있고, 제1 복수의 선택 게이트 스위치는 소스에 결합될 수도 있다. 예시적인 장치는, 제2 복수의 메모리 서브블록에 연관된 제2 선택 게이트 제어 라인을 더 포함할 수도 있다. 제2 선택 게이트 제어 라인은 제2 복수의 메모리 서브블록의 제2 복수의 선택 게이트 스위치에 결합될 수도 있고, 제2 복수의 선택 게이트 스위치는 소스에 결합될 수도 있다. 예시적인 장치는 복수의 메모리 액세스 라인을 더 포함할 수도 있고, 복수의 메모리 액세스 라인의 각 메모리 액세스 라인은, 제1 복수의 메모리 서브블록의 각 메모리 서브블록 및 제2 복수의 메모리 서브블록의 각 메모리 서브블록에 연관될 수도 있다.
예시적인 다른 장치는, 제1 복수의 메모리 서브블록에 연관된 제1 선택 게이트 소스 제어 라인 및 제2 복수의 메모리 서브블록에 연관된 제2 선택 게이트 소스 제어 라인을 포함할 수도 있다. 예시적인 장치는, 제1 복수의 선택 게이트 소스 스위치를 포함하는 제1 복수의 메모리 서브블록의 메모리 서브블록을 더 포함할 수도 있다. 제1 복수의 선택 게이트 소스 스위치의 각 선택 게이트 소스 스위치는, 제1 선택 게이트 소스 제어 라인에 결합될 수도 있고, 어서트(assert)된 선택 게이트 제어 신호의 수신에 응답하여 활성화(enable)되도록 구성될 수도 있다. 예시적인 장치는, 제2 복수의 선택 게이트 소스 스위치를 포함하는 제2 복수의 메모리 서브블록의 메모리 서브블록을 더 포함할 수도 있다. 제2 복수의 선택 게이트 소스 스위치의 각 선택 게이트 소스 스위치는, 제2 선택 게이트 소스 제어 라인에 결합될 수도 있고, 어서트된 선택 게이트 소스 제어 신호의 수신에 응답하여 활성화되도록 구성될 수도 있다. 예시적인 장치는 제1및 제2 선택 게이트 소스 제어 라인들에 결합된 제어 유닛을 더 포함할 수도 있고, 제어 유닛은, 제1 복수의 메모리 서브블록의 메모리 서브블록에 연관된 판독 동작에 응답하여 제1 선택 게이트 소스 제어 라인을 사용하여 제1 복수의 선택 게이트 소스 스위치의 각 선택 게이트 소스 스위치에 선택 게이트 소스 제어 신호를 제공하고, 제2 복수의 메모리 서브블록의 메모리 서브블록에 연관된 판독 동작에 응답하여 제2 선택 게이트 소스 제어 라인을 사용하여 제2 복수의 선택 게이트 소스 스위치의 각 선택 게이트 소스 스위치에 선택 게이트 소스 제어 신호를 제공하도록 구성될 수도 있다.
예시적인 다른 장치는 복수의 선택 게이트 소스 제어 라인을 포함할 수도 있다. 복수의 선택 게이트 소스 제어 라인의 각 선택 게이트 소스 제어 라인은 블록의 복수의 메모리 서브블록에 각각 연관될 수도 있다. 예시적인 또 다른 장치는 블록의 각 메모리 서브블록에 연관된 메모리 액세스 라인을 더 포함할 수도 있다. 메모리 액세스 라인은 복수의 선택 게이트 소스 제어 라인의 각 선택 게이트 소스 제어 라인에 실질적으로 평행할 수도 있다.
본원에서는 예시적인 방법들을 개시한다. 예시적인 방법은, 판독 동작 동안, 제1 선택 게이트 소스 제어 라인에 제1 제어 신호를 제공하여 블록의 제1 복수의 메모리 서브블록의 선택 게이트 소스 스위치들을 활성화시키는 단계를 포함할 수도 있다. 예시적인 방법은, 판독 동작 동안, 제2 선택 게이트 소스 제어 라인에 제2 제어 신호를 제공하여 블록의 제2 복수의 메모리 서브블록의 선택 게이트 소스 스위치들을 비활성화(disable)시키는 단계를 더 포함할 수도 있다.
예시적인 다른 방법은, 판독 동작 동안 복수의 선택 게이트 소스 제어 라인의 각 선택 게이트 소스 제어 라인 상에 각 제어 신호를 선택적으로 제공하여 블록의 복수의 메모리 서브블록의 선택 게이트 소스 스위치들을 활성화시키는 단계를 포함할 수도 있다. 복수의 선택 게이트 소스 제어 라인의 각 선택 게이트 소스 제어 라인은 블록의 적어도 하나의 메모리 액세스 라인에 평행할 수도 있다.
도 1은 본 발명의 일 실시예에 따라 메모리 블록을 포함하는 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 메모리 어레이의 블록도이다.
도 3a는 본 발명의 일 실시예에 따라 프로그램 동작 동안 선택된 서브블록의 NAND 스트링의 개략도이다.
도 3b는 본 발명의 일 실시예에 따라 프로그램 동작 동안 미선택된 서브블록의 NAND 스트링의 개략도이다.
도 3c는 본 발명의 일 실시예에 따라 판독 동작 동안 선택된 서브블록의 NAND 스트링의 개략도이다.
도 3d는 본 발명의 일 실시예에 따라 판독 동작 동안 미선택된 서브블록의 NAND 스트링의 개략도이다.
도 3e는 본 발명의 일 실시예에 따라 판독 동작 동안 미선택된 서브블록의 NAND 스트링의 개략도이다.
도 4는 본 발명의 일 실시예에 따른 메모리의 블록도이다.
본원에서는 세그먼트화된 SGS 라인을 위한 장치 및 방법을 설명한다. 이하에서는, 본 발명의 실시예들에 대한 충분한 이해를 제공하기 위한 특정 세부사항을 설명한다. 그러나, 본 발명의 실시예들이 이러한 특정 세부사항 없이 실시될 수도 있다는 것은 통상의 기술자에게 명백할 것이다. 또한, 본원에 기술된 본 발명의 특정 실시예들은, 예로서 제공된 것이며, 본 발명의 범위를 이러한 특정 실시예들로 한정하는 데 사용되어서는 안 된다. 다른 경우에, 공지된 회로, 제어 신호, 타이밍 프로토콜, 및 소프트웨어 동작은, 본 발명이 불필요하게 모호해지는 것을 피하도록, 상세하게 도시되지 않았다.
도 1은 본 발명의 일 실시예에 따른 메모리 블록(100)을 포함하는 장치의 블록도이다. 본 명세서에 사용된 바와 같이, 장치는, 예를 들어, 집적 회로, 메모리 장치, 메모리 시스템, 전자 장치 또는 시스템, 스마트폰, 태블릿, 컴퓨터, 서버 등을 지칭할 수도 있다. 메모리 블록(100)은, 복수의 메모리 서브블록(102), 복수의 메모리 액세스 라인(104), 복수의 선택 게이트 드레인(SGD) 제어 라인(106), 복수의 선택 게이트 소스(SGS) 제어 라인(120), 및 제어 유닛(150)을 포함한다. SGD 제어 라인들(106)의 각각은 각 메모리 서브블록(102)에 연관될 수도 있고, SGS 제어 라인들(120)의 각각은 복수의 메모리 서브블록(102)에 각각 연관될 수도 있다.
일부 예들에서, 메모리 서브블록들(102)의 각각은, 행(row) 및/또는 열(column)로 배열될 수도 있는 비휘발성 메모리 셀들(예를 들어, NAND 메모리 셀들) 등의 복수의 메모리 셀을 포함할 수도 있다. 일부 예들에서, 메모리 셀들의 각각은 단일 레벨 셀(SLC)일 수도 있고 및/또는 다중 레벨 셀(MLC)일 수도 있다. 이러한 방식으로, 각 메모리 셀은 별개의 전압 상태들로 프로그래밍될 수도 있으며, 이러한 전압 상태들의 각각은 이진 데이터의 구체적인 표현(예를 들어, 단일 비트 데이터 0, 1, 다중 비트 데이터 00, 01, 10, 11)에 해당할 수도 있다. 각각의 복수의 메모리 셀은 NAND 메모리 셀들을 포함할 수도 있기 때문에, 각각의 복수의 메모리 셀은 각각의 메모리 서브블록(102) 내의 하나 이상의 NAND 스트링을 사용하여 구현될 수도 있다. 예를 들어, 각각의 스트링은, 32개의 비휘발성 메모리 셀을 포함할 수도 있고, 또는 더 많거나 적은 개수의 메모리 셀을 포함할 수도 있으며, 각 스트링의 메모리 셀들은 공통 채널을 공유할 수도 있다. 각각의 메모리 서브블록(102)은 임의의 개수의 스트링을 포함할 수도 있다.
도 3a 내지 도 3e를 참조해 보면, 각각의 스트링은, 스트링의 제1 단부에 위치하는 선택 게이트 드레인(SGD) 스위치 및 제1 단부의 반대측인 스트링의 제2 단부에 위치하는 선택 게이트 소스(SGS) 스위치를 포함할 수도 있다. SGD 스위치 및 SGS 스위치는 도 3a 내지 도 3e의 실시예들에 도시된 바와 같이 트랜지스터들로서 구현될 수도 있다. 스트링의 메모리 셀들은 SGD 스위치와 SGS 스위치 사이에 직렬 구성으로 결합될 수도 있다. 스트링의 메모리 셀들의 각각은, 메모리 셀에 액세스하는 데 사용될 수도 있는 각각의 메모리 액세스 라인(WL)에 결합될 수도 있다. 메모리 액세스 라인 드라이버는, 메모리 동작 동안, 예를 들어, 프로그램 동작, 판독 동작, 소거 동작, 및 다른 메모리 동작 동안, 메모리 액세스 라인에 다양한 전압을 제공할 수도 있다.
일부 예들에서, SGD 스위치는 스트링을 신호 라인(VBL)에 선택적으로 결합하도록 구성될 수도 있고, SGS 스위치는 스트링을 소스(예컨대, 소스 라인)(SRC)에 선택적으로 결합하도록 구성될 수도 있다. 예를 들어, 메모리 서브블록(102)에 포함된 스트링의 SGD 스위치는 메모리 서브블록(102)에 연관된 각각의 SGD 제어 라인(106)에 결합될 수도 있다. SGD 제어 라인(106) 상에 제어 신호(예를 들어, 활성 제어 신호)를 제공(예를 들어, 어서트)함으로써, 각각의 SGD 스위치를 활성화할 수도 있고, 이에 따라 연관된 스트링을 신호 라인(VBL)에 결합할 수도 있다. 이러한 방식으로 SGD 스위치를 활성화시키는 제어 신호를 제공하는 SGD 제어 라인(106)은 본 명세서에서 "활성" SGD 제어 라인(106)으로서 설명된다. 유사하게, 메모리 서브블록(102)의 SGS 스위치는 메모리 서브블록(102)에 연관된 SGS 라인(120)에 결합될 수도 있다. SGS 라인(120) 상에 제어 신호를 제공함으로써 SGS 스위치를 활성화할 수도 있고, 이에 따라 각각의 스트링을 소스에 결합할 수도 있다. 이러한 방식으로 SGS 스위치를 활성화시키는 제어 신호를 제공하는 SGS 제어 신호(120)는 본 명세서에서 "활성" SGS 제어 신호 라인(120)으로서 설명된다. SGD 제어 라인(106) 상에 제어 신호(예를 들어, 비활성 제어 신호)를 제공(예를 들어, 디어서트)함으로써 각각의 SGD 스위치를 비활성화할 수도 있고, 이에 따라 연관된 스트링을 신호 라인(VBL)으로부터 분리할 수도 있다. 이러한 방식으로 SGD 스위치를 비활성화시키는 제어 신호를 제공하는 SGD 제어 라인(106)은 본 명세서에서 "비활성" SGD 제어 라인(106)으로서 설명된다. 유사하게, 메모리 서브블록(102)의 SGS 스위치는 메모리 서브블록(102)에 연관된 SGS 라인(120)으로부터 결합해제될 수도 있다. SGS 라인(120) 상에 제어 신호를 제공함으로써 SGS 스위치를 비활성화할 수도 있고, 이에 따라 소스에 대하여 각각의 스트링을 결합해제할 수도 있다. 이러한 방식으로 SGS 스위치를 비활성화시키는 제어 신호를 제공하는 SGS 제어 라인(120)은 본 명세서에서 "비활성" SGS 제어 라인(120)으로서 설명된다.
일부 예들에서, 각각의 SGD 제어 라인(106) 및 SGS 제어 라인(120) 상에 제공되는 제어 신호들은 제어 유닛(150)에 의해 각각 제공될 수도 있다. 제어 유닛(150)은, SGD 제어 라인들(106) 및 SGS 제어 라인들(120)의 각각에 결합될 수도 있고, 또한, 본원에 설명된 각 메모리 동작들을 수행하기 위한 제어 신호들을 제공하도록 구성될 수도 있다. 제어 유닛(150)은, 소프트웨어 및/또는 하드웨어로 구현될 수도 있으며, 동작을 수행하는 데 요구되는 임의의 회로 및/또는 로직을 포함할 수도 있다. 일부 예들에서, 제어 유닛(150)은 블록(100)에 포함될 수도 있고, 다른 예들에서, 제어 유닛(150)은, 블록(100)의 외부에, 예를 들어, 블록(100)에 결합된 행 디코더, 어드레스 디코더, 제어 로직, 및/또는 제어기(도 1에 도시되지 않음)에 위치할 수도 있다. 이러한 방식으로, 제어 유닛(150)의 회로 및/또는 로직의 하나 이상의 부분이 분산 구성으로 사용될 수도 있다.
각 SGD 제어 라인(106)은 블록(100)의 각 메모리 서브블록(102)에 연관될 수도 있고, 각 메모리 액세스 라인(104)은 블록(100)의 모든 메모리 서브블록(102)에 연관될 수도 있고, 및/또는 각 SGS 제어 라인(120)은 블록(100)의 각각의 복수의 메모리 서브블록들(102)을 포함한다. 이에 따라, 각각의 SGD 제어 라인(106)은, 각각의 메모리 서브블록(102)에 적어도 부분적으로 포함될 수도 있고, 대응하는 메모리 서브블록(102)의 SGD 스위치에 결합될 수도 있다. 이러한 식으로, 각각의 활성 SGD 제어 라인(106)은, 각각의 메모리 서브블록(102)의 스트링 또는 스트링들을, 예를 들어, 각각의 메모리 서브블록(102)에 의해 공유되는 신호 라인들의 세트에 결합할 수도 있다. 메모리 액세스 라인(104)은 블록(100)의 각 메모리 서브블록(102) 내의 스트링의 메모리 셀에 결합될 수도 있다. 그 결과, 메모리 액세스 라인(104)은, 블록(100)의 모든 메모리 서브블록들(102)에 걸쳐 이어질 수도 있고, 메모리 셀들의 구체적인 행의 각 메모리 셀에 결합될 수도 있다. 각각의 SGS 제어 라인(120)은, 연관된 복수의 메모리 서브블록(102)에 걸쳐 이어질 수도 있고, 연관된 메모리 서브블록(102)의 SGS 스위치들에 결합될 수도 있다. 이러한 식으로, 활성 SGS 제어 라인(120)은 연관된 복수의 메모리 서브블록(102)의 스트링들을 소스 SRC에 결합할 수도 있다. 일부 예들에서, SGD 제어 라인(106) 및/또는 SGS 제어 라인(120)은, SGD 제어 라인(106), 메모리 액세스 라인(104), 및/또는 SGS 제어 라인(120)이 실질적으로 평행하도록 메모리 액세스 라인들(104)과 동일한 방향으로 메모리 서브블록들(102)에 걸쳐 이어질 수도 있다. 다른 예들에서, SGD 제어 라인(106) 및/또는 SGS 제어 라인(120)은, 메모리 액세스 라인(104)에 대하여 직교 방향 또는 다른 비평행 방향으로 메모리 서브블록들에 걸쳐 이어질 수도 있다. SGD 및 SGS 제어 라인들(106, 120)은, 예를 들어, 하나 이상의 신호 라인에 실질적으로 평행할 수도 있다.
각 SGS 제어 라인(120)은 각각의 복수의 메모리 서브블록(102)에 연관될 수도 있기 때문에, 활성 SGS 제어 라인(120)에 결합된 SGS 스위치들은 활성화될 수도 있는 한편 비활성 SGS 제어 라인(120)에 결합된 SGS 스위치들은 비활성화될 수도 있다. 더욱 상세히 후술하는 바와 같이, 이러한 방식으로 SGS 스위치들을 선택적으로 활성화함으로써, 하나 이상의 메모리 동작(예를 들어, 판독 동작) 동안 용량성 부하가 감소될 수도 있다.
일부 예들에서, SGS 제어 라인(120)에 대한 SGD 제어 라인(106)의 임의의 비 및/또는 SGS 제어 라인(120)에 대한 메모리 액세스 라인(104)의 임의의 비가 달성될 수도 있다. 예를 들어, 블록(100)은 32개의 메모리 서브블록(102)을 포함할 수도 있고, 각각의 SGS 제어 라인(120)은 블록(100)의 4개의 메모리 서브블록(102)에 대한 스트링들의 SGS 스위치들에 결합될 수도 있다. 이에 따라, SGD 제어 라인(106)과 SGS 제어 라인(120)의 4:1 비 및 SGS 제어 라인(120)에 대한 메모리 액세스 라인(104)의 1:8 비가 달성될 수도 있다. 다른 예들에서, 각각의 SGS 제어 라인(120)은 2, 8, 16, 32, 64, 또는 다른 임의의 개수의 메모리 서브블록들(102)에 대한 스트링들의 SGS 스위치들에 결합될 수도 있다. 일부 예들에서는, 각각의 SGS 제어 라인(120)이 동일한 개수의 메모리 서브블록들(102)에 대한 스트링들의 SGS 스위치들에 결합될 수도 있고, 다른 예들에서는, SGS 제어 라인들(120)이 상이한 개수의 메모리 서브블록들(102)에 대한 스트링들의 SGS 스위치들에 결합될 수도 있다는 점을 이해할 것이다. 예를 들어, 제1 SGS 제어 라인(120)은 8개의 메모리 서브블록에 대한 스트링들의 SGS 스위치들에 결합될 수도 있고, 제2 SGS 제어 라인(120)은 16개의 메모리 서브블록(120)에 대한 스트링들의 SGS 스위치들에 결합될 수도 있다.
일반적으로, 하나 이상의 선택된 메모리 서브블록(102) 상에서 메모리 동작들(예를 들어, 판독 동작, 프로그램 동작, 소거 동작)이 수행되는 한편 다른 모든 메모리 서브블록들(102)은 미선택될 수도 있다. 하나 이상의 선택된 메모리 서브블록(102)에서 메모리 동작을 수행하는 것은 SGD 스위치, SGS 스위치, 및/또는 메모리 셀을 선택적으로 활성화시키는 것을 포함할 수도 있다. 메모리 동작에 대한 설명은 개별적인 메모리 서브블록(102)에 관하여 본원에서 이루어진다. 그러나, 일부 예들에서, 설명된 하나 이상의 동작들이 임의의 개수의 메모리 서브블록들(102)에 동시에 적용될 수도 있다는 것을 이해할 것이다. 또한, SGD 및 SGS 스위치들을 선택적으로 활성화하여 메모리 동작을 수행하는 것을 본원에서 참조한다. 전술한 바와 같이, SGD 및 SGS 스위치들은, SGD 제어 라인(106) 또는 SGS 제어 라인(120) 상에 제어 신호를 각각 제공함으로써 활성화될 수도 있고, 이러한 방식으로 제공된 제어 신호들은 제어 유닛(150)에 의해 제공될 수도 있다.
소거 동작에서, 예를 들어, SGD 및 SGS 스위치들이 비활성화될 수도 있다. 각 행에 대해, 접지 전위(예를 들어, 0V)와 같은 저 전압을 해당 행에 연관된 메모리 액세스 라인(104)에 인가할 수도 있고, 이에 따라 각 메모리 셀의 전압 상태를 소거할 수도 있다. 일부 예들에서, 소거 동작은 블록 레벨에서 구현될 수도 있고, 이에 따라 하나 이상의 메모리 서브블록(102)이 동시에 소거될 수도 있다. 결과적으로, 모든 SGD 라인(106) 및 모든 SGS 라인(120)은 SGD 및 SGS 스위치들을 비활성화하도록 소거 동작 동안 저 전압을 가질 수도 있다.
통상적으로, 프로그램 동작들은 소거된 메모리 셀들에 대해 수행되고, 그 결과, 소거된 전압 상태로부터 다른 전압 상태로 조정하고자 하는 메모리 서브블록(102)의 메모리 셀들만이 프로그래밍될 필요가 있다. 예시적인 프로그래밍 동작에서, 메모리 서브블록(102)의 하나 이상의 선택된 행들은 순차적으로 프로그래밍될 수도 있다. 예를 들어, 각각의 선택된 행에 대해, 프로그래밍될 셀에 연관된 신호 라인들은 제1 전압(예를 들어, 0 내지 1)으로 프리차지(precharge)될 수도 있고, 프로그래밍되지 않을 셀에 연관된 신호 라인들은, 제2 전압, 예를 들어, 제1 프리차지 전압보다 높을 수도 있는 전압(2 내지 3V)으로 프리차지될 수도 있다. 중간 전압(예를 들어, 8V)이 다른 모든 메모리 액세스 라인들(104)에 인가될 수도 있는 반면, 상대적으로 높은 전압(예를 들어, 15V)이 프로그래밍되는 행에 대응하는 메모리 액세스 라인(104)에 인가될 수도 있다. 중간 전압의 크기는, 메모리 서브블록(102)의 모든 메모리 셀들이 도통되는 것을 확보하도록 가장 큰 크기를 갖는 전압 상태의 전압보다 클 수도 있다. 이후, 선택된 메모리 서브블록(102)에 연관된 SGD 제어 라인(106)이 활성화될 수도 있고, (SGS 스위치들이 비활성화 상태로 유지되는 동안) 프로그래밍될 스트링들에 연관된 SGD 스위치들이 행의 셀들을 프로그램하도록 선택적으로 활성화될 수도 있다. 프로그래밍되지 않을 셀들에 연관된 신호 라인들은 높은 프리차지 전압을 갖기 때문에, 그러한 신호 라인들에 연관된 SGD 스위치들은 비활성화 상태로 유지될 수도 있고 각 셀들의 프로그래밍을 방지할 수도 있다. 일부 예들에서, 메모리 액세스 라인(104)에 인가되는 상대적으로 높은 전압은, 목표 행의 각각의 선택된 셀이 원하는 전압 레벨을 달성할 때까지 증분적으로 증가될 수도 있다. 프로그래밍 동작 동안, 선택되지 않은 메모리 서브블록들(102)의 SGD 및 SGS 스위치들은 비활성화될 수도 있다.
예시적인 판독 동작에서, 선택된 신호 라인들은 전압(예를 들어, 0.3V)으로 프리차지될 수도 있고, 메모리 서브블록(102)의 SGD 및 SGS 스위치들 모두는 활성화될 수도 있다. 각 SGS 제어 라인(120)은 각각의 복수의 메모 서브블록(102)에 연관될 수도 있기 때문에, 동일한 SGS 제어 라인(120)에 연관된 하나 이상의 다른 메모리 서브블록(102)의 SGS 스위치들도 활성화될 수도 있다. 그 후, 중간 전압(예를 들어, 8V)이 다른 모든 메모리 액세스 라인들(104)에 인가될 수도 있는 반면, 상대적으로 낮은 전압(예를 들어, 0 내지 2V)이 판독될 행에 연관된 메모리 액세스 라인(104)에 인가될 수도 있다. 일부 예들에서, 상대적으로 낮은 전압은 구체적인 전압 상태들의 전압 레벨들 사이의 크기를 갖는 전압일 수도 있다. 또한, 전술한 바와 같이, 중간 전압의 크기는 메모리 서브블록(102)의 모든 메모리 셀들이 도통되는 것을 확보하도록 가장 큰 크기를 갖는 전압 상태의 전압보다 클 수도 있다. SGD 스위치들은 (예를 들어, 선택된 신호 라인들을 전기적으로 분리하기 위해) 비활성화될 수도 있고, 각 선택된 신호 라인의 전압은 행의 선택된 메모리 셀들의 전압 상태를 결정하는 데 사용될 수도 있다. 일부 예들에서, 각 선택된 신호 라인의 전압은, SGD 스위치를 비활성화하기 전에 행의 선택된 메모리 셀들의 전압 상태를 결정하도록 감지될 수도 있다. 판독 동작 동안, 미선택된 메모리 서브블록들(102)의 SGD 스위치들은 비활성화될 수도 있고, 판독 동작의 활성 SGS 라인(120)에 연관되지 않은 모든 메모리 서브블록들(102)의 SGS 스위치들은 비활성화될 수도 있다. 이러한 방식으로, 활성 SGS 라인(120)에 연관된 각각의 복수의 메모리 서브블록(102)만이 SGS 스위치들을 활성화하였을 수도 있다. 다른 모든 메모리 서브블록들(102)은 비활성 SGS 라인(120)에 연관될 수도 있고, 이에 따라 SGS 스위치들을 비활성화하였을 수도 있다.
일부 예들에서, 블록(100)은 3차원 배열로 구현될 수도 있다. 도 2는 본 발명의 일 실시예에 따른 3차원 메모리 어레이(200)의 블록도이다. 3차원 메모리 어레이(200)는 임의의 개수의 블록(202)을 포함할 수도 있고, 그 블록들 중 하나 이상은 도 1의 블록(100)을 사용하여 구현될 수도 있다. 예로서, 3차원 메모리 어레이(200)는 32개의 블록(202)을 포함할 수도 있고 또는 64개의 블록(202)을 포함할 수도 있다. 일부 예들에서, 각 블록(202)의 메모리 셀들은, 하나 이상의 메모리 동작에 따라 복수의 블록(202)으로부터 데이터가 판독, 프로그래밍, 및/또는 소거될 수도 있도록, 함께, 동시에, 및/또는 다른 중첩 방식으로 액세스될 수도 있다. 다른 예들에서, 블록(202)은, 신호 라인 및/또는 제어 라인과 같은 하나 이상의 구성요소를 공유하도록 구성될 수도 있다.
도 3a 및 도 3b는 프로그램 동작 동안 NAND 스트링(300 내지 310)의 개략도를 도시하고, 도 3c 내지 도 3e는 판독 동작 동안 NAND 스트링(320 내지 340)의 개략도를 도시한다. NAND 스트링들(300 내지 340)은 각각의 SGD 스위치들(302 내지 342), 각각의 SGS 스위치들(304 내지 344), 및 각각의 메모리 셀들(306 내지 346)을 포함할 수도 있다. 전술한 바와 같이, 각 SGD 스위치는, NAND 스트링의 제1 단부에 위치될 수도 있으며, SGD 스위치에 제공되는 제어 신호의 어서트에 응답하여 NAND 스트링을 신호 라인(VBL)에 선택적으로 결합하도록 구성될 수도 있다. 제어 신호는, 예를 들어, 도 1의 SGD 제어 라인(106)과 같은 SGD 스위치(302)에 결합된 SGD 제어 라인에 제공될 수도 있다. 유사하게, 각각의 SGS 스위치는, NAND 스트링의 제2 단부에 위치될 수도 있으며, SGS 스위치에 제공된 제어 신호의 어서트에 응답하여 NAND 스트링을 소스 SRC에 선택적으로 결합하도록 구성될 수도 있다. 제어 신호는, 예를 들어, 도 1의 SGS 제어 라인(120)과 같은 SGS 스위치에 결합된 SGS 제어 라인에 제공될 수도 있다. 메모리 셀들의 각각은 각각의 SGD 및 SGS 스위치들 사이에 직렬 구성으로 결합될 수도 있다.
도 3a는 본 발명의 일 실시예에 따른 프로그램 동작 동안 선택된 메모리 서브블록의 NAND 스트링(300)의 개략도이다. 전술한 바와 같이, 프로그램 동작 동안, SGD 스위치(302)는 활성화될 수도 있고, SGS 스위치(304)는 비활성화될 수도 있다. 그 결과, 프로그램 동작 중에, 각각의 셀(306)은 셀(306)의 게이트와 신호 라인(VBL) 사이에 용량성 부하를 제공(예를 들어, 생성)할 수도 있다.
도 3b는 본 발명의 일 실시예에 따른 프로그램 동작 동안 미선택된 메모리 서브블록의 NAND 스트링(310)의 개략도이다. 전술한 바와 같이, 프로그램 동작 동안, SGD 스위치(312) 및 SGS 스위치(314)는 비활성화될 수도 있다. 이러한 방식으로, 스트링의 전압 레벨이 플로팅될 수도 있다. 결과적으로, 프로그램 동작 동안, 각 셀(316)은 셀(316)의 게이트와 소스 SRC 사이에 용량성 부하를 제공할 수도 있다. 그러나, 용량성 부하는 SGS 스위치(314)의 접합 커패시턴스와 직렬로 될 수도 있다. NAND 스트링(310)의 셀(316)에 의해 제공되는 용량성 부하는 SGS 스위치(314)의 접합 커패시턴스와 직렬로 될 수도 있기 때문에, NAND 스트링(300)에 의해 제공되는 용량성 부하는 프로그램 동작 중에 NAND 스트링(310)에 의해 제공되는 용량성 부하를 초과할 수도 있다.
도 3c는 본 발명의 일 실시예에 따른 판독 동작 동안 선택된 메모리 서브블록의 NAND 스트링(320)의 개략도이다. 전술한 바와 같이, 판독 동작 동안, SGD 스위치(322)와 SGS 스위치(324) 모두는 동시에 활성화될 수도 있다. 그 결과, 셀들(326)의 각각은 셀(326)의 게이트와 소스 SRC 사이에 부하를 제공할 수도 있다. 부하는 용량성 부하 및 저항성 부하를 포함할 수도 있다. 저항성 부하는 NAND 스트링(320)의 채널 저항을 포함할 수도 있다.
도 3d는 본 발명의 일 실시예에 따른 판독 동작 동안 미선택된 메모리 서브블록의 NAND 스트링(330)의 개략도이다. NAND 스트링(330)은, 미선택된 메모리 서브 블록에 포함되지만, 예를 들어, 도 3c의 NAND 스트링(320)과 동일한 SGS 제어 라인(120)에 연관될 수도 있다. 이에 따라, 판독 동작 동안, NAND 스트링(330)은 활성 SGS 제어 라인(120)에 연관될 수도 있고, 활성화된 SGS 스위치(334)를 가질 수도 있다. 그 결과, 판독 동작 동안, 각 셀(336)은 셀(306)의 게이트와 소스 SRC 사이에 용량성 부하를 제공할 수도 있다.
도 3e는 본 발명의 일 실시예에 따른 판독 동작 동안 미선택된 메모리 서브블록의 NAND 스트링(340)의 개략도이다. 도 3d의 NAND 스트링(330)과 대조적으로, NAND 스트링(340)은 도 3c의 선택된 NAND 스트링(320)과 동일한 SGS 제어 라인에 연관되지 않을 수도 있다. 이에 따라, 판독 동작 동안, NAND 스트링(340)은 비활성 SGS 제어 라인(120)에 연관될 수도 있고, SGS 스위치(344)는 비활성화될 수도 있다. 그 결과, 각 셀(316)은 셀(346)의 게이트와 소스 SRC 사이에 용량성 부하를 제공할 수도 있다. 그러나, 용량성 부하는 SGS 스위치(344)의 접합 커패시턴스와 직렬로 될 수도 있다. NAND 스트링(340)의 셀들(346)에 의해 제공되는 용량성 부하가 SGS 스위치(344)의 접합 커패시턴스와 직렬로 될 수도 있기 때문에, NAND 스트링(330)에 의해 제공되는 용량성 부하는 판독 동작 동안 NAND 스트링(340)에 의해 제공되는 용량성 부하를 초과할 수도 있다.
도 1을 참조해 볼 때, 판독 동작 동안 SGS 스위치들을 활성화한 메모리 서브블록들(102)의 개수를 (예를 들어, 블록(100)의 모든 메모리 서브 블록들(102)보다 적게) 감소시킴으로써, 블록(100)의 전체 용량성 부하가 판독 동작 동안 감소될 수도 있다. 이러한 방식으로, 설계 제약이 완화될 수도 있고 및/또는 성능이 개선될 수도 있다. 예를 들어, 메모리 액세스 라인 드라이버(도시되지 않음)에 의해 구동되는 용량성 부하는, 동작 동안 더욱 신속한 동작 및/또는 메모리 액세스 라인 전압 전이를 위해 더 작은 차지 펌프가 필요할 수도 있도록 감소될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 메모리(400)를 도시한다. 메모리(400)는 복수의 메모리 셀을 갖는 메모리 어레이(430)를 포함한다. 메모리 셀들은 NAND 플래시 셀과 같은 비휘발성 메모리 셀들일 수 있거나, 일반적으로 임의의 타입의 메모리 셀들일 수도 있다. 일부 예들에서, 메모리 어레이(430)는 도 1의 메모리 블록(100)과 같은 하나 이상의 메모리 블록을 포함할 수도 있다. 또한, 메모리 어레이(430)는 도 2의 3차원 메모리 어레이(200)와 같은 3차원 메모리 어레이로서 구현될 수도 있다.
커맨드 신호, 어드레스 신호, 및 기입 데이터 신호는, I/O 버스(428)를 통해 송신되는 순차 입출력("I/O") 신호들의 세트로서 메모리(400)에 제공될 수도 있다. 유사하게, 판독 데이터 신호는 메모리(400)로부터 I/O 버스(428)를 통해 제공될 수도 있다. I/O 버스(428)는, I/O 버스(428)와 내부 데이터 버스(422), 내부 어드레스 버스(424), 및 내부 커맨드 버스(426) 간에 신호들을 라우팅하는 I/O 제어 유닛(420)에 접속된다. 메모리(400)는, 또한, 메모리(400)의 동작을 제어하기 위해 외부적으로 또는 내부 명령 버스(426)를 통해 다수의 제어 신호들을 수신하는 제어 로직 유닛(410)을 포함한다.
내부 어드레스 버스(424)는, 블록 행 및/또는 서브블록 행 어드레스 신호들을 행 디코더(440)에 인가하고 열 어드레스 신호들을 열 디코더(450)에 인가한다. 행 디코더(440) 및 열 디코더(450)는, 예를 들어, 판독, 프로그램 및 소거 동작들과 같은 메모리 동작들을 위한 메모리 또는 메모리 셀들의 블록들을 선택하는 데 사용될 수도 있다. 열 디코더(450)는, 열 어드레스 신호에 대응하는 메모리의 열들에 기입 데이터 신호들이 인가되게 할 수도 있고, 열 어드레스 신호에 대응하는 열로부터 판독 데이터 신호가 결합될 수 있게 한다.
제어 논리 유닛(410)에 의해 디코딩되는 메모리 커맨드들에 응답하여, 메모리 어레이(430) 내의 메모리 셀들은 판독, 프로그래밍, 및/또는 소거된다. 메모리 어레이(430)에 결합된 판독, 프로그래밍, 및 소거 회로(468)는, 제어 논리 유닛(410)으로부터 제어 신호들을 수신하고, 판독, 프로그래밍, 및 소거 동작을 위한 다양한 펌핑된 전압을 생성하는 전압 발생기(예를 들어, 차지 펌프)를 포함한다.
행 어드레스 신호들이 내부 어드레스 버스(424)에 인가된 후에, I/O 제어 유닛(420)은 기입 데이터 신호를 캐시 레지스터(470)에 라우팅한다. 기입 데이터 신호는 I/O 버스(428)의 폭에 대응하는 크기를 각각 갖는 연속적 세트들로 캐시 레지스터(470)에 저장된다. 캐시 레지스터(470)는, 메모리 어레이(430) 내의 메모리 셀들의 전체 행 또는 페이지에 대한 기입 데이터 신호들의 세트들을 순차적으로 저장한다. 이어서, 저장된 기입 데이터 신호들 모두를 사용하여, 내부 어드레스 버스(424)를 통해 결합된 블록 행 어드레스 또는 서브블록 행 어드레스에 의해 선택되는 메모리 어레이(430) 내의 메모리 셀들의 행 또는 페이지를 프로그래밍한다. 유사한 방식으로, 판독 동작 동안, 내부 어드레스 버스(424)를 통해 결합된 블록 행 어드레스에 의해 선택되는 메모리 셀들의 행 또는 블록으로부터의 데이터 신호들이 데이터 레지스터(480)에 저장된다. 이어서, TO 버스(428)의 폭에 대응하는 크기의 데이터 신호들의 세트들이 I/O 제어 유닛(420)을 통해 데이터 레지스터(480)로부터 I/O 버스(428)로 순차적으로 전달된다.
전술한 내용으로부터, 본 발명의 특정 실시예들이 예시를 목적으로 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수도 있음을 이해할 것이다. 이에 따라, 본 발명은 첨부된 청구범위를 제외하고는 제한되지 않는다.

Claims (28)

  1. 장치로서,
    메모리 블록의 제1 복수의 메모리 서브블록;
    상기 메모리 블록의 제2 복수의 메모리 서브블록;
    상기 제1 복수의 메모리 서브블록에 연관되고, 상기 제1 복수의 메모리 서브블록의 제1 복수의 선택 게이트 스위치에 결합된 제1 선택 게이트 제어 라인으로서, 상기 제1 복수의 선택 게이트 스위치는 소스에 결합된, 상기 제1 선택 게이트 제어 라인;
    상기 제2 복수의 메모리 서브블록에 연관되고, 상기 제2 복수의 메모리 서브블록의 제2 복수의 선택 게이트 스위치에 결합된 제2 선택 게이트 제어 라인으로서, 상기 제2 복수의 선택 게이트 스위치는 상기 소스에 결합된, 상기 제2 선택 게이트 제어 라인;
    상기 제1 복수의 메모리 서브블록 중 제1 메모리 서브블록에 연관되고, 상기 제1 복수의 메모리 서브블록 중 상기 제1 메모리 서브블록의 선택 게이트 드레인 스위치에 결합된 제1 선택 게이트 드레인 제어 라인;
    상기 제1 복수의 메모리 서브블록 중 제2 메모리 서브블록에 연관되고, 상기 제1 복수의 메모리 서브블록 중 상기 제2 메모리 서브블록의 선택 게이트 드레인 스위치에 결합된 제2 선택 게이트 드레인 제어 라인; 및
    복수의 메모리 액세스 라인으로서, 상기 복수의 메모리 액세스 라인의 각 메모리 액세스 라인은 상기 제1 복수의 메모리 서브블록의 각 메모리 서브블록 및 상기 제2 복수의 메모리 서브블록의 각 메모리 서브블록에 연관된, 상기 복수의 메모리 액세스 라인을 포함하는, 장치.
  2. 제1항에 있어서, 상기 제1 복수의 메모리 서브블록의 각 메모리 서브블록은 복수의 스트링을 포함하고, 상기 복수의 스트링의 각 스트링은, 신호 라인에 결합된 제1 선택 게이트 스위치 및 상기 제1 복수의 선택 게이트 스위치에 포함된 제2 선택 게이트 스위치를 포함하는, 장치.
  3. 제2항에 있어서, 상기 제1 복수의 선택 게이트 스위치를 선택적으로 활성화(enable)하도록 구성된 제어 유닛을 더 포함하는, 장치.
  4. 제1항에 있어서, 복수의 선택 게이트 제어 라인을 더 포함하고, 상기 복수의 선택 게이트 제어 라인의 각 선택 게이트 제어 라인은 상기 제1 복수의 메모리 서브블록의 각 메모리 서브블록에 연관된, 장치.
  5. 제1항에 있어서, 상기 제1 선택 게이트 제어 라인은 상기 제1 복수의 메모리 서브블록의 메모리 서브블록 상에서 수행되는 판독 동작에 응답하여 활성화되도록 구성되고, 상기 제2 선택 게이트 제어 라인은 상기 제1 복수의 메모리 서브블록의 상기 메모리 서브블록 상에서 수행되는 판독 동작에 응답하여 비활성화되도록 구성된, 장치.
  6. 제1항에 있어서, 상기 제1 복수의 메모리 서브블록과 상기 제2 복수의 메모리 서브블록은 동일한 개수의 메모리 서브블록을 포함하는, 장치.
  7. 제1항에 있어서, 상기 장치는 메모리에 포함된, 장치.
  8. 장치로서,
    제1 복수의 메모리 서브블록에 연관된 제1 선택 게이트 소스 제어 라인;
    제2 복수의 메모리 서브블록에 연관된 제2 선택 게이트 소스 제어 라인;
    상기 제1 복수의 메모리 서브블록의 각각의 메모리 서브블록에 각각 연관된 복수의 선택 게이트 드레인 제어 라인;
    제1 복수의 선택 게이트 소스 스위치를 포함하는 상기 제1 복수의 메모리 서브블록의 메모리 서브블록으로서, 상기 제1 복수의 선택 게이트 소스 스위치의 각 선택 게이트 소스 스위치는 상기 제1 선택 게이트 소스 제어 라인에 결합되고 어서트(assert)된 선택 게이트 제어 신호의 수신에 응답하여 활성화되도록 구성된, 상기 제1 복수의 메모리 서브블록의 메모리 서브블록 - 상기 제1 복수의 메모리 서브블록의 상기 메모리 서브블록은 복수의 선택 게이트 드레인 스위치를 더 포함하고, 상기 복수의 선택 게이트 드레인 스위치 중 선택 게이트 드레인 스위치 각각은 상기 복수의 선택 게이트 드레인 제어 라인 중 하나에 결합되고, 어서트된 선택 게이트 드레인 제어 신호의 수신에 응답하여 활성화되도록 구성됨 -;
    제2 복수의 선택 게이트 소스 스위치를 포함하는 상기 제2 복수의 메모리 서브블록의 메모리 서브블록으로서, 상기 제2 복수의 선택 게이트 소스 스위치의 각 선택 게이트 소스 스위치는 상기 제2 선택 게이트 소스 제어 라인에 결합되고 상기 어서트된 선택 게이트 제어 신호의 수신에 응답하여 활성화되도록 구성된, 상기 제2 복수의 메모리 서브블록의 메모리 서브블록; 및
    상기 제1 및 제2 선택 게이트 소스 제어 라인들에 결합되고, 상기 제1 복수의 메모리 서브블록의 메모리 서브블록에 연관된 판독 동작에 응답하여 상기 제1 선택 게이트 소스 제어 라인을 사용하여 선택 게이트 소스 제어 신호를 상기 제1 복수의 선택 게이트 소스 스위치의 각 선택 게이트 소스 스위치에 제공하고, 상기 제2 복수의 메모리 서브블록의 메모리 서브블록에 연관된 판독 동작에 응답하여 상기 제2 선택 게이트 소스 제어 라인을 사용하여 상기 선택 게이트 소스 제어 신호를 상기 제2 복수의 선택 게이트 소스 스위치의 각 선택 게이트 소스 스위치에 제공하도록 구성된 제어 유닛을 포함하는, 장치.
  9. 제8항에 있어서, 상기 제1 복수의 메모리 서브블록의 메모리 서브블록은 복수의 선택 게이트 드레인 스위치를 더 포함하고, 상기 복수의 선택 게이트 드레인 스위치의 각 선택 게이트 드레인 스위치는 선택 게이트 드레인 제어 신호의 수신에 응답하여 활성화되도록 구성되고, 상기 제어 유닛은, 상기 제1 복수의 메모리 서브블록의 메모리 서브블록에 연관된 판독 동작에 응답하여 상기 선택 게이트 드레인 제어 신호를 상기 복수의 선택 게이트 드레인 스위치의 각 선택 게이트 드레인 스위치에 제공하도록 구성된, 장치.
  10. 제8항에 있어서, 상기 제1 복수의 메모리 서브블록의 메모리 서브블록은 상기 제1 복수의 메모리 서브블록의 제1 메모리 서브블록이고, 상기 장치는 상기 제1 복수의 메모리 서브블록의 제2 메모리 서브블록을 더 포함하고, 상기 제1 복수의 메모리 서브블록의 제2 메모리 서브블록은 제3 복수의 선택 게이트 소스 스위치를 포함하고, 상기 제3 복수의 선택 게이트 소스 스위치의 각 선택 게이트 소스 스위치는, 상기 제1 선택 게이트 소스 제어 라인에 결합되고, 상기 선택 게이트 소스 제어 신호의 수신에 응답하여 활성화되도록 구성된, 장치.
  11. 제8항에 있어서, 상기 제1 복수의 메모리 서브블록의 메모리 서브블록은 상기 제1 복수의 메모리 서브블록의 메모리 서브블록에 연관된 판독 동작 동안 제1 용량성 부하를 제공하도록 구성되고, 상기 제2 복수의 메모리 서브블록의 메모리 서브블록은 상기 제1 복수의 메모리 서브블록의 메모리 서브블록에 연관된 판독 동작 동안 제2 용량성 부하를 제공하도록 구성되고, 상기 제1 용량성 부하는 상기 제2 용량성 부하보다 큰, 장치.
  12. 제8항에 있어서, 상기 제1 복수의 메모리 서브블록의 메모리 서브블록의 복수의 메모리 셀 및 상기 제2 복수의 메모리 서브블록의 메모리 서브블록의 복수의 메모리 셀에 결합된 메모리 액세스 라인을 더 포함하는, 장치.
  13. 제8항에 있어서, 상기 장치는 3차원 메모리 어레이에 포함된, 장치.
  14. 장치로서,
    복수의 선택 게이트 소스 제어 라인으로서, 상기 복수의 선택 게이트 소스 제어 라인의 각 선택 게이트 소스 제어 라인은 블록의 각각의 복수의 메모리 서브블록에 연관된, 상기 복수의 선택 게이트 소스 제어 라인;
    복수의 선택 게이트 드레인 제어 라인 - 상기 복수의 선택 게이트 드레인 제어 라인 중 선택 게이트 드레인 제어 라인 각각은 상기 복수의 선택 게이트 소스 제어 라인 중 하나에 연관된 상기 블록의 상기 각각의 복수의 메모리 서브블록 중 메모리 서브블록 각각에 연관됨 -; 및
    상기 블록의 각 메모리 서브블록에 연관된 메모리 액세스 라인으로서, 상기 복수의 선택 게이트 소스 제어 라인의 각 선택 게이트 소스 제어 라인에 실질적으로 평행한, 상기 메모리 액세스 라인을 포함하는, 장치.
  15. 제14항에 있어서, 판독 동작에 연관된 상기 복수의 메모리 서브블록의 메모리 서브블록에 기초한 상기 판독 동작 동안 복수의 선택 게이트 소스 제어 라인의 각 선택 게이트 소스 제어 라인 상에 선택 게이트 소스 제어 신호를 선택적으로 제공하도록 구성된 제어 유닛을 더 포함하는, 장치.
  16. 제15항에 있어서, 상기 제어 유닛은, 상기 판독 동작에 연관된 상기 복수의 메모리 서브블록의 메모리 서브블록에 기초하여 상기 판독 동작 동안 복수의 선택 게이트 드레인 제어 라인의 각 선택 게이트 드레인 제어 라인 상에 선택 게이트 드레인 제어 신호를 선택적으로 제공하도록 더 구성된, 장치.
  17. 제14항에 있어서, 상기 블록의 각 메모리 서브블록은 동일한 신호 라인들의 세트에 선택적으로 결합된, 장치.
  18. 방법으로서,
    판독 동작 동안, 제1 선택 게이트 소스 제어 라인에 제1 제어 신호를 제공하여 블록의 제1 복수의 메모리 서브블록의 선택 게이트 소스 스위치들을 활성화시키는 단계;
    상기 판독 동작 동안, 제2 선택 게이트 소스 제어 라인에 제2 제어 신호를 제공하여 상기 블록의 제2 복수의 메모리 서브블록의 선택 게이트 소스 스위치들을 비활성화시키는 단계;
    제1 선택 게이트 드레인 제어 라인에 제3 제어 신호를 제공하여 상기 제1 복수의 메모리 서브블록의 제1 메모리 서브블록의 선택 게이트 드레인 스위치들을 활성화시키는 단계; 및
    제2 선택 게이트 드레인 제어 라인에 제4 제어 신호를 제공하여 상기 제1 복수의 메모리 서브블록의 제2 메모리 서브블록의 선택 게이트 드레인 스위치들을 비활성화(disable)시키는 단계를 포함하는, 방법.
  19. 삭제
  20. 제18항에 있어서, 상기 판독 동작 동안, 제1 선택 게이트 소스 제어 라인에 제1 제어 신호를 제공하여 블록의 제1 복수의 메모리 서브블록의 선택 게이트 소스 스위치들을 활성화시키는 단계는, 상기 블록의 제1 복수의 메모리 서브블록의 각 메모리 서브블록에 대해서, 복수의 스트링을 소스에 결합하는 단계를 포함하는, 방법.
  21. 제18항에 있어서, 상기 판독 동작 동안, 제2 선택 게이트 소스 제어 라인에 제2 제어 신호를 제공하여 상기 블록의 제2 복수의 메모리 서브블록의 선택 게이트 소스 스위치들을 비활성화시키는 단계는 용량성 부하를 선택 게이트 소스 스위치의 접합 커패시턴스와 직렬로 결합시키는, 방법.
  22. 제18항에 있어서, 제1 전압을 상기 판독 동작 동안 판독될 행(row)에 연관된 상기 제1 복수의 메모리 서브블록의 각 메모리 서브블록의 메모리 셀에 인가하는 단계; 및
    상기 제1 전압보다 높은 제2 전압을 상기 행에 연관되지 않은 복수의 메모리 서브블록의 각 메모리 서브블록의 복수의 메모리 셀에 인가하는 단계를 더 포함하는, 방법.
  23. 제18항에 있어서, 상기 판독 동작 동안, 제1 선택 게이트 소스 제어 라인에 제1 제어 신호를 제공하여 블록의 제1 복수의 메모리 서브블록의 선택 게이트 소스 스위치들을 활성화시키는 단계는, 상기 블록에 위치된 제어 유닛을 사용하여 상기 제1 제어 신호를 제공하는 단계를 포함하는, 방법.
  24. 제18항에 있어서, 상기 제1 복수의 메모리 서브블록은 제1개수의 메모리 서브블록을 포함하고, 상기 제2 복수의 메모리 서브블록은 상기 제1개수의 메모리 서브블록보다 많은 제2개수의 메모리 서브블록을 포함하는, 방법.
  25. 방법으로서,
    판독 동작 동안 복수의 선택 게이트 소스 제어 라인의 각 선택 게이트 소스 제어 라인 상에 각 제어 신호를 선택적으로 제공하여 블록의 복수의 메모리 서브블록의 선택 게이트 소스 스위치들을 활성화시키는 단계 - 상기 복수의 선택 게이트 소스 제어 라인의 각 선택 게이트 소스 제어 라인은 상기 블록의 적어도 하나의 메모리 액세스 라인에 평행하고, 상기 복수의 선택 게이트 소스 제어 라인 중 각각의 선택 게이트 소스 제어 라인은 상기 블록의 상기 복수의 메모리 서브블록 중 복수의 메모리 서브블록 각각에 연관됨 -; 및
    상기 판독 동작 동안 복수의 선택 게이트 드레인 제어 라인의 각 선택 게이트 드레인 제어 라인 상에 각 제어 신호를 선택적으로 제공하여 상기 블록의 상기 복수의 메모리 서브블록의 각 메모리 서브블록의 선택 게이트 드레인 스위치들을 활성화시키는 단계 - 상기 복수의 선택 게이트 드레인 제어 라인의 각 선택 게이트 드레인 제어 라인은 상기 블록의 상기 적어도 하나의 메모리 액세스 라인에 평행하고, 상기 복수의 선택 게이트 드레인 제어 라인 중 각각의 선택 게이트 드레인 제어 라인은 상기 복수의 선택 게이트 소스 제어 라인 중 선택 게이트 소스 제어 라인에 연관된 상기 각 메모리 서브블록 중 메모리 서브블록 각각에 연관됨 -
    를 포함하는, 방법.
  26. 제25항에 있어서, 상기 판독 동작 동안 복수의 선택 게이트 소스 제어 라인의 각 선택 게이트 소스 제어 라인 상에 각 제어 신호를 선택적으로 제공하여 블록의 복수의 메모리 서브블록의 선택 게이트 소스 스위치들을 활성화시키는 단계는, 상기 복수의 선택 게이트 소스 제어 라인의 적어도 하나의 선택 게이트 소스 제어 라인 상에 각 제어 신호를 제공하여 상기 적어도 하나의 선택 게이트 소스 제어 라인에 연관된 상기 복수의 메모리 서브블록의 메모리 서브블록들의 선택 게이트 소스 스위치들을 비활성화시키는 단계를 포함하는, 방법.
  27. 제26항에 있어서, 상기 복수의 선택 게이트 소스 제어 라인의 적어도 하나의 선택 게이트 소스 제어 라인 상에 각 제어 신호를 제공하여 상기 적어도 하나의 선택 게이트 소스 제어 라인에 연관된 상기 복수의 메모리 서브블록의 메모리 서브블록들의 선택 게이트 소스 스위치들을 비활성화시키는 단계는 복수의 용량성 부하의 각 용량성 부하를 접합 커패시턴스와 직렬로 결합시키는, 방법.
  28. 제25항에 있어서, 상기 판독 동작 동안 복수의 선택 게이트 드레인 제어 라인의 각 선택 게이트 드레인 제어 라인 상에 각 제어 신호를 선택적으로 제공하여 상기 블록의 복수의 메모리 서브블록의 선택 게이트 드레인 스위치들을 활성화시키는 단계를 더 포함하고,
    상기 복수의 선택 게이트 드레인 제어 라인의 각 선택 게이트 드레인 제어 라인은 상기 블록의 적어도 하나의 메모리 액세스 라인에 평행한, 방법.
KR1020177013339A 2014-10-20 2015-10-07 세그먼트화된 sgs 라인을 위한 장치 및 방법 KR102029874B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/518,807 2014-10-20
US14/518,807 US9460792B2 (en) 2014-10-20 2014-10-20 Apparatuses and methods for segmented SGS lines
PCT/US2015/054412 WO2016064579A1 (en) 2014-10-20 2015-10-07 Apparatuses and methods for segmented sgs lines

Publications (2)

Publication Number Publication Date
KR20170070206A KR20170070206A (ko) 2017-06-21
KR102029874B1 true KR102029874B1 (ko) 2019-10-08

Family

ID=55749560

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177013339A KR102029874B1 (ko) 2014-10-20 2015-10-07 세그먼트화된 sgs 라인을 위한 장치 및 방법

Country Status (8)

Country Link
US (4) US9460792B2 (ko)
EP (1) EP3210209B1 (ko)
JP (1) JP6491330B2 (ko)
KR (1) KR102029874B1 (ko)
CN (1) CN107077879B (ko)
SG (1) SG11201702480RA (ko)
TW (2) TWI590251B (ko)
WO (1) WO2016064579A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102272238B1 (ko) * 2014-09-02 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9460792B2 (en) 2014-10-20 2016-10-04 Micron Technology, Inc. Apparatuses and methods for segmented SGS lines
US9595339B2 (en) 2014-10-20 2017-03-14 Micron Technology, Inc. Apparatuses and methods for reducing read disturb
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US10878907B1 (en) * 2019-06-05 2020-12-29 Sandisk Technologies Llc Sub-block size reduction for 3D non-volatile memory
US11239248B2 (en) 2019-11-18 2022-02-01 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic devices and methods
US11476266B2 (en) 2020-02-24 2022-10-18 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods
US11081162B1 (en) 2020-02-24 2021-08-03 Sandisk Technologies Llc Source side precharge and boosting improvement for reverse order program
US11417673B2 (en) 2020-06-22 2022-08-16 Micron Technology, Inc. Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods
US11830815B2 (en) 2020-08-28 2023-11-28 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic systems and methods
US11637178B2 (en) 2020-10-23 2023-04-25 Micron Technology, Inc. Microelectronic devices including isolation structures neighboring staircase structures, and related memory devices, electronic systems, and methods
US11700727B2 (en) 2020-12-03 2023-07-11 Micron Technology, Inc. Microelectronic device structures including tiered stacks comprising staggered block structures separated by slot structures, and related electronic systems and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070263462A1 (en) 2006-05-11 2007-11-15 Micron Technology, Inc. NAND architecture memory devices and operation
US20110019495A1 (en) 2006-07-31 2011-01-27 Scheuerlein Roy E Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US20120069663A1 (en) 2010-09-22 2012-03-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20140040538A1 (en) 2011-04-01 2014-02-06 Ato Solution Co., Ltd. Method of writing data, memory, and system for writing data in memory
US20140286099A1 (en) * 2013-03-21 2014-09-25 Kabushiki Kaisha Toshiba Semiconductor memory device, controller, and memory system

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177071A (ja) 1997-12-11 1999-07-02 Toshiba Corp 不揮発性半導体記憶装置
US7257132B1 (en) 1998-02-26 2007-08-14 Hitachi, Ltd. Receiver set, information apparatus and receiving system
US6925008B2 (en) * 2001-09-29 2005-08-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors
US7148538B2 (en) 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
US7457156B2 (en) 2004-09-02 2008-11-25 Micron Technology, Inc. NAND flash depletion cell structure
US7778086B2 (en) * 2007-01-25 2010-08-17 Micron Technology, Inc. Erase operation control sequencing apparatus, systems, and methods
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US7903461B2 (en) 2008-09-22 2011-03-08 Micron Technology, Inc. Sensing for memory read and program verify operations in a non-volatile memory device
KR101527195B1 (ko) * 2009-02-02 2015-06-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
JP2011054267A (ja) * 2009-09-03 2011-03-17 Samsung Electronics Co Ltd 垂直構造の不揮発性メモリ装置及びその動作方法
JP2011060377A (ja) * 2009-09-10 2011-03-24 Toshiba Corp 半導体記憶装置及びその書き込み制御方法
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2012069606A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US8681555B2 (en) 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
JP2012216269A (ja) 2011-04-01 2012-11-08 Toshiba Corp 不揮発性半導体記憶装置
JP2013004123A (ja) 2011-06-14 2013-01-07 Toshiba Corp 不揮発性半導体記憶装置
JP2013058276A (ja) 2011-09-07 2013-03-28 Toshiba Corp 半導体記憶装置
US9208881B2 (en) * 2011-09-22 2015-12-08 Intel Corporation NAND memory array with mismatched cell and bitline pitch
US8947934B2 (en) * 2011-12-29 2015-02-03 Micron Technology, Inc. Sharing local control lines across multiple planes in a memory device
US8670285B2 (en) 2012-02-02 2014-03-11 Sandisk Technologies Inc. Reducing weak-erase type read disturb in 3D non-volatile memory
JP2013214553A (ja) 2012-03-30 2013-10-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
US9129681B2 (en) 2012-04-13 2015-09-08 Sandisk Technologies Inc. Thin film transistor
US9171626B2 (en) * 2012-07-30 2015-10-27 Micron Technology, Inc.. Memory devices and programming memory arrays thereof
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
US8982625B2 (en) 2012-08-31 2015-03-17 Micron Technology, Inc. Memory program disturb reduction
US9299439B2 (en) * 2012-08-31 2016-03-29 Micron Technology, Inc. Erasable block segmentation for memory
JP2014075169A (ja) * 2012-10-05 2014-04-24 Toshiba Corp 不揮発性半導体記憶装置
US9171636B2 (en) 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
US9001584B2 (en) * 2013-02-28 2015-04-07 Micron Technology, Inc. Sub-block decoding in 3D memory
US9007860B2 (en) 2013-02-28 2015-04-14 Micron Technology, Inc. Sub-block disabling in 3D memory
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9569933B2 (en) 2013-05-31 2017-02-14 Brad Baker Method and apparatus for conducting an electronic card game tournament
KR20150010134A (ko) * 2013-07-18 2015-01-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9443612B2 (en) * 2014-07-10 2016-09-13 Sandisk Technologies Llc Determination of bit line to low voltage signal shorts
JP6230512B2 (ja) * 2014-09-10 2017-11-15 東芝メモリ株式会社 半導体メモリ
US9595339B2 (en) 2014-10-20 2017-03-14 Micron Technology, Inc. Apparatuses and methods for reducing read disturb
US9460792B2 (en) 2014-10-20 2016-10-04 Micron Technology, Inc. Apparatuses and methods for segmented SGS lines

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070263462A1 (en) 2006-05-11 2007-11-15 Micron Technology, Inc. NAND architecture memory devices and operation
US20110019495A1 (en) 2006-07-31 2011-01-27 Scheuerlein Roy E Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US20120069663A1 (en) 2010-09-22 2012-03-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20140040538A1 (en) 2011-04-01 2014-02-06 Ato Solution Co., Ltd. Method of writing data, memory, and system for writing data in memory
US20140286099A1 (en) * 2013-03-21 2014-09-25 Kabushiki Kaisha Toshiba Semiconductor memory device, controller, and memory system

Also Published As

Publication number Publication date
US9460792B2 (en) 2016-10-04
TW201729201A (zh) 2017-08-16
TW201626392A (zh) 2016-07-16
US20170018309A1 (en) 2017-01-19
SG11201702480RA (en) 2017-05-30
US10803945B2 (en) 2020-10-13
EP3210209A1 (en) 2017-08-30
CN107077879B (zh) 2021-01-01
JP2017537424A (ja) 2017-12-14
US20190325965A1 (en) 2019-10-24
JP6491330B2 (ja) 2019-03-27
US10381080B2 (en) 2019-08-13
KR20170070206A (ko) 2017-06-21
US11145370B2 (en) 2021-10-12
TWI590251B (zh) 2017-07-01
US20210166761A1 (en) 2021-06-03
EP3210209B1 (en) 2022-05-18
US20160111160A1 (en) 2016-04-21
EP3210209A4 (en) 2018-05-16
CN107077879A (zh) 2017-08-18
TWI661425B (zh) 2019-06-01
WO2016064579A1 (en) 2016-04-28

Similar Documents

Publication Publication Date Title
KR102029874B1 (ko) 세그먼트화된 sgs 라인을 위한 장치 및 방법
US11698725B2 (en) Apparatuses and methods for concurrently accessing multiple memory planes of a memory during a memory access operation
US10755755B2 (en) Apparatuses and methods for concurrently accessing different memory planes of a memory
US10741259B2 (en) Apparatuses and methods using dummy cells programmed to different states
US10854301B2 (en) Apparatuses and methods for reducing read disturb
US9576667B2 (en) Apparatuses and methods for non-volatile memory programming schemes

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant