JP2018160306A - 半導体記憶装置 - Google Patents

Abstract

【課題】 独立動作可能な複数の各プレーンの状態を効率よく出力できる半導体記憶装置を実現する。
【解決手段】 実施形態の半導体記憶装置によれば、複数のプレーン（Ｐ０、Ｐ１）を有するメモリ（１１）と、メモリ（１１）に記憶されたデータを出力する出力端子とは別に設けられ、メモリ（１１）のレディー／ビジー状態を示すレディー／ビジー信号を出力する１つのレディー／ビジー信号端子（Ｐ）と、メモリ（１１）の複数のプレーン（Ｐ０、Ｐ１）の各プレーン（Ｐ０、Ｐ１）のレディー／ビジー状態を示す第１信号（ＰＳ１）を出力する制御回路（２２）と、制御回路（２２）から出力された第１信号（ＰＳ１）を複数のプレーン（Ｐ０、Ｐ１）の個別の状態を示す第２信号（ＰＳ２）に変換し、変換した第２信号（ＰＳ２）をレディー／ビジー信号端子（Ｐ）を介して半導体記憶装置の外部に出力する信号変換部（３１）とを具備する。
【選択図】図２

Description

実施形態は、半導体記憶装置に関する。

記憶デバイスとして、ＮＡＮＤ型フラッシュメモリが広く知られている。

特開２０１２−１１９０３８号公報

本実施形態は、独立動作可能な複数の各プレーンの状態を効率よく出力できる半導体記憶装置を実現する。

実施形態の半導体記憶装置によれば、複数のプレーンを有するメモリと、メモリに記憶されたデータを出力する出力端子とは別に設けられ、メモリのレディー／ビジー状態を示すレディー／ビジー信号を出力する１つのレディー／ビジー信号端子と、メモリの複数のプレーンの各プレーンのレディー／ビジー状態を示す第１信号を出力する制御回路と、制御回路から出力された第１信号を複数のプレーンの個別の状態を示す第２信号に変換し、変換した第２信号をレディー／ビジー信号端子を介して半導体記憶装置の外部に出力する信号変換部とを具備する。

図１は、実施形態に係るＮＡＮＤ型フラッシュメモリが使用されるＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）の使用環境を説明するための図である。 図２は、第１実施形態の不揮発性半導体メモリ６の構成を示す図である。 図３は、Ｄ／Ａコンバータ３１に入力されるデジタル信号ＰＳ１によって示されるプレーンＰ０、Ｐ１のレディー／ビジー状態と、レディー／ビジー信号ピンＰの出力電圧［Ｖ］との関係を示すテーブルＴＡを示す図である。 図４は、コントローラ４の機能ブロックを示す図である。 図５は、第２実施形態の不揮発性半導体メモリ６の制御回路２２、トランジスタスイッチＳＷ及びコントローラ４の関係を示す図である。 図６は、プレーンＰ０、Ｐ１の状態、トランジスタスイッチＳＷ０、ＳＷ１の状態及びレディー／ビジー信号ピンＰの出力電圧の関係を示すテーブルＴＡ２を示す図である。 図７は、第３実施形態の不揮発性半導体メモリ６の制御回路２２、パルス生成器ＰＧ及びコントローラ４の関係を示す図である。 図８は、プレーンＰ０、Ｐ１の状態、レディー／ビジー信号ピンＰの出力周波数［ｋＨｚ］の関係を示すテーブルＴＡ３を示す図である。 図９は、第４実施形態の不揮発性半導体メモリ６の制御回路２２、パルス生成器ＰＧ及びコントローラ４の関係を示す図である。 図１０は、ライトイネーブル信号ＷＥとレディー／ビジー信号ピンＰから出力される信号ＰＳ２との関係を示す第１の例を示す波形図である。 図１１は、ライトイネーブル信号ＷＥとレディー／ビジー信号ピンＰから出力される信号ＰＳ２との関係を示す第２の例を示す波形図である。 図１２は、図１１に対応するプレーンＰ０、Ｐ１の状態の変化を示す図である。

以下、実施の形態について、図面を参照して説明する。
１ 第１実施形態
１−１ 構成及び動作
図１は、実施形態に係るＮＡＮＤ型フラッシュメモリが使用されるＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）の使用環境を説明するための図である。

同図に示すようにホスト１は有線又は無線のネットワーク２によりＳＳＤ３に接続されている。ホスト１は、例えば、パーソナルコンピュータ（ＰＣ）やサーバである。

ＳＳＤ３は、コントローラ４、ＲＡＭ５及び不揮発性半導体メモリ６を有する。

コントローラ４は、ＳＳＤ３の全体的な制御を司るもので、ホスト１とＳＳＤ３との間の通信、ＳＳＤ３の制御、不揮発性半導体メモリ６への書き込み、読み出し制御などを含む。

ＲＡＭ５は、コントローラ４によって実行されるプログラムのワーキングエリアなどに使用され、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。

不揮発性半導体メモリ６は、例えば、ＮＡＮＤ型フラッシュメモリであり、コントローラ４からのデータを記憶する。

図２は、第１実施形態の不揮発性半導体メモリ６の構成を示す図である。

不揮発性半導体メモリ６は、メモリセルアレイ１１と、プログラムデータ又はリードデータを一時的に記憶するデータレジスタ１２とを有する。

メモリセルアレイ１１は、複数の独立制御可能なプレーンＰ０、Ｐ１を有する。実施形態では、２つのプレーンＰ０、Ｐ１を示すが、プレーンの数は２つに限られるものではなく、複数であれば良い。各プレーンＰ０、Ｐ１は、複数のページを有し、かつ少なくとも１つのページレジスタを有する。ページレジスタの数は、プレーンのＰ０、Ｐ１のプレーンの動作に依存する。

センスアンプ１３は、リードデータをセンスし、これを増幅する。カラムアドレスバッファ１４は、カラムアドレス信号をバッファリングする。カラムアドレスデコーダ１５は、カラムアドレス信号をデコードし、メモリセルアレイ１１のカラムの選択を行う。

実施形態では、選択された８カラムについて、データレジスタ１２と入出力（Ｉ／Ｏ）回路１６との間でプログラムデータ／リードデータ（８ビットＤＡＴ［７：０］）の転送が行われる。

ロウアドレスバッファ１７は、ロウアドレス信号をバッファリングする。ロウアドレスデコーダ１８は、ロウアドレス信号をデコードし、メモリセルアレイ１１の１つのロウ（例えば、１ページ）の選択を行う。

アドレスレジスタ１９は、ロウアドレス信号及びカラムアドレス信号を一時的に記憶する。コマンドレジスタ２０は、例えば、プログラム動作、リード動作、イレーズ動作などを選択するコマンド信号を一時的に記憶する。

ステータスレジスタ２１は、プログラムベリファイ動作の結果（ステータスパス／ステータスフェイル）を一時的に記憶する。この結果は、Ｉ／Ｏ回路１６を介して、不揮発性半導体メモリ６の外部にある不揮発性半導体メモリ６のコントローラ４、さらにホスト１に転送される。

制御回路２２は、メモリセルアレイ１１に対するプログラム動作、リード動作、イレーズ動作などの各種の動作を制御する。また、制御回路２２は、メモリセルアレイ１１のプレーンＰ０、Ｐ１のレディー／ビジー状態を認識するプレーン判断部２２ａを有する。プレーン判断部２２ａは、例えば、コマンド、アドレス情報を基にプレーンＰ０、Ｐ１のレディー／ビジー状態を認識しても良いが、これに限られるものではない。プレーン判断部２２ａは、プレーンＰ０、Ｐ１のレディー／ビジー状態を示す信号ＰＳ１をＤ／Ａコンバータ３１に出力する。

なお、プレーン判断部２２ａは、所定のイベントが発生した場合に、プレーンＰ０、Ｐ１のレディー／ビジー状態を示す信号ＰＳ１をＤ／Ａコンバータ３１に出力しても良い。所定のイベントは、例えば、不揮発性半導体メモリ６がライトイネーブル信号ＷＥを受信した場合などであるが、これに限られるものではない。

制御回路２２は、プレーン判断部２２ａが信号ＰＳ１をＤ／Ａコンバータ３１に出力している間は、不揮発性半導体メモリ６の現在の状態を状態検出回路２５に知らせない。そのため、状態検出回路２５は、プレーン判断部２２ａが信号ＰＳ１をＤ／Ａコンバータ３１に出力している間は、不揮発性半導体メモリ６のレディー／ビジー信号ＲＹ／ＢＹをレディー／ビジー信号ピンＰに出力しない。

なお、実施形態ではレディー／ビジー信号ピンＰは１個であるものとするが、１個に限られるものではない。また、第１実施形態では、レディー／ビジー信号ピンＰをＤ／Ａコンバータ３１と状態検出回路２５と共有する場合について説明するが、状態検出回路２５を設けずに、レディー／ビジー信号ピンＰをＤ／Ａコンバータ３１のみで使用しても良い。

ロジック回路２３は、チップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、及び、ライトプロテクト信号ＷＰを受け、これら制御信号に基づいて、制御回路２２が行うべき動作を指示する。

チップイネーブル信号ＣＥは、チップの選択／非選択を決定する。

コマンドラッチイネーブル信号ＣＬＥがイネーブル状態のとき、入力データ（コマンド信号）は、コマンドレジスタ２０に転送される。アドレスラッチイネーブル信号ＡＬＥがイネーブル状態のとき、入力データ（ロウ／カラムアドレス信号）は、アドレスレジスタ１９に転送される。

ライトイネーブル信号ＷＥがイネーブル状態のとき、プログラム動作が行われ、リードイネーブル信号ＲＥがイネーブル状態のとき、リード動作が行われる。ライトプロテクト信号ＷＰは、上書き(overwrite)の許可／禁止を示す信号である。ライトプロテクト信号ＷＰがイネーブル状態のとき、書き込みが禁止されるため、既に保存されているデータが変更されることはない。

高電圧発生回路２４は、プログラム動作時に使用する高電圧を発生し、これをメモリセルアレイ１１に供給する。

状態検出回路２５は、不揮発性半導体メモリ６の現在の状態を検出し、これを不揮発性半導体メモリ６のコントローラ４に知らせる。例えば、不揮発性半導体メモリ６が動作中のときは、レディー／ビジー信号ＲＹ／ＢＹは、ビジー状態を示し、不揮発性半導体メモリ６が待機中のときは、レディー／ビジー信号ＲＹ／ＢＹは、レディー状態を示す。レディー／ビジー信号ＲＹ／ＢＹは、レディー／ビジー信号ピンＰを通してコントローラ４に出力される。

Ｄ／Ａコンバータ３１は、制御回路２２のプレーン判断部２２ａからプレーンＰ０、Ｐ１のレディー／ビジー状態を示す信号ＰＳ１を受信すると、受信した信号ＰＳ１に基づく電圧を有するアナログ信号ＰＳ２をレディー／ビジー信号ピンＰに出力する。すなわち、レディー／ビジー信号ピンＰからは信号ＰＳ２又はレディー／ビジー信号ＲＹ／ＢＹが出力される。

図３は、Ｄ／Ａコンバータ３１に入力されるデジタル信号ＰＳ１によって示されるプレーンＰ０、Ｐ１のレディー／ビジー状態と、レディー／ビジー信号ピンＰの出力電圧［Ｖ］との関係を示すテーブルＴＡを示す図である。

同図に示すように、Ｄ／Ａコンバータ３１に入力されるデジタル信号ＰＳ１がプレーンＰ０の状態が「ビジー」及びプレーンＰ１の状態が「ビジー」を示す場合には、Ｄ／Ａコンバータ３１の出力信号Ｐ２は０［Ｖ］となり、レディー／ビジー信号ピンＰからは出力信号Ｐ２の電圧０［Ｖ］が出力される。

入力されるデジタル信号ＰＳ１がプレーンＰ０の状態が「レディー」及びプレーンＰ１の状態が「ビジー」を示す場合には、Ｄ／Ａコンバータ３１の出力信号Ｐ２は１［Ｖ］となり、レディー／ビジー信号ピンＰからは出力信号Ｐ２の電圧１［Ｖ］が出力される。デジタル信号ＰＳ１がプレーンＰ０の状態が「ビジー」及びプレーンＰ１の状態が「レディー」を示す場合には、Ｄ／Ａコンバータ３１の出力信号Ｐ２は２［Ｖ］となり、レディー／ビジー信号ピンＰからは出力信号Ｐ２の電圧２［Ｖ］が出力される。デジタル信号ＰＳ１がプレーンＰ０の状態が「レディー」及びプレーンＰ１の状態が「レディー」を示す場合には、Ｄ／Ａコンバータ３１の出力信号Ｐ２は３［Ｖ］となり、レディー／ビジー信号ピンＰからは出力信号Ｐ２の電圧３［Ｖ］が出力される。。

図４は、コントローラ４の機能ブロックを示す図である。同図に示すように、コントローラ４は、プレーン状態判断部３３を有する。プレーン状態判断部３３は、不揮発性半導体メモリ６のレディー／ビジー信号ピンＰから出力されるアナログ信号ＰＳ２を受信し、受信したアナログ信号ＰＳ２の電圧に基づいて、プレーンＰ０、Ｐ１のレディー／ビジー状態を認識する。プレーンＰ０、Ｐ１のレディー／ビジー状態の認識は、例えば、図３のテーブルＴＡを使用して判断される。

同図に示すように、プレーン状態判断部３３は、テーブルＴＡを使用してレディ−／ビジー信号ピンＰの信号Ｐ２の出力電圧が０［Ｖ］である場合には、プレーンＰ０は「ビジー」、プレーンＰ１は「ビジー」であると判断する。

プレーン状態判断部３３は、信号Ｐ２の出力電圧が１［Ｖ］である場合には、プレーンＰ０は「レディー」、プレーンＰ１は「ビジー」、信号Ｐ２の出力電圧が２［Ｖ］である場合には、プレーンＰ０は「ビジー」、プレーンＰ１は「レディー」、信号Ｐ２の出力電圧が３［Ｖ］である場合には、プレーンＰ０は「レディー」、プレーンＰ１は「レディー」であると判断する。
１−２ 効果
独立動作可能な複数のプレーンを有する半導体記憶装置では、複数のプレーンが同時に書き込み／読み出し／消去の動作を行なう。このような半導体記憶装置では、レディー／ビジー信号ピンＰからは半導体記憶装置がレディー状態かビジー状態かのみが判別できる回路となっていた。

各プレーンのレディー／ビジー状態を確認するコマンドをコントローラが発行し、複数のＩ／Ｏピンから各プレーンの状態を把握する場合、各プレーンのレディー／ビジー状態を確認している間は、Ｉ／Ｏが占有されてしまうので、データの入出力やコマンド発行をすることができない。

第１実施形態の半導体記憶装置によれば、メモリセルアレイ１１のプレーンＰ０、Ｐ１の状態を表わす電圧を有する信号ＰＳ２をレディー／ビジー信号ピンＰを介して、不揮発性半導体メモリ６から出力する。

従って、不揮発性半導体メモリ６のコントローラ４は、レディー／ビジー信号ピンＰから出力される信号ＰＳ２に基づいて、効率よく独立動作可能な複数のプレーンの状態を把握することができる。

また、不揮発性半導体メモリ６のＩ／Ｏ回路１６を介さずにプレーンＰ０、Ｐ１の書き込み、読み込み、消去動作が終了しているか否かをプレーンの状態を判断することにより行なうことができるため、１秒間あたりに処理できるＩ／Ｏへのアクセス数（ＩＯＰＳ性能）を犠牲にすることがない。従って、それぞれのプレーン毎に効率良く書き込み、読み込み、消去動作を実行することが可能になる。
２ 第２実施形態
２−１ 構成及び動作
第２実施形態の不揮発性半導体メモリ６は、図２に示したＤ／Ａコンバータ３１の代わりに、トランジスタスイッチＳＷを設けたものである。トランジスタスイッチＳＷは、プレーンＰ０、Ｐ１に対応するトランジスタスイッチＳＷ１、ＳＷ２を有する。トランジスタスイッチＳＷ１、ＳＷ２のインピーダンスはそれぞれ異なる。

図５は、第２実施形態の不揮発性半導体メモリ６の制御回路２２、トランジスタスイッチＳＷ及びコントローラ４の関係を示す図である。なお、図２と同一部分には同一符号を付して説明する。

同図において、制御回路２２のプレーン判断部２２ａはメモリセルアレイ１１のプレーンＰ０、Ｐ１のレディー／ビジー状態を認識する。プレーン判断部２２ａは、プレーンＰ０、Ｐ１のレディー／ビジー状態に基づいて、トランジスタスイッチＳＷ０、ＳＷ１のオン／オフ制御を行なう。

具体的には、プレーンＰ０が「ビジー」の場合にはトランジスタスイッチＳＷ０をオフにし、プレーンＰ０が「レディー」の場合にはトランジスタスイッチＳＷ０をオンにし、プレーンＰ１が「ビジー」の場合にはトランジスタスイッチＳＷ１をオフにし、プレーンＰ１が「レディー」の場合にはトランジスタスイッチＳＷ１をオンにする。

トランジスタスイッチＳＷのトランジスタスイッチＳＷ０、ＳＷ１は、制御回路２２とレディー／ビジー信号ピンＰとの間に並列に接続されている。制御回路２２のプレーン判断部２２ａからの出力信号ＰＳ１−１、ＰＳ１−２の電圧は、プレーンＰ０、Ｐ１のレディー／ビジー状態に基づいて、オン／オフ制御を行なうためにトランジスタスイッチＳＷ０、ＳＷ１のトランジスタのゲートにそれぞれ印加される。

トランジスタスイッチＳＷ０、ＳＷ１のトランジスタのソースは接地され、ドレインは共通のレディー／ビジー信号ピンＰに接続されている。第２実施形態では、トランジスタスイッチＳＷ０、ＳＷ１のオフ状態の抵抗値をそれぞれ１［ｋΩ］、２［ｋΩ］とする。

レディー／ビジー信号ピンＰには、コントローラ４が接続される他、１．８［Ｖ］の定電圧が抵抗Ｒを介して印加される。第２実施形態では、抵抗Ｒは、１［ｋΩ］である。トランジスタスイッチＳＷ０及びＳＷ１がオフの場合には、不揮発性半導体メモリ６及びコントローラ４には電流が流れず、レディー／ビジー信号ピンＰに印加される電圧は１．８［Ｖ］になるものとする。

図６は、このような場合におけるプレーンＰ０、Ｐ１の状態、トランジスタスイッチＳＷ０、ＳＷ１の状態及びレディー／ビジー信号ピンＰの出力電圧の関係を示すテーブルＴＡ２を示す図である。同図に示すように、プレーンＰ０の状態が「ビジー」及びプレーンＰ１の状態が「ビジー」を示す場合には、トランジスタスイッチＳＷ０、ＳＷ１はオフになり、レディー／ビジー信号ピンＰの電圧は１．８［Ｖ］となる。

プレーンＰ０の状態が「レディー」及びプレーンＰ１の状態が「ビジー」を示す場合には、トランジスタスイッチＳＷ０はオン、ＳＷ１はオフになり、レディー／ビジー信号ピンＰの電圧は０．９［Ｖ］、プレーンＰ０の状態が「ビジー」及びプレーンＰ１の状態が「レディー」を示す場合には、トランジスタスイッチＳＷ０はオフ、ＳＷ１はオンになり、レディー／ビジー信号ピンＰの電圧は１．２［Ｖ］、プレーンＰ０、Ｐ１の状態が「レディー」を示す場合には、トランジスタスイッチＳＷ０、ＳＷ１はオンになり、レディー／ビジー信号ピンＰの電圧は０．７２［Ｖ］となる。

コントローラ４は、図４と同様に、プレーン状態判断部３３を有する。プレーン状態判断部３３は、不揮発性半導体メモリ６のレディー／ビジー信号ピンＰの信号ＰＳ２を受信し、受信した信号ＰＳ２の電圧に基づいて、プレーンＰ０、Ｐ１のレディー／ビジー状態を認識する。プレーンＰ０、Ｐ１のレディー／ビジー状態の認識は、例えば、図６のテーブルＴＡ２を使用して判断される。

同図に示すように、プレーン状態判断部３３は、テーブルＴＡ２を使用してレディ−／ビジー信号ピンＰの信号Ｐ２の出力電圧が０［Ｖ］である場合には、プレーンＰ０は「ビジー」、プレーンＰ１は「ビジー」であると判断する。

プレーン状態判断部３３は、信号Ｐ２の出力電圧が０．９［Ｖ］である場合には、プレーンＰ０は「レディー」、プレーンＰ１は「ビジー」、信号Ｐ２の出力電圧が１．２［Ｖ］である場合には、プレーンＰ０は「ビジー」、プレーンＰ１は「レディー」、信号Ｐ２の出力電圧が０．７２［Ｖ］である場合には、プレーンＰ０は「レディー」、プレーンＰ１は「レディー」であると判断する。
２−２ 効果
第２実施形態の半導体記憶装置によれば、Ｄ／Ａコンバータ３１を設けることなく、トランジスタスイッチＳＷを設けることにより、プレーンＰ０、Ｐ１のレディ−／ビジー状態を判断する。従って。第２実施形態の半導体記憶装置によれば、第１実施形態の半導体記憶装置の効果に加えて、第１実施形態の半導体記憶装置に比して、より簡易な構成の半導体装置を提供することができる。
３ 第３実施形態
３−１ 構成及び動作
第３実施形態の不揮発性半導体メモリ６は、図２に示したＤ／Ａコンバータ３１の代わりに、パルス生成器ＰＧを設けたものである。図７は、第３実施形態の不揮発性半導体メモリ６の制御回路２２、パルス生成器ＰＧ及びコントローラ４の関係を示す図である。なお、図２と同一部分には同一符号を付して説明する。

制御回路２２のプレーン判断部２２ａはメモリセルアレイ１１のプレーンＰ０、Ｐ１のレディ−／ビジー状態を認識する。プレーン判断部２２ａは、プレーンＰ０、Ｐ１のレディ−／ビジー状態を示す信号ＰＳ１をパルス生成器ＰＧに出力する。

パルス生成器ＰＧは、信号ＰＳ１に基づいて、プレーンＰ０、Ｐ１のレディー／ビジー状態を示すパルス周波数を有する信号ＰＳ２を生成し、生成した信号ＰＳ２をレディー／ビジー信号ピンＰに出力する。

図８は、プレーンＰ０、Ｐ１の状態、レディー／ビジー信号ピンＰの出力周波数［ｋＨｚ］の関係を示すテーブルＴＡ３を示す図である。同図に示すように、プレーンＰ０の状態が「ビジー」及びプレーンＰ１の状態が「ビジー」を示す場合には、パルス生成器ＰＧの出力周波数は１［ｋＨｚ］となり、レディー／ビジー信号ピンＰからは出力周波数１［ｋＨｚ］の出力信号Ｐ２が出力される。

プレーンＰ０の状態が「レディー」及びプレーンＰ１の状態が「ビジー」を示す場合には、パルス生成器ＰＧの出力周波数は２［ｋＨｚ］となり、レディー／ビジー信号ピンＰからは出力周波数２［ｋＨｚ］の出力信号Ｐ２が出力される。プレーンＰ０の状態が「ビジー」及びプレーンＰ１の状態が「レディー」を示す場合には、パルス生成器ＰＧの出力周波数は３［ｋＨｚ］となり、レディー／ビジー信号ピンＰからは出力周波数３［ｋＨｚ］の出力信号Ｐ２が出力される。プレーンＰ０の状態が「レディー」及びプレーンＰ１の状態が「レディー」を示す場合には、パルス生成器ＰＧの出力周波数は４［ｋＨｚ］となり、レディー／ビジー信号ピンＰからは出力周波数４［ｋＨｚ］の出力信号Ｐ２が出力される。

コントローラ４は、図４と同様に、プレーン状態判断部３３を有する。プレーン状態判断部３３は、不揮発性半導体メモリ６のレディー／ビジー信号ピンＰの信号ＰＳ２を受信し、受信した信号ＰＳ２のパルス周波数に基づいて、プレーンＰ０、Ｐ１のレディー／ビジー状態を認識する。プレーンＰ０、Ｐ１のレディー／ビジー状態の認識は、例えば、図８のテーブルＴＡ３を使用して判断される。

同図に示すように、プレーン状態判断部３３は、テーブルＴＡ３を使用してレディ−／ビジー信号ピンＰの信号Ｐ２の出力周波数が１［ｋＨｚ］である場合には、プレーンＰ０は「ビジー」、プレーンＰ１は「ビジー」であると判断する。

プレーン状態判断部３３は、信号Ｐ２の出力周波数が２［ｋＨｚ］である場合には、プレーンＰ０は「レディー」、プレーンＰ１は「ビジー」、信号Ｐ２の出力周波数が３［ｋＨｚ］である場合には、プレーンＰ０は「ビジー」、プレーンＰ１は「レディー」、信号Ｐ２の出力周波数が４［ｋＨｚ］である場合には、プレーンＰ０は「レディー」、プレーンＰ１は「レディー」であると判断する。
３−２ 効果
第３実施形態の半導体記憶装置によれば、Ｄ／Ａコンバータ３１を設けることなく、パルス生成器ＰＧを設け、プレーンＰ０、Ｐ１の状態を示すパルス周波数の異なる信号ＰＳ２を不揮発性半導体メモリ６のレディ−／ビジー信号ピンＰから出力する。従って、コントローラ４は、レディ−／ビジー信号ピンＰから出録される信号ＰＳ２のパルス周波数に基づいて、プレーンＰ０、Ｐ１のレディ−／ビジー状態を判断することができる。
４ 第４実施形態
４−１ 構成及び動作
第４実施形態の不揮発性半導体メモリ６は、図２に示したＤ／Ａコンバータ３１の代わりに、パルス生成器ＰＧを設けたものである。図９は、第４実施形態の不揮発性半導体メモリ６の制御回路２２、パルス生成器ＰＧ及びコントローラ４の関係を示す図である。なお、図２と同一部分には同一符号を付して説明する。

制御回路２２のプレーン判断部２２ａはメモリセルアレイ１１のプレーンＰ０、Ｐ１のレディ−／ビジー状態を認識する。プレーン判断部２２ａは、プレーンＰ０、Ｐ１のレディ−／ビジー状態を示す信号ＰＳ１をパルス生成器ＰＧに出力する。また、制御回路２２は、コントローラ４からライトイネーブルピンＷＰを介して送られるライトイネーブル信号ＷＥを受信して、パルス生成器ＰＧに出力する。

パルス生成器ＰＧは、信号ＰＳ１を受信し、信号ＷＥに同期して、受信した信号ＰＳ１からプレーンＰ０、Ｐ１のレディー／ビジー状態を示す電圧を有するパルス信号ＰＳ２を生成して出力する。

第４実施形態では、パルス生成器ＰＧから信号ＷＥに同期して、プレーンＰ０、Ｐ１のレディー／ビジー状態を示す電圧を有するパルス信号ＰＳ２が交互に出力される。プレーンＰ０、Ｐ１のレディー／ビジー状態を示す電圧は、例えば、１［Ｖ］又は０［Ｖ］で表わされる。

コントローラ４は、図４と同様に、プレーン状態判断部３３を有する。プレーン状態判断部３３は、不揮発性半導体メモリ６のレディー／ビジー信号ピンＰの信号ＰＳ２を受信し、信号ＷＥに同期して、受信した信号ＰＳ２の電圧に基づいて、プレーンＰ０、Ｐ１のレディー／ビジー状態を認識する。

第４実施形態では、コントローラ４は、ライトイネーブル信号ＷＥを不揮発性半導体メモリ６に出力している間、プレーンＰ０、Ｐ１のレディー／ビジー状態を判断するものとする。例えば、不揮発性半導体メモリ６のパルス生成器ＰＧがコントローラ４から制御回路２２を介して入力されるライトイネーブル信号ＷＥの８つの立ち上がりエッジに同期して、プレーンＰ０、Ｐ１の状態を示す信号を交互に出力する場合、レディ−／ビジー信号ピンＰから出力される信号ＰＳ２に基づいて、プレーンＰ０、Ｐ１の状態は、コントローラ４により４回判断されることになる。

なお、不揮発性半導体メモリ６のパルス生成器ＰＧは、ライトイネーブル信号ＷＥの立下りエッジを使用しても良いし、立ち上がりエッジ及び立下りエッジの双方を使用して、信号ＰＳ２を出力しても良い。

図１０は、ライトイネーブル信号ＷＥとレディ−／ビジー信号ピンＰから出力される信号ＰＳ２との関係を示す第１の例を示す波形図である。

同図においては、ライトイネーブル信号ＷＥの８つの立ちあがりエッジに同期するタイミング全てで、プレーンＰ０、Ｐ１の状態が双方ともに「レディー」状態であり、レディー／ビジー信号ピンＰからは「１」が出力されている場合を示している。

ライトイネーブル信号ＷＥの８つの立ちあがりエッジに同期して、プレーンＰ０、Ｐ１の状態が双方ともに「レディー」状態であり、プレーンＰ０、Ｐ１の状態に変化はないので、パルス生成器ＰＧは、”１”（１［Ｖ］）の信号ＰＳ２をプレーンＰ０、Ｐ１について交互に出力し続ける。

図１１は、ライトイネーブル信号ＷＥとレディー／ビジー信号ピンＰから出力される信号ＰＳ２との関係を示す第２の例を示す波形図である。同図においては、ライトイネーブル信号ＷＥの８つの立ちあがりエッジのタイミングの際に、プレーンＰ０、Ｐ１の状態が変化している場合を示している。図１２は、図１１に対応するプレーンＰ０、Ｐ１の状態の変化を示す図である。

図１１及び図１２に示すように、ライトイネーブル信号ＷＥの８つの立ちあがりエッジのタイミングと同期して、レディー／ビジー信号ピンＰからの出力電圧［Ｖ］は「０］→「０」→「０」→「１」→「１」→「０」→「１」→「１」と変化している。従って、［プレーンＰ０、プレーンＰ１］の状態は、［ビジー、ビジー」→［ビジー、レディー」→［レディー、ビジー」→［レディー、レディー」と変化していることが分かる。

なお、第４実施形態ではライトイネーブル信号ＷＥを受信した場合について説明したがこれに限られなく、所定のイベントであれば良い。例えば、不揮発性半導体メモリ６がライトイネーブル信号ＷＥを最初に受信した場合、チップイネーブル信号ＣＥを受信した場合などである。

また、ライトイネーブル信号ＷＥの８つの立ち上がりエッジを使用する場合について説明したが、これに限られるものではない。ライトイネーブル信号ＷＥの立ち上がりエッジ（又は立下りエッジ）を使用する場合には、少なくともプレーンの数だけタイミング信号があれば良い。例えば、２つのプレーンＰ０、Ｐ１の場合、少なくとも２つの立ち上がりエッジ（又は立下りエッジ）を有するタイミング信号があれば良い。タイミング信号の立ち上がりエッジ及び立下りエッジを使用する場合には、２つのプレーンＰ０、Ｐ１の場合、少なくとも１つのタイミング信号があれば良い。

さらに、電圧に基づいてプレーンＰ０、Ｐ１の状態をコントローラ４において判断する場合について説明したが、第３実施形態に示したように、パルス周波数に基づいて判断しても良い。
４−２ 効果
第４実施形態の半導体記憶装置によれば、所定のイベント発生時のプレーンＰ０、Ｐ１の状態を判断することができる。また、所定のイベントが所定期間続く場合、コントローラ４は、所定期間におけるプレーンＰ０、Ｐ１の状態をリアルタイムで判断することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…ホスト、２…ネットワーク、３…ＳＳＤ、４…コントローラ、５…ＲＡＭ、６…不揮発性半導体メモリ、２２…制御回路、２２ａ…プレーン判断部、Ｐ…レディー／ビジー信号ピン、３１…Ｄ／Ａコンバータ、Ｐ０、Ｐ１…プレーン、３３…プレーン状態判断部、ＳＷ…トランジスタスイッチ、ＰＧ…パルス生成器。

Claims (7)

1. 複数のプレーンを有するメモリと、
   前記メモリに記憶されたデータを出力する出力端子とは別に設けられ、前記メモリのレディー／ビジー状態を示すレディー／ビジー信号を出力する１つのレディー／ビジー信号端子と、
   前記メモリの複数のプレーンの各プレーンのレディー／ビジー状態を示す第１信号を出力する制御回路と、
   前記制御回路から出力された前記第１信号を前記複数のプレーンの個別の状態を示す第２信号に変換し、前記変換した前記第２信号を前記レディー／ビジー信号端子を介して半導体記憶装置の外部に出力する信号変換部と
   を具備する半導体記憶装置。
2. 前記レディー／ビジー信号端子から出力された前記第２信号に基づいて、前記各プレーンのレディー／ビジー状態を判断するコントローラをさらに具備する請求項１記載の半導体記憶装置。
3. 前記信号変換部はＤ／Ａコンバータであり、
   前記第２信号は、前記複数のプレーンの状態を示す電圧を有する、請求項１記載の半導体記憶装置。
4. 前記信号変換部は複数のスイッチであり、
   前記第１信号は、前記複数のスイッチのオン／オフ制御をそれぞれ行ない、
   前記第２信号は、前記複数のスイッチのオン／オフ状態に基づく前記複数のプレーンの状態を示す電圧を有する、請求項１記載の半導体記憶装置。
5. 前記信号変換部はパルス生成器であり、
   前記第２信号は、前記複数のプレーンの状態を示すパルス周波数を持つパルス信号である、請求項１記載の半導体記憶装置。
6. 前記信号変換部はパルス生成器であり、
   前記パルス生成器は、
   タイミング信号を受信し、
   前記第２信号は、前記受信した前記タイミング信号に同期する前記複数のプレーンの状態を順次示す信号である、請求項１記載の半導体記憶装置。
7. 前記複数のプレーンは、独立して制御される、請求項１記載の半導体記憶装置。