JPS63244486A - 半導体装置 - Google Patents

半導体装置

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JPS63244486A
JPS63244486A JP62078610A JP7861087A JPS63244486A JP S63244486 A JPS63244486 A JP S63244486A JP 62078610 A JP62078610 A JP 62078610A JP 7861087 A JP7861087 A JP 7861087A JP S63244486 A JPS63244486 A JP S63244486A
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JP
Japan
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analog
digital
signal
mos transistor
voltage generator
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JP62078610A
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Natsuki Kushiyama
夏樹 串山
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置に係り、特に、半導体装置のチ
ップ上における配線の占有面積の低減に関する。
（従来の技術） 近年、装置半導体における大容量化、多機能化に伴い半
導体チップ上に形成される信号線、データ線等の配線の
本数が多くなってきている。
第８図は、従来のダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）における行アドレス指定部をブロッ
クダイアグラムで示している。
ｎ個のアドレスパッド１１にはｎ個の行アドレス信号Ａ
。・・・Ａｎ−１が入力される。ｎ個のアドレスパッド
１１にはｎ個の行アドレスバッファ１２に接続されてお
り、ｎ＠の行アドレスバッファ１２は、各々、対応する
アドレスパッド１１に入力された行アドレス信号をうけ
る。ｎ個の行アドレスバッファ１２は、各々、入力行ア
ドレス信号のロジックレベルと同じロジックレベルのア
ドレス信号と、入力行アドレス信号のロジックレベルと
は反対のロジックレベルのアドレス信号との二つの相補
アドレス（ｊ号、すなわちロジックレベルが正のアドレ
ス信号とロジックレベルが負のアドレス信号との二つの
アドレス信号を生成する。ｎ個の行アドレスバッフ１１
２の各々で生成された二つのアドレス信号は、各々、行
アドレス信号線１３を介して行アドレスデコーダ１４に
入力される。
行アドレスデコーダ１４は、行アドレス信号線１３を介
して入力されてきた行アドレスバッファ１２からのアド
レス信号をデコードし、行アドレスデコーダ１４の出力
側に接続されているメモリ１６の複数のワード線１５の
うち、デコードしたアドレス信号の指定する一本のワー
ド線１５を選択し付勢する。
第９図は、典型的な従来のＤＲＡＭの行アドレスバッフ
ァの詳細な回路構成を示す図である行アドレスバッファ
は、Ｐヂャンネルエンハンスメント形ＭＯ８（ｍｅｔａ
ｌ　　ｏｘｉ傘ｉｄｅｓｅｍｉ　ｃｏｎｄｕｔｏｒ）　
トランジスタＱ１−０４と、Ｎチャンネルエンハンスメ
ント形ＭＯＳトランジスタＱ５−Ｑ’ｌ　２とを具備し
ており、フリップフロップ回路を主要要件として構成さ
れている。フリップフロップ回路は、ＰチャンネルＭＯ
ＳトランジスタＱｌ−０４とＮチャンネルＭＯＳトラン
ジスタＱ５−０１０とから成っている。
ＰチャンネルＭＯＳトランジスタロ１のソースは、５Ｖ
の電源電位に接続されており、そのドレインはＮチャン
ネルＭＯＳトランジスタＱ５のドレインに接続されてい
る。ＮチャンネルＭＯＳトランジスタＱ５のソースには
、制御信号線を介してクロックパルスΦ３（第１０図）
が印加される。ＰチャンネルＭＯＳトランジスタＱ２の
ソースは、５Ｖの電源電位に接続されており、そのドレ
インはＮチャンネルＭＯＳトランジスタＱ６のドレイン
に一接続されている。ＮチャンネルＭＯＳトランジスタ
Ｑ６のソースには、クロックパルスΦ３が印加される。
ＰチャンネルＭＯＳトランジスタロ１のドレインとＮチ
ャンネルＭＯＳトランジスタＱ６のドレインとの接続点
は、ＰチャンネルＭＯＳトランジスタＱ２のゲートに接
続されているとともにＮチャンネルＭＯＳトランジスタ
Ｑ６のグ一トにも接続されている。同様に、Ｐチャンネ
ルＭＯＳトランジスタＱ２のドレインとＮチャンネルＭ
ＯＳトランジスタＱ６のドレインとの接続点は、Ｐチャ
ンネルＭＯＳトランジスタロ１のゲートに接続されてい
るとともにＮチャンネルＭＯＳトランジスタＱ６のゲー
トにも接続されている。
５■の電源電位と接地電位との間には、ＰチャンネルＭ
Ｏ８トランジスタＱ３およびＮチャンネルＭＯＳトラン
ジスタＱ７、Ｑ９が直列に接続されている。５Ｖの電源
電位と接地電位との間には、同様に、ＰチャンネルＭＯ
ＳトランジスタＱ４ＣＩ′５よびＮチャンネルＭＯＳト
ランジスタＱ８、Ｑ１０が直列に接続されている。Ｎチ
ャンネルＭＯＳトランジスタＱ７のゲートは、トランス
ファゲートとしてのＮチャンネルＭＯＳトランジスタＱ
１１を介してアドレスパッド１１に接続されている。
ＮチャンネルＭＯＳトランジスタＱ８のゲートには、ト
ランスファゲートとしてのＮチャンネルＭＯＳトランジ
スタＱ１２を介して基準電位ＶＲＥＦが印加される。Ｎ
チャンネルＭＯ８ｔ−ランジスタＱ９、Ｑ１０のゲート
（ハ、クロックパルスΦ１（第１０図）が印加される。
トランスファゲートとしてのＮチャンネルＭＯＳトラン
ジスタＱ１１、Ｑ１２のゲートには、クロックパルスΦ
２（第１０図）が印加される。ＰチャンネルＭＯＳトラ
ンジスタＱ３、Ｑ４のゲートは接地されている。
第９図に示した行アドレスバッファの動作を説明する。
アドレスバッファの動作はクロックパルスΦ１、Ｑ２、
Ｑ３によって制御される。
クロックパルスΦ２が高レベルにあってトランス７１ゲ
ートとしてのＮ′ｆ−ヤンネルＭＯＳトランジスタＱＩ
　Ｌ　Ｑ１２がオン状態にあるときに、クロックパルス
Φ１が高レベルになってＮチャンネルＭＯＳトランジス
タＱ９、Ｑ１０がオン状態になると、アドレスパッド１
１を介して入ツノされたアドレス信号電位と基準電位Ｖ
ＲＥＦとの比較が開始される。すなわち、フリップ７０
ツブにより、ＰチャンネルＭＯ８トランジスタＱ１のド
レインとＮチャンネルＭＯＳトランジスタＱ５のドレイ
ンとの接続点における電位とＰチャンネルＭＯＳトラン
ジスタＱ２のドレインとＮチャンネルＭＯＳトランジス
タＱ８のドレインとの接続点における電位との比較が開
始される。その後、クロックパルスΦ２が低レベルにな
ると、トランスファゲートとしてのＮチャンネルＭＯＳ
トランジスタＱ１１、Ｑｌ　２がオフとなり、行アドレ
スバッファが外部回路から切離される。すなわち、行ア
ドレスバッファが、外部アドレス信号電位と基準電位Ｖ
ＲＥＦとから切離される。そして、クロックパルスΦ３
が低レベルになると、アドレス信号電位と基準電位ＶＲ
ＥＦとの高低が判断される。
アドレス信号電位が基準電位ＶＲＥＦよりも高ければ、
アドレス信号電位は高レベルと判断される。
一方、アドレス信号電位が基Ｆ＄電位ＶＲＥＦよりも低
ければ、アドレス信号電位は低レベルと判断される。ア
ドレス信号電位が高レベルと判断されると、ノリツブ７
０ツブのデータが反転される。
第１１図は、第９図の行アドレスバッファをブロックで
示し、かつブロックで示した行アドレスバッフ１制御回
路を付加して示したブロックダイヤグラムである。第１
１図に示されるように、アドレスバッファ制御回路２２
からアドレスバッファ２１に制御信号Φ１、Φ２、Φ３
を導くための３本の制御信号線が必要である。
ところで、第８図に示した従来の半導体装置では、ｎ個
の行アドレス信号にだいし２ｎ本もの多数の行アドレス
信号線を半導体チップ上に形成している。しかしながら
、半導体チップ上における行アドレスバッファと行デコ
ーダとの距離はかなり大きく、そのため半導体チップ上
に占有する配線の面積が大きくなってしまう。半導体チ
ップ上に占有する配線の面積を小さくしようとすると、
配線幅、配線間隔を小さくしなければならず、加工が困
難となる。
また、第９図および第１１図に示した従来の半導体装置
では、３本の制御信号線が必要であり、そのため、第８
図に示した従来の半導体装置におけるのと同様に、半導
体チップ上に占有する配線の面積が大きくなってしまう
一半導体チツブ上に占有する配線の面積を小さくしよう
とすると、配線幅、配線間隔を小さくしなければならず
、加工が困難となる。
半導体装置は、今後ますます大容量化かつ多機能化され
、アドレス信号線、制御信号線の数が増加していくので
、配線幅、配線間隔を一層小さくすることが要求され、
それに伴い加工がます猿す困難となる。
（発明が解決しようとする問題点） この発明は、上記したように、半導体装置に於いて、大
容量化かつ多機能化に伴うアドレス信号線、制御信号線
等の数の増加により、配線幅、配線間隔に一層微細な加
工が要求されるという困難性を解消すべくなされたもの
で、その目的は、配線の本数が少なくてすみ、半導体チ
ップ上に占有する配線の面積を小さくした半導体装置を
提供することである。
［発明の構成］ （問題点を解決するための手段） この発明の半導体装置は、デジタル信号を送信する少な
くとも２本以上のデジタル信号線の出力端に接続されて
いて送信されてきたデジタル信号をアナログ信号に変換
するアナログ電圧発生器と、このアナログ電圧発生器に
接続されていてアナログ信号を送信する少なくとも１本
以上のアナログ信号線と、このアナログ信号線の出力端
に接続されていて送信されてきたアナログ信号をデジタ
ル信号に変換するデジタル電圧発生器と、を具備してな
ることを特徴とする。
（作用） デジタル信号をアナログ電圧発生器によりアナログ信号
に変換し、変換したアナログ信号を少なくとも１本以上
のアナログ信号線により送信し、アナログ信号線により
送信されたアナログ信号をデジタル電圧発生器によりデ
ジタル信号に変換する。このように、デジタル信号を入
力部でアナログ信号に変換し、変換したアナログ信号を
アナログ信号線により送信し、出力部でデジタル信号に
変換することにより、配線の本数を減少させることがで
き、半導体チップ上に占有する配線の面積を小さくする
ことができる。
（実施例） 以下、図面を参照してこの発明の実施例を詳細に説明す
る。
第１図は、この発明の一実施例にかかる半導体装置、特
に、行アドレス指定部の行アドレスバッファおよび行ア
ドレスデコーダならびにメモリを示している。ｎ個のア
ドレスパッド３１にはｎ個の行アドレス信号Ａ。・・・
Ａｎ−１が入力される。ｎ個のアドレスパッド３１はｎ
個の行アドレスバッファ３２に接続されており、ｎ個の
行アドレスバッファ３２は、それぞれ、対応するアドレ
スパッド３１に入力されたアドレス信号をうける。ｎ個
の行アドレスバッファ３２にはまた、基準電位線を介し
て基準電位ＶＲＥＦが印加される。ｎ個の行アドレスバ
ッファ３２は、各々、入力行アドレス信号の電位が基準
電位ＶＲＥＦよりも高い場合には、高レベル信号を出力
し、一方、入力行アドレス信号の電位が基準電位ＶＲＥ
Ｆよりも低い場合には、低レベル信号を出力する。ｎ個
の行アドレスバッファ３２は各々のデジタル行アドレス
信号線３３を介してデジタル−アナログ・コンバータか
らなるアナログ電圧発生器３４に接続されており、ｎ個
の行アドレスバッファ３２の出力アドレス信号は、各々
のアドレス信号線３３を介してアナログ電圧発生器３４
に入力され、２乗階調のアナログ信号に変換される。ア
ナログ電圧発生器３４は、一本のアナログ行アドレス信
号線３５を介して、アナログ−デジタル・コンバータか
らなるデジタル電圧発生器３６に接続されており、アナ
ログ電圧発生器３４によってアナログ信号に変換された
アドレス信号は、一本のアドレス信号線３５を介して、
アナログ電圧発生器３６に入力され、デジタル信号に変
換される。デジタル電圧発生器３６によってデジタル信
号に変換されたアドレス信号は、行アドレスデコーダ３
７に入力される。行アドレスデコーダ３７は、デジタル
電圧発生器３６から入力されたデジタル信号をデコード
し、行アドレスデコーダ３７の出力側に接続されてりる
メモリ３９の複数のワード線３８のうち、デコードした
デジタル信号の指定する一本のワード線３８を選択し付
勢する。
上記の説明から明らかとなるように、Ｎ個の行アドレス
信号を、半導体チップ上における相互間の距離がかなり
大きいアドレスバッファから行入力アドレスデコーダに
導くに際して、第１図に示した従来の半導体装置におい
ては、２ＸＮ本の行アドレス信号線によって行アドレス
デコーダに導いていたが、この実施例によれば、たった
一本の行アドレス信号線によって行アドレスデコーダに
導くことができる。したがって、半導体チップ上に占有
する配線の面積を小さくすることができる。
なお、この実施例では、Ｎ個の行アドレス信号を２のｎ
乗階調のアナログ信号に変換し、このアナログ信号を一
本のアドレス信号線を介して行アドレスデコーダに入力
したが、この発明はこれに限定されるものではなく、各
々２のｎｌ、ｎ２・・・ｎｍ乗階調を有するｍ個（ただ
し、ｎ１＋ｎ２＋・・・＋ｎｍ＝ｎ）のアナログ信号に
変換し、このｍ個のアナログ信号を一本のアドレス信号
線を介して行アドレスデコーダに入力してもよい。
たとえば、ｍ＝２の場合、第２図に示されるように、ア
ナログ電圧発生器３４として２個のアナログ電圧発生器
３４．３４２を設け、またデジタル電圧発生器３６とし
て２個のデジタル電圧発生器３６．３６２を設ける。そ
して、アナログ電圧発生器３４とデジタル電圧発生器３
６１とを一本の行アドレス信号線３５１により接続し、
またアナログ電圧発生器３４２とデジタル電圧発生器３
６　とを一本の行アドレス信号線３６２により接続する
。
そして、一方のアナログ電圧発生器３４１に、アドレス
信号Ａ。・・・Ａ、（ただし、ｉは、好ましくは、ｉ＝
ｎ／２）を受けるアドレスバッファからの出力アドレス
信号を入力して２のｎ１１乗階調アナログ信号に変換す
る。他方のアナログ電圧発生器３４　に、アドレス信号
Ａｉ＋１・・・Ａｎ−１を受けるアドレスバッファから
の出力アドレス信号を入力して２のｎ２２乗階調アナロ
グ信号に変換する。アナログ電圧発生器３４１によって
２のｎ１乗階調のアナログ信号に変換されたアナログ信
号を一本の行アドレス信号線３５１を介してデジタル電
圧発生器３６１に入力してデジタル信号に変換するとも
に、アナログ電圧発生器３４２によって２のｎ２乗階調
のアナログ信号に変換されたアナログ信号を一本のアド
レス信号線３５２を介してデジタル電圧発生器３６２に
入力してデジタル信号に変換する。デジタル電圧発生器
３６１によって変換されたデジタル信号は行アドレスデ
コーダ３７に上位ビットとして入力され、一方、デジタ
ル電圧発生器３６２によって変換されたデジタル信号は
行アドレスデコーダ３７に下位ビットととして入力され
る。行アドレスデコーダ３７は、デジタル電圧発生器３
６．３６２から入力されま たデジタル信号をデコードし、行アドレスデコーダ３７
の出力側に接続されているメモリ３９の複数のワード線
３８のうち、デコードしたデジタル信号の指定する一本
のワード線３８を選択し付勢する。
この実施例においても、アドレスバッファからの出力ア
ドレス信号をたった２本のアドレス信号線によって半導
体チップ上における相互間の距離がかなり大きい行入力
アドレスデコーダに導くことができる。したがって、半
導体チップ上に占有する配線の面積を小さくすることが
できる。
第３図は、この発明の更に他の実施例に係る半導体装置
の行アドレス指定部をブロックダイアグラムで示したも
のである。
行アドレスバッファ４４では、（ａ）入力アドレス信号
電位と基準電位ＶＲＥＦとの比較、（ｂ）行アドレスバ
ッファ４４のアドレス信号線からの切断、（Ｃ）入力ア
ドレス信号電位と基準電位■ＲＥＦとの電位レベルの判
定が行われる。
行アドレスバツフア制御回路４１は、システム・コント
ローラ（図示せず）からの命令に基いて制御信号Φ１、
Φ２、Φ３を順次出力し、アナログ電圧発生器４２から
の出力信号の電位を制御する。すなわち、行アドレスバ
ツフア制御回路４１は、システム・コントローラから入
力アドレス信号の取込み要求が入力されると、制御信号
Φ１、Φ２、Φ３を順次に出力する。この制御信号Φ１
、Φ２、Φ３は、各々の制御信号線を介してアナログ電
圧発生器４２に入力され、アナログ電圧発生器４２の出
力信号の電位、すなわち、アナログ制御信号線４３の電
位を制御する。すなわち、制御信号Φ１、Φ２、Φ３に
したがって、アナログ電圧発生器４２の出力信号の電位
、すなわちアナログ制御信号線４３の電位を段階的に変
化させる。
アナログ電圧発生器４２の出力電位は、制御信号線４３
を介して、アナログ−デジタル・コンバータから成るデ
ジタル電圧発生器４５に入力され、デジタル制御信号Φ
１、Φ２、Φ３に変換される。
デジタル電圧発生器４５の出力制御信号Φ１、Φ２、Φ
３は行アドレスバツフア制御回路４１に入力され行アド
レスバッファ４４の動作を制御する。
アナログ電圧発生器４２の出力電位は、行アドレスバッ
フ１制御回路４１からの制御信号がない場合には、ＯＶ
から０．５Ｖまでの間に設定されている。この状態は定
常状態であり、行アドレスバッファ４４の状態は炭化し
ない。
そして、行アドレスバッフ１制御回路４１にシステム・
コントローラから入力アドレス信号の取込み要求が入力
されると、行アドレスバツフア制御回路４１は、制御信
号Φ１、Φ２、Φ３を順次出力して、アナログ電圧発生
器４２からの出力信号の電位を制御し、アナログ電圧発
生器４２の出力信号線であるアナログ制御信号線４３の
電位を段階的にかえる。アナログ電圧発生器４２の出力
電位、すなわち、制御信号線４３の電位は、行アドレス
バッフ１制御回路４１から制御信号Φ１が出力されると
、０．５Ｖから１．５Ｖまでの間に設定される。制御信
号線４３の電位は、また、行アドレスバツフア制御回路
４１から制御信号Φ２が出力されると、１．５Ｖから２
．５Ｖまでの間に設定され、行アドレスバツフア制御回
路４１から制御信号Φ３が出力されると、２．５Ｖから
３゜０Ｖまでの間に設定される。行アドレスバツフア制
御回路４１から信号Φ１が出力され、制御信号線４３の
電位が０．５Ｖから１．５Ｖまでの間に設定された状態
においては、デジタル電圧発生器４５は制御信号Φ１を
出力し、この制御信号Φ１がアドレスバッファ４４に入
力される。この状態においては、アドレスバッファ４４
では、上記（ａ）の動作が行なわれる。すなわち、入力
アドレス信号の電位と基準電位ＶＲＥＦとの比較、が行
なわれる。行アドレスバッフ１制御回路４１から信号Φ
２が出力され、制御信号線４３の電位が１．５■から２
．５■までの間に設定された状態においては、デジタル
電圧発生器４５は制御信号Φ２を出力し、この制御信号
Φ２がアドレスバッファ４４に入力される。この状態に
おいては、アドレスバッファ４４では、上記（ｂ）の動
作が行なわれる。すなわち、行アドレスバッファ４４の
アドレス信号信号線からの切断、が行なわれる。
行アドレスバツフア制御回路４１から信号Φ３が出力さ
れ、制御イコ号行線４３の電位が２．５Ｖから３．ＯＶ
までの間に設定された状態においては、デジタル電圧発
生器４５は制御信号Φ３を出力し、この制御信号Φ３が
アドレスバッファ４４に入力される。この状態において
は、アドレスバッファ４４では、上記（Ｃ）の動作が行
なわれる。すなわぢ、入力アドレス信号電位と基準電位
ＶＲＥＦとの電位レベルの判定、が行なわれる。
第３図のこの実施例においても、アドレスバッファ制御
回路からの出力制御信号をたった１本の制御信号線によ
って半導体チップ上におけ相互間の距離がかなり大きい
アドレスバッファに導くことができる。したがって、半
導体チップ上に占有する配線の面積を小さくすることが
できる。
なお、上記実施例はいずれも、半導体装置のアドレス指
定部にこの発明を適用した場合について述べたものであ
るが、この発明は上記実施例にのみ限定されるものでは
なく、複数のデジタル信号が送受信される種々の回路に
適用しうるちのである。
第４図は、第１図および第２図に示す半導体装置に於け
るアナログ電圧発生器の詳細な回路の一例を示している
。
このアナログ電圧発生器は、梯子形抵抗回路から成るデ
ジタル−アナログ、コンバータである。
すなわち、抵抗Ｒとこの抵抗Ｒの抵抗値の２倍の抵抗値
の抵抗２Ｒとの梯子形接続回路から成っている。アナロ
グ出力電圧Ｖ。を取出す出力端と接地電位との間には複
数の抵抗Ｒが直列に接続されている。複数の抵抗Ｒの各
接続点および複数の抵抗Ｒの直列接続回路の両端には抵
抗２Ｒの一端が接続されている。複数の抵抗Ｒの直列接
続回路の両端に接続された抵抗２Ｒの他端は接地されて
いる。複数の抵抗Ｒの各接続点に接続された抵抗２Ｒの
他端は、それぞれ、Ｎチャンネルエンハンスメント形Ｍ
ｏＳトランジスタ５１を介して電源電位ＶＣＣに接続さ
れている。Ｎチャンネルエンハンスメント形ＭＯ８Ｉ−
ランジスタ５１には、それぞれ、アドレス入力信号Ａ、
Ａ１・・・Ａｎ−１が入力される。高レベルのアドレス
信号が入力されたＮチャンネルＭＯＳトランジスタ５１
がオンし、そのオンしたＮチャンネルＭＯＳトランジス
タ５１を介してそのＮチャンネルＭＯＳトランジスタ５
１に接続された抵抗２Ｒに電源電位ＶＣＣが印加される
。そして、次の式であられされるアナログ出力電圧ＶＯ
が出力端から得られる。
−１−ｎ＋１ ＋Ａ　×２　＋・・・十へ　　×２　　）ｎ−１ 第４図の回路例では、抵抗Ｒと抵抗Ｒ２との２種類の抵
抗を作れば良いので構成が簡単であり、メモリの内部に
形成するのに適している。
第５図は、第１図および第２図に示す半導体装置におけ
るアナログ電圧発生器の詳細な回路の他の例を示してい
る。
このアナログ電圧発生器は、相補形ＭＯＳインバータの
オン抵抗による抵抗分割形回路からなるデジタル−アナ
ログ・コンバータからなっている。
すなわち、電源電位ＶＣＣと接地電位との間に直列に接
続されたＰチャンネルエンハンスメント形ＭＯ８（ｍｅ
ｔａｌ　　ｏｘｉｄｅ　　ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）　トランジスタ６１およびＮチャンネルエンハンスメ
ント形ＭＯＳトランジスタ６２からなる相補形ＭＯＳイ
ンバータが複数個並列に接続されている。個々のＭＯＳ
インバータのＮｆヤンネルＭＯＳｌ−ランジスタロ２の
ゲートにはＮチャンネルＭＯＳトランジスタ６３を介し
て電源電位ＶＣＣが印加される。個々のＭＯＳインバー
タのＰチャンネルＭＯＳトランジスタ６１のゲートには
ＮチャンネルＭＯ８ｈランジスタロ３およびインバータ
６４を介して電源電位ＶＣＣが印加される。Ｎヂャンネ
ルＭ　ＯＳ　ｌ−ランジスタロ３のゲートにはアドレス
信号Ａ。・・・Ａｎ−１が入力される。複数の相補形Ｍ
ＯＳインバータのＰチャンネルＭＯＳトランジスタ６１
およびＮチャンネルＭＯＳトランジスタ６２の接続点が
出力電圧Ｖ０を出力する回路出力端を構成している。
ＭＯＳインバータのＰチャンネルＭＯＳトランジスタ６
１のチャンネル長をＬｐ、チャンネル幅をＷｐ、Ｎチャ
ンネルＭＯＳｌ−ランジスタロ２のチャンネル長をｌｎ
、チャンネル幅をＷｎ、βｐ＝Ｗｐ／Ｌｐ、βｎ＝Ｗｎ
／Ｌｎ１βＲ＝βｐ／βｎ＝　（Ｗｐ／Ｌｐ）／　（Ｗ
ｎ／Ｌｎ）とするとき、前記複数の相補形ＭＯＳインバ
ータのβＲが順次２ｎ乗倍に設定されている。このよう
に設定することにより、回路出力端から入力アドレス信
号に対応する出力電圧Ｖ。が出力される。
第５図の回路例では、出力電圧■。をＯＶから電源電位
ＶＣＣまで振幅させることができ、直線性もよい。
第６図は、第１図および第２図に示す半導体装置におけ
るデジタル電圧発生器の詳細な回路の一例を示している
。
すなわち、接地電位と電源電位ＶＣＣとの間に直列に接
続された抵抗Ｒの直列抵抗回路により電源電位ＶＣＣを
分割し複数の基準電位を発生する。
この直列抵抗回路にはまた電流制限用の抵抗ＲＸが接続
されている。この回路例では、基準電位は０．１Ｖ刻み
であって０，１Ｖ、０．２Ｖ・・・３゜３Ｖに設定され
ている。入力アナログ信号電位Ｖ１ｎは３．０５Ｖであ
る。各基準電位に対応してそれら各基準電位とアナログ
信号電位Ｖｉｎとを比較する複数のコンパレータ７１が
設けられている。コンパレータ７１は、アナログ信号電
位Ｖｉｎが基準電位よりも高い場合には、高レベル（Ｈ
レベル゛〉の信号を出力する。コンパレータ７１は、一
方、アナログ信号電位Ｖｉｎが基準電位よりも低い場合
には、低レベル（Ｌレベル）の信号を出力する。隣接す
る２個のコンパレータ７１の出力信号の排他的論理積を
とる複数の排他的オア回路７２が設けられている。複数
の排他的オア回路７２のうち一方の入力信号が高レベル
（Ｈレベル）であり、他方の入力信号が低レベル（Ｌレ
ベル）である排他的オア回路７２の出力信号が高レベル
（Ｈレベル）となり、複数のワード線３８のうちの対応
する１本のワード線３８が選択される。
第７図は、第１図および第２図に示す半導体装置におけ
るデジタル電圧発生器の詳細な回路の他の例を示してい
る。
この回路例は、第６図の回路例における複数の排他的オ
ア回路７２に変えてＰチャンネルエンハンスメント形Ｍ
ＯＳトランジスタ８２およびＮヂャンネルエンハンスメ
ント形ＭＯ８ｈランジスタ８４からなるＭＯＳトランジ
スタ回路（相補形ＭｏＳインパーク）が用いられている
。その他の構成は第６図の回路例における構成と実質的
に同じである。したがって、同一部分には同一番号を付
しである。
すなわち、接地電位と電源電位Ｖｃｃとの間に直列に接
続された抵抗Ｒの直列抵抗回路により電源電位ＶＣＣを
分割し複数の基準電位を発生ずる。
この直列抵抗回路にはまた電流制限用の抵抗ＲＸが接続
されている。この回路例では、基準電位は０．１■刻み
であって０．１Ｖ、０．２Ｖ・・・３゜２Ｖに設定され
ている。入ツノアナログ信号電位■ｉｎは３．０５Ｖで
ある。各基準電位に対応してそれら各基準電位とアナロ
グ信号電位Ｖｉｎとを比較する複数のコンパレータ７１
が設けられている。コンパレータ７１は、アナログ信号
電位Ｖｉｎが基準電位よりも高い場合には、高レベル（
Ｈレベル）の信号を出力する。コンパレータ７１は、一
方、アナログ信号電位Ｖｉｎが基準電位よりも低い場合
には、低レベル（Ｌレベル）の信号を出力する。隣接す
る２個のコンパレータ７１の出力信号の排他的論理積を
とる複数のＭＯＳ　ｌ−ランジスタ回路（相補形ＭＯＳ
インバータ）が設けられている。この複数のＭＯＳトラ
ンジスタ回路は、各々、ＰチャンネルＭＯＳトランジス
タ８２およびＮチャンネルＭＯＳトランジスタ８４から
なっている。各々のＭＯＳトランジスタ回路のＰチャン
ネルＭＯＳトランジスタ８２は、対応するコンパレータ
７１の出力端とワード線３８との間に接続されている。
一方、各々のＭＯＳトランジスタ回路のＮチャンネルＭ
ＯＳトランジスタ８４は、ワード１１３８と接地電位と
の間に接続されている。
各々のＭＯＳトランジスタ回路のＰチャンネルＭＯＳト
ランジスタ８２およびＮチャンネルＭＯＳトランジスタ
８４のゲートは共に、−基準電位弁だけ高いほうの隣接
するコンパレータ７１の出力端に接続されている。複数
のＭＯＳトランジスタ回路のうち対応するコンパレータ
７１からの入力信号が高レベル（Ｈレベル）であり、隣
接するコンパレータ７１からの入力信号が低レベル（Ｌ
レベル）であるＭＯＳトランジスタ回路の出力信号が高
レベル（Ｈレベル）となり、換言するならば、Ｐチャン
ネルＭＯＳトラ゛ンジスタ８２のソースに高レベル（Ｈ
レベル）信号が入力され、ＰチャンネルＭＯ８トランジ
スタ８２およびＮチャンネルＭＯＳトランジスタ８４の
ゲートに、低レベル（Ｌレベル）信号が入力されたＭＯ
Ｓトランジスタ回路の出力信号が高レベル（Ｈレベル）
となり、複数のワードＩ！３８のうちの対応する１本の
ワードｌ１１３８が選択される。
この第７図の回路例の場合には、第６図の回路例におけ
る排他的オア回路７２を２個のＭＯＳ　トランジスタ（
ＰｆｐンネルＭＯＳトランジスタ８２およびＮチャンネ
ルＭＯＳトランジスタ８４）からなるＭＯＳトランジス
タ回路で構成したことにより、半導体チップ上に占める
面積を小さくすることができる。
（発明の効果） 上述したように、この発明の半導体装置によれば、デジ
タル信号を入力部でアナログ信号に変換し、変換したア
ナログ信号をアナログ信号線により送信することにより
、半導体チップ上におＣプ＝　　３１　− る相互間に距離がかなり人きい回路間の送信のための配
線の本数を減少させることができ、半導体チップ上に占
める面積を小さくすることができる。
【図面の簡単な説明】
第１図は、この発明の一実施例に係る半導体Ｂ［１特に
、その行アドレス指定部をブロックダイアグラムで示す
図、第２図は、この発明の他の実施例に係る半導体装置
、特に、その行アドレス指定部をブロックダイアグラム
で示す図、第３図は、この発明のさらに他の実施例に係
る半導体装置の行アドレス指定部をブロックダイアグラ
ムで示す図、第４図は、第１図および第２図に示す半導
体′ＩＡｆｌ！に於けるアナログ電圧発生器の詳細な回
路の一例を示す図であって、特に、梯子形抵抗回路を含
むデジタル−アナログ、コンバータからなるアナログ電
圧発生器の詳細な回路の一例を示す図、第５図は、第１
図および第２図に示す半導体装！におけるアナログ電圧
発生器の詳細な回路の他の例を示す図であって、特に、
相補形ＭＯＳインバータのオン抵抗による抵抗分割形回
路を含むデジタル−アナログ・コンバータからなるアナ
ログ電圧発生器の詳細な回路の一例を示す図、第６図は
、第１図および第２図に示す半導体装置におけるデジタ
ル電圧発生器の詳細な回路の一例を示す図、第７図は、
第１図および第２図に示す半導体装置におけるデジタル
電圧発生器の詳細な回路の他の例を示す図、第８図は、
従来のダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）における行アドレス指定部をブロックダイアグ
ラムで示す図、第９図は、従来のＤＲＡＭにおける行ア
ドレスバッフ１の詳細な回路の一例を示す図、第１０図
は、第９図の行アドレスバッファに入力される制御信号
を示す図、第１１図は、第９図の行アドレスバッフ１を
ブロックで示し、かつ行アドレスバッフ１制御回路を付
加してブロックダイアグラムで示す図である。 １１・・・アドレスパッド、１２・・・行アドレスバッ
ファ、１３・・・行アドレス信号線、１４・・・行デコ
ーダ、１５・・・ワード線、１６・・・メモリ、２１・
・・行アドレスバッフ戸、２２・・・行アドレスバッフ
ァ制御回路、３１・・・アドレスパッド、３２・・・行
アドレスバッファ、３３・・・デジタル行アドレス信号
線、３４・・・アナログ電圧発生器、３５・・・アナロ
グ行アドレス信号線、３６・・・デジタル電圧発生器、
３７・・・行デコーダ、３８・・・ワード線、３９・・
・メモリ、４１・・・行アドレスバツフア制御回路、４
２・・・アナログ電圧発生器、４３・・・アナログ制御
信号線、４４・・・行アドレスバッファ、４５・・・デ
ジタル電圧発生器。

Claims (13)

    【特許請求の範囲】
  1. （１）デジタル信号を送信する少なくとも２本以上のデ
    ジタル信号線と、前記少なくとも２本以上のデジタル信
    号線の出力端に接続されていて送信されてきた前記デジ
    タル信号をアナログ信号に変換するアナログ電圧発生器
    と、前記アナログ電圧発生器に入力端が接続されていて
    前記アナログ信号を送信する少なくとも１本以上のアナ
    ログ信号線と、前記少なくとも１本以上のアナログ信号
    線の出力端に接続されていて送信されてきた前記アナロ
    グ信号をデジタル信号に変換するデジタル電圧発生器と
    、を具備してなることを特徴とする半導体装置。
  2. （２）前記デジタル信号はアドレス信号であり、前記少
    なくとも１本以上のアナログ信号線はアドレス信号線で
    あることを特徴とする、特許請求の範囲第１項に記載の
    半導体装置。
  3. （３）前記デジタル信号は制御信号であり、前記少なく
    とも１本以上のアナログ信号線は制御信号線であること
    を特徴とする、特許請求の範囲第１項に記載の半導体装
    置。
  4. （４）記憶手段と、前記記憶手段と前記デジタル電圧発
    生器とに接続されていて前記デジタル電圧発生器によつ
    て変換された前記デジタル信号をデコードするデコーダ
    とをさらに具備してなることを特徴とする、特許請求の
    範囲第１項に記載の半導体装置。
  5. （５）前記アナログ電圧発生器はデジタル−アナログ・
    コンバータからなることを特徴とする、特許請求の範囲
    第１項に記載の半導体装置。
  6. （６）前記デジタル電圧発生器はアナログ−デジタル・
    コンバータからなることを特徴とする、特許請求の範囲
    第１項に記載の半導体装置。
  7. （７）前記デジタル−アナログ・コンバータは梯子形抵
    抗回路からなることを特徴とする、特許請求の範囲第５
    項に記載の半導体装置。
  8. （８）前記デジタル−アナログ・コンバータは相補形Ｍ
    ＯＳインバータのオン抵抗による抵抗分割形回路からな
    ることを特徴とする、特許請求の範囲第５項に記載の半
    導体装置。
  9. （９）前記アナログ−デジタル・コンバータは、抵抗分
    割により複数の基準電位を発生する直列抵抗回路と、前
    記複数の基準電位の個々と前記少なくとも１本以上のア
    ナログ信号線により送信されてきた前記アナログ信号と
    を比較する複数のコンパレータと、隣接する２個の前記
    コンパレータの出力の排他的論理積をとる複数の排他的
    オア回路とからなることを特徴とする、特許請求の範囲
    第６項に記載の半導体装置。
  10. （１０）前記アナログ−デジタル・コンバータは、抵抗
    分割により複数の基準電位を発生する直列抵抗回路と、
    前記複数の基準電位の個々と前記少なくとも１本以上の
    アナログ信号線により送信されてきた前記アナログ信号
    とを比較する複数のコンパレータと、隣接する２個の前
    記コンパレータの出力信号をうけこの出力信号のレベル
    が同じ時信号を出力する複数のトランジスタ回路とから
    なることを特徴とする、特許請求の範囲第６項に記載の
    半導体装置。
  11. （１１）前記デジタル−アナログ・コンバータは、直列
    接続された複数の第１の抵抗と、前記第１の抵抗の２倍
    の抵抗値を有し前記複数の第１の抵抗の個々の接続点に
    一端が接続された複数の第２の抵抗と、前記複数の第２
    の抵抗の個々の他端と電源電位との間に接続され、ゲー
    トに前記デジタル信号が入力される複数のトランジスタ
    とからなることを特徴とする、特許請求の範囲第７項に
    記載の半導体装置。
  12. （１２）前記デジタル−アナログ・コンバータは、各々
    電源電位と基準電位との間に直列に接続されたＰチャン
    ネルＭＯＳトランジスタおよびＮチャンネルＭＯＳトラ
    ンジスタからなり前記ＰチャンネルＭＯＳトランジスタ
    およびＮチャンネルＭＯＳトランジスタの接続点が回路
    出力端を構成する並列接続された複数の相補形ＭＯＳイ
    ンバータと、一端が電源電位に接続され他端が前記複数
    の相補形ＭＯＳインバータの個々のＰチャンネルＭＯＳ
    トランジスタおよびＮチャンネルＭＯＳトランジスタの
    一方のゲートに直接に接続されているとともにインバー
    タを介して前記ＰチャンネルＭＯＳトランジスタおよび
    ＮチャンネルＭＯＳトランジスタの他方のゲートに接続
    され、ゲートに前記デジタル信号が入力される複数のＭ
    ＯＳトランジスタとからなることを特徴とする、特許請
    求の範囲第８項に記載の半導体装置。
  13. （１３）前記ＰチャンネルＭＯＳトランジスタのチャン
    ネル長をＬｐ、チャンネル幅をＷｐ、ＮチャンネルＭＯ
    Ｓトランジスタのチャンネル長をＬｎ、チャンネル幅を
    Ｗｎ、βｐ＝Ｗｐ／Ｌｐ、βｎ＝Ｗｎ／Ｌｎ、β＿Ｒ＝
    βｐ／βｎ＝（Ｗｐ／Ｌｐ）／（Ｗｎ／Ｌｎ）とすると
    き、前記複数の相補形ＭＯＳインバータのβ＿Ｒが順次
    ２ｎ乗倍に設定されていることを特徴とする、特許請求
    の範囲第１２項に記載の半導体装置。
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