JPH0388508A - ディジタルミキサ - Google Patents
ディジタルミキサInfo
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- JPH0388508A JPH0388508A JP1225215A JP22521589A JPH0388508A JP H0388508 A JPH0388508 A JP H0388508A JP 1225215 A JP1225215 A JP 1225215A JP 22521589 A JP22521589 A JP 22521589A JP H0388508 A JPH0388508 A JP H0388508A
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- analog
- digital
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- 238000006243 chemical reaction Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 abstract 1
- 238000005070 sampling Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 235000019800 disodium phosphate Nutrition 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
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- Management Or Editing Of Information On Record Carriers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数チャンネルのディジタルデータをミキ
シングするディジタルミキサに関し、少ない配線数で多
数のチャンネル人力をミキシングできるようにしたもの
である。
シングするディジタルミキサに関し、少ない配線数で多
数のチャンネル人力をミキシングできるようにしたもの
である。
従来のディジタルミキサは、チャンネル数が少ない場合
は複数のＤ Ｓ Ｐ （Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｅｒ ：ディジタル信号処理装置）でメ
モリを共用してバスを構成していた。第２図はその一例
を示すもので、各チャンネルディジタル人力データｃｈ
１〜ｃｈ４をＤＳＰＩｏ、１２に人力して信号処理した
後メモリ１４に一旦保持し、これを順次読み出してＤＳ
Ｐ１６で信号処理して出力するようにしたものである・
。
は複数のＤ Ｓ Ｐ （Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｅｒ ：ディジタル信号処理装置）でメ
モリを共用してバスを構成していた。第２図はその一例
を示すもので、各チャンネルディジタル人力データｃｈ
１〜ｃｈ４をＤＳＰＩｏ、１２に人力して信号処理した
後メモリ１４に一旦保持し、これを順次読み出してＤＳ
Ｐ１６で信号処理して出力するようにしたものである・
。
また、別の方法として加算器を用いてミキシングするも
のがあった。第３図はその一例で、ディジタル入力信号
をｃｈ１〜ｃｈ８をＤＳＰ１８゜２０．２２．２４に人
力して信号処理した後加算器２６，２８．３０で順次加
算し、全加算信号をＤＳＰ３２で信号処理して出力する
ようにしたものである。
のがあった。第３図はその一例で、ディジタル入力信号
をｃｈ１〜ｃｈ８をＤＳＰ１８゜２０．２２．２４に人
力して信号処理した後加算器２６，２８．３０で順次加
算し、全加算信号をＤＳＰ３２で信号処理して出力する
ようにしたものである。
前記第２図の構成は、チャンネル数、バス数が少ない場
合は有効であるが、同一タイミングにＤＳＰＩＯとＤＳ
Ｐ１２を出力することができないので、各ＤＳＰＩ０．
１２が１サンプリング周期間にメモリアクセスできる回
路が制限を受け、入力チャンネル数、バス数が多くとれ
ない欠点があった。また、チャンネル人力をモジュール
化構成にしようとした場合、これらモジュールは同一タ
イミングでメモリアクセスできないことになり、各々に
異なるタイミング信号を与えて制御しなけらばならず複
雑化し、さらにはそれ以前の問題として、モジュール化
構成にするほどのチャンネル数加算処理は実行速度上の
制約から現実に実行不可能といえる。
合は有効であるが、同一タイミングにＤＳＰＩＯとＤＳ
Ｐ１２を出力することができないので、各ＤＳＰＩ０．
１２が１サンプリング周期間にメモリアクセスできる回
路が制限を受け、入力チャンネル数、バス数が多くとれ
ない欠点があった。また、チャンネル人力をモジュール
化構成にしようとした場合、これらモジュールは同一タ
イミングでメモリアクセスできないことになり、各々に
異なるタイミング信号を与えて制御しなけらばならず複
雑化し、さらにはそれ以前の問題として、モジュール化
構成にするほどのチャンネル数加算処理は実行速度上の
制約から現実に実行不可能といえる。
前記第３図の構成は、各ＤＳＰ１８，２０゜２２．２４
は同一タイミングに信号を出力できるので、入力チャン
ネル数、バス数を第２図の構成に比べて多くとることが
できるが、配線量が多くなる欠点があった。また、モジ
ュール化構成にしようとした場合、これらモジュールを
接続する側すなわちマスタモジュール自体の入力配線容
量が有限かつ固定であり、さらには各モジュール１つ１
つが所定数の配線を占有してしまうことから、アナログ
ミキサのようにモジュール数を制約なく変更することは
原理的に不可能であるし、かといって不要にマスタモジ
ュールを大容量化することも利用効率の点から見て好ま
しい設計とはいえず、やはり問題が残るところである。
は同一タイミングに信号を出力できるので、入力チャン
ネル数、バス数を第２図の構成に比べて多くとることが
できるが、配線量が多くなる欠点があった。また、モジ
ュール化構成にしようとした場合、これらモジュールを
接続する側すなわちマスタモジュール自体の入力配線容
量が有限かつ固定であり、さらには各モジュール１つ１
つが所定数の配線を占有してしまうことから、アナログ
ミキサのようにモジュール数を制約なく変更することは
原理的に不可能であるし、かといって不要にマスタモジ
ュールを大容量化することも利用効率の点から見て好ま
しい設計とはいえず、やはり問題が残るところである。
この発明は、従来の技術における欠点を解決して、少な
い配線数で多数のチャンネル人力をミキシングすること
ができ、またモジュール化、人力チャンネル数変更への
対応化も容易なディジタルミキサを提供しようとするも
のである。
い配線数で多数のチャンネル人力をミキシングすること
ができ、またモジュール化、人力チャンネル数変更への
対応化も容易なディジタルミキサを提供しようとするも
のである。
この発明は、複数チャンネルのパラレル人力データを同
一ビットどうしアナログ加算するアナログ加算手段と、
これらアナログ加算された各ビット加算データをＡ／Ｄ
変換するＡ／Ｄ変換手段と、これらＡ／Ｄ変換された各
ビット加算データをディジタル加算するディジタル加算
手段とを具備してなるものである。
一ビットどうしアナログ加算するアナログ加算手段と、
これらアナログ加算された各ビット加算データをＡ／Ｄ
変換するＡ／Ｄ変換手段と、これらＡ／Ｄ変換された各
ビット加算データをディジタル加算するディジタル加算
手段とを具備してなるものである。
この発明によれば、複数チャンネルのパラレル入力デー
タは同一ビットどうしアナログ加算されてＡ／Ｄ変換さ
れる。そして、Ａ／Ｄ変換された各ビットの加算データ
はさらにディジタル加算されてディジタルミキシング出
力が得られる。
タは同一ビットどうしアナログ加算されてＡ／Ｄ変換さ
れる。そして、Ａ／Ｄ変換された各ビットの加算データ
はさらにディジタル加算されてディジタルミキシング出
力が得られる。
これによれば、複数チャンネルのパラレル人力データを
バスを介して同一ビットどうしアナログ加算するように
したので、少ない配線数で多数のチャンネルをミキシン
グすることができる。
バスを介して同一ビットどうしアナログ加算するように
したので、少ない配線数で多数のチャンネルをミキシン
グすることができる。
なお、パラレル入力データとしてサンプリング周期内に
異種類のデータを時分割配列して人力すれば、多種類の
データを時分割処理することができる。
異種類のデータを時分割配列して人力すれば、多種類の
データを時分割処理することができる。
また、各チャンネルのパラレル人力データを、それぞれ
モジュール化された回路から供給すれば、入力チャンネ
ル数の変更等が容易になる。
モジュール化された回路から供給すれば、入力チャンネ
ル数の変更等が容易になる。
この発明の一実施例を第１図に示す、ここでは、チャン
ネル数をＮとしてチャンネルごとに入力をモジュール化
し、また、１つのチャンネルの入力データが例えば２４
ビツトパラレルデータで表わされ、かつ複数種類の人力
データが１サンプリング周期内に時分割で人力して時分
割処理する場合について示している。
ネル数をＮとしてチャンネルごとに入力をモジュール化
し、また、１つのチャンネルの入力データが例えば２４
ビツトパラレルデータで表わされ、かつ複数種類の人力
データが１サンプリング周期内に時分割で人力して時分
割処理する場合について示している。
各チャンネルモジュール３４−１乃至３４−Ｎはそれぞ
れ２４ビツトの入力端子３６−１・０・・・・・・３６
−１・２３乃至３６−Ｎ −０・・・・・・３６−Ｎ・
２３と、これら入力端子に接続された定電流源３８−１
・０・・・・・・３８−１・２３乃至３８−Ｎ・０・・
・・・・３８−Ｎ・２３を具えている。そして、各チャ
ンネルのビット入力のうち“１”になったものについて
定電流源がオンしてそれぞれ定電流値Ｉを供給するよう
になっている。
れ２４ビツトの入力端子３６−１・０・・・・・・３６
−１・２３乃至３６−Ｎ −０・・・・・・３６−Ｎ・
２３と、これら入力端子に接続された定電流源３８−１
・０・・・・・・３８−１・２３乃至３８−Ｎ・０・・
・・・・３８−Ｎ・２３を具えている。そして、各チャ
ンネルのビット入力のうち“１”になったものについて
定電流源がオンしてそれぞれ定電流値Ｉを供給するよう
になっている。
各チャンネルモジュール３４−１乃至３４−Ｎの各ビッ
ト出力ラインはバス４０・０乃至４０・２３にそれぞれ
接続され、各ビット出力電流はアナログ加算手段として
のこれらバス４０・０乃至４０・２３を介して同一ビッ
トどうしがアナログ加算される。バス４０・０乃至４０
・２３はアナログミキサ等の場合と同様にフラットケー
ブルを使用することができる。アナログ加算された各電
流値はマスタモジュール４１内の電流−電圧変換器４２
・０乃至４２・２３でそれぞれ電圧値に変換された後サ
ンプルホールド回路４４・０乃至４４・２３でサンプル
ホールドされて、Ａ／Ｄ変換器４６・０乃至４６・２３
でディジタル信号に変換される。ディジタル信号に変換
された各ビットの加算データはディジタル加算回路４８
で桁合わせを行なったうえで相互に加算されて、出力端
子５０・０乃至５０・２３からは最終的なディジタルミ
キシング出力の各ビット信号が出力される。
ト出力ラインはバス４０・０乃至４０・２３にそれぞれ
接続され、各ビット出力電流はアナログ加算手段として
のこれらバス４０・０乃至４０・２３を介して同一ビッ
トどうしがアナログ加算される。バス４０・０乃至４０
・２３はアナログミキサ等の場合と同様にフラットケー
ブルを使用することができる。アナログ加算された各電
流値はマスタモジュール４１内の電流−電圧変換器４２
・０乃至４２・２３でそれぞれ電圧値に変換された後サ
ンプルホールド回路４４・０乃至４４・２３でサンプル
ホールドされて、Ａ／Ｄ変換器４６・０乃至４６・２３
でディジタル信号に変換される。ディジタル信号に変換
された各ビットの加算データはディジタル加算回路４８
で桁合わせを行なったうえで相互に加算されて、出力端
子５０・０乃至５０・２３からは最終的なディジタルミ
キシング出力の各ビット信号が出力される。
このディジタル加算においてはオーバフロープロテクト
が施されている。
が施されている。
第１図の回路においては、チャンネルモジュール３４を
バス４０・０乃至４０・２３に着脱するだけで容易に人
力チャンネル数の変更ができ、従来のアナログミキサと
同様の使い勝手が実現可能となる。なお、人力チャンネ
ル数は、Ａ／Ｄ変換器４６の人力レベルが０〜Ｎの間で
変化するので、それに対応したディジタル出力が得られ
る範囲で変更することができる。すなわち、Ａ／Ｄ変換
器４６の出力ビツト数をＭとすれば２Ｍチャンネルのチ
ャンネルモジュールを接続することができ、例えばＡ／
Ｄ変換器４６の出力ビツト数を６ビツトとすれば６４チ
ヤンネルの人力をミキシングすることができる。
バス４０・０乃至４０・２３に着脱するだけで容易に人
力チャンネル数の変更ができ、従来のアナログミキサと
同様の使い勝手が実現可能となる。なお、人力チャンネ
ル数は、Ａ／Ｄ変換器４６の人力レベルが０〜Ｎの間で
変化するので、それに対応したディジタル出力が得られ
る範囲で変更することができる。すなわち、Ａ／Ｄ変換
器４６の出力ビツト数をＭとすれば２Ｍチャンネルのチ
ャンネルモジュールを接続することができ、例えばＡ／
Ｄ変換器４６の出力ビツト数を６ビツトとすれば６４チ
ヤンネルの人力をミキシングすることができる。
なお、第１図の実施例では異種類のデータが時分割的に
入力され、それぞれ時分割処理されて、時分割出力され
るようになっている。
入力され、それぞれ時分割処理されて、時分割出力され
るようになっている。
各チャンネル人力のビット０をアナログ加算する回路の
具体例を第４図に示す。スイッチ５２１乃至５２−Ｎは
各チャンネル１〜Ｎのビット０の信号によりオン、オフ
（“１″のときオン、“０１のときオフ）されて、オン
時にそれぞれ定電流■を流す。ここでは、チャンネル１
とＮのみ“１″で、他は“０″の場合を示している。こ
の電流は加算されて、反転増幅器（電流−電圧変換器）
４２・０に供給され、ここで電流値に対応した電圧値に
変換されて出力される。他のビット１〜２３についても
このビットＯと同様のアナログ加算構成が形成されてい
る。
具体例を第４図に示す。スイッチ５２１乃至５２−Ｎは
各チャンネル１〜Ｎのビット０の信号によりオン、オフ
（“１″のときオン、“０１のときオフ）されて、オン
時にそれぞれ定電流■を流す。ここでは、チャンネル１
とＮのみ“１″で、他は“０″の場合を示している。こ
の電流は加算されて、反転増幅器（電流−電圧変換器）
４２・０に供給され、ここで電流値に対応した電圧値に
変換されて出力される。他のビット１〜２３についても
このビットＯと同様のアナログ加算構成が形成されてい
る。
第１図の回路の動作タイミング例を第５図に示す。シス
テムクロックごとに異種類のデータが時分割入力されて
、時分割処理される。システムクロックをワードクロッ
ク（サンプリング周期）の１／１２８の周期とすると、
１２８種類のデータを時分割入力してそれぞれミキシン
グ処理することができる。
テムクロックごとに異種類のデータが時分割入力されて
、時分割処理される。システムクロックをワードクロッ
ク（サンプリング周期）の１／１２８の周期とすると、
１２８種類のデータを時分割入力してそれぞれミキシン
グ処理することができる。
以上説明したように、この発明によれば複数チャンネル
のパラレル入力データをバスを介して同一ビットどうし
アナログ加算するようにしたので、少ない配線数で多数
のチャンネルをディジタル加算することができる。
のパラレル入力データをバスを介して同一ビットどうし
アナログ加算するようにしたので、少ない配線数で多数
のチャンネルをディジタル加算することができる。
第１図は、この発明の一実施例を示すブロック図である
。 第２図、第３図は、それぞれ従来装置を示すブロック図
である。 第４図は、第１図の回路における電流加算および電流−
電圧変換の具体例を示す回路図である。 第５図は、第１図の回路の動作タイミング例を示すタイ
ムチャートである。 ３４−１乃至３４−Ｎ・・・チャンネルモジュール、４
０・１乃至４０・２３・・・バス（アナログ加算手段）
、４６・０乃至４６・２３・・・Ａ／Ｄ変換器、４８・
・・ディジタル加算回路。
。 第２図、第３図は、それぞれ従来装置を示すブロック図
である。 第４図は、第１図の回路における電流加算および電流−
電圧変換の具体例を示す回路図である。 第５図は、第１図の回路の動作タイミング例を示すタイ
ムチャートである。 ３４−１乃至３４−Ｎ・・・チャンネルモジュール、４
０・１乃至４０・２３・・・バス（アナログ加算手段）
、４６・０乃至４６・２３・・・Ａ／Ｄ変換器、４８・
・・ディジタル加算回路。
Claims (1)
- 【特許請求の範囲】 複数チャンネルのパラレル入力データを同一ビットどう
しアナログ加算するアナログ加算手段と、これらアナロ
グ加算された各ビット加算データをＡ／Ｄ変換するＡ／
Ｄ変換手段と、 これらＡ／Ｄ変換された各ビット加算データをディジタ
ル加算するディジタル加算手段と を具備してなるディジタルミキサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225215A JPH0388508A (ja) | 1989-08-31 | 1989-08-31 | ディジタルミキサ |
| US07/573,999 US5210707A (en) | 1989-08-31 | 1990-08-28 | Signal mixing apparatus for processing parallel digital data on a time shared basis using analog addition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225215A JPH0388508A (ja) | 1989-08-31 | 1989-08-31 | ディジタルミキサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0388508A true JPH0388508A (ja) | 1991-04-12 |
Family
ID=16825791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1225215A Pending JPH0388508A (ja) | 1989-08-31 | 1989-08-31 | ディジタルミキサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5210707A (ja) |
| JP (1) | JPH0388508A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815320A (en) * | 1993-01-14 | 1998-09-29 | Canon Kabushiki Kaisha | Zoom lens |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4114971A1 (de) * | 1991-05-03 | 1992-11-05 | Siemens Ag | Schaltungsanordnung zum wandeln mehrerer an eingangsanschluessen liegender, analoger elektrischer messsignale in entsprechende digitale signale |
| US5557561A (en) * | 1994-11-21 | 1996-09-17 | Daleo; Stephen L. | Multiple signal, digital differential signal processor and interpolator |
| US6373954B1 (en) * | 1997-10-14 | 2002-04-16 | Cirrus Logic, Inc. | Single-chip audio circuitry, method, and systems using the same |
| US7820145B2 (en) * | 2003-08-04 | 2010-10-26 | Foamix Ltd. | Oleaginous pharmaceutical and cosmetic foam |
| WO2019165257A1 (en) * | 2018-02-23 | 2019-08-29 | Octavo Systems Llc | Analog arithmetic unit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4499549A (en) * | 1982-06-25 | 1985-02-12 | Automation Systems, Inc. | Digital computer having analog signal circuitry |
| JPS63209209A (ja) * | 1987-02-25 | 1988-08-30 | Yamaha Corp | デイジタル信号処理回路 |
| JPS63244486A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体装置 |
| JPH0716163B2 (ja) * | 1988-12-02 | 1995-02-22 | 三菱電機株式会社 | 冗長２進ｄ／ａ変換器およびそれを用いた冗長２進信号処理装置 |
| US4931751A (en) * | 1989-06-02 | 1990-06-05 | Epyx, Inc. | Apparatus and method for producing pulse width modulated signals from digital information |
-
1989
- 1989-08-31 JP JP1225215A patent/JPH0388508A/ja active Pending
-
1990
- 1990-08-28 US US07/573,999 patent/US5210707A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815320A (en) * | 1993-01-14 | 1998-09-29 | Canon Kabushiki Kaisha | Zoom lens |
Also Published As
| Publication number | Publication date |
|---|---|
| US5210707A (en) | 1993-05-11 |
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