JPH07122800B2 - 処理装置 - Google Patents
処理装置Info
- Publication number
- JPH07122800B2 JPH07122800B2 JP10553687A JP10553687A JPH07122800B2 JP H07122800 B2 JPH07122800 B2 JP H07122800B2 JP 10553687 A JP10553687 A JP 10553687A JP 10553687 A JP10553687 A JP 10553687A JP H07122800 B2 JPH07122800 B2 JP H07122800B2
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- JP
- Japan
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- register
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- exponent
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- processing circuit
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Description
【発明の詳細な説明】 技術分野 本発明は、デジタルデータ信号を処理するための装置に
関し、もつと詳しくは、たとえば音声信号を処理するた
めに好適に実施することができる処理装置に関する。
関し、もつと詳しくは、たとえば音声信号を処理するた
めに好適に実施することができる処理装置に関する。
背景技術 第４図は、典型的な先行技術の音声信号処理装置１の電
気的構成を示すブロツク図である。入力端子３から入力
され、アナログ／デジタル変換器４においてデジタル値
に変換されたラジオ受信機等からの音声信号は、たとえ
ば大規模集積回路等によつて実現されるデジタル信号処
理回路５に与えられ、たとえばトーンコントロールなど
の演算処理が行なわれる。アナログ／デジタル変換器４
からの音声信号データは、１サンプリング周期当り、左
右各チヤネルごとに16ビツトずつ、合計32ビツトのデー
タによつて構成された固定小数点データである。デジタ
ル信号処理回路５において、この16ビツトの固定小数点
データは、ダイナミツクレンジやS/N比を向上するため
に、１サンプリング周期当り、左右各チヤネルが16ビツ
トの仮数部と、４ビツトの指数部とによつて構成される
合計40ビツトの浮動小数点データに変換される。この浮
動小数点データは、ライン６を介してデジタル信号処理
回路７に転送されて他の演算処理が行なわれる。このデ
ジタル信号処理回路７において再び１サンプリング周期
当り32ビツトの固定小数点データに変換された音声信号
は、デジタル／アナログ変換器９を介して、出力端子10
から出力される。
気的構成を示すブロツク図である。入力端子３から入力
され、アナログ／デジタル変換器４においてデジタル値
に変換されたラジオ受信機等からの音声信号は、たとえ
ば大規模集積回路等によつて実現されるデジタル信号処
理回路５に与えられ、たとえばトーンコントロールなど
の演算処理が行なわれる。アナログ／デジタル変換器４
からの音声信号データは、１サンプリング周期当り、左
右各チヤネルごとに16ビツトずつ、合計32ビツトのデー
タによつて構成された固定小数点データである。デジタ
ル信号処理回路５において、この16ビツトの固定小数点
データは、ダイナミツクレンジやS/N比を向上するため
に、１サンプリング周期当り、左右各チヤネルが16ビツ
トの仮数部と、４ビツトの指数部とによつて構成される
合計40ビツトの浮動小数点データに変換される。この浮
動小数点データは、ライン６を介してデジタル信号処理
回路７に転送されて他の演算処理が行なわれる。このデ
ジタル信号処理回路７において再び１サンプリング周期
当り32ビツトの固定小数点データに変換された音声信号
は、デジタル／アナログ変換器９を介して、出力端子10
から出力される。
このような音声信号処理を行なうに当つて、上述のよう
にアナログ／デジタル変換器４およびデジタル／アナロ
グ変換器９では１サンプリング周期当り32ビツトのデー
タの処理が行なわれ、またデジタル信号処理回路5,7で
は40ビツトのデータの処理が行なわれる。このため、ア
ナログ／デジタル変換器４およびデジタル／アナログ変
換器９と、デジタル信号処理回路5,7とには、１サンプ
リング周期当りに処理すべきビツト数に対応して、それ
ぞれクロツク発生回路11,12を設けなければならず、構
成が複雑化する。
にアナログ／デジタル変換器４およびデジタル／アナロ
グ変換器９では１サンプリング周期当り32ビツトのデー
タの処理が行なわれ、またデジタル信号処理回路5,7で
は40ビツトのデータの処理が行なわれる。このため、ア
ナログ／デジタル変換器４およびデジタル／アナログ変
換器９と、デジタル信号処理回路5,7とには、１サンプ
リング周期当りに処理すべきビツト数に対応して、それ
ぞれクロツク発生回路11,12を設けなければならず、構
成が複雑化する。
第５図は、他の先行技術の音声信号処理装置21の電気的
構成を示すブロツク図である。入力端子23から入力され
アナログ／デジタル変換器24でデジタル値に変換された
音声信号は、ビツト数変換回路25に与えられる。このビ
ツト数変換回路25において、32ビツトの固定小数点デー
タは、40ビツトの浮動小数点データに変換されて、デジ
タル信号処理回路26に与えられる。デジタル信号処理回
路26では、トーンコントロールや遅延動作などの演算処
理が行なわれ、その出力はライン27を介してデジタル信
号処理回路28に転送される。デジタル信号処理回路28で
は、他の演算処理等が行なわれ、その出力はビット数変
換回路29に与えられる。ビツト数変換回路29では、入力
された40ビツトの浮動小数点データを32ビツトの固定小
数点データに変換して、デジタル／アナログ変換器31を
介して、出力端子32に与える。
構成を示すブロツク図である。入力端子23から入力され
アナログ／デジタル変換器24でデジタル値に変換された
音声信号は、ビツト数変換回路25に与えられる。このビ
ツト数変換回路25において、32ビツトの固定小数点デー
タは、40ビツトの浮動小数点データに変換されて、デジ
タル信号処理回路26に与えられる。デジタル信号処理回
路26では、トーンコントロールや遅延動作などの演算処
理が行なわれ、その出力はライン27を介してデジタル信
号処理回路28に転送される。デジタル信号処理回路28で
は、他の演算処理等が行なわれ、その出力はビット数変
換回路29に与えられる。ビツト数変換回路29では、入力
された40ビツトの浮動小数点データを32ビツトの固定小
数点データに変換して、デジタル／アナログ変換器31を
介して、出力端子32に与える。
ビツト数変換回路25における動作は、第６図（１）で示
されるように、左右各チヤネル当り16ビツトの固定小数
点データ入力が、第６図（２）で示されるように、左右
各チヤネル当り16ビツトの仮数部と４ビツトの指数部と
によつて構成される浮動小数点データに変換され、こう
して１サンプリング周期当り40ビツトのデータがデジタ
ル信号処理回路26に与えられる。ビツト数変換回路29で
は、上述のビツト数変換回路25の動作とは逆の動作、す
なわちデジタル信号処理回路27からの１サンプリング周
期当り40ビツトの浮動小数点データは、再び32ビツトの
固定小数点データに変換される。したがつてこの音声信
号処理装置21では、クロツク周波数を、１サンプリング
周期当り40個のパルスを発生するように選ぶことによつ
て、１つのクロツク発生回路35からのクロツクパルスに
基づいて処理動作を行なうことができる。
されるように、左右各チヤネル当り16ビツトの固定小数
点データ入力が、第６図（２）で示されるように、左右
各チヤネル当り16ビツトの仮数部と４ビツトの指数部と
によつて構成される浮動小数点データに変換され、こう
して１サンプリング周期当り40ビツトのデータがデジタ
ル信号処理回路26に与えられる。ビツト数変換回路29で
は、上述のビツト数変換回路25の動作とは逆の動作、す
なわちデジタル信号処理回路27からの１サンプリング周
期当り40ビツトの浮動小数点データは、再び32ビツトの
固定小数点データに変換される。したがつてこの音声信
号処理装置21では、クロツク周波数を、１サンプリング
周期当り40個のパルスを発生するように選ぶことによつ
て、１つのクロツク発生回路35からのクロツクパルスに
基づいて処理動作を行なうことができる。
このような先行技術では、クロツク発生回路35は、アナ
ログ／デジタル変換器24およびデジタル／アナログ変換
器31と、デジタル信号処理回路26,28とに共用すること
ができるが、ビツト数変換回路25,29が必要となり、構
成を簡略化することはできない。
ログ／デジタル変換器24およびデジタル／アナログ変換
器31と、デジタル信号処理回路26,28とに共用すること
ができるが、ビツト数変換回路25,29が必要となり、構
成を簡略化することはできない。
発明が解決すべき問題点 本発明の目的は、ビツト数の異なる固定小数点データと
浮動小数点データとを、共通のクロツク信号に基づいて
演算処理および転送することができ、かつ構成の簡略化
された処理装置を提供することである。
浮動小数点データとを、共通のクロツク信号に基づいて
演算処理および転送することができ、かつ構成の簡略化
された処理装置を提供することである。
問題点を解決するための手段 本発明は、データ転送が行われる第１デジタル処理回路
と第２デジタル処理回路とを含む処理装置において、 前記第１デジタル処理回路には、転送する浮動少数点デ
ータの仮数部をストアする出力用仮数部レジスタと、転
送する浮動少数点データの指数部をストアする出力用指
数部レジスタとが設けられ、 前記第２デジタル処理回路には、転送されてきた浮動少
数点データの仮数部をストアする入力用仮数部レジスタ
と、転送されてきた浮動少数点データの指数部をストア
する入力用指数部レジスタとが設けられ、 前記出力用仮数部レジスタと前記入力用仮数部レジスタ
とは仮数部用伝送路で接続され、 前記出力用指数部レジスタと前記入力用指数部レジスタ
とは指数部用伝送路で接続され、 前記出力用仮数部レジスタと前記入力用仮数部レジスタ
と前記出力用指数部レジスタと前記入力用指数部レジス
タとは、クロツク信号発生源からの共通のクロツク信号
が与えられ、第１デジタル処理回路側から第２デジタル
処理回路側への転送動作を行うことを特徴とする処理装
置である。
と第２デジタル処理回路とを含む処理装置において、 前記第１デジタル処理回路には、転送する浮動少数点デ
ータの仮数部をストアする出力用仮数部レジスタと、転
送する浮動少数点データの指数部をストアする出力用指
数部レジスタとが設けられ、 前記第２デジタル処理回路には、転送されてきた浮動少
数点データの仮数部をストアする入力用仮数部レジスタ
と、転送されてきた浮動少数点データの指数部をストア
する入力用指数部レジスタとが設けられ、 前記出力用仮数部レジスタと前記入力用仮数部レジスタ
とは仮数部用伝送路で接続され、 前記出力用指数部レジスタと前記入力用指数部レジスタ
とは指数部用伝送路で接続され、 前記出力用仮数部レジスタと前記入力用仮数部レジスタ
と前記出力用指数部レジスタと前記入力用指数部レジス
タとは、クロツク信号発生源からの共通のクロツク信号
が与えられ、第１デジタル処理回路側から第２デジタル
処理回路側への転送動作を行うことを特徴とする処理装
置である。
作 用 本発明に従えば、第１デジタル処理回路における出力用
仮数部レジスタからの浮動小数点データの仮数部は、仮
数部用伝送路を介して第２デジタル処理回路の入力用仮
数部レジスタに転送されてストアされる。また第１デジ
タル処理回路の出力用指数部レジスタからの浮動小数点
データの指数部は、指数部用伝送路を介して第２デジタ
ル処理回路の入力用指数部レジスタに転送されてストア
される。このようにして第１および第２デジタル処理回
路間では、仮数部用伝送路および指数部用伝送路が仮数
部と指数部とで専用化されて設けられる。これによって
仮数部と指数部とを確実に転送することができ、その転
送のために必要な時間を短縮することができる。
仮数部レジスタからの浮動小数点データの仮数部は、仮
数部用伝送路を介して第２デジタル処理回路の入力用仮
数部レジスタに転送されてストアされる。また第１デジ
タル処理回路の出力用指数部レジスタからの浮動小数点
データの指数部は、指数部用伝送路を介して第２デジタ
ル処理回路の入力用指数部レジスタに転送されてストア
される。このようにして第１および第２デジタル処理回
路間では、仮数部用伝送路および指数部用伝送路が仮数
部と指数部とで専用化されて設けられる。これによって
仮数部と指数部とを確実に転送することができ、その転
送のために必要な時間を短縮することができる。
また本発明に従えば、第１および第２デジタル処理回路
の合計４つの入出力用レジスタは、共通のクロック信号
発生源からのクロック信号によって同期動作を行って転
送が行われるので、同期ずれを行うことなく、仮数部と
指数部とを正確に転送することができるとともに、構成
の簡略化を図ることができる。
の合計４つの入出力用レジスタは、共通のクロック信号
発生源からのクロック信号によって同期動作を行って転
送が行われるので、同期ずれを行うことなく、仮数部と
指数部とを正確に転送することができるとともに、構成
の簡略化を図ることができる。
実施例 第１図は、本発明の一実施例の音声信号処理装置41の電
気的構成を示すブロツク図である。たとえばラジオ受信
機などからのアナログ音声信号は、入力端子45からアナ
ログ／デジタル変換器46に与えられ、デジタル変換され
て、大規模集積回路等によつて実現されるデジタル信号
処理回路44に入力される。
気的構成を示すブロツク図である。たとえばラジオ受信
機などからのアナログ音声信号は、入力端子45からアナ
ログ／デジタル変換器46に与えられ、デジタル変換され
て、大規模集積回路等によつて実現されるデジタル信号
処理回路44に入力される。
デジタル信号処理回路44は、入力信号に加算、乗算等の
演算や遅延処理を行なうことによつて、たとえばトーン
コントロールやエコーなどの音声信号の処理を行なう。
デジタル信号処理回路44の出力は、デジタル信号処理回
路48に与えられ、他の演算処理が行なわれた後、デジタ
ル／アナログ変換器52に与えられ、アナログ変換され
て、出力端子53から電力増幅回路等に与えられる。
演算や遅延処理を行なうことによつて、たとえばトーン
コントロールやエコーなどの音声信号の処理を行なう。
デジタル信号処理回路44の出力は、デジタル信号処理回
路48に与えられ、他の演算処理が行なわれた後、デジタ
ル／アナログ変換器52に与えられ、アナログ変換され
て、出力端子53から電力増幅回路等に与えられる。
アナログ／デジタル変換器46の出力は、第２図（１）で
示されるように、１サンプリング周期当り、左右各チヤ
ネルごとに16ビツト、合計32ビツトの固定小数点データ
によつて構成されている。デジタル信号処理回路44,48
とアナログ／デジタル変換器46とデジタル／アナログ変
換器52とは、第２図（２）で示されるクロツク発生回路
54からのクロツク信号SCLK、および第２図（３）で示さ
れる同期信号SYNCに基づいて、演算動作等を行なう。デ
ジタル信号処理回路44,48では、演算時におけるオーバ
ーフローやアンダーフロー等によつてダイナミツクレン
ジやS/N比が劣化することを抑えるために、音声信号デ
ータは第２図（４）示される16ビツトの仮数部データと
第２図（５）で示される４ビツトの指数部データとによ
つて構成される浮動小数点データとして、演算処理およ
び転送が行なわれる。
示されるように、１サンプリング周期当り、左右各チヤ
ネルごとに16ビツト、合計32ビツトの固定小数点データ
によつて構成されている。デジタル信号処理回路44,48
とアナログ／デジタル変換器46とデジタル／アナログ変
換器52とは、第２図（２）で示されるクロツク発生回路
54からのクロツク信号SCLK、および第２図（３）で示さ
れる同期信号SYNCに基づいて、演算動作等を行なう。デ
ジタル信号処理回路44,48では、演算時におけるオーバ
ーフローやアンダーフロー等によつてダイナミツクレン
ジやS/N比が劣化することを抑えるために、音声信号デ
ータは第２図（４）示される16ビツトの仮数部データと
第２図（５）で示される４ビツトの指数部データとによ
つて構成される浮動小数点データとして、演算処理およ
び転送が行なわれる。
第３図は、固定小数点データと浮動小数点データとの変
換動作を示す図である。デジタル信号処理回路44への入
力信号は、前述のように１サンプリング周期当り32ビツ
トの固定小数点データである。デジタル信号処理回路44
は、この入力信号を浮動小数点データに演算し、その演
算結果を左右各チヤネルごとに設けた16ビツトの仮数部
送信レジスタ61,62、および指数部送信レジスタ63,64に
ストアする。こうしてストアされたデータは、このデジ
タル信号処理回路44内では、参照符81,82で示すように
左右各チヤネル当り20ビツトの浮動小数点データとして
演算処理等が行なわれる。
換動作を示す図である。デジタル信号処理回路44への入
力信号は、前述のように１サンプリング周期当り32ビツ
トの固定小数点データである。デジタル信号処理回路44
は、この入力信号を浮動小数点データに演算し、その演
算結果を左右各チヤネルごとに設けた16ビツトの仮数部
送信レジスタ61,62、および指数部送信レジスタ63,64に
ストアする。こうしてストアされたデータは、このデジ
タル信号処理回路44内では、参照符81,82で示すように
左右各チヤネル当り20ビツトの浮動小数点データとして
演算処理等が行なわれる。
仮数部送信レジスタ61,62と指数部送信レジスタ63,64と
にストアされているデータはまた、各レジスタ61,62;6
3,64ごとに個別に設けられた出力端子71,72からライン6
5,66を介して、デジタル信号処理回路48の入力端子73,7
4から仮数部受信レジスタ67,68と指数部受信レジスタ6
9,70とにそれぞれ転送される。ライン65を介して転送さ
れる仮数部データは、第２図（４）で示され、ライン66
を介して転送される指数部データは第２図（５）で示さ
れる。デジタル信号処理回路48は、転送されてきたデー
タを参照符83,84で示すように左右各チヤネル当り20ビ
ツトの浮動小数点データとして演算処理等を行なつた
後、固定小数点データに変換して、デジタル／アナログ
変換器62に与える。
にストアされているデータはまた、各レジスタ61,62;6
3,64ごとに個別に設けられた出力端子71,72からライン6
5,66を介して、デジタル信号処理回路48の入力端子73,7
4から仮数部受信レジスタ67,68と指数部受信レジスタ6
9,70とにそれぞれ転送される。ライン65を介して転送さ
れる仮数部データは、第２図（４）で示され、ライン66
を介して転送される指数部データは第２図（５）で示さ
れる。デジタル信号処理回路48は、転送されてきたデー
タを参照符83,84で示すように左右各チヤネル当り20ビ
ツトの浮動小数点データとして演算処理等を行なつた
後、固定小数点データに変換して、デジタル／アナログ
変換器62に与える。
このように仮数部送信レジスタ61,62にストアされた仮
数部データは、ライン65を介して仮数部受信レジスタ6
7,68に転送され、また指数部送信レジスタ63,64にスト
アされた指数部データは、ライン66を介して指数部受信
レジスタ69,70に転送されるようにしたので、仮数部デ
ータと指数部データとを平行して転送することができ
る。また背景技術の項で述べたようなビツト数変換回路
25,29等の特別な変換回路を用いることなく、アナログ
／デジタル変換器46等と共通のクロツク信号を用いて演
算処理や転送動作を行うことができ、構成を簡略化する
ことができる。
数部データは、ライン65を介して仮数部受信レジスタ6
7,68に転送され、また指数部送信レジスタ63,64にスト
アされた指数部データは、ライン66を介して指数部受信
レジスタ69,70に転送されるようにしたので、仮数部デ
ータと指数部データとを平行して転送することができ
る。また背景技術の項で述べたようなビツト数変換回路
25,29等の特別な変換回路を用いることなく、アナログ
／デジタル変換器46等と共通のクロツク信号を用いて演
算処理や転送動作を行うことができ、構成を簡略化する
ことができる。
効 果 以上のように本発明によれば、第１および第２デジタル
処理回路における出力用仮数部レジスタおよび出力用指
数部レジスタから、それらの仮数部と指数部とに専用の
仮数部用伝送路および指数部用伝送路を介して、入力用
仮数部レジスタと入力用指数部レジスタとに仮数部と指
数部とが転送されるので、それらのデータの転送を誤り
なく、かつ短時間に転送することが可能になる。
処理回路における出力用仮数部レジスタおよび出力用指
数部レジスタから、それらの仮数部と指数部とに専用の
仮数部用伝送路および指数部用伝送路を介して、入力用
仮数部レジスタと入力用指数部レジスタとに仮数部と指
数部とが転送されるので、それらのデータの転送を誤り
なく、かつ短時間に転送することが可能になる。
さらに本発明によれば、第１および第２デジタル処理回
路における入出力用の仮数部および指数部の合計４つの
レジスタは、共通のクロック信号発生源からのクロック
信号に同期動作して転送を行うようにしたので、同期ず
れによる転送データの誤りを防ぎ、しかも構成を簡略化
することができる。
路における入出力用の仮数部および指数部の合計４つの
レジスタは、共通のクロック信号発生源からのクロック
信号に同期動作して転送を行うようにしたので、同期ず
れによる転送データの誤りを防ぎ、しかも構成を簡略化
することができる。
第１図は本発明の一実施例の音声信号処理装置41の電気
的構成を示すブロツク図、第２図は第１図に示された実
施例の動作を説明するための波形図、第３図はデジタル
信号処理回路44,48内におけるデータのストアおよび転
送動作を説明するための図、第４図は先行技術の音声信
号処理装置１の電気的構成を示すブロツク図、第５図は
他の先行技術の音声信号処理装置21の電気的構成を示す
ブロツク図、第６図は第５図に示された先行技術の動作
を説明するための図である。 41……音声信号処理装置、44,48……デジタル信号処理
回路、46……アナログ／デジタル変換器、52……デジタ
ル／アナログ変換器、54……クロツク発生回路、61,62
……仮数部送信レジスタ、63,64……指数部送信レジス
タ、65,66……ライン、67,68……仮数部受信レジスタ、
69,70……指数部受信レジスタ、71,72……出力端子、7
3,74……入力端子
的構成を示すブロツク図、第２図は第１図に示された実
施例の動作を説明するための波形図、第３図はデジタル
信号処理回路44,48内におけるデータのストアおよび転
送動作を説明するための図、第４図は先行技術の音声信
号処理装置１の電気的構成を示すブロツク図、第５図は
他の先行技術の音声信号処理装置21の電気的構成を示す
ブロツク図、第６図は第５図に示された先行技術の動作
を説明するための図である。 41……音声信号処理装置、44,48……デジタル信号処理
回路、46……アナログ／デジタル変換器、52……デジタ
ル／アナログ変換器、54……クロツク発生回路、61,62
……仮数部送信レジスタ、63,64……指数部送信レジス
タ、65,66……ライン、67,68……仮数部受信レジスタ、
69,70……指数部受信レジスタ、71,72……出力端子、7
3,74……入力端子
Claims (1)
- 【請求項１】データ転送が行われる第１デジタル処理回
路と第２デジタル処理回路とを含む処理装置において、 前記第１デジタル処理回路には、転送する浮動少数点デ
ータの仮数部をストアする出力用仮数部レジスタと、転
送する浮動少数点データの指数部をストアする出力用指
数部レジスタとが設けられ、 前記第２デジタル処理回路には、転送されてきた浮動少
数点データの仮数部をストアする入力用仮数部レジスタ
と、転送されてきた浮動少数点データの指数部をストア
する入力用指数部レジスタとが設けられ、 前記出力用仮数部レジスタと前記入力用仮数部レジスタ
とは仮数部用伝送路で接続され、 前記出力用指数部レジスタと前記入力用指数部レジスタ
とは指数部用伝送路で接続され、 前記出力用仮数部レジスタと前記入力用仮数部レジスタ
と前記出力用指数部レジスタと前記入力用指数部レジス
タとは、クロツク信号発生源からの共通のクロツク信号
が与えられ、第１デジタル処理回路側から第２デジタル
処理回路側への転送動作を行うことを特徴とする処理装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10553687A JPH07122800B2 (ja) | 1987-04-28 | 1987-04-28 | 処理装置 |
| DE3855675T DE3855675T2 (de) | 1987-04-28 | 1988-04-28 | Vorrichtung und verfahren zur datenübertragung |
| EP88903946A EP0312615B1 (en) | 1987-04-28 | 1988-04-28 | Method and apparatus for data transfer |
| PCT/JP1988/000431 WO1988008606A1 (en) | 1987-04-28 | 1988-04-28 | Method and apparatus for data transfer |
| US07/295,949 US5099446A (en) | 1987-04-28 | 1988-04-28 | Data transfer apparatus and data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10553687A JPH07122800B2 (ja) | 1987-04-28 | 1987-04-28 | 処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63282799A JPS63282799A (ja) | 1988-11-18 |
| JPH07122800B2 true JPH07122800B2 (ja) | 1995-12-25 |
Family
ID=14410309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10553687A Expired - Fee Related JPH07122800B2 (ja) | 1987-04-28 | 1987-04-28 | 処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122800B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6301877B2 (ja) * | 2015-08-03 | 2018-03-28 | 株式会社タムラ製作所 | 音符号化システム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582940A (ja) * | 1981-06-30 | 1983-01-08 | Toshiba Corp | 浮動小数点演算回路 |
| JPS59133425A (ja) * | 1983-01-20 | 1984-07-31 | Rion Co Ltd | デ−タの処理方法及び処理装置 |
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-
1987
- 1987-04-28 JP JP10553687A patent/JPH07122800B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63282799A (ja) | 1988-11-18 |
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