DE3855675T2

DE3855675T2 - Vorrichtung und verfahren zur datenübertragung

Info

Publication number: DE3855675T2
Application number: DE3855675T
Authority: DE
Inventors: Takeshi Fujitsu Ten Limi Chono; Shoji Fujitsu Ten Lim Fujimoto; Masaaki Fujitsu Ten Lim Nagami; Kazuya Fujitsu Ten Limite Sako; Katsumaro Fujitsu Ten Li Yasui
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 1987-04-28
Filing date: 1988-04-28
Publication date: 1997-03-20
Anticipated expiration: 2008-04-29
Also published as: DE3855675D1; EP0312615A4; WO1988008606A1; EP0312615B1; US5099446A; EP0312615A1

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung zur Übertragung digitaler Daten und auf ein zugehöriges System.

HINTERGRUND DER ERFINDUNG

Fig. 1 ist ein Blockschaltbild, das einen elektrischen Aufbau eines herkömmlichen Akustiksignalprozessors 1 zeigt. Das Akustiksignal von einer Akustikwiedergabevorrichtung, das von einem Eingangsanschluß 3 zugeführt und in einem Analog/Digital-Umsetzer in einen Digitalwert umgesetzt wird, wird an einen Digitalsignalprozessor 5 angelegt, der z. B. mittels einer hochintegrierten Schaltung verwirklicht ist, und wird einer arithmetischen Verarbeitung wie z. B. einer Klangsteuerung unterworfen. Die Akustiksignaldaten vom Analog/Digital-Umsetzer 4 sind Festkommadaten, wie in Fig. 2 (1) gezeigt, die aus insgesamt 32 Bits zusammengesetzt sind, jeweils 16 Bits für die rechten und linken Kanäle pro Abtastperiode. Im Digitalsignalprozessor 5 werden diese 16-Bit-Festkommadaten in Gleitkommadaten mit insgesamt 40 Bits umgesetzt, wie in Fig. 2 (2) gezeigt ist, die aus einem 16-Bit- Mantissenabschnitt (der Abschnitt a in der Formel a 2b) und einem 4-Bit-Exponentenabschnitt (Abschnitt b in der obengenannten Formel) für jeweils die rechten und linken Kanäle pro Abtastperiode bestehen, um den Dynamikbereich oder das S/N-Verhältnis zu verbessern. Diese Gleitkommadaten werden für eine weitere arithmetische Verarbeitung über eine Leitung 6 zu einem Digitalsignalprozessor 7 übertragen. In diesem Digitalsignalprozessor 7 wird das Akustiksignal erneut in Festkommadaten von 32 Bits pro Abtastperiode umgesetzt und über einen Digital/Analog- Umsetzer 9 am Ausgangsanschluß 10 ausgegeben.
Bei einer solchen Akustiksignalverarbeitung werden im Analog/Digital-Umsetzer 4 und im Digital/Analog-Umsetzer 9 pro Abtastperiode 32 Bit an Daten verarbeitet, während in den Digitalsignalprozessoren 5 und 7 40-Bit-Daten verarbeitet werden. Daher ist es notwendig, im Analog/Digital-Umsetzer 4 und Digital/Analog-Umsetzer 9 bzw. in den Digitalsignalprozessoren 5, 7 entsprechend der Anzahl der zu verarbeitenden Bits pro Abtastperiode individuelle Taktsignalgeneratoren 11, 12 zu installieren, wodurch der Aufbau komplizierter wird.
In anderen Vorrichtungen des Standes der Technik sind daher zwei Bitanzahl-Umsetzer vorgesehen, wobei die 32- Bit-Festkommadaten an der Eingangsseite des Digitalsignalprozessors in der vorderen Stufe in 40-Bit-Gleitkommadaten umgesetzt werden, während die 40-Bit-Gleitkommadaten an der Ausgangsseite des Digitalsignalprozessors in der hinteren Stufe in 32-Bit-Festkommadaten umgesetzt werden, wobei die Taktfrequenz so gewählt wird, daß 40 Impulse pro Abtastperiode erzeugt werden und die Verarbeitung auf der Grundlage der Taktimpulse eines Taktgenerators durchgeführt wird.
Auch bei diesem herkömmlichen Beispiel ist die Bitanzahl- Umsetzerschaltung erforderlich, wobei der Aufbau nicht vereinfacht werden kann.
Es ist daher eine Hauptaufgabe der Erfindung, eine Datenübertragungsvorrichtung und ein System zu schaffen, die einen vereinfachten Aufbau besitzen und fähig sind, Festkommadaten und Gleitkommadaten, die sich in der Bitanzahl unterscheiden, auf der Grundlage eines gemeinsamen Taktsignals zu übertragen und arithmetisch zu verarbeiten.
Es ist eine weitere Aufgabe der Erfindung, eine Datenübertragungsvorrichtung zu schaffen, die den übermäßigen strukturellen Aufwand beseitigt, die Kosten verringert und eine verbesserte Datenverarbeitung verwirklicht, indem eine andere Struktur für die Übertragung von Festkommadaten eingestellt wird, wenn Festkommadaten übertragen werden, und die Register für die Übertragung des Exponentenabschnitts in den Gleitkommadaten verwendet werden.
Es ist eine andere Aufgabe der Erfindung, eine Datenübertragungsvorrichtung zu schaffen, die fähig ist, die Register für die Mantissenabschnittübertragung und die Register für die Exponentenabschnittübertragung in den Gleitkommadaten für die Verarbeitung von Gleitkommadaten und Festkommadaten effektiv zu nutzen, indem diese Register auf dieselbe Bitlänge eingestellt werden.
Es ist eine weitere andere Aufgabe der Erfindung, eine Datenübertragungsvorrichtung zu schaffen, die fähig ist, eine arithmetische Verarbeitung und Übertragung auf der Grundlage eines gemeinsamen Taktsignals durchzuführen, ohne eine spezielle Umsetzerschaltung zu verwenden und ohne die Genauigkeit zu beeinträchtigen, wenn die Bitlänge des Mantissenabschnitts in den arithmetisch zu verarbeitenden Gleitkommadaten länger ist als die Bitlänge der außerhalb gehandhabten Festkommadaten.
Die Erfindung ist anhand von Anspruch 1 definiert und schafft eine Datenübertragungsvorrichtung, die genauer enthält:
ein Mantissenabschnittsregister zum Speichern des Mantissenabschnitts eines oder mehrerer Sätze von Gleitkommadaten,
ein Exponentenabschnittsregister zum Speichern des Exponentenabschnitts der Gleitkommadaten, und
einen Anschluß zum individuellen Eingeben/Ausgeben des Mantissenabschnitts und des Exponentenabschnitts der Gleitkommadaten, wobei
ein Taktsignal von einer Taktsignalerzeugungsquelle gemeinsam an das Mantissenabschnittsregister und das Exponentenabschnittsregister angelegt wird und die zwei Register synchron gesteuert werden.
Die Erfindung schafft ferner ein Datenübertragungssystem zwischen Datenprozessoren, das ein Mantissenabschnittsregister und ein Exponentenabschnittsregister zum Speichern des Mantissenabschnitts bzw. des Exponentenabschnitts von Gleitkommadaten enthält, wobei
der Mantissenabschnitt der Gleitkommadaten seriell übertragen wird und der Exponentenabschnitt parallel übertragen wird.
Die Erfindung schafft ferner eine Datenübertragungsvorrichtung für die arithmetische Verarbeitung von Gleitkommadaten, die enthält:
ein Mantissenabschnittsregister und ein Exponentenabschnittsregister zum Speichern eines Mantissenabschnitts bzw. eines Exponentenabschnitts von Gleitkommadaten, wobei
die Daten in das Mantissenabschnittsregister und das Exponentenabschnittsregister individuell eingegeben/ausgegeben oder intern gesetzt werden können.
Die Erfindung schafft ferner eine Datenübertragungsvorrichtung, die ein Exponentenabschnittsregister und ein Mantissenabschnittsregister zum Speichern eines Exponentenabschnitts von Gleitkommadaten bzw. eines Mantissenabschnitts im selben Format wie in den Festkommadaten enthält, wobei
die Festkommadaten im Mantissenabschnittsregister gespeichert sind und die anderen Daten für die Eingabe in das Exponentenabschnittsregister gespeichert werden, wenn Festkommadaten eingegeben werden.
Die Erfindung schafft ferner eine Datenübertragungsvorrichtung, die ein Mantissenabschnittsregister zum Speichern eines Mantissenabschnitts von Gleitkommadaten oder Festkommadaten, ein Exponentenabschnittsregister zum wahlweisen Speichern eines Exponentenabschnitts der Gleitkommadaten oder der anderen wahlfreien Daten, das dieselbe Bitlänge besitzt wie das Mantissenabschnittsregister, sowie einen Anschluß zum individuellen Eingeben oder Ausgeben der Inhalte des Mantissenabschnittsregister und des Exponentenabschnittsregisters enthält, wobei ein Taktsignal von einer Taktsignalerzeugungsquelle sowohl an das Mantissenabschnittsregister als auch das Exponentenabschnittsregister angelegt wird und beide Register synchron betrieben werden.
Um die obenerwähnten Aufgaben zu lösen, schafft diese Erfindung, wie sie in Anspruch 1 definiert ist, eine Datenübertragungsvorrichtung, die genauer enthält:
ein Mantissenabschnittsregister zum Speichern eines Teils eines Mantissenabschnitts von Gleitkommadaten,
ein Exponentenabschnittsregister zum Speichern eines Exponentenabschnitts der Gleitkommadaten und des restlichen Teils des Mantissenabschnitts, und
einen Anschluß zum individuellen Eingeben oder Ausgeben der Inhalte des Mantissenabschnittsregisters und des Exponentenabschnittsregisters, wobei
ein Taktsignal von einer Taktsignalerzeugungsquelle gemeinsam an das Mantissenabschnittsregister und das Exponentenabschnittsregister angelegt wird und beide Register synchron betrieben werden.
Die Erfindung schafft ferner eine Datenverarbeitungsvorrichtung, die enthält:
ein Mantissenabschnittsregister zum sequentiellen Speichern des Mantissenabschnitts mehrerer Sätze von Gleitkommadaten,
ein Exponentenabschnittsregister zum sequentiellen Speichern des Exponentenabschnitts der obenerwähnten Gleitkommadaten,
eine Schaltvorrichtung zum Verbinden des Mantissenabschnittsregisters und des Exponentenabschnittsregisters mit dem Anschluß, um durch Umschalten zu senden oder zu empfangen, und
eine Steuervorrichtung zum Steuern des Schaltzustands der Schaltvorrichtung.
Gemäß der Erfindung wird bei einem oder mehreren Sätzen von Gleitkommadaten, wie z. B. Tonsignalen, der Mantissenabschnitt der Daten vom entsprechenden Eingangsanschluß dem Mantissenabschnittsregister zugeführt und in diesem Register gespeichert. Der Exponentenabschnitt der Daten wird vom entsprechenden Eingangsanschluß dem Exponentenabschnittsregister zugeführt und in diesem Register gespeichert. An das Mantissenabschnittsregister und an das Exponentenabschnittsregister wird gemeinsam ein Taktsignal von der Taktsignalerzeugungsquelle angelegt, wobei beide Register synchron gesteuert werden und arithmetische Operationen ausführen, wobei die Ergebnisse der Berechnungen an Ausgangsanschlüsse geliefert werden, die einzeln für jedes Register vorgesehen sind.
Gemäß der Erfindung wird in dem Datenübertragungssystem zwischen den Datenprozessoren mit dem Mantissenabschnittsregister und dem Exponentenabschnittsregister für die Speicherung des Mantissenabschnitts und des Exponentenabschnitts der Gleitkommadaten der Mantissenabschnitt der Gleitkommadaten seriell übertragen, während der Exponentenabschnitt der Gleitkommadaten parallel übertragen wird. Daher kann die Übertragung der Festkommadaten mit demselben Format wie der Mantissenabschnitt der Gleitkommadaten z. B. unter Verwendung desselben Synchronsignals wie bei den Gleitkommadaten unter Verwendung des gleichen Mantissenabschnittsregisters ausgeführt werden, so daß die Daten sowohl der Festkommadaten als auch der Gleitkommadaten mittels einer einfachen Struktur übertragen werden können.
Da das Mantissenabschnittsregister zum Speichern des Mantissenabschnitts der Gleitkommadaten und das Exponentenabschnittsregister zum Speichern des Exponentenabschnitts getrennt vorhanden sind, können somit in diese Register individuelle Daten eingegeben/ausgegeben werden oder intern gesetzt werden, weshalb z. B. Tonsignale von zwei Kanälen in den Gleitkommadaten arithmetisch verarbeitet werden können und in Festkommadaten umgesetzt werden können, um Tonsignale für vier Kanäle zu erzeugen, wobei diese Tonsignale für vier Kanäle im Mantissenregister gespeichert werden können und die Tonsignale für den Tiefbaßlautsprecher gleichzeitig im Exponentenabschnittsregister erzeugt und gespeichert werden können. Durch synchrones Steuern der Eingabe und Ausgabe dieser Mantissenabschnittsregister und Exponentenabschnittsregister, z. B. mit einem gemeinsamen Taktsignal, können die Tonsignaldaten für vier Kanäle und die Tonsignaldaten für den Tiefbaßlautsprecher im gleichen Prozessor verarbeitet und ausgegeben werden. Somit können durch Beseitigung des übermäßigen Aufwands in der herkömmlichen Struktur die Kosten verringert werden.
Die Datenübertragungsvorrichtung gemäß der Erfindung enthält das Mantissenabschnittsregister zum Speichern des Mantissenabschnitts der Gleitkommadaten und das Exponentenabschnittsregister zum Speichern des Exponentenabschnitts, so daß die individuellen Daten in diese Register eingegeben oder von diesen ausgegeben werden können. Wenn Festkommadaten mit dem gleichen Format wie der Mantissenabschnitt der Gleitkommadaten eingegeben werden, werden daher die einzugebenden Festkommadaten im Mantissenabschnittsregister gespeichert, wobei andere Daten in das Exponentenabschnittsregister eingegeben und dort gespeichert werden können.
Gemäß der Erfindung sind das Exponentenabschnittsregister und das Mantissenabschnittsregister auf dieselbe Bitlänge eingestellt, wobei im Exponentenabschnittsregister wahlweise der Exponentenabschnitt der Gleitkommadaten oder wahlfreie Daten gespeichert werden können, so daß arithmetische Verarbeitungen oder Übertragungen unter Verwendung eines gemeinsamen Taktsignals ausgeführt werden können, wobei unter Verwendung der Übertragungsvorrichtung während einer arithmetischen Verarbeitung oder Übertragung von Gleitkommadaten das Mantissenabschnittsregister als Vorrichtung zum Speichern des Mantissenabschnitts der Gleitkommadaten dienen kann während das Exponentenabschnittsregister als Vorrichtung zum Speichern des Exponentenabschnitts der Gleitkommadaten dienen kann, oder unter Verwendung der Übertragungsvorrichtung während der arithmetischen Verarbeitung oder Übertragung von Festkommadaten das Mantissenabschnittsregister als Vorrichtung zum Speichern der Festkommadaten dienen kann, während das Exponentenabschnittsregister wahlfreie Daten wie z. B. andere Festkommadaten speichern kann.
Daher können bei Verwendung der Übertragungsvorrichtung während der arithmetischen Verarbeitung oder Übertragung von Festkommadaten doppelt so viele Daten arithmetisch verarbeitet oder übertragen werden wie beim Stand der Technik, wobei der gemeinsame Prozessor bei der Verarbeitung der Gleitkommadaten und der Festkommadaten effektiv eingesetzt werden kann.
Da die Erfindung ein Mantissenabschnittsregister zum Speichern eines Teils (n Bits) des Mantissenabschnitts der Gleitkommadaten, bestehend aus z. B. (n + Δn) Bits, und ein Exponentenabschnittsregister zum Speichern des Exponentenabschnitts (z. B. m Bits: m < n) der Gleitkommadaten und des Restabschnitts (Δn Bits) des Mantissenabschnitts enthält, werden dann, wenn n-Bit-Festkommadaten von einer externen Schaltung wie z. B. einem Analog/Digital-Umsetzer eingegeben werden, diese n-Bit- Festkommadaten im Mantissenabschnittsregister gespeichert und mit den Daten (in diesem Fall alle 0-Daten) der Exponentenabschnittsdaten verknüpft, die durch synchrones Steuern durch ein gemeinsames Taktsignal eingegeben werden, und in Gleitkommadaten bestehend aus einem Mantissenabschnitt von (n + Δn) Bits und einem Exponentenabschnitt von m Bits umgesetzt, um arithmetisch verarbeitet zu werden.
Wenn die Gleitkommadaten bestehend aus dem Mantissenabschnitt von (n + Δn) Bits und dem Exponentenabschnitt von m Bits in diesem Format der Gleitkommadaten übertragen (ausgegeben) werden, werden außerdem die n-Bit-Daten des Mantissenabschnitts der Gleitkommadaten im Mantissenabschnittsregister gespeichert, während die restlichen Δn- Bit-Mantissenabschnittsdaten und die m-Bit-Exponentenabschnittsdaten im Exponentenabschnittsregister gespeichert werden. An das Mantissenabschnittsregister und das Exponentenabschnittsregister wird daher ein gemeinsames Taktsignal von der Takterzeugungsquelle angelegt, wobei beide Register synchron gesteuert werden und die Daten von den individuell für jedes Register vorhandenen Ausgangsanschlüssen ausgegeben werden.
Wenn ferner die Gleitkommadaten des obenerwähnten Formats als Festkommadaten übertragen werden, werden diese Gleitkommadaten in die Daten (Festkommadaten) ümgesetzt, deren Exponentenabschnitt durch den Mantissenabschnitt von (n + Δn) Bits mit ausschließlich 0 ausgedrückt wird, wobei die Daten der oberen n Bits im Mantissenabschnittsregister gespeichert werden und die restlichen unteren Δn Bits der Daten und alle m 0-Bits der Daten im Exponentenabschnittsregister gespeichert werden. In der hinteren Schaltungsstufe, z. B. im Digital/Analog-Umsetzer, werden nur die Daten des Mantissenabschnittsregisters empfangen und als n-Bit-Festkommadaten behandelt.
Wenn die Anzahl der Bits des Mantissenabschnitts der arithmetisch zu verarbeitenden Gleitkommadaten länger ist als die Bitlänge der außerhalb zu behandelnden Festkommadaten, können daher die arithmetische Verarbeitung und Übertragung auf der Grundlage eines gemeinsamen Taktsignals (n Impulssignale pro Abtastperiode) ohne Verwendung einer besonderen Umsetzerschaltung ausgeführt werden, so daß die Genauigkeit der arithmetischen Berechnung nicht beeinträchtigt wird, wenn im Gebrauch mehrere Prozessoren verbunden sind.
Gemäß der Erfindung werden somit durch die Schaltvorrichtung, deren Schaltzustand von der Steuervorrichtung gesteuert wird, wahlweise das Mantissenabschnittsregister und das Exponentenabschnittsregister mit dem Anschluß züm Senden oder mit dem Anschluß zum Empfangen verbunden. Somit werden mehrere empfangene Gleitkommadaten von der Schaltvorrichtung in den Mantissenabschnitt und den Exponentenabschnitt zerlegt und sequentiell im Mantissenabschnittsregister und Exponentenabschnittsregister gespeichert. Die gespeicherten Inhalte in den Registern werden von der Schaltvorrichtung ausgewählt und über den Ausgangsanschluß gesendet. Daher können die Festkommadaten zum Mantissenabschnittsregister für Gleitkommadaten übertragen werden, wobei auch die umgekehrte Übertragung möglich ist. Ferner können die Gleitkommadaten, die im Mantissenabschnittsregister und im Exponentenabschnittsregister gespeichert sind, entsprechend zum zugehörigen Mantissenabschnittsregister und Exponentenabschnittsregister übertragen werden.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockschaltbild, das einen elektrischen Aufbau einer Tonsignalverarbeitungsvorrichtung 1 des Standes der Technik zeigt;
Fig. 2 ist ein Blockschaltbild, das einen weiteren elektrischen Aufbau einer Tonsignalverarbeitungsvorrichtung 21 des Standes der Technik zeigt;
Fig. 3 ist ein Systemschaubild einer Konfiguration gemäß einer Ausführungsform der Erfindung;
Fig. 4 ist ein Blockschaltbild, das ein Beispiel einer Grundkonfiguration der Fig. 3 zeigt;
Fig. 5 ist ein Blockschaltbild einer Ausführungsform der Erfindung;
Fig. 6 ist ein Signalformdiagramm zur Erläuterung der Operation der in Fig. 5 gezeigten Ausführungsform;
Fig. 7 ist ein Flußdiagramm zur Erläuterung der Operation der in den Fig. 5 und 6 gezeigten Ausführungsformen;
Fig. 8 ist ein Blockschaltbild einer weiteren Ausführungsform der Erfindung;
Fig. 9 ist ein Blockschaltbild einer anderen Ausführungsform der Erfindung;
Fig. 10 ist ein Blockschaltbild, das eine Konfiguration einer Ausführungsform dieser Erfindung zeigt;
Fig. 11 ist ein Zeitablaufdiagramm zur Erläuterung des Schreibvorgangs der gleichen Konfiguration;
Fig. 12 ist ein Zeitablaufdiagramm zur Erläuterung des Lesevorgangs der gleichen Konfiguration;
Fig. 13 ist ein Blockschaltbild, das eine Konfiguration einer Ausführungsform der Erfindung zeigt;
Fig. 14 ist ein Blockschaltbild, das ein Beispiel der Struktur eines Decodierers 35 zeigt;
Fig. 15 ist ein Blockschaltbild, das ein Beispiel der Struktur eines Decodierers 36 zeigt;
Fig. 16 ist ein Zeitablaufdiagramm zur Erläuterung der Operation derselben Ausführungsform;
Fig. 17 ist ein Schaubild, das die Beziehung zwischen der Datenübertragungssequenz und dem Register zeigt;
Fig. 18 ist ein Blockschaltbild einer Ausführungsform der Erfindung;
Fig. 19 ist ein Schaubild, das die Zusammensetzung der zusammengesetzten Informationen A bis C zeigt, die auf eine Leitung 16 ausgegeben werden, wenn Daten von einem ersten Prozessor U1 in einen Speicher M1 eines zweiten Prozessors U2 geschrieben werden;
Fig. 20 ist ein Schaubild, das die Zusammensetzung der zusammengesetzten Informationen D, E zeigt, die auf der Leitung 16 ausgegeben werden, wenn aus dem Speicher M1 des zweiten Prozessors U2 Daten ausgelesen und in den ersten Prozessor U1 übertragen werden;
Fig. 21 ist ein Signalformdiagramm zur Erläuterung der Operation der in Fig. 18 gezeigten Ausführungsform;
Fig. 22 ist ein Flußdiagramm zur Erläuterung der Operation der in Fig. 18 gezeigten Ausführungsform;
Fig. 23 ist ein Blockschaltbild einer Ausführungsform der Erfindung;
Fig. 24 ist ein Schaubild zur Erläuterung der Operation, wenn in der in Fig. 23 gezeigten Ausführungsform die erste Anzahl n gleich der zweiten Anzahl m ist;
Fig. 25 ist ein Schaubild zur Erläuterung der Operation, wenn die erste Anzahl n kleiner ist als die zweite Anzahl m;
Fig. 26 ist ein Signalformdiagramm zur Erläuterung der Operation, wenn die erste Anzahl n größer ist als die zweite Anzahl m;
Fig. 27 ist ein Blockschaltbild einer anderen Ausführungsform der Erfindung;
Fig. 28 ist ein Blockschaltbild, das die Zusammensetzung der Empfangsseite einer Ausführungsform der Erfindung zeigt;
Fig. 29 ist ein Blockschaltbild, das die Zusammensetzung der Sendeseite derselben Ausführungsform zeigt;
Fig. 30 ist ein Zeitablaufdiagramm zur Erläuterung der Operation derselben Ausführungsform;
Fig. 31 ist ein Blockschaltbild eines Tonsignalprozessor 13 in einer Ausführungsform der Erfindung;
Fig. 32 und Fig. 33 sind Signalformdiagramme zur Erläuterung der Operation;
Fig. 34 und Fig. 35 sind Blockschaltbilder, die eine Grundzusammensetzung der Sendeseite und der Empfangsseite gemäß einer Ausführungsform der Erfindung zeigen;
Fig. 36 ist ein Zeitablaufdiagramm zur Erläuterung der Datenübertragung mittels der in Fig. 34 und Fig. 35 gezeigten Konfiguration;
Fig. 37 ist ein Blockschaltbild einer Hauptausführungsform der Erfindung;
Fig. 38 ist ein Signalformdiagramm zur Erläuterung der Operation der in Fig. 37 gezeigten Ausführungsform;
Fig. 39 ist ein Blockschaltbild, das eine elektrische Konfiguration eines Tonsignalprozessors 41 in einer Ausführungsform der Erfindung zeigt;
Fig. 40 ist ein Signalformdiagrarnm zur Erläuterung der Operation der in Fig. 39 gezeigten Ausführungsform;
Fig. 41 ist eine Zeichnung zur Erläuterung des Speicherns der Übertragungsvorgänge von Daten in den Prozessoren 44, 48;
Fig. 42 ist ein Blockschaltbild, das die Zusammensetzung der Prozessoren DSP3, DSP4 zum Übertragen von Daten in einer Ausführungsform der Erfindung zeigt;
Fig. 43 ist ein Signalformdiagramm zur Erläuterung des Datenübertragungsvorgangs zwischen den Prozessoren DSP3 und DSP4;
Fig. 44 ist ein Blockschaltbild, das die Konfiguration zeigt, wenn das Datenübertragungssystem der Erfindung für die Übertragung eines Akustiksignals eingesetzt wird;
Fig. 45 ist ein Blockschaltbild einer Ausführungsform der Erfindung;
Fig. 46 ist ein Blockschaltbild, das Einzelheiten eines Teils des Aufbaus der in Fig. 45 gezeigten Ausführungsform zeigt;
Fig. 47 ist ein Signalformdiagramm zur Erläuterung der Operation der Datenübertragung in dem in Fig. 46 gezeigten Aufbau;
Fig. 48 ist ein Blockschaltbild einer anderen Ausführungsform der Erfindung;
Fig. 49 ist ein Blockschaltbild, das die Konfiguration in der Umgebung des Prozessors DSP4 in einer Ausführungsform der Erfindung zeigt;
Fig. 50 ist eine Zeichnung zur Erläuterung der Operation, wenn dem Prozessor DSP4 die Funktion eines elektronisch veränderlichen Widerstands hinzugefügt wird;
Fig. 51 ist ein Blockschaltbild, das eine weitere Ausführungsform der Erfindung zeigt;
Fig. 52 ist ein Blockschaltbild eines Akustikprozessors der Erfindung;
Fig. 53 ist ein Signalformdiagramm zur Erläuterung der Operation der Fig. 52;
Fig. 54 ist ein Blockschaltbild eines Prozessors;
Fig. 55 ist ein Blockschaltbild eines Akustiksignalprozessors der Erfindung;
Fig. 56 ist ein Signalformdiagramm zur Erläuterung der Operation der Fig. 55;
Fig. 57 ist ein Blockschaltbild eines Prozessors; und
Fig. 58 ist ein Blockschaltbild, das eine elektrische Konfiguration eines Tonsignalprozessors 21 in einer Ausführungsform der Erfindung zeigt;

GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Fig. 3 ist ein Systemschaubild einer Konfiguration gemäß einer Ausführungsform der Erfindung, während Fig. 4 ein Blockschaltbild ist, das ein Beispiel einer Grundkonfiguration der Fig. 3 zeigt. Im folgenden wird mit Bezug auf diese Zeichnungen die Konfiguration dieser Ausführungsform beschrieben. Diese Konfiguration steuert z. B. eine in einem Kraftfahrzeug montierte akustische Vorrichtung, die mehrere Funktionen wie z. B. die eines Radioempfängers für das UKW-Band und das MW-Band, eines Kassettenrecorders, eines CD-Spielers sowie eines DAT-Spielers besitzt.
Diese Ausführungsform empfängt Signale vom AM-Band-Empfänger AM, vom EM-Band-Empfänger EM, vom Kassettenrecorder , vom CD-Spieler CD sowie vom DAT-Spieler DAT. Die Ausgänge des Empfängers AM, EM und des Kassettenrecorders werden über einen Umschalter SS1 ausgewählt. Dieser ausgewählte Ausgang wird über ein Tiefpaßfilter LPF geleitet, in dem hochfrequentes Rauschen unterdrückt wird, und wird in einen Analog/Digital-Umsetzer (A/D- Umsetzer) ADC eingegeben und digitalisiert und anschließend in Digitalsignalprozessoren (im folgenden Prozessoren genannt) DSP1, DSP2 eingegeben.
Die Ausgänge der Prozessoren DSP1, DSP2 werden in einen Digital/Analog-Umsetzer (D/A-Umsetzer) DAC eingegeben und in Analogsignale umgesetzt, die über einen Tiefpaßfilter LPF geleitet werden, um hochfrequentes Rauschen zu unterdrücken, und über einen Verstärker AMP von den Lautsprechern SP als Klang ausgegeben werden. Andererseits werden die Ausgänge vom CD-Spieler CD und vom DAT-Spieler DAT über Umschalter S52, S53 ausgewählt, wobei der ausgewählte Ausgang in die Prozessoren DSP1, DSP2 eingegeben wird. Die Prozessoren DSP1, DSP2 werden von einem Mikrocomputer CM gesteuert, an den externe Speicher EM1, EM2 wie z. B. statische Speicher (S-RAM) angeschlossen sind.
Fig. 4 zeigt den Verbindungszustand des Mikrocomputers CM und des Prozessors DSP1. Der Prozessor DSP1 enthält einen Empfänger RC und einen Sender SD. Der Empfänger RC und der Sender SD besitzen Mantissenregister RR1, RR2, RR3, RR4, SR1, SR2, SR3, SR4 zum Speichern der Mantissenabschnitte der zu empfangenden oder zu sendenden Gleitkom madaten sowie Indexregister RI1, RI2, RI3, RI4; SI1, SI2, SI3, SI4 zum Speichern der Indexabschnitte. In diesen Registern (kollektiv mit den Bezugszeichen RR, SR; RI, SI bezeichnet) sind entsprechende Pufferregister Ra1 bis Ra8; Rb1 bis Rb8 (kollektiv mit den Bezugszeichen Ra, Rb bezeichnet) angeordnet.
Die Pufferregister Ra, Rb sind mit einem Datenbus DB verbunden, an den über mehrere Gatter G1 bzw. G2 die Zentraleinheit CPU und der Speicher M angeschlossen sind.
Der Prozessor DSP1 ist mit einem Empfangsregister RX und einem Empfangs-Senderegister RT ausgerüstet, die beim Datenaustausch mit dem Mikrocomputer verwendet werden, wobei die empfangenen Daten mittels eines Umschalters SS4 entweder im Register RX oder RT gespeichert werden. Es ist eine Zyklus-Stummsteuervorrichtung CC vorgesehen, um die Operationen der Register RX, RT zu steuern. Der Mikrocomputer CM ist mit einem Senderegister TX und einem Empfangsregister RX zum Senden und Empfangen von Daten zwischen den obenerwähnten Registern RX, RT ausgestattet, wobei Pufferregister BT, BR für den Austausch von Daten zwischen diesen Registern RX, TX vorhanden sind.

Ausführungsformen

Fig. 5 ist ein Blockschaltbild einer Ausführungsform der Erfindung. Durch die Anweisung von einem ersten Prozessor A werden (a) die Daten, die im Speicherbereich eines Speichers M1, der in einem zweiten Prozessor B vorhanden ist, gespeichert sind, ausgelesen und im ersten Prozessor A empfangen, oder es können (b) die Daten vom ersten Prozessor A in den Speicherbereich des Speichers M1 geschrieben werden. Vom Senderegister TX1 des ersten Prozessors A wird ein Signal, das aus insgesamt 24 Bits besteht, in Einheiten von jeweils acht Bits bitsequentiell über eine Leitung 16 zum Empfangsregister RX2 des zweiten Prozessors B gesendet. Vom Senderegister TX2 des zweiten Prozessors B wird ein Bit bitsequentiell über eine Leitung 17 zum Empfangsregister RX1 des ersten Prozessors A gesendet.
Vom ersten Prozessor A wird wie oben erwähnt über die Leitung 16 ein 24-Bit-Signal zum zweiten Prozessor B gesendet, wobei die zwei ersten Bits dieser 24 Bits eine Anweisung sind, die ein Lesen oder ein Schreiben anzeigen, und wobei diese Anweisung über eine Leitung 18 an einen Decodierer 19 weitergeleitet wird, der diese Anweisung decodiert. In den übrigen 22 Bits des Empfangsregisters RX2 sind die Adreßinformationen für das Lesen und das Schreiben oder die Daten für das Schreiben gespeichert. Die Adreßinformationen werden an einen Adreßdecodierer 20 angelegt, so daß die Adresse im Speicherbereich im Speicher M1 spezifiziert wird. Die 22-Bit-Daten des Empfangsregisters RX2 werden von der Leitung 21 an den Speicher M1 weitergeleitet, so daß die Daten über die Leitung 21 in den vom Adreßdecodierer 20 spezifizierten Speicherbereich geschrieben werden. Wenn die Daten aus dem Speicher M1 gelesen und zum ersten Prozessor A übertragen werden, werden die Daten, die in dem Speicherbereich des Speichers M1 gespeichert sind, dessen Adresse durch das Signal vom Adreßdecodierer 20 spezifiziert wird, an das Senderegister TX2 weitergeleitet, wobei der Inhalt dieses Senderegisters TX2 über die Leitung 17 zum Empfangsregisters RX1 des ersten Prozessors A übertragen wird. Die Register TX1, RX1 im ersten Prozessor A werden durch eine Steuerschaltung 22 gesteuert. Im zweiten Prozessor B ist eine Steuerschaltung 23 installiert. Diese Steuerschaltung 23 steuert den Adreßdecodierer 20 und den Speicher M1 in Abhängigkeit vom Signal des Anweisungsdecodierers 19 und sendet ferner über die Leitung 24 ein Steuersignal zur Steuerschaltung 22 und empfängt über die Leitung 25 ein Steuersignal von der Steuerschaltung 22.
Fig. 6 ist ein Signalformdiagramm zur Erläuterung der Operation der in Fig. 5 gezeigten Ausführungsform, während Fig. 7 ein Flußdiagramm zur Erläuterung der Operation ist. Dieses Flußdiagramm ist mittels Hardware verwirklicht. Wenn das Steuersignal gleich logisch 1 ist, soll es durch Zurücksetzen des Übertragungsblocks im Schritt n20 in den Ausgangszustand zurückversetzt (zurückgesetzt) werden. Im Schritt n2 wird überprüft, ob das Steuersignal gleich logisch 0 ist, wobei dieses Steuersignal in Fig. 6 mit (1) bezeichnet ist und es dann, wenn es sich auf Niedrigpegel befindet, erforderlich ist, ein Signal vom ersten Prozessor A zum zweiten Prozessor B zu übertragen, weshalb die Verarbeitung zu Schritt n3 vorrückt. Hier wird das Steuersignal , dessen logischer Wert gleich 0 ist, von der Steuerschaltung 23 an 22 angelegt. Das Steuersignal soll die Übertragung eines Signals erlauben, das in Fig. 6 mit (2) bezeichnet ist.
Im Schritt n4 wird überprüft, ob der Übertragungsvorgang zum Empfangsregister RX2 des zweiten Prozessors B beendet ist, d. h. ob der Merker RXF gleich logisch 1 ist, wobei dann, wenn das Empfangsregister RX2 leer ist, die Verarbeitung zu Schritt n5 vorrückt Hier wird synchron mit dem Taktsignal, das in Fig. 6 mit (5) bezeichnet ist, das Signal eines Bits von 24 Bits vom Senderegister TX1 des ersten Prozessors A über die Leitung 16 zum Empfangsregister RX2 des zweiten Prozessors B übertragen. Im Schritt n6 wird das Steuersignal gleich logisch 1, woraufhin die Verarbeitung zu Schritt n4 zurückkehrt Wie in Fig. 6 (3) gezeigt, werden somit die Signale S1, S2, S3 von jeweils acht Bits sequentiell im Empfangsregister RX2 gespeichert. Die ersten zwei Bits des ersten 8-Bit-Signals S1 sind eine Anweisung, die wie obenerwähnt ein Lesen oder ein Schreiben anzeigt, während die übrigen sechs Bits des Signals S1 und die beiden anderen Signale S2, S3 eine Adreßinformation von insgesamt 22 Bits sind, die die Adresse im Speicherbereich im Speicher M1 spezifizieren.
Nachdem das Signal im Empfangsregister RX2 gespeichert ist, wird im zweiten Prozessor B eine interne arithmetische Verarbeitung durchgeführt.
Wenn im Schritt n4 festgestellt wird, daß die Übertragung des 24-Bit-Signals zum Empfangsregister RX2 beendet ist, geht die Verarbeitung zum nächsten Schritt n7 über. Der Anweisungsdecodierer 19 decodiert die zwei ersten Bits der Anweisung und gibt diese an die Steuerschaltung 23 weiter. Als Folge davon wird im Schritt n8 festgestellt, ob die Anweisung ein Lesen oder ein Schreiben anzeigt. Falls ein Lesen angezeigt wird, geht die Verarbeitung zu Schritt n9 über. In diesem Schritt wird die im Empfangsregister RX2 gespeicherte Adreßinformation vom Adreßdecodierer 20 decodiert und der Inhalt im Speicherbereich des Speichers M1, dessen Adresse hierdurch spezifiziert ist, im Senderegister TX2 gespeichert. Im Schritt n10 ist, wie mit Fig. 6 (2) gezeigt, das Steuersignal gleich logisch 0, wobei im nächsten Schritt n11 überprüft wird, ob im Senderegister TX2 das zu sendende Signal vorliegt, d. h. ob der Merker TXF gleich logisch 1 ist. Im Schritt n12 liegt jedes zu sendende Signal im Senderegister TX2 vor, wobei die Daten synchron mit dem in Fig. 6 (5) gezeigten Taktsignal über die Leitung 17 bitsequentiell zum Empfangsregister RX1 des ersten Prozessors A übertragen werden. Im Schritt n13 wird das Steuersignal gleich logisch 1. Nachdem alle Daten im Senderegister TX2 gesendet worden sind, geht die Verarbeitung vom Schritt n11 zum Schritt n14 über und der Merker RXF wird gleich logisch 0.
Der Zustand der Übertragung von Daten vom Senderegister TX2 über die Leitung 17 zum Empfangsregister RX1 ist in Fig. 6 (4) gezeigt, wobei die Signale S11, S12, S13 in Einheiten von jeweils acht Bits sequentiell gesendet werden.
Wenn Daten vom ersten Prozessor A in den Speicher M1 des zweiten Prozessors B geschrieben werden, geht die Verarbeitung von Schritt n8 zu Schritt nis über. Die in den Signalen S1, S2, S3 enthaltene Adreßinformation wird im Adreßdecodierer 21 decodiert. Im Schritt n16 wird überprüft, ob im Empfangsregister RX2 ein Signal vorliegt, wobei dann, wenn im Empfangsregister RX2 kein Signal übrig ist, die Verarbeitung zu Schritt n17 vorrückt und die Signale S11, S12, S13, die die zu schreibenden Daten darstellen, bitsequentiell zum Empfangsregister RX2 übertragen und gespeichert werden, wie in Fig. 6 (4) gezeigt ist. Im Schritt nib wird das Steuersignal gleich logisch 1. Wenn die Signale S11, S12, S13 im Empfangsregister RX2 gespeichert sind, geht die Verarbeitung vom Schritt n16 zum Schritt n19 über und die Daten des Empfangsregisters RX2 werden in den Speicherbereich im Speicher M1 geschrieben, dessen Adresse vom Adreßdecodierer 20 über die Leitung 21 spezifiziert wird.
In der obenerwähnten Ausführungsform enthält der zweite Prozessor B daher eine Hardware, die das Empfangsregister RX2, den Anweisungsdecodierer 19, den Adreßdecodierer 20, den Speicher M1 und das Senderegister TX2 umfaßt, wobei der Lesevorgang und der Schreibvorgang von diesen Einheiten mittels Hardware ausgeführt werden, während eine arithmetische Verarbeitung, die keine Datenübertragung ist, von der Steuerschaltung 23 im Prozessor B ausgeführt werden kann, während die Daten mit hoher Geschwindigkeit übertragen werden können.
Fig. 8 ist ein Blockschaltbild des zweiten Prozessors B1 einer anderen Ausführungsform der Erfindung. In dieser Ausführungsform, die der vorangegangenen ähnlich ist, sind einander entsprechende Bauelemente mit denselben Bezugszeichen bezeichnet. Hierbei ist zu beachten, daß die im Speicher M2 des zweiten Prozessors B1 gespeicherten Daten nur in den ersten Prozessor A eingelesen werden können. Daher wird über die Leitung 16 zum Empfangsregister RX2 nur die Adreßinformation übertragen, die die Adresse in einem gewünschten Speicherbereich des Speichers M2 spezifiziert. Der Adreßdecodierer 20 decodiert diese Adreßinformation, wobei somit die Daten, die den im Speicherbereich des Speichers M2 gespeicherten Inhalt darstellen, an das Senderegister TX2 weitergeleitet werden. Diese Daten werden vom Senderegister TX2 über die Leitung 17 zum ersten Prozessor A übertragen. Wenn nur auf diese Weise gelesen wird, wird im Vergleich zur vorangehenden Ausführungsform die Konfiguration vereinfacht.
Fig. 9 ist ein Blockschaltbild einer weiteren anderen Ausführungsform der Erfindung. In dieser Ausführungsform, die den vorangehenden ähnlich ist, sind entsprechende Bauelemente mit denselben Bezugszeichen bezeichnet. Hierbei werden die Daten vom ersten Prozessor A nur in einen gewünschten Speicherbereich im Speicher M3 des zweiten Prozessors B2 geschrieben. Zuerst wird vom ersten Prozessor A die Adreßinformation über die Leitung 16 zum Empfangsregister RX2 des zweiten Prozessors B übertragen. Diese Adreßinformation wird vom Adreßdecodierer 20 decodiert. Anschließend werden vom ersten Prozessor A die in das Empfangsregister RX2 zu schreibenden Daten über die Leitung 16 übertragen. Diese Daten werden vom Empfangsregister RX2 in den Speicher M3 weitergeleitet, so daß die Daten in den Speicherbereich geschrieben werden, dessen Adresse vom Adreßdecodierer 20 spezifiziert wird. Bei einer solchen Ausführungsform zum ausschließlichen Schreiben kann die Konfiguration im Vergleich zu der in den Fig. 5 bis 7 gezeigten Ausführungsform vereinfacht werden.
Diese Erfindung kann ferner in bezug auf die Verarbeitung von Tonsignalen ausgeführt werden und kann auch in anderen technischen Gebieten eingesetzt werden.
Gemäß der Erfindung, wie sie aus der vorliegenden Beschreibung deutlich wird, können die Daten mit hoher Geschwindigkeit übertragen werden, wobei in den ersten und zweiten Prozessoren Beeinträchtigungen der übrigen arithmetischen Verarbeitung seitens der Datenübertragung vermieden werden können.
Fig. 10 ist ein Blockschaltbild, das eine Konfiguration einer Ausführungsform der Erfindung zeigt. Diese Ausführungsform enthält eine arithmetische Steuervorrichtung 21, die z. B. mittels eines Arithmetikprozessors und eines Prozessors 22 verwirklicht ist. Die Arithmetiksteuervorrichtung 21 enthält ein Pufferregister 23 zum Senden und ein Pufferregister 24 zum Empfangen, wobei diese Pufferregister 23, 24 mit dem Adreßbus und dem Datenbus, die in der Arithmetiksteuervorrichtung 21 enthalten sind, verbunden sind, um auf die Daten zuzugreifen. Das Senderegister 25 und das Empfangsregister 26 sind mit diesen Pufferregistern 23, 24 verbunden.
Der Prozessor 22 enthält z. B. ein 4-Bit-Anweisungsregister 27 und ein 12-Bit-Adreßregister 28, wobei die Sendedaten D1 vom Senderegister 25 der Arithmetiksteuervorrichtung 21 in diese Register 27, 28 eingegeben werden.
Der Inhalt des Anweisungsregisters 27 wird im Anweisungsdecodierer 29 analysiert, woraufhin im Prozessor 22 eine entsprechende Operation durchgeführt wird. Andererseits werden die Register 27, 28 von einer Zyklus-Stummsteuereinheit 30 gelesen, wobei die Adreßdaten über den Adreßbus 31 zwischen den Zeitpunkten der arithmetischen Verarbeitungen ausgetauscht werden.
Der Prozessor 22 besitzt ferner ein Datenregister 32 mit z. B. 24 Bits zum Speichern des zu sendenden Datenhauptkörpers, der in den Sendedaten D1 enthalten ist. Es ist eine wichtige Aufgabe dieser Erfindung, daß dieses Datenregister 32 gemeinsam zum Senden und Empfangen von der Arithmetiksteuervorrichtung 21 verwendet werden kann. In diese Register 27, 28 und in das Datenregister 32 wird das von der Arithmetiksteuervorrichtung 21 erzeugte Taktsignal CK eingegeben, wenn wie oben beschrieben durch den Umschalter 33 umgeschaltet wird.
Das Zwischenspeichersteuersignal , das wie später beschrieben von der Arithmetiksteuervorrichtung 21 geliefert wird, wird in die Datenzwischenspeichersteuereinheit 34 eingegeben, die im Prozessor 22 vorgesehen ist, wobei die Datenzwischenspeichersteuereinheit 34 in Abhängigkeit hiervon den Umschaltmodus des Umschalters 33 und die Datenzwischenspeicherungsvorgänge in den Registern 27, 28, 32 steuert. Der Inhalt des Datenregisters 32 wird über den Datenbus 35 entsprechend den auf dem Adreßbus 31 anliegenden Adreßdaten in den Speicher 36 geschrieben, der z. B. mittels eines RAM verwirklicht ist, wobei dieser Inhalt ausgelesen wird.
Fig. 11 ist ein Zeitablaufdiagramm zur Erläuterung des Schreibvorgangs der in Fig. 10 gezeigten Konfiguration. Im folgenden wird auch mit Bezug auf Fig. 2 der Schreibvorgang der Ausführungsform erläutert. In Fig. 11 schaltet zum Zeitpunkt t1 die Arithmetiksteuervorrichtung 21 das Chip-Auswahlsignal auf Niedrigpegel, wie in Fig. 11 (1) gezeigt ist, wobei der Prozessor 22 ausgewählt wird. Der Prozessor 22 schaltet seinerseits das Übertragungssteuersignal auf Niedrigpegel, womit die Datenübertragung zwischen der Arithmetiksteuervorrichtung 21 und dem Prozessor 22 bewerkstelligt wird. Zu diesem Zeitpunkt wird die Datenzwischenspeichersteuereinheit 34 ebenfalls zurückgesetzt, während der Umschalter 33 auf die Seite der Register 27, 28 umgeschaltet wird.
Wie in Fig. 11 (4) gezeigt, werden anschließend als Sendedaten die Anweisungsdaten, die die Schreibanweisung anzeigen, und die Adreßdaten, die das Ziel für das Schreiben des Datenhauptkörpers angeben, in Abhängigkeit vom Taktsignal CK, das von der Arithmetiksteuervorrichtung 21 eingegeben wird, zum Anweisungsregister 27 und zum Adreßregister 28 übertragen. Wenn die Übertragung begonnen hat, wird das Zwischenspeichersteuersignal auf Niedrigpegel gesetzt, wie in Fig. 11 (3) gezeigt ist. Wenn zum Zeitpunkt t2 diese Übertragung beendet ist, wird wie in Fig. 11 (3) gezeigt das Zwischenspeichersteuersignal auf Hochpegel gesetzt. Zu diesem Zeitpunkt werden die Anweisungsdaten und die Adreßdaten im Anweisungsregister 27 und im Adreßregister 28 zwischengespeichert. Gleichzeitig wird der Umschalter 33 durch die Datenzwischenspeichersteuereinheit auf die Seite des Datenregisters 32 umgeschaltet. Wie in Fig. 11 (2) gezeigt, nimmt anschließend das Übertragungssteuersignal Hochpegel an, wodurch die Übertragung unterbunden wird.
Zum Zeitpunkt t3 nimmt das Übertragungssteuersignal Hochpegel an, so daß eine Übertragung wieder möglich wird, wobei der Datenhauptkörper, der an der Adresse gespeichert werden soll, die im Adreßregister 28 gespeichert ist, zum Prozessor 22 übertragen wird, wie in Fig. 11 (4) gezeigt ist. Die Arithmetiksteuervorrichtung 21 liefert ein Taktsignal CK und sendet den Datenhauptkörper zum Datenregister 32. Gleichzeitig wird das Zwischenspeichersteuersignal auf Niedrigpegel gesetzt. Wenn dieser Zwischenspeichervorgang beendet ist, wird das Zwischenspeichersteuersignal auf Hochpegel gesetzt, während der Umschalter 33 erneut auf die Seite der Register 27, 28 umgeschaltet wird.
Folglich nimmt das Übertragungssteuersignal Hochpegel an, um eine Übertragung zu unterbinden. Später nimmt das Chip-Auswahlsignal Hochpegel an, woraufhin der Schreibvorgang beendet ist.
Fig. 12 ist ein Zeitablaufdiagramm zur Erläuterung der Datenleseverarbeitung aus dem Prozessor 22, die von der Arithmetiksteuervorrichtung 21 in der in Fig. 10 gezeigten Konfiguration durchgeführt wird. Im folgenden wird mit Bezug auf Fig. 3 die Datenleseverarbeitung erläutert. In dieser Konfiguration wird beim Lesevorgang zuerst das Chip-Auswahlsignal zum Zeitpunkt t5 auf Niedrigpegel gesetzt, wie in Fig. 12 (1) gezeigt, wodurch der Prozessor 22 ausgewählt wird. Anschließend nimmt das Übertragungssteuersignal Niedrigpegel an, woraufhin die Daten zwischen der Arithmetiksteuervorrichtung 21 und dem Prozessor 22 übertragen werden können. Wie in Fig. 12 (4) gezeigt, werden zum Prozessor 22 die Anweisungsdaten, die die Leseanweisung anzeigen, und die Adreßdaten zum Spezifizieren der Adresse in z. B. dem Speicher 36 des Prozessors 22, in dem die zu lesenden Daten gespeichert sind, übertragen. Gleichzeitig wird das Zwischenspeichersteuersignal auf Niedrigpegel gesetzt.
Ähnlich wie im Fall der Fig. 11 wird zu diesem Zeitpunkt das Zwischenspeichersteuersignal durch die steigende Flanke des Chip-Auswahlsignals zurückgesetzt, während der Umschalter 33 auf die Seite der Register 27, 28 umgeschaltet wird. Somit werden die Anweisungsdaten und die Adreßdaten, die die Sendedaten D1 darstellen, in das Anweisungsregister 27 und in das Adreßregister 28 geschrieben. Die Inhalte dieser Register 27, 28 werden im Anweisungsregister 27 und im Adreßregister 28 zu dem Zeitpunkt gespeichert, zu dem das Zwischenspeichersteuersignal zum Zeitpunkt t6 in Fig. 12 Hochpegel annimmt. Zu diesem Zeitpunkt wird der Umschalter 33 auf die Seite des Registers 32 umgeschaltet.
Die zwischengespeicherten Adreßinformationen werden anschließend in der Zyklus-Stummsteuereinheit 30 decodiert, wobei die Daten der entsprechenden Adresse in z. B. dem Speicher 36, der im Prozessor 22 vorgesehen ist, ausgelesen und im Datenregister 32 gespeichert werden. Nach einem solchen Speichern nimmt zum Zeitpunkt t7 das Übertragungssteuersignal Niedrigpegel an. Wie in Fig. 12 (5) gezeigt, werden anschließend die im Datenregister 32 gespeicherten Daten in Abhängigkeit vom Taktsignal CK von der Arithmetiksteuervorrichtung 21 ausgelesen und als Empfangsdaten D2 der Arithmetiksteuervorrichtung 21 gespeichert.
Wenn die Datenübertragung auf diese Weise beendet ist, nimmt wie im Fall der Fig. 11 das Zwischenspeichersteuersignal Hochpegel an, woraufhin nacheinander das Übertragungssteuersignal und das Chip-Auswahlsignal Hochpegel annehmen, womit die Leseverarbeitung beendet ist.
Wenn bei der obenbeschriebenen Schreibverarbeitung und der Leseverarbeitung die zu schreibenden Daten nach dem Zeitpunkt t3 in Fig. 11 z. B. 24 Bits umfassen, beträgt die für diesen Schreibvorgang benötigte Zeitspanne 753 µs, was nach den Berechnungen des Erfinders ungefähr dasselbe ist wie im Stand der Technik.
Wenn andererseits Daten aus dem Prozessor 22 gelesen werden, wie mit Bezug auf Fig. 3 erläutert worden ist, wird die Adresse der auszulesenden Daten übertragen, wobei auch in diesem Fall wie im Stand der Technik eine erforderliche Zeitspanne von ungefähr 753 us festgestellt wurde.
Wie oben beschrieben ist, kann die in Fig. 10 gezeigte Konfiguration denselben Vorgang verwirklichen wie im Stand der Technik. In dieser Ausführungsform wird das Datenregister 32 sowohl zum Empfangen als auch zum Senden verwendet, wobei sich gezeigt hat, daß der Übertragungsaufwand, im Vergleich zu dem in Fig. 4 gezeigten Stand der Technik um ungefähr 30 % verringert wird. Wenn die zu sendende Datenlänge sowohl bei den Leseverarbeitungen als auch den Schreibverarbeitungen z. B. 40 Bits (5 Bytes) beträgt, kann die Übertragungszeit beim Datenlesevorgang im Vergleich zum Stand der Technik um ungefähr 36 % verkürzt werden.
Außerdem wird in dieser Ausführungsform das Eingangsziel der von der Steuervorrichtung gelieferten Daten durch Umschalten des an die ersten und zweiten Speichervorrichtungen angelegten Taktes umgeschaltet, jedoch kann auch der Datenübertragungsweg zu den ersten und zweiten Speichervorrichtungen selbst umgeschaltet werden.
In diesem Fall ist es jedoch erforderlich, vorzusehen, daß die Daten unmittelbar dann übernommen werden, wenn eine bestimmte Anzahl von Datenstücken eingegeben ist, wodurch die Hardwarekonfiguration komplizierter wird und die Zeitspanne zum Übernehmen der Daten festgelegt ist, was Nachteile mit sich bringt.
Außerdem ist in dieser Ausführungsform eine synchrone Kommunikation zum Synchronisieren mit dem externen Takt gezeigt, jedoch kann diese Erfindung auch auf eine synchrone Kommunikation angewendet werden (Start/Stop-Synchron-Kommunikation), indem ein Takt und dergleichen verwendet wird, der intern erzeugt wird.
Somit ist es gemäß der Erfindung möglich, durch eine einfache Konstruktion Daten mit einer hohen Frequenz zu übertragen.
Fig. 13 ist ein Blockschaltbild, das eine Konfiguration einer Ausführungsform der Erfindung zeigt. Diese Ausführungsform enthält eine Arithmetiksteuervorrichtung 21, die z. B. mittels einer Arithmetikverarbeitungseinheit und eines Prozessors 22 verwirklicht ist.
Die Arithmetiksteuervorrichtung 21 enthält ein Senderegister 23 und ein Empfangsregister 24, wobei das Senderegister 23 die Schreibdaten DW zum Prozessor 22 liefert, während der Prozessor 22 die Lesedaten DR in das Empfangsregister 24 sendet.
Der Prozessor 22 enthält das Übertragungsregister 27, das das Adreßregister 25 und das Datenregister 26 zum Speichern der Adresse und der Daten, die die Schreibdaten DW bilden, sowie ein weiteres Datenregister 50, das interne Daten liefert. Der Inhalt des Übertragungsregisters 27 wird im Adreßregister 29 und im Datenregister 30 gespeichert, die das Pufferregister 28 bilden. Die Inhalte des Adreßregister 29 und des Datenregisters 30 werden über den Adreßbus 31 und den Datenbus 32 des Prozessors 22 ausgetauscht.
Der Prozessor 22 ist mit einer Gattersteuereinheit 33 für verschiedene (nicht gezeigte) Logikgatter versehen. Ferner ist ein Binärzähler 34 zum Zählen des Taktsignals CK, das von der Arithmetiksteuervorrichtung 21 zugeführt wird, vorhanden. Der Ausgang des Binärzählers 34 wird parallel an die Decodierer 35, 36 angelegt. Die Ausgänge der Decodierer 35, 36 werden in einen der Eingangsanschlüsse der Zwei-Eingang-UND-Schaltung 37 bzw. 38 eingegeben.
In die UND-Schaltung 38 wird ein Steuersignal R/ von der Arithmetiksteuervorrichtung 21 über die Leitung 39 eingegeben, das dem Prozessor 22 in Abhängigkeit davon, ob der Pegel hoch oder niedrig ist, den Lesevorgangszustand oder den Schreibvorgangszustand anzeigt, wie später beschrieben wird. Am anderen Eingangsanschluß der UND- Schaltung 37 wird ein Signal eingegeben, das in der Invertiererschaltung 40 durch Invertieren des Steuersignals R/ erzeugt wird. Die Ausgänge der UND-Schaltungen 37, 38 werden in die ODER-Schaltung 34 eingegeben, wobei der Ausgang der ODER-Schaltung 41 als Zwischenspeichersteuersignal an das Adreßregister 29 und das Datenregister 30 angelegt wird.
Die Fig. 14 und 15 sind Blockschaltbilder, die die Konfiguration der Decodierer 35, 36 zeigen. In dieser Ausführungsform besitzen von den Daten, die zwischen der Arithmetiksteuervorrichtung 21 und dem Prozessor 22 übertragen werden, die Adreßdaten 16 Bits, während die Hauptkörperdaten 24 Bits besitzen, weshalb in der folgenden Erläuterung eine Datenlänge von 40 Bits angenommen wird. Der Decodierer 35 verwendet den Ausgang der unteren sechs Bits (b5, b4, b3, b2, b1, b0) des Binärzählers 34, wie z. B. in Fig. 14 gezeigt ist. Dieser Ausgang der unteren sechs Bits wird über die Signalleitungen 42 bis 47 von der Seite der unteren Bits in die UND-Schaltung 43 eingegeben. In den Signalleitungen 42, 43, 44, 46 befinden sich entsprechende Invertiererschaltungen 49 bis 52. Der Ausgang der UND-Schaltung 48 nimmt Hochpegel an, wenn die unteren sechs Bits des Binärzählers 34 gleich
(b5,b4,b3,b2,b1,b0) = (1,0,1,0,0,0) ... (1)
sind, wobei dieser Fall in Dezimalschreibweise der Zahl 40 entspricht.
Der Decodierer 36 hat im Grunde den gleichen Aufbau, wobei die unteren fünf Bits des Binärzählers 34 verwendet werden. Von der Seite der unteren Bits wird der Inhalt jedes Bits über die Signalleitungen 53 bis 57 in die UND- Schaltung 58 eingegeben. Zu diesem Zeitpunkt sind in den Signalleitungen 53 bis 56 die Invertiererschaltungen 59 bis 62 angeordnet. Durch die Ausgabe eines solchen Decodierers 36 nimmt der Ausgang der UND-Schaltung 58 Hochpegel an, wenn die unteren fünf Bits gleich
(b4,b3,b2,b1,b0) = (1,0,0,0,0) ... (2)
sind, wobei dieser Fall in Dezimalschreibweise der Zahl 16 entspricht.
Fig. 16 ist ein Zeitablaufdiagramm zur Erläuterung der Operation dieser Ausführungsform Im folgenden wird mit Bezug auf diese Zeichnungen die Operation dieser Ausführungsform beschrieben. Die Symbole (1), (2) usw. in Fig. 16 zeigen die gleichen Verarbeitungsschritte wie beim Stand der Technik. Im Lesezyklus SR, der zum Zeitpunkt t11 in Fig. 4 beginnt, wird (1) zuerst das Steuersignal R/ auf Hochpegel gesetzt, wobei angewiesen wird, die Daten vom Prozessor 22 zu lesen. Anschließend wird wie in Fig. 16 (1) gezeigt, daß Chip-Auswahlsignal auf Niedrigpegel gesetzt und der Prozessor 22 ausgewählt.
(3) die Arithmetiksteuervorrichtung 21 beginnt, wie in Fig. 16 (4) gezeigt, die Adresse, an der die zu lesenden Daten im Prozessor 22 gespeichert werden, zum Prozessor 22 zu übertragen. Hierbei setzt (4) der Prozessor 22 das Übertragungserlaubnissignal auf Hochpegel, wie in Fig. 16 (3) gezeigt, womit die Übertragung vom Prozessor 22 unterbunden wird. Wenn die Übertragung der Adreßdaten 63 beendet ist, liest der Prozessor 22 die internen Daten der Adresse, wobei dann, wenn die Ausgabe zur Arithmetiksteuervorrichtung 21 beendet ist, (5) zum Zeitpunkt t12 das Übertragungserlaubnissignal auf Niedrigpegel gesetzt wird und der Übertragungsverbotszustand aufgehoben wird.
(6) auf der Grundlage des Taktsignals CK von der Arithmetiksteuervorrichtung 21, wie in Fig. 16 (5) gezeigt, werden die Daten vom Prozessor 22 gelesen und in die Arithmetiksteuervorrichtung 21 übertragen. Wenn die Datenübertragung beendet ist, wird (8) zum Zeitpunkt t13 das Übertragungserlaubnissignal auf Niedrigpegel gesetzt und der Übertragungsverbotszustand wieder aufgehoben. Dies beendet die Datenleseverarbeitung.
Im Schreibzyklus SW wird (9) das Steuersignal R/ auf Niedrigpegel gesetzt, womit der Schreibvorgang von der Arithmetiksteuervorrichtung 21 zum Prozessor 22 angezeigt wird.
(10) als nächstes sendet, wie in Fig. 16 (4) gezeigt, die Arithmetiksteuervorrichtung 21 (11) die Adreßdaten 65 im Anschluß an die im Prozessor 22 zu speichernden Hauptkörperdaten 64. (12) Wenn das Senden der Adreßdaten 65 begonnen hat, nimmt das Übertragungserlaubnissignal auf der Seite des Prozessors 22 Hochpegel an und die Übertragung wird unterbunden. (13) Wenn die Übertragung der Adreßdaten 65 beendet ist und das Schreiben an die spezifizierte Adresse des internen Speichers beendet ist, nimmt das Übertragungserlaubnissignal Hochpegel an und die Übertragung wird zugelassen. (14) Anschließend wird auf der Seite der Arithmetiksteuervorrichtung 21 das Chip-Auswahlsignal auf Hochpegel gesetzt, womit das Schreiben der Daten beendet ist.
Während das Steuersignal R/ auf Hochpegel liegt, ist zu diesem Zeitpunkt die UND-Schaltung 38 ausgewählt, wie in Fig. 13 gezeigt ist. Mit anderen Worten, um Daten zu übertragen, werden die von der Arithmetiksteuervorrichtung 21 gelieferten Taktsignale vom Binärzähler 34 gezählt, wobei dessen Ausgang an die Decodierer 35, 36 weitergeleitet wird, wie mit Bezug auf die Fig. 14 und 15 erläutert worden ist. Während der Periode des Lesezyklus SR wird von der UND-Schaltung 38 der Decodierer 36 ausgewählt, wobei dann, wenn der Binärzähler 34 16 Bits zählt, wie mit Bezug auf Fig. 15 erläutert worden ist, der Ausgang der UND-Schaltung 58 auf Hochpegel wechselt und die Daten im Pufferregister 28 zwischengespeichert werden.
Fig. 17 zeigt den Einstellzustand der Adresse und der Daten im Register, wobei Fig. 17 (1) den Datenlesemodus und Fig. 17 (2) den Datenschreibmodus bezeichnen.
Wenn die Adresse vom Adreßregister 25 zum Pufferregister 29 übertragen wird, ist es auf diese Weise ausreichend, immer aus derselben Position zu lesen, wobei eine Umschalt-Schaltung oder dergleichen nicht erforderlich ist.
Wenn zu diesem Zeitpunkt wie oben erwähnt nur 16 Bits vorliegen, werden nur die Adreßdaten 63 übertragen, wobei die im Adreßregister 25 gespeicherten Adreßdaten im Adreßregister 29 des Pufferregisters 28 zwischengespeichert werden. Das Lesen des internen Speichers nach dem Zeitpunkt t12 wird mit diesen zwischengespeicherten Adreßdaten durchgeführt.
Andererseits liegt im Schreibzyklus SW das Steuersignal R/ auf Niedrigpegel, wobei von der UND-Schaltung 37 der Decodierer 35 ausgewählt wird. Wenn zu diesem Zeitpunkt das Zählen von 40 Bits durch den Binärzähler 34 abgeschlossen ist, wird an das Pufferregister 28 ein Zwischenspeichersteuersignal geliefert. Ein solcher Fall entspricht der Übertragung der Hauptkörperdaten 64 und der Adreßdaten 65 nach dem Zeitpunkt t3 in Fig. 16, wobei dann, wenn die Übertragung solcher Adreßdaten 65 beendet ist, der Zwischenspeichervorgang vom Übertragungsregister 27 zum Pufferregister 28 bewirkt wird.
Wie aus der vorliegenden Beschreibung deutlich wird, kann bei dieser Ausführungsform die bezüglich des Standes der Technik erläuterte Anweisung 15 aus den Übertragungsdaten entfernt werden, wobei ferner die Schein-Hauptkörperdaten 17 weggelassen werden können. Somit wird die für die Übertragung erforderliche Datenlänge beträchtlich verkürzt und die Übertragungsgeschwindigkeit erhöht, während die Übertragungseffizienz erheblich verbessert wird.
Der Aufbau der Decodierer 35, 36 ist jedoch nicht auf die Konfigurationen der Fig. 14 und 15 beschränkt.
Gemäß dieser Erfindung können der Lesevorgang und der Schreibvorgang, die zwischen der Steuervorrichtung und dem Prozessor durchgeführt werden, nur durch den Pegel der Signalleitung unterschieden werden, ohne daß gegenseitig die entsprechenden Anweisungen gesendet werden müssen. Wenn die Adresse vom Übertragungsregister zum Pufferregister übertragen wird, ist es außerdem ausreichend, ausschließlich aus derselben Position zu lesen, wobei keine Hardware für ein Umschalten erforderlich ist und die Konstruktion vereinfacht werden kann. Ferner kann die für die Übertragung erforderliche Datenlänge verringert werden, wobei die Daten effizient übertragen werden können, während die Übertragungsgeschwindigkeit erheblich gesteigert werden kann.
Fig. 18 ist ein Blockschaltbild einer Ausführungsform der Erfindung. Durch die Anweisung von einem ersten Prozessor U1, werden (a) die Daten, die im Speicherbereich des Speichers M1, der in einem zweiten Prozessor U2 vorgesehen ist, gelesen und vom ersten Prozessor U1 empfangen, oder es können (b) die Daten vom ersten Prozessor U1 in dem Speicherbereich des Speichers M1 geschrieben werden. Aus dem Senderegister TX1 des ersten Prozessors U1 werden verschiedene Sätze kombinierter Einheiten A bis E, die aus insgesamt 24 Bits bestehen, in Einheiten von jeweils acht Bits sequentiell über die Leitung 16 zum Empfangsregister RX2 des zweiten Prozessors U2 gesendet. Aus dem Senderegister TX2 des zweiten Prozessors U2 werden die Daten über die Leitung 17 bitsequentiell zum Empfangsregister RX1 des ersten Prozessors U1 gesendet.
Fig. 19 zeigt ein Schaubild der Zusammensetzung der kombinierten Informationssätze A bis C, die auf der Leitung 16 ausgegeben werden, wenn die Daten vom ersten Prozessor U1 in den Speicher M1 des zweiten Prozessors U2 geschrieben werden. Wenn Daten vom ersten Prozessor U1 in den Speicher M1 des zweiten Prozessors U2 geschrieben werden, wird zu Beginn vom ersten Prozessor U1 die erste kombinierte Information A gesendet, wie in Fig. 19 (1) gezeigt ist. In dieser Information A ist das erste Bit al eine Redundanz, was durch die Markierung * angedeutet ist, während das zweite Bit a2 gleich 0 ist, was eine Schreibanweisung zum Anweisen des Schreibens der Daten darstellt, und die 3. bis 24. Bits a3 bis a24 Adreßinformationen zur Spezifizierung der zu schreibenden ersten Speicherbereichsadresse sind.
Anschließend wird vom ersten Prozessor U1 die zweite kombinierte Information B gesendet, wie in Fig. 19 (2) gezeigt ist. In dieser Information B ist das erste Bit b1 eine Fortsetzungsschreibanweisung, die gleich 1 ist und eine Fortsetzung des Schreibens in Fig. 19 (2) ausdrückt, während das zweite Bit b2 eine Marke * ist, um die Redundanz auszudrücken, und die 3. bis 24. Bits b3 bis b24 die ersten in den Speicher M1 zu schreibenden Daten bezeichnen. Eine solche zweite kombinierte Information B wird entsprechend der Anzahl der Datensätze wiederholt gesendet, während in der Information C, die die letzten n-ten Daten enthält, die in Fig. 19 (3) gezeigt sind, das erste Bit c1 gleich 0 ist, um das Ende des Schreibvorgangs anzuzeigen, das zweite Bit C2 die Marke * ist, um die Redundanz zu bezeichnen, und die 3. bis 24. Bits c3 bis c24 die n-ten zu schreibenden Daten sind. Wenn die vom ersten Prozessor U1 gesendeten Daten nur eine Einheit umfassen, wird nach dem Senden der Information A die Information C gesendet und der Schreibvorgang beendet.
Wenn die im Speicher M1 des zweiten Prozessors U2 gespeicherten Daten in den ersten Prozessor U1 eingelesen werden, wird vom ersten Prozessor U1 die dritte kombinierte Information D gesendet, die in Fig. 20 (1) gezeigt ist. In dieser Information D ist das erste Bit d1 eine Blockübertragungsanweisung, die anzeigt, ob die Blockübertragung für das sequentielle Lesen aus dem Speicherbereich, der jeweils mehrere Adressen besitzt, erforderlich ist, während das zweite Bit d2 gleich 1 ist, was eine Leseanweisung zum Auslesen der Daten darstellt, und wobei dann, wenn das erste Bit d1 gleich 1 ist, wie in Fig. 20 (1) gezeigt, eine Blockübertragung angenommen wird und die Daten sequentiell aus dem Speicherbereich der durch die Adreßinformation der 3. bis 24. Bits d3 bis d24 spezifizierten Adresse gelesen werden.
Wenn das erste Bit d1 dieser Information D gleich 1 ist, d. h. wenn eine Blockübertragung vorliegt, wird vom ersten Prozessor U1 die in Fig. 20 (2) gezeigte vierte kombinierte Information E im Anschluß an die Information D gesendet. In dieser Information E sind die ersten und zweiten Bits e1, e2 eine Marke *, um die Redundanz anzuzeigen, während die 3. bis 24. Bits e3 bis e24 die Wortanzahlinformation darstellen, die die Anzahl der Wörter der zu lesenden Daten angibt. Somit werden die Daten entsprechend der Anzahl der Wörter, die durch die Wortanzahlinformation der Information E ausgedrückt wird, sequentiell aus dem Speicher M1 gelesen, wobei in dem Speicherbereich begonnen wird, dessen Adresse durch die Adreßinformation der Information D spezifiziert ist.
Auf diese Weise werden die 24-Bit-Informationssätze A bis E vom ersten Prozessor U1 zum zweiten Prozessor U2 gesendet. Von diesen 24 Bits sind die ersten zwei Bits eine Anweisung, die wie oben erwähnt ein Lesen oder ein Schreiben anzeigt, wobei diese Anweisung über die Leitung 18 an den Anweisungsdecodierer 19 weitergeleitet wird. In den übrigen 22 Bits des Empfangsregisters RX2 sind die Adreßinformationen zum Lesen uhd Schreiben, die zu schreibenden Daten oder die zu lesenden Wortanzahlinformationen gespeichert.
Die im Empfangsregister RX2 gespeicherten Adreßinformationen werden über die Leitung 29 an den Adreßdecodierer 20 weitergeleitet, wobei die Adresse im Speicherbereich im Speicher M1 spezifiziert wird. In bezug auf den Adreßdecodierer 20 ist ein Zähler 28 vorgesehen, wobei dieser Zähler 28 die Adresse spezifiziert, indem er jedesmal dann, wenn die Daten geschrieben oder gelesen werden, ausgehend von der ersten Adresse, die durch die Adresseninformation spezifiziert ist, sequentiell die Adresse inkrementiert.
Die im Empfangsregister RX2 gespeicherten Daten werden von der Leitung 21 an den Speicher M1 weitergeleitet, wobei die Daten in dem Speicherbereich gespeichert werden, der durch den Adreßdecodierer 20 spezifiziert wird.
Die Wortanzahlinformation, die im Empfangsregister RX2 gespeichert ist, wird über die Leitung 30 an den Zähler 26 weitergeleitet, wobei der Zähler 26 diese Wortanzahlinformation als Zählerwert speichert und jedesmal dann, wenn die Daten gelesen werden, der Zählerwert dekrementiert wird, bis er 0 erreicht, wenn das Signal über die Leitung 27 an die Steuerschaltung 23 ausgegeben wird und der Datenlesevorgang beendet wird.
Wenn Daten aus dem Speicher M1 gelesen und zum ersten Prozessor U1 übertragen werden, werden die Daten, die in dem Speicherbereich im Speicher M1 gespeichert sind, dessen Adresse durch das Signal vom Adreßdecodierer 20 spezifiziert wird, an das Senderegister TX2 weitergeleitet, wobei der Inhalt dieses Senderegisters TX2 über die Leitung 17 zum Empfangsregister RX1 des ersten Prozessors U1 übertragen wird.
Die Register TX1, RX1 im ersten Prozessor U1 werden von der Steuerschaltung 22 gesteuert. Eine Steuerschaltung 23 ist in ähnlicher Weise im zweiten Prozessor U2 vorgesehen. Diese Steuerschaltung 23 steuert den Adreßdecodierer 20 und den Speicher M1 als Antwort auf das Signal vom Anweisungsdecodierer 19, wobei ein Steuersignal über die Leitung 24 zur Steuerschaltung 22 gesendet wird, während das Steuersignal über die Leitung 25 von der Steuerschaltung 22 empfangen wird.
Fig. 21 ist ein Signalformdiagramm zur Erläuterung der Operation der in Fig. 18 gezeigten Ausführungsform, während Fig. 22 ein Flußdiagramm zur Erläuterung dieser Operation ist. Übrigens ist die Operation, die das Flußdiagramm in Fig. 22 bildet, mittels Hardware realisiert. Wenn im Schritt n1 das Steuersignal gleich logisch 1 ist, geht die Verarbeitung zu Schritt n2 über und der Übertragungsblock wird in den Anfangszustand zurückversetzt. Daher wird in Schritt n1 überprüft, ob das Steuersignal auf der Leitung 25 gleich logisch 0 ist, wobei dieses Steuersignal in Fig. 21 (1) gezeigt ist und dann, wenn es auf Niedrigpegel liegt, es erforderlich ist, die Informationen A bis E vom ersten Prozessor U1 zum zweiten Prozessor U2 zu übertragen, woraufhin die Operation zu Schritt n3 übergeht. Hierbei wird von der Steuerschaltung 23 über die Leitung 24 das Steuersignal , das gleich logisch 0 ist, an die Steuerschaltung 22 angelegt. Das Steuersignal ist ein Signal, das die Übertragung der Informationen A bis E erlaubt, was in Fig. 21 (2) gezeigt ist.
Im Schritt n4 wird synchron mit dem in Fig. 21 (5) gezeigten Taktsignal die erste oder dritte kombinierte Information A, D bitsequentiell vom Senderegister TX1 des ersten Prozessors U1 über die Leitung 16 zum Empfangsregister RX2 des zweiten Prozessors U2 übertragen. Somit werden wie in Fig. 21 (3) gezeigt die Informationen A und D sequentiell als 8-Bit-Signale S1, S2, S3 im Empfangsregister RX2 gespeichert. Vom ersten 8-Bit-Signal S1 sind die ersten zwei Bits wie oben erwähnt eine Lese- oder Schreibanweisung, während die übrigen sechs Bits des Signals S1 und die beiden anderen Signale S2, S3 eine Adreßinformation mit insgesamt 22 Bits zum Spezifizieren der Adresse des Speicherbereichs im Speicher M1 sind.
Nachdem das Signal im Empfangsregister RX2 gespeichert ist, wird im zweiten Prozessor U2 eine interne arithmetische Verarbeitung durchgeführt.
Im Schritt n5 wird das zweite Bit a2 oder d2 der empfangenen ersten oder dritten kombinierten Information A oder D vom Anweisungsdecodierer 19 decodiert und an die Steuerschaltung 23 weitergeleitet. Im Schritt n6 wird die im Empfangsregister RX2 gespeicherte Adreßinformation vom Adreßdecodierer 20 decodiert. Im Schritt n7 wird überprüft, ob die im Schritt nS decodierte Anweisung eine Schreib- oder eine Leseanweisung ist.
Wenn im Schritt n7 die Anweisung als Datenschreibanweisung identifiziert wird, geht die Verarbeitung zu Schritt n8 über, wobei das Steuersignal wie in Fig. 21 (2) gezeigt auflogisch 0 gesetzt wird und die zweite kombinierte Information B, C, die wie in Fig. 21 (4) gezeigt aus den 8-Bit-Signalen S11, S12, S13 besteht, empfangen wird, woraufhin im Schritt n9 die Daten, die in den 3. bis 24. Bits b3, c3 bis b24, c24 dieser empfangenen Information B, C enthalten sind, in den Speicherbereich im Speicher M1 geschrieben wird, dessen Adresse decodiert worden ist. Im Schritt n10 wird anhand des ersten Bits b1, c1 der Information B, C beurteilt, ob das Schreiben fortgesetzt wird, wobei dann, wenn dies zutrifft, im Schritt n11 die Adresse des Adreßdecodierers 20 durch den Zähler 28 inkrementiert wird, woraufhin zum Schritt n8 zurückgekehrt und das Datenschreiben fortgesetzt wird. Wenn im Schritt n10 entschieden wird, das Schreiben zu beenden, kehrt die Verarbeitung zu Schritt n1 zurück.
Wenn im Schritt n7 eine Datenleseanweisung identifiziert wird, geht die Verarbeitung zu Schritt n12 über und der Zähler 26 wird gelöscht. Im Schritt n13 wird anhand des ersten Bits d1 der Information D überprüft, ob ein Block zu übertragen ist, wobei dann, wenn dies zutrifft, d. h. wenn das erste Bit d1 gleich 1 ist, im Schritt n14 das Steuersignal wie in Fig. 21 (2) gezeigt auf logisch gesetzt wird und wie in Fig. 21 (4) gezeigt die vierte kombinierte Information E bestehend aus den 8-Bit-Signalen S11, S12, S13 empfangen wird, woraufhin die Verarbeitung zu Schritt n15 übergeht. Im Schritt nis werden die Daten im Speicherbereich des Speichers M1, dessen Adresse spezifiziert ist, im Senderegister TX2 gespeichert und gesetzt. Im Schritt n16 werden die Daten für einen Wortabschnitt vom Senderegister TX2 zum Empfangsregister RX1 übertragen, woraufhin im Schritt n17 beurteilt wird, ob der Zählwert des Zählers 26 gleich 0 ist. Wenn er ungleich 0 ist, geht die Verarbeitung zu Schritt n18 über und der Zähler 26 wird dekrementiert, woraufhin die Adresse im Schritt 19 inkrementiert wird und die Verarbeitung zu Schritt n15 zurückkehrt Wenn im Schritt n17 der Zählwert des Zählers 26 gleich 0 ist, kehrt die Verarbeitung zu Schritt n1 zurück.
Wenn wie hier beschrieben in dieser Ausführungsform mehrere Daten vom ersten Prozessor U1 in den Speicher M1 des zweiten Prozessors U2 geschrieben werden, braucht der erste Prozessor U1 nicht für alle zu schreibenden Daten die Adreßinformationen senden, wobei der zweite Prozessor U2 nur die Daten sequentiell schreiben muß, bis die Fortsetzungsschreibanweisung das Ende des Schreibvorgangs anzeigt. Somit kann ein Großteil der vom ersten Prozessor U1 zum zweiten Prozessor U2 zu sendenden Adreßinformationen eingespart werden, wobei die Datenschreibgeschwindigkeit verbessert werden kann. Wenn Daten aus dem Speicher M1 des zweiten Prozessors U2 in den ersten Prozessor U1 gelesen werden, ist es in ähnlicher Weise nicht erforderlich, die Adreßinformationen für alle zu lesenden Daten zu senden, wobei der zweite Prozessor U2 nur entsprechend der Anzahl der Wörter, die durch die Wortanzahlinformation ausgedrückt wird, die Daten sequentiell lesen muß, so daß die Lesegeschwindigkeit verbessert werden kann. Da diese Verarbeitungen ferner mittels Hardware verwirklicht sind, wird die Periode für die Digitalsignalverarbeitung in jeder Abtastperiode nicht zu kurz, wie in bezug auf die Hintergrundtechnologie erwähnt worden ist, wobei es nicht erforderlich ist, die Abtastperiode zu verlängern, so daß vorteilhafterweise die Qualität der Signalverarbeitung erhalten werden kann.
Wie aus der obigen Beschreibung deutlich wird, ist es gemäß der vorliegenden Erfindung dann, wenn mehrere Sätze von Daten vom ersten Prozessor in den zweiten Prozessor geschrieben werden oder wenn Daten vom zweiten Prozessor in den ersten Prozessor gelesen werden, nicht erforderlich, die Adreßinformationen für alle zu schreibenden oder zu lesenden Daten zu senden, wobei die Datenschreiboder die Datenlesegeschwindigkeit verbessert und die Zeitspanne für die Digitalsignalverarbeitung erhöht werden können.
Fig. 23 ist ein Blockschaltbild einer Ausführungsform der Erfindung. Die Daten werden sequentiell in Bitserien von einem Prozessor A zu einem weiteren Prozessor B übertragen. Der Prozessor A ist mit einer Sendevorrichtung 8 versehen, während der andere Prozessor B eine Empfangsvorrichtung 9 besitzt. Die zu sendenden Daten in der Sendevorrichtung 8 werden in ersten Senderegistern A1 bis An, die in einer Gesamtzahl n vorhanden sind, gespeichert, wobei die Speicherzellen aller Bits mit den Bezugszeichen a11, a12, a13 ...; a21, a22, a23, ..., bis an1, an2, an3, ... bezeichnet sind. Die Daten aller Bits dieser Senderegister A1 bis An werden sequentiell von der Leitung 11 über das ODER-Gatter G1 zur Empfangsvorrichtung 9 übertragen. Signale zur Synchronisierung werden von den ersten n Zellen CA1 bis CAn des Schieberegisters CA in diese Senderegister A1 bis An eingegeben.
Von der Taktsignalgeneratorschaltung 10 wird ein Taktsignal mit einer vorgegebenen spezifizierten Periode auf die Leitung MCLK ausgegeben. Diese Taktsignalgeneratorschaltung 10 gibt für alle n Zyklen des Taktsignals MCLK auf der Leitung CK1 ein Taktsignal aus, und leitet dieses zum Schieberegister CA weiter. Das Schieberegister CA setzt als Antwort auf das Taktsignal auf der Leitung CK1 die erste Zelle CA1 auflogisch 1, während es die übrigen Speicherzellen CA2 bis CAn auf logisch 0 setzt. Außerdem bewegt das Schieberegister CA als Antwort auf das Taktsignal auf der Leitung MCLK sequentiell die Einzelspeicherzellen CA1 bis CAn, die eine logische 1 enthalten. Dieses Schieberegister CA setzt die Anfangszelle CA1 nicht auf logisch 1 zurück, wenn mehr als n Taktsignale von der Leitung MCLK eingegeben werden, sofern kein Taktsignal über die Leitung CK1 eingegeben wird, wobei in der Periode, während der über die Leitung MCLK Taktsignale entsprechend der Anzahl eingegeben werden, die die Zahl n wie oben erwähnt übersteigt, alle Zellen CA1 bis CAn auf logisch 0 bleiben, solange keine Taktsignale von der Leitung CK1 eingegeben werden. In der folgenden Erläuterung bezeichnen die Bezugszeichen MCLK, CK1 die Leitungen, können jedoch auch die Taktsignale auf diesen Leitungen bezeichnen.
In der Empfangsvorrichtung 9 sind m zweite Empfangsregister B1 bis Bm vorgesehen, wobei die Daten über die Leitung 11 gemeinsam an diese Empfangsregister B1 bis Bm angelegt werden. Dieses Schieberegister CB besitzt eine Struktur, die derjenigen des obenerwähnten Schieberegisters CA ähnlich ist, und besitzt ferner die Zellen CB1 bis CBm. Wenn die logischen 1-Signale von diesen Zellen CB1 bis CBm entsprechend an die zugehörigen Empfangsregister B1 bis Bm angelegt werden, werden die Speicherinhalte der Zellen b11, b12, b13, ...; b21, b22, b23, ...; b31, b32, b33, ..., ; bm1, bm2, bm3, ... bitweise in die Empfangsregister B1 bis Bm eingegeben. An das Schieberegister CB werden die Taktsignale MCLK bzw. CK1 von der Taktsignalgeneratorschaltung 10 angelegt.
Im folgenden wird mit Bezug auf Fig. 24 die Operation erläutert, wenn die erste Anzahl n und die zweite Anzahl m gleich sind (n = m). Fig. 24 (1) zeigt die sequentiellen Daten der Bits, die von den Senderegistern A1 bis An des Prozessors A über das ODER-Gatter G1 auf die Leitung 11 ausgegeben werden. Diese Daten werden synchron mit dem in Fig. 24 (2) gezeigten Taktsignal MCLK ausgegeben. Das Taktsignal CK1, das in Fig. 24 (3) gezeigt ist, wird nach jeweils n (= m) Taktsignalen MCLK erzeugt. Wie in Fig. 24 (4), (5) und (6) gezeigt, werden zu den Zellen CA1, CA2, CA3 des Schieberegisters CA und zu den Senderegistern A1, A2, A3 die Sendesignale T1a, T2a, T3a weitergeleitet, wobei diese Signale T1a, T2a, T3a der Tatsache entsprechen, daß die Inhalte der Zellen CA1, CA2, CA3 gleich logisch 1 sind, wobei anschließend eine ähnliche Operation ausgeführt wird. Somit werden über einen ganzen Zyklus W die Inhalte der ersten Zellen a11, a21, a31, anl der Senderegister A1 bis An gesendet. In den folgenden Zyklen werden die Daten von den zweiten Zellen a12, a22, a32, ..., an2 der Senderegister A1 bis An sequentiell ausgegeben. Durch Wiederholung dieser Operation werden die Inhalte der Senderegister A1 bis An auf die Leitung 11 ausgegeben und übertragen.
Im Prozessor B wird in der Empfangsvorrichtung 9 der Empfang in den Zellen der Empfangsregister B1 bis Bm auf der Grundlage des Ausgangs einer Zelle unter den Zellen CB1 bis CBm des Schieberegisters CB, deren Inhalt gleich logisch 1 ist, ausgeführt. Mit anderen Worten, das Senderegister A1 entspricht dem Empfangsregister B1, wobei der Inhalt der Zelle all zur Zelle b11 übertragen und gespeichert wird, während der Inhalt der Zelle a21 des Senderegisters A2 zur Zelle b21 des Empfangsregisters B2 übertragen und gespeichert wird. Auf ähnliche Weise wird anschließend der Inhalt der Zelle an1 des Senderegisters An in der Zelle bm1 des Ernpfangsregisters Bm gespeichert. Auf diese Weise ist die Datenübertragung eines Zyklus beendet.
Hierbei wird ein Taktsignal CK1 erzeugt, wobei die ersten Senderegister A1 und Empfangsregister B1 des nächsten Zyklus einander entsprechen und anschließend die Inhalte der Zellen a12, a22, ... an2 der Senderegister A1, A2, An sequentiell in den Zellen b12, b22, ..., bm2 der Empfangsregister B1, B2, ..., Bm gespeichert werden.
Fig. 25 ist eine Zeichnung zur Erläuterung der Operation, wenn die erste Anzahl n kleiner ist als die zweite Anzahl (n < m). Wie in Fig. 25 (1) gezeigt, werden sequentiell die Daten der Zellen a11, a21, ..., an1 von den Senderegistern A1 bis An auf die Leitung 11 ausgegeben. In der Periode, während der die in Fig. 25 (3) gezeigten Taktsignale MCLK über die Anzahl n hinaus erzeugt werden, werden keine Daten auf der Leitung 11 gesendet. In der Empfangsvorrichtung 9 wird wie in Fig. 25 (2) gezeigt als Antwort auf das Taktsignal MCLK das Empfangen der Daten in den ersten Stufenzellen b11 bis bn1 der Empfangsregister B1 bis Bm der zweiten Anzahl m durchgeführt.
Nach jeweils m Taktsignalen MCLK wird ein Taktsignal CK1 erzeugt, was bewirkt, das die Daten des nächsten Zyklus übertragen werden. Die Wellenforn des Taktsignals CK1 ist in Fig. 25 (4) gezeigt. Von den von den Zellen CB1 bis CBm des Schieberegister CB ausgegebenen Signalen sind jene, die repräsentativ mit den Bezugszeichen T1b, T2b, T3b, ..., Tmb bezeichnet sind, in den Fig. 25 (5), (6), (7) bzw. (8) gezeigt.
Fig. 26 ist eine Zeichnung zur Erläuterung der Operation, wenn die erste Anzahl n die zweite Anzahl übersteigt (n > m). Von der Sendevorrichtung 8 werden wie in Fig. 26 (1) gezeigt die bitsequentiellen Daten auf der Leitung 11 gesendet. In der Empfangsvorrichtung 9 können die Daten wie in Fig. 26 (2) gezeigt in den ersten Stufenzellen b11, b21, ..., bm1 der Empfangsregister B1 bis Bm gespeichert werden, wobei dann, wenn ein in Fig. 26 (3) gezeigtes Taktsignal MCLK später weiter angelegt wird, ein Speichern in den Empfangsregistern B1 bis Bm in diesem Zyklus nicht erlaubt wird. Das Taktsignal CLK wird bei jeder Erzeugung der ersten Anzahl n von Taktsignalen MCLK erzeugt, wie in Fig. 26 (4) gezeigt ist. Auf diese Weise wird das Signal einer logischen 1 sequentiell in die Zellen CA1 bis CAn des Schieberegisters CA der Sendevorrichtung 8 eingegeben, wie in Fig. 26 (5), (6), (7) und (8) gezeigt ist, wobei die Datenübertragung von den ersten Stufenzellen all, bis an1 der Senderegister A1 bis An für die erste Anzahl n beendet ist. Im zweiten Zyklus werden die Daten von den zweiten Zellen a12 bis an2 der Senderegister A1 bis An übertragen und in der Empfangsvorrichtung 9 empfangen.
In einer weiteren anderen Ausführungsform der Erfindung ist es ferner möglich, so vorzugehen, daß ein Taktsignal CK1 immer dann erzeugt wird, wenn die Impulse des Taktsignals MCLK mit einer vorgegebenen Anzahl erzeugt werden, die die erste Anzahl n und die zweite Anzahl m übersteigt.
Fig. 27 ist ein Blockschaltbild einer weiteren anderen Ausführungsform der Erfindung, in der zwischen der Sendevorrichtung 81 und der Empfangsvorrichtung 91 Digitaltonsignale auf insgesamt zwei Kanälen mit jeweils 16 Bits übertragen werden, während von einer weiteren Sendevorrichtung 82 zu einer Empfangsvorrichtung 92 Tonsignale auf insgesamt vier Kanälen von jeweils 16 Bits übertragen werden. Von den vier Zellen des Schieberegisters CAa werden die ersten zwei Zellen an die Senderegister A1a, A2a weitergeleitet, welche jeweils 16 Zellen besitzen, die jeweils einem der zwei Kanäle zugeordnet sind, wobei deren Ausgänge entsprechend vom ODER-Gatter G2 über die Leitung 12 an die Empfangsregister B1a, B2a weitergeleitet werden. In diese Empfangsregister B1a, B2a werden Signale von den ersten zwei Zellen des Schieberegisters CBa eingegeben, das vier Zellen besitzt.
Die Ausgänge der jeweiligen Zellen des Schieberegisters CAb an der Sendevorrichtung 82, die Zellen besitzt, die den vier Kanälen zugeordnet sind, werden an die Senderegister A1b bis A4b weitergeleitet, die jeweils einem Kanal zugeordnet sind. Die Senderegister A1b bis A4b besitzen 16-Bit-Zellen, wobei deren Ausgänge vom ODER- Gatter G3 über die Leitung 13 an die Empfangsregister B1b bis B4b der Empfangsvorrichtung 92 weitergeleitet werden. In diese Empfangsregister B1b bis B4b werden Signale vom Schieberegister CBb das vier Zellen besitzt, eingegeben. Somit wird zwischen den Sende- und Empfangsvorrichtungen 81, 91 der 2-Kanal-Abschnitt der Tonsignale übertragen, während zwischen den Sende- und Empfangsvorrichtungen 82, 92 die Tonsignale des 4-Kanal-Abschnitts übertragen werden, wobei die Datenübertragungsperioden identisch sind.
Die Erfindung kann in einem weiten Bereich für die Datenübertragung eingesetzt werden.
In der obenerwähnten Ausführungsform werden die Daten bitweise vom jeweiligen Senderegister zum Empfangsregister gesendet, wobei es jedoch in einer anderen Ausführungsform der Erfindung auch möglich ist, die Übertragung mehrerer Bits jedes Sende- und Empfangsregisters in Gruppen vorzusehen.
Gemäß der Erfindung ist es daher möglich, verschiedene Daten, die sich z. B. in der Anzahl der Informationseinheiten unterscheiden, gleichmäßig mittels einer einfachen Konstruktion zu übertragen.
Fig. 28 ist ein Blockschaltbild, das den Aufbau der Empfangsseite einer Ausführungsform der Erfindung zeigt, während Fig. 29 ein Blockschaltbild ist, das den Aufbau ihrer Sendeseite zeigt. Im folgenden wird mit Bezug auf die Fig. 28 und 29 der Aufbau dieser Ausführungsform beschrieben. Die in Fig. 28 gezeigte Empfangsseite dieser Ausführungsform enthält ein Übertragungsregister 45, das z. B. vier Schieberegister 41, 42, 43, 44 enthält. Dieses Übertragungsregister 45 übernimmt die Funktionen sowohl der Übertragungsregister 1, 21 als auch der Pufferregister 2, 22, wie in bezug auf den Stand der Technik später erläutert wird.
Zwischen den Schieberegistern 41 und 42 sowie 43 und 44 sind Umschalter 46, 47 angeordnet, welche mit einem weiteren Umschalter 49 verbunden sind, der in der Empfangsleitung 48 zum Empfangen der Übertragungsdaten vorgesehen ist. Mit dem Übertragungsregister 45 ist ein Datenbus 50 verbunden.
Die Struktur der Sendeseite in Fig. 29 ist derjenigen der in Fig. 28 gezeigten Ernpfangsseite ähnlich und enthält z. B. ein Übertragungsregister 55, das vier Schieberegister 51, 52, 53, 54, die Umschalter 56, 57, die zwischen dem Schieberegister 51 und 52 sowie 53 und 54 angeordnet sind, sowie einen Umschalter 59, der zwischen diesen Umschaltern 56, 57 und der Sendeleitung 58 angeordnet ist, enthält.
Die Urnschalter 46, 47 werden durch ein Taktsignal CK3 gesteuert, das später beschrieben wird, wobei der Schiebevorgang der Schieberegister 41 bis 44 mit dem internen Taktsignal CK3, das intern erzeugt wird, ausgeführt wird. Der Schaltvorgang des Umschalters 49 wird durch ein später beschriebenes Synchronsignal SY1 bewerkstelligt.
Die Umschalter 56, 57 werden durch das Taktsignal CK3 gesteuert, das den Schieberegistern 51 bis 54 zugeführt wird, während der Umschalter 59 durch das Synchronsignal SY1, das später beschrieben wird, gesteuert wird.
Fig. 30 ist ein Zeitablaufdiagramm zur Erläuterung der Operation dieser Ausführungsform Im folgenden wird ferner mit Bezug auf Fig. 30 die Operation dieser Ausführungsform beschrieben. Zuerst wird der Empfangsvorgang dieser Ausführungsform erörtert. Wenn die zu empfangenden Übertragungsdaten die Empfangsleitung 48 erreichen, wird der Umschalter 49 in jeder Haibperiode, die sich auf die Periode W1 des Synchronsignals SY1 bezieht, wie in Fig. 30 (1) gezeigt, abwechselnd auf die Umschalter 46, 47 umgeschaltet. Während der Umschalter 49 auf die Seite des Schalters 46 geschaltet ist, schaltet der Umschalter 46 mit steigender und fallender Flanke des in Fig. 30 (4) gezeigten Taktsignals CK3 um, wobei die Übertragungsdaten auf der Empfangsleitung 48 mit der steigenden Flanke des intern erzeugten Taktsignals CK4 bitweise in den Schieberegistern 41, 42 gespeichert werden.
Auf diese Weise werden in einer Halbperiode des Synchronsignals SY1 die Daten 1, 2 in die Schieberegister 41, 42 übertragen, wie in Fig. 30 (2) und (3) gezeigt, wobei zum Zeitpunkt t3 in Fig. 30 (1) der Umschalter 49 auf die Seite des Schalters 47 geschaltet wird und auf dieselbe Weise die Daten 3, 4 in die Schieberegister 43, 44 geschrieben werden.
Zu diesem Zeitpunkt ist das Übertragungsregister 45 mit dem Datenbus 50 verbunden, weshalb dann, wenn in den Schieberegister 43, 44 bereits Daten gespeichert sind, der Operator in der ersten Halbperiode W1a in Fig. 30 (1) über den Datenbus 50 frei auf die Daten zugreifen kann, während die Daten in die Schieberegister 41, 42 übertragen werden. In der zweiten Halbperiode W1b in Fig. 30 (1) wird die gleiche Operation mit den Schieberegistern 41, 42 durchgeführt. Das heißt, beim Empfangsvorgang dieser Ausführungsform werden parallel zum Empfangsvorgang andere Register für den Datenzugriff verwendet.
Im folgenden wird der Sendevorgang gezeigt. Auch in diesem Fall ist die Operation im Grunde die gleiche wie beim Empfangsvorgang. Die zu sendenden Daten 1 bis 4 werden über den Datenbus 50 in den Schieberegistern 51 bis 54 gespeichert, wobei zum Zeitpunkt t4 in Fig. 30 der Umschalter 59 z. B. auf die Seite des Umschalters 57 geschaltet wird, während der Umschalter 57 mit dem Taktsignal CK3 abwechselnd auf die Schieberegister 53, 54 geschaltet wird, so daß die Inhalte der Schieberegister 53, 54 mit jeder steigenden und fallenden Flanke von CLK4 in ähnlicher Weise bitweise ausgelesen werden. Wenn zum Zeitpunkt t3 in Fig. 30 dieser Lesevorgang beendet ist, wird der Umschalter 59 auf die Seite des Schalters 56 geschaltet, wobei durch die Operation des Umschalters 56 in ähnlicher Weise wie beim Umschalter 57 die Speicherinhalte in den Schieberegistern 51, 52 auf die Sendeleitung 58 ausgegeben werden.
Während die Inhalte in den Schieberegistern 53, 54 gesendet werden, kann über den Datenbus 50 frei auf die Inhalte in den Schieberegistern 51, 52 zugegriffen werden, in welchen die Daten 1, 2 gespeichert sind. Während die Inhalte in den Schieberegistern 51, 52 gesendet werden, wird selbstverständlich die gleiche Verarbeitung mit den Speicherinhalten der Schieberegister 53, 54 ausgeführt.
In dieser Ausführungsform können daher parallel zum Sende-/Empfangsvorgang der Übertragungsdaten während der Periode des Sendens/Empfangens der zu übertragenden Daten die übrigen Daten frei gelesen oder geschrieben werden. Als Folge hiervon wird der Aufbau z. B. des Prozessors erheblich vereinfacht.
Wenn Daten übertragen werden ist es auf diese Weise gemäß der Erfindung nicht erforderlich, die Schieberegistergruppe für ein vorübergehendes Speichern der zu sendenden Daten in der gleichen Anzahl wie die Schieberegistergruppe für die Übertragung bereitzuhalten, wodurch die Konstruktion erheblich vereinfacht werden kann.
Fig. 31 ist ein Blockschaltbild eines Prozessors in einer Ausführungsform, in der ein Tonsignalprozessor 13 als Beispiel verwendet wird. Die Analogtonsignale der rechten und linken Kanäle, die in den Eingangsanschluß T eingegeben werden sollen, werden in einer Analog/Digital-Umsetzerschaltung 14 in digitale Tonsignale von zwei Kanälen umgesetzt und über die Leitung 15 in einen Prozessor DSP1 eingegeben. In diesem Prozessor DSP1 wird z. B. eine Klangregelung durchgeführt. Der Ausgang des Prozessors DSP1 wird über die Leitung 16 an einen Prozessor DSP2 weitergeleitet.
In diesem Prozessor DSP2 werden die von der Leitung 16 eingegebenen Tonsignale auf zwei Kanälen digital weiterverarbeitet, wobei zur Verbesserung der Präsenz im Tonsystem die Tonsignale auf vier Kanälen erzeugt werden, um diese an Lautsprecher zu liefern, die auf der vorderen linken Seite FL, der vorderen rechten Seite FR, der hinteren linken Seite RL sowie der hinteren rechten Seite RR angeordnet sind, wobei die Tonsignale von jeweils 16 Bits der vorderen linken und rechten Seiten FL, FR in Serie im Schieberegister 17 gespeichert sind, während die Tonsignale der hinteren linken und rechten Seiten RL, RR im anderen Schieberegister 18 gespeichert sind. In den Schieberegistern 17, 18 sind die Lautsprecherkonfiguration und die zugehörigen Digitaltonsignale durch die entsprechenden Bezugszeichen FL, FR; RL, RR dargestellt.
Vom Taktsignalgenerator 19 wird ein erstes Taktsignal CLK1 mit einer vorgegebenen speziellen Frequenz, das in Fig. 32 (1) gezeigt ist, auf die Leitung 20 ausgegeben und als externes Taktsignal an den Eingangsanschluß 21 des Prozessors DSP2 weitergeleitet. Dieses externe Taktsignal CLK1 wird an die im Prozessor DSP2 angeordnete Frequenz-Umsetzerschaltung 22 angelegt. Diese Frequenz- Umsetzerschaltung 22 enthält z. B. eine monostabile Kippschaltung und legt als Antwort auf die steigenden und fallenden Flanken des in den Eingangsanschluß 21 eingegebenen externen Taktsignals CLK1 ein Taktsignal mit der doppelten Frequenz des externen Taktsignals CLK1, wie in Fig. 32 (2) gezeigt, über die Leitung 23 an die Taktauswahlschaltung 33 an. Das in den Eingangsanschluß 21 eingegebene externe Taktsignal CLK1 wird auch direkt über die Leitung 24 an die Taktauswahlschaltung 33 angelegt. Eine Taktsignalgeneratorschaltung 34 enthält die Frequenz-Umsetzerschaltung 22 und die Taktauswahlschaltung 33.
Die Taktauswahischaltung 33 schaltet als Antwort auf den Spannungspegel des Steueranschlusses 35 zwischen dem Taktsignal auf der Leitung 23 und dem externen Taktsignal CLK1 auf der Leitung 24 um und gibt dieses aus. An den Steueranschluß 35 wird ein Ausgang von der Steuereingangsschaltung 36 angelegt, wobei diese Steuereingangsschaltung 36 einen Widerstand 37 und einen Schalter 38 enthält und einer der Anschlüsse des Widerstands 37 mit der Hochpegel-Stromquelle verbunden ist, während der andere Anschluß mit einem der Kontakte des Schalters 38 verbunden ist. Der andere Kontakt des Schalters 38 ist mit Masse verbunden. Auf diese Weise wird das Potential am Verbindungspunkt des Widerstands 37 und des Schalters 38 über den Steueranschluß 35 an die Taktauswahlschaltung 33 weitergeleitet.
Wenn vom Steueranschluß 35 ein Steuersignal wie in Fig. 32 (3) gezeigt eingegeben wird, leitet daher die Taktauswahlschaltung 33 das in Fig. 32 (4) gezeigte Taktsignal an die Umschalt-Steuerschaltung 25 weiter. Die Umschalt-Steuerschaltung 25 gibt entsprechend dem eingegebenen Taktsignal die Umschaltsignale mit wechselseitig umgekehrten Polaritäten auf die Leitungen 26 und 27 aus, wie in Fig. 32 (5) und (6) gezeigt.
Das auf der Leitung 26 ausgegebene Umschaltsignal wird ferner an das Schieberegister 17 und an das UND-Gatter Giweitergeleitet. Das auf der Leitung 27 ausgegebene Umschaltsignal wird an das Schieberegister 18 und an das andere UND-Gatter G2 angelegt. Das Schieberegister 17 gibt als Antwort auf das Umschaltsignal von der Leitung 26 bitsequentiell die Tonsignale von jeweils 16 Bits der vorderen linken und rechten Seiten FL, FR aus, die dort gespeichert sind, wie in Fig. 32 (7) gezeigt ist.
Auf ähnliche Weise gibt das Schieberegister 18 als Antwort auf das Umschaltsignal von der Leitung 27 bitsequentiell die Tonsignale von jeweils 16 Bits der hinteren linken und rechten Seiten RL, RR aus, wie in Fig. 32 (8) gezeigt. Die Bezugszeichen FL1 bis FL4 in Fig. 32 (7) stellen die Daten der ersten bis vierten Bits des Tonsignals der vorderen linken Seite FL dar, während in ähnlicher Weise die Bezugszeichen RL1 bis RL3 in Fig. 32 (8) die Daten der ersten bis dritten Bits des Tonsignals der hinteren linken Seite RL bezeichnen.
Die Tonsignale jedes Bits von den Schieberegistern 17, 18 werden entsprechend an die UND-Gatter G1, G2 angelegt. Die Tonsignale von den UND-Gattern G1, G2 werden entsprechend vom ODER-Gatter G3 über den Ausgangsanschluß 28 und die Leitung 29 an die zwei Digital/Analog-Umsetzerschaltungen 30, 31 weitergeleitet. Das vom Ausgangsanschluß 28 ausgegebene Digitalsignal ist in Fig. 32 (9) gezeigt. Auf diese Weise werden als Antwort auf das an den Eingangsanschluß 21 angelegte externe Taktsignal CLK1 die in den Schieberegistern 17, 18 gespeicherten Tonsignale bitweise vom Ausgangsanschluß 28 ausgegeben.
Das Taktsignal von der Taktsignalerzeugungsschaltung 19 wird direkt über die Leitung 20 an die Digital/Analog- Umsetzerschaltung 30 angelegt und wird ferner über die Invertiererschaltung N1 an die andere Digital/Analog- Umsetzerschaltung 31 weitergeleitet. Die Digital/Analog- Umsetzerschaltungen 30, 31 besitzen eine identische Struktur. Die Digital/Analog-Umsetzerschaltung 30 antwortet auf die steigende Flanke des in Fig. 32 (1) gezeigten externen Taktsignals auf der Leitung 20 und empfängt und speichert das Tonsignal bitweise über die Leitung 29.
Daher empfängt die Digital/Analog-Umsetzerschaltung 30 nur das im Schieberegister 17 gespeicherte Tonsignal, das mit den Bezugszeichen FL1, FL2, FL3 usw. bezeichnet ist, von den in Fig. 32 (9) gezeigten digitalen Tonsignalen auf der Leitung 29 bitsequentiell, setzt es in ein analoges Tonsignal auf insgesamt zwei Kanälen der vorderen linken und rechten Seiten FL, FR um und gibt dieses aus.
Die andere Digital/Analog-Umsetzerschaltung 31 antwortet auf die steigende Flanke des über die Invertiererschaltung N1 kommenden Taktsignals, empfängt nur das im Schieberegister 18 gespeicherte Tonsignal, das mit dem Bezugszeichen R1, RL2, RL9 usw. bezeichnet ist, von den in Fig. 32 (9) gezeigten Tonsignalen bitsequentiell und setzt es in ein analoges Tonsignal auf insgesamt zwei Kanälen der hinteren linken und rechten Seiten RL, RR um und gibt dieses aus. Zur Vereinfachung der Erläuterung ist hier ein Beispiel gezeigt, in dem Takte mit derselben Frequenz verwendet werden, jedoch können üblicherweise dann, wenn der Steuereingang auf Niedrigpegel liegt, mehrfache Daten mit einem schnelleren Takteingang übertragen werden.
Während ein Taktsignal von der Frequenz-Umsetzerschaltung 22 an die Umschalt-Steuerschaitung 25 angelegt wird, können auf diese Weise die Schieberegister 17, 18 die Daten mit der doppelten Frequenz des externen Taktsignals CLK1 von der Taktsignalgeneratorschaltung 19 in die Digital/Analog-Umsetzerschaltungen 30, 31 übertragen, wobei die Tonsignale für den Abschnitt von vier Kanälen unter Verwendung des gleichen externen Taktsignals CLK1 als 2-Kanal-Tonsignal über die Leitungen 15, 16 übertragen werden können.
In einem speziellen Betriebszustand, wie z. B. während der Fehlersuche, wird von der Taktsignalgeneratorschaltung 19 wie in Fig. 33 (1) gezeigt ein zweites, schnelles externes Taktsignal CLK2 ausgegeben. Zu diesem Zeitpunkt kann das Taktsignal von der Frequenzumsetzerschaltung 22 durch die Wirkung des Schaltungskonstantelements oder dergleichen dem externen Taktsignal CLK2 nicht so schnell folgen, wobei durch Betätigen des Schalters 38 derart, daß dieses externe Taktsignal CLK2 von der Taktauswahlschaltung 33 über die Leitung 24 ausgegeben wird, die Daten wie in Fig. 33 (2) gezeigt sicher übertragen werden können, ohne daß Übertragungsfehler oder andere Probleme auftreten.
Somit wird in diesem Tonsignalprozessor 13 zwischen den externen Taktsignalen CLK1, CLK2 von der Taktsignalgeneratorschaltung 19 auf der Leitung 24 und dem Taktsignal mit der doppelten Frequenz des externen Taktsignals CLK1 von der Frequenz-Umsetzerschaltung 22 auf der Leitung 23 mittels der Taktauswahlschaltung 33 umgeschaltet, wobei diese als internes Taktsignal im Prozessor DSP2 verwendet werden, weshalb die Daten mit der doppelten Frequenz des externen Taktsignals CLK1 übertragen werden können und außerdem in einem speziellen Betriebszustand, wie z. B. während der Fehlersuche, Daten in Abhängigkeit vom externen Hochgeschwindigkeitstaktsignal CLK2 übertragen werden können.
Die Erfindung kann nicht nur für die Verarbeitung von Tonsignalen verwendet werden, sondern auch in vielen anderen technischen Gebieten. Statt der Digital/Analog- Umsetzerschaltungen 30, 31, können Schaltungen mit Konstruktionen für andere digitale Signalverarbeitungen verwendet werden.
Wie hier deutlich wird, können gemäß der Erfindung die Ausgangsdaten vom ersten Prozessor mit einer einfachen Struktur abwechselnd zu zwei zweiten Prozessoren übertragen werden. Da außerdem vorgesehen ist, unter Verwendung der Taktauswahlvorrichtung zwischen dem externen Taktsignal und dem Taktsignal von der Frequenz-Umsetzervorrichtung umzuschalten, kann die Verarbeitungsschaltung z. B. auf der Grundlage des von der Frequenz-Umsetzervorrichtung erzeugten Taktsignals Daten mit einer gewünschten mehrfachen Geschwindigkeit des externen Taktes arithmetisch verarbeiten oder übertragen, während sie auf das externe Taktsignal antwortet, und kann ferner in Abhängigkeit vom Taktsignal verarbeiten, wenn die Frequenz des externen Taktsignals verändert wird.
Fig. 34 ist ein Blockschaltbild, das den Aufbau der Sendeseite gemäß einer Ausführungsform der Erfindung zeigt, während Fig. 35 ein Blockschaltbild ist, das den Aufbau der Empfangsseite derselben zeigt. In dieser Ausführungsform werden die Gruppendaten bestehend aus 2- Wort-Daten übertragen, wobei die 1-Wort-Daten z. B. 32 Bits enthalten. Im Aufbau der in Fig. 34 gezeigten Sendeseite ist z. B. ein Übertragungsregister 44 enthalten, das die Schieberegister 41, 42, 43 umfaßt, die jeweils eine Kapazität von 32 Bits besitzen. Dieses Übertragungsregister 44 ist so aufgebaut, daß es die Funktionen sowohl des Pufferregisters 22 als auch des Übertragungsregisters 21 übernimmt, wie mit Bezug auf die später beschriebene Hintergrundtechnik erläutert wird.
In das Übertragungsregister 44 wird vom Datenbus 47 über die Umschalter 45, 46, die die zweite Umschaltvorrichtung darstellen, ein Parallelsignal eingegeben. Die im Übertragungsregister 44 enthaltenen Schieberegister 41 bis 43 sind mit der Sendeleitung 49 verbunden, um über den Umschalter 48, der die erste Umschaltvorrichtung darstellt, serielle Signale zu senden.
Der Umschalter 48 besitzt Eingangsanschlüsse 48a, 48b, 48c, wobei die Schieberegister 41, 42, 43 entsprechend mit diesen Eingangsanschlüssen verbunden sind. Das Umschalten des Umschalters 48 basiert auf dem Synchronsignal SY1, das später beschrieben wird, wobei als Ergebnis dieses Umschaltens wahlweise die von den Schieberegistern 41 bis 43 gelieferten seriellen Signale auf die Sendeleitung 49 ausgegeben werden.
Die Unschalter 45, 46 besitzen jeweils Ausgangsanschlüsse 45a, 45b, 45c; 46a, 46b, 46c. Die Ausgangsanschlüsse 45a, 46a sind mit dem Schieberegister 41 verbunden, während die Ausgangsanschlüsse 45b, 46b mit dem Schieberegister 42 und die Ausgangsanschlüsse 45c, 46c mit dem Schieberegister 43 verbunden sind. Die Umschalter 45, 46 schalten wie im folgenden gezeigt auf der Grundlage des Synchronsignals SY1 um, so daß die Paralleleingänge vom Datenbus 47 wahlweise in die Schieberegister 41 bis 43 eingegeben werden können.
Im folgenden wird mit Bezug auf Fig. 35 die Struktur der Empfangsseite erläutert. Der Aufbau der in Fig. 2 gezeigten Empfangsseite ist demjenigen der in Fig. 34 gezeigten Sendeseite ähnlich und enthält ein Übertragungsregister 53, das die Schieberegister 57, 58, 59 umfaßt. In die Schieberegister 57 bis 59 werden von der Empfangsleitung 54 wahlweise serielle Signale eingegeben, um über den Unschalter 51, der die erste Schaltvorrichtung darstellt, serielle Daten zu empfangen. Die Schieberegister 57 bis 59 sind über die Umschalter 55, 56, die die zweite Umschaltvorrichtung darstellen, mit dem Datenbus 60 verbunden.
Der Umschalter 51 besitzt Ausgangsanschlüsse 51a, 51b, 51c, wobei diese Ausgangsanschlüsse entsprechend mit den Schieberegistern 57, 58, 59 verbunden sind. Der Umschaltvorgang des Umschalters 51 basiert auf dem Synchronsignal SY1, wobei als Ergebnis das serielle Signal über die Empfangsleitung 54 wahlweise in die Schieberegister 57 bis 59 eingegeben wird.
Die Umschalter 55, 56 besitzen Eingangsanschlüsse 55a, 55b, 55c; 56a, 56b, 56c. Die Eingangsanschlüsse 55A, 56a sind mit dem Schieberegister 57 verbunden, während die Eingangsanschlüsse 55B, 56b mit dem Schieberegister 58 und die Eingangsanschlüsse 55c, 56c mit dem Schieberegister 59 verbunden sind. Der Umschaltvorgang der Umschalter 55, 56 basiert auf dem Synchronsignal SY1, wobei als Ergebnis die parallelen Daten von den Schieberegistern 57 bis 59 wahlweise an den Datenbus 60 angelegt werden.
Die Taktsignale CK1 werden an die Schieberegister 41, 42, 43 im Aufbau der obenerwähnten Sendeseite und an die Schieberegister 57, 58, 59 im Aufbau der Empfangsseite angelegt, welche den Schiebevorgang bewerkstelligen.
Fig. 36 ist ein Zeitablaufdiagramm zur Erläuterung des Datenübertragungsvorgangs im obenerwähnten Aufbau. Fig. 36 (1) zeigt das Synchronsignal SY1, während Fig. 36 (2) die in jeder Periode auf den Datenbus 60 auszugebenden Daten zeigt und Fig. 36 (3) bis (5) jeweils die Zustände der Umschalter 45 (55), 45 (56) und 48 (51) darstellen. Ferner zeigt Fig. 36 (6) das Taktsignal CK1 und Fig. 36 (7) die auf die Sendeleitung 49 (Empfangsleitung 54) auszugebenden Daten. In Fig. 36 (1) ist das Lesen der Daten in das Übertragungsregister 44 durch den nach oben gerichteten Pfeil gezeigt. In Fig. 36 (3) bis (5) sind die von den einzelnen Umschaltern ausgewählten Eingangs-(Ausgangs)-Anschlüsse gezeigt, wobei die mit den Schieberegistern 41, 57 verbundenen Eingangs(Ausgangs)-Anschlüsse mit dem Bezugszeichen a bezeichnet sind, die mit den Schieberegistern 52, 58 verbundenen Eingangs-(Ausgangs)-Anschlüsse mit dem Bezugszeichen b bezeichnet sind und die mit den Schieberegistern 53, 59 verbundenen Eingangs-(Ausgangs)-Anschlüsse mit dem Bezugszeichen c bezeichnet sind.
Im folgenden wird mit Bezug auf die Fig. 34 und 36 die Operation auf der Sendeseite erläutert. Zum Zeitpunkt T1 wird der Eingangsanschluß des Umschalters 48 synchron mit der fallenden Flanke des Synchronsignals SY1 von 48d auf 48c umgeschaltet. Gleichzeitig wird der Ausgangsanschluß des Umschalters 45 vom Ausgangsanschluß 45b auf 45a umgeschaltet und der Ausgangsanschluß des Umschalters 46 von 46c auf 46d umgeschaltet. Zu diesem Zeitpunkt sind das Schieberegister 41 und das Schieberegister 42 mit dem Datenbus 47 verbunden, wobei die Daten D1 und die Daten D2 von jeweils 32 Bits parallel zu 32 Bits oder parallel zu jeweils 16 Bits weitergeleitet werden. Im Schieberegister 43 werden die in der Periode vor dem Zeitpunkt T1 in das Schieberegister 43 gelesenen Daten D0 bitweise synchron mit dem Taktsignal CK1 ausgegeben.
Da der Umschalter 48 wie oben erwähnt auf seinen Eingangsanschluß 48c geschaltet ist, werden die Daten D0 bitweise auf die Sendeleitung 49 gesendet. Auf diese Weise werden die Daten D0 als serielles Signal gesendet. Eine solche Datenübertragung wird in der Periode vom Zeitpunkt T1 bis zum Zeitpunkt T2, zu dem das Synchronsignal SY1 ansteigt, bewerkstelligt. Als Folge hiervon werden die 32-Bit-Daten D0 als serielles Signal übertragen.
Wenn zum Zeitpunkt T2 das Synchronsignal SY1 ansteigt, wird gleichzeitig der Eingangsanschluß des Umschalters 48 von 48c auf 48a umgeschaltet. Zu diesem Zeitpunkt werden die Umschalter 45, 46 nicht umgeschaltet, jedoch ist die Übertragungsgeschwindigkeit hoch, da die parallelen Daten vom Datenbus 47 in die Schieberegister 41, 42 eingegeben werden, wobei dann, wenn das Synchronsignal SY1 zum Zeitpunkt T2 ansteigt, die Daten D1, D2 bereits in den Schieberegistern 41, 42 gespeichert sind. In einem solchen Zustand werden während des Lesens der Daten D1 vom Schieberegister 41 die parallelen Daten nicht vom Datenbus 47 an das Schieberegister 41 angelegt.
In der Periode vom Zeitpunkt T2 bis zum Zeitpunkt T3, zu dem das Synchronsignal SY1 abfällt, werden die Daten D1 bitweise auf die Sendeleitung 49 gesendet.
Wenn das Synchronsignal SY1 zum Zeitpunkt T3 ansteigt, wird gleichzeitig der Eingangsanschluß des Umschalters 48 von 48a auf 48b umgeschaltet. Die entsprechenden Ausgangsanschlüsse der Umschalter 45, 46 werden von 45a, 46b auf 45c, 46a umgeschaltet. Das heißt, der Ausgangsanschluß des Umschalters 45 wird synchron zur fallenden Flanke des Synchronsignals SY1
von 45a auf 45c auf 45b und 45a
umgeschaltet, während der Ausgangsanschluß des Umschalters 46 synchron zur fallenden Flanke des Synchronsignals SY1
von 46d auf 46a auf 46c und auf 46b
umgeschaltet wird.
Der Ausgangsanschluß des Umschalters 48 wird synchron mit den steigenden und fallenden Flanken des Synchronsignals SY1
von 48c auf 48a auf 48b und 48c
umgeschaltet.
Auf diese Weise werden in der Periode des Datenlesens aus irgendeinem der Schieberegister die Daten vom Datenbus 47 in die beiden anderen Schieberegister eingegeben, wobei in der Periode vom Zeitpunkt T1 bis zum Zeitpunkt T3 serielle Daten von 64 Bits auf die Sendeleitung 49 ausgegeben werden.
In der Periode nach dem Zeitpunkt T3 werden die Daten D3, D4 vom Datenbus 47 parallel in die Schieberegister 43, 41 eingelesen. Das Schieberegister 42 ist zu diesem Zeitpunkt mit der Sendeleitung 49 verbunden, wobei die Daten D2, die dessen Speicherinhalt darstellen, bitweise ausgeben werden.
Im folgenden mit Bezug auf die Fig. 35 und 36 die Operation der Empfangsseite erläutert. Die seriellen Daten werden wie in Fig. 36 (7) gezeigt zur Empfangsleitung 54 gesendet. Zu diesem Zeitpunkt ist der Ausgangsanschluß des Umschalters 51 wie in Fig. 36 (5) gezeigt geschaltet, wobei der Schaltvorgang der jeweiligen Eingangsanschlüsse der Unschalter 55, 56 in Fig. 36 (3), (4) gezeigt ist.
In der Periode vom Zeitpunkt T1 bis zum Zeitpunkt T2 werden am Umschalter 51 die auf der Empfangsleitung 54 ankommenden seriellen Daten in das Schieberegister 59 eingegeben, da dessen Ausgang auf 51c geschaltet ist. Im Schieberegister 59 werden die oben eingegebenen seriellen Daten mit dem innerhalb des Übertragungsregisters 53 erzeugten Taktsignal bitweise eingelesen. Auf diese Weise werden die 32-Bit-Daten D0 in der Periode vom Zeitpunkt T1 bis zum Zeitpunkt T2 in das Schieberegister 59 eingelesen. Somit werden die Daten D0 zum Zeitpunkt T2 im Schieberegister 59 gehalten.
In der Periode von T1 bis T2 werden die Schieberegister 57, 58 mit dem Datenbus 60 verbunden, wobei die vor dem Zeitpunkt T1 in die Schieberegister 57, 58 eingegebenen Daten Da, Db in einer relativ kurzen Zeitspanne nach dem Zeitpunkt T1 auf den Datenbus 60 ausgegeben werden.
In der Periode vom Zeitpunkt T2 bis zum Zeitpunkt T3 werden am Umschalter 51 die Daten D1, die die auf der Empfangsleitung 54 ankommenden seriellen Daten darstellen, an das Schieberegister 57 weitergeleitet, da der Ausgangsanschluß auf 51a geschaltet ist. Zu diesem Zeitpunkt ist der Eingang des Umschalters 55 auf 55A geschaltet, wobei das Schieberegister 57 mit dem Datenbus 60 verbunden ist, jedoch ist das Schieberegister 57 bereit, die nächsten Daten zu empfangen, da die vor dem Zeitpunkt T1 eingegebenen Daten DA in einer relativ kurzen Zeitspanne nach T1 auf den Datenbus 60 ausgegeben worden sind.
Zum Zeitpunkt T3 wird der Ausgangsanschluß des Umschalters 51 auf 51b geschaltet, während die Eingangsanschlüsse der Umschalter 55 und 56 jeweils auf 55c, 56a geschaltet werden. Als Folge hiervon wird in einer relativ kurzen Zeitspanne nach dem Zeitpunkt T3 der Datenbus 60 mit den Daten D0, D1 versorgt, die von den Schieberegistern 59 bzw. 57 gehalten werden, während das Schieberegister 58 bitweise mit den nächsten Daten D2 versorgt wird.
Somit werden in dieser Ausführungsform im Übertragungsregister 44 der Sendeseite die von den Schieberegistern 41, 42, 43 gehaltenen Daten durch den Umschaltvorgang des Umschalters 48 wahlweise Bit für Bit auf die Sendeleitung 49 gesendet. In die übrigen zwei Schieberegister, die zu diesem Zeitpunkt keine Daten liefern, werden vom Datenbus 47 in einer relativ kurzen Zeitspanne parallele Daten eingegeben.
Im Übertragungsregister 53 auf der Empfangsseite werden die auf der Empfangsleitung 54 ankommenden seriellen Daten wahlweise den Schieberegistern 57, 58, 59 zugeführt, wobei die Daten, die von den übrigen zwei Schieberegistern gehalten werden, in welche keine seriellen Daten eingegeben werden, als parallele Daten auf den Datenbus 60 ausgegeben werden.
Als Folge hiervon besitzen die individuell installierten Register auf der Sendeseite und auf der Empfangsseite die Funktionen sowohl der Pufferregister als auch der Übertragungsregister, wie mit Bezug auf den Stand der Technik erwähnt worden ist, so daß die Anzahl der Register auf 3/4 verringert werden kann.
Außerdem waren im allgemeinen bei der Übertragung von Gruppendaten bestehend aus m Wortdaten im Stand der Technik 2m Register erforderlich, während bei der Erfindung nur m + 1 Schieberegister benötigt werden und die Anzahl der Schieberegister auf (m + 1) / 2m verringert wird. Somit kann die für die Datenübertragung erforderliche Struktur erheblich vereinfacht werden.
Gemäß der Erfindung können somit bei der Übertragung von Gruppendaten bestehend aus m Wortdaten die im Stand der Technik benötigten äquivalenten Funktionen von 2m Registern mit lediglich m + 1 Registern verwirklicht werden, wobei die Anzahl der erforderlichen Register nur (m + 1) / 2m beträgt und die Struktur für die Datenübertragung erheblich vereinfacht werden kann. Somit wird der Aufbau nicht zu groß, wenn die zu übertragende Datenlänge sehr groß ist.
Fig. 37 ist ein Blockschaltbild einer Hauptausführungsform der Erfindung. Die in den Eingangsanschluß 13 eingegebenen Analogtonsignale der rechten und linken Kanäle werden in der Analog/Digital-Umsetzerschaltung 14 in Digitaltonsignale von zwei Kanälen umgesetzt und über die Leitung 15 an den Prozessor DSP1 angelegt. In diesem Prozessor DSP1 werden die über die Leitung 15 eingegebenen Tonsignale der zwei Kanäle digital verarbeitet, wobei zur Verbesserung der Präsenz wie im Surround-System die Tonsignale der vier Kanäle, die an die auf der vorderen linken Seite FL, der vorderen rechten Seite FR, der hinteren linken Seite RL und der hinteren rechten Seite RR angeordneten Lautsprecher angelegt werden sollen, an den ersten Prozessor DSP2 der Erfindung weitergeleitet werden.
In diesem Prozessor DSP2 werden die von det Leitung 16 eingegebenen Tonsignale der vier Kanäle digital weiterverarbeitet, wobei die 16-Bit-Tonsignale auf den vorderen linken und rechten Seiten FL, FR in Serie im Schieberegister 17 gespeichert werden, während die Tonsignale der hinteren linken und rechten Kanäle RL, RR im anderen Schieberegister 18 gespeichert werden. In den Schieberegistern 17, 18 sind die Lautsprecherkonfiguration und die zugehörigen Digitaltonsignale mit den Bezugszeichen FL, FR; RL, RR bezeichnet.
Von einer Taktsignalgeneratorschaltung 19 wird ein in Fig. 38 (1) gezeigtes Taktsignal mit einer vorgegebenen Frequenz auf eine Leitung 20 ausgegeben und an den Eingangsanschluß 21 des Prozessors DSP2 weitergeleitet. Dieses Taktsignal wird an eine im Prozessor DSP2 vorgesehene Steuerschaltung 22 weitergeleitet. Diese Steuerschaltung 22 gibt als Antwort auf das in den Eingangsanschluß 21 eingegebene Taktsignal das in Fig. 38 (2) gezeigte Signal auf der Leitung 23 aus, während auf einer Leitung 24 ein in Fig. 38 (2) gezeigtes Signal mit einer invertierten Wellenform des Signals der Leitung 23 gesendet wird. Eine weitere Steuerschaltung 25 empfängt Signale von den Leitungen 23, 24, gibt auf einer Leitung 26 ein in Fig. 38 (4) gezeigtes Signal aus und sendet ferner auf einer Leitung 27 ein in Fig. 38 (5) gezeigtes Signal. Die auf die Leitungen 26, 27 ausgegebenen Signale werden mit dem in den Eingangsanschluß 21 eingegebenen Taktsignal synchronisiert, wobei die auf diesen Leitungen 26, 27 ausgegebenen Signale Wellen mit wechselseitig umgekehrter Polarität sind.
Das von der Leitung 26 gesendete Signal wird an das Schieberegister 17 weitergeleitet und wird ferner an das UND-Gatter G1 weitergeleitet. Das von der Leitung 27 ausgegebene Signal wird an das Schieberegister 18 weitergeleitet und ferner an das andere UND-Gatter G2 weitergeleitet. Das Schieberegister 17 gibt als Antwort auf das Signal von der Leitung 25, wie in Fig. 38 (6) gezeigt, sequentiell die Tonsignale von jeweils 16 Bits der vorderen linken und rechten Seiten FR, FL, die dort gespeichert sind, bitweise aus. Auf ähnliche Weise gibt das Schieberegister 18 als Antwort auf das Signal von der Leitung 27 sequentiell die Tonsignale von jeweils 16 Bits der hinteren linken und rechten Seiten RL, RR wie in Fig. 38 (7) gezeigt bitweise aus. In Fig. 38 (6) bezeichnen FL1 bis FL6 die Daten der ersten bis sechsten Bits des Tonsignals der vorderen linken Seite FL, während in Fig. 38 (7) in ähnlicher Weise RL1 bis RL5 die Daten der ersten bis fünften Bits des Tonsignals der hinteren linken Seite RL darstellen.
Die Tonsignale aller Bits von den Schieberegistern 17, 18 werden an die UND-Gatter G1, G2 weitergeleitet. Die Tonsignale von den UND-Gattern G1, G2 werden vom ODER- Gatter G3 über den Ausgangsanschluß 28 und die Leitung 29 an die zwei zweiten Digitalsignalverarbeitungsschaltungen bzw. an die Digital/Analog-Umsetzerschaltungen 30, 31 angelegt. Das vom Ausgangsanschluß 28 ausgegebene Digitalsignal ist in Fig. 38 (8) gezeigt. Auf diese Weise werden als Antwort auf das in den Eingangsanschluß 21 eingegebene Taktsignal die in den Schieberegistern 17, 18 gespeicherten Tonsignale von den Ausgangsanschlüssen 28 bitweise abwechselnd, seriell und sequentiell ausgegeben.
Die Umschaltvorrichtung besteht aus den UND-Gattern G1, G2.
Das Taktsignal von der Taktsignalgeneratorschaltung 19 wird von der Leitung 20 direkt an die Digital/Analog- Umsetzerschaltung 30 angelegt und wird ferner über eine Invertiererschaltung N1 an eine weitere Digital/Analog- Umsetzerschaltung 31 weitergeleitet. Die Digital/Analog- Umsetzerschaltungen 30, 31 besitzen identische Strukturen. Die Digital/Analog-Umsetzerschaltung 30 empfängt als Antwort auf die steigernde Flanke des in Fig. 38 (1) gezeigten Taktsignals auf der Leitung 20 bitweise über die Leitung 29 das Tonsignal und speichert dieses. Somit empfängt die Digital/Analog-Umsetzerschaltung 30 nur das mit dem Bezugszeichen FL1, FL2, FL3, ... bezeichnete Tonsignal im Schieberegister 17 unter den in Fig. 38 (8) gezeigten digitalen Tonsignalen auf der Leitung 29 bitsequentiell, setzt dieses in ein Analogtonsignal mit insgesamt zwei Kanälen der vorderen linken und rechten Seiten FL, FR um und gibt dieses aus.
Die andere Digital/Analog-Umsetzerschaltung 31 empfängt als Antwort auf die steigende Flanke des Taktsignals von der Invertiererschaltung N1 nur das mit RL1, RL2, RL3, ... bezeichnete Tonsignal, das im Schieberegister 18 gespeichert ist, unter den in Fig. 38 (8) gezeigten Tonsignalen bitsequentiell, setzt dieses in ein Analogtonsignal auf insgesamt zwei Kanälen der hinteren linken und rechten Seiten RL, RR um und gibt dieses aus.
Auf diese Weise wird das Tonsignal vom Ausgangsanschluß 28 des Prozessors DSP2 gemeinsam an die zwei Digital/Analog-Umsetzerschaltungen 30, 31, die mit der Leitung 29 verbunden sind, weitergeleitet, wobei das Taktsignal von der Taktgeneratorschaltung 19 direkt und über die Invertiererschaltung N1 zum Steuern an die Schaltungen DSP2, 30, 31 angelegt wird. Somit kann die Struktur vereinfacht werden.
Die Erfindung kann nicht nur für die Verarbeitung von Tonsignalen eingesetzt werden, sondern auch in vielen anderen technischen Gebieten. Außerdem können statt den Digital/Analog-Umsetzerschaltungen 30, 31 andere Schaltungen zur digitalen Signalverarbeitung verwendet werden.
Wie aus dieser Beschreibung deutlich wird, ermöglicht die Erfindung die Übertragung von Ausgangsdaten von einem ersten Prozessor mittels einer einfachen Struktur abwechselnd zu zwei zweiten Prozessoren.
Fig. 39 ist ein Blockschaltbild, das eine elektrische Struktur eines Tonsignalprozessors 41 in einer Ausführungsform der Erfindung zeigt. Zum Beispiel wird ein Analogtonsignal von einem Rundfunkempfänger von einem Eingangsanschluß 45 an einen Analog/Digital-Umsetzer 46 weitergeleitet und in ein Digitalsignal umgesetzt, das in einen Digitalsignalprozessor (im folgenden als Prozessor bezeichnet) 44 eingegeben wird, der einen hochintegrierten Baustein oder dergleichen enthält.
Der Prozessor 44 steuert den Klang oder verarbeitet Echo- oder Tonsignale, indem er mit den Eingangssignalen z. B. arithmetische Berechnungen wie z. B. Additionen, Multiplikationen oder Verzögerungen durchführt. Der Ausgang des Prozessors 44 wird für eine andere arithmetische Verarbeitung an den Prozessor 48 weitergeleitet und an den Digital/Analog-Umsetzer 52 weitergeleitet, um in ein Analogsignal umgesetzt zu werden, das über den Ausgangsanschluß 53 an eine Leistungsverstärkerschaltung oder dergleichen weitergeleitet wird.
Der Ausgang des Analog/Digital-Umsetzers 46 umfaßt jeweils 16 Bits für die rechten und linken Kanäle pro Abtastperiode, d. h. insgesamt 32 Bits an Festkommadaten, wie in Fig. 40 (1) gezeigt ist. Die Digitalsignalprozes soren 44, 48, der Analog/Digital-Umsetzer 46 und der Digital/Analog-Umsetzer 52 führen Arithmetikoperationen auf der Grundlage des in Fig. 40 (2) gezeigten Taktsignals SCLK von einem Taktgenerator 54 und eines in Fig. 40 (3) gezeigten Synchronsignals SYNC durch. Um eine Beeinträchtigung des Dynamikbereichs oder des S/N-Verhältnisses aufgrund eines Überlaufs oder eines Unterlaufs während einer Arithmetikoperation zu vermeiden, sind die Tonsignaldaten in den Prozessoren 44, 48 Gleitkommadaten, die die in Fig. 40 (4) gezeigten 16-Bit-Mantissendaten und die in Fig. 40 (5) gezeigten 4-Bit-Exponentendaten enthalten, wobei die Arithmetikoperationen und Übertragungen dementsprechend ausgeführt werden.
Fig. 41 ist ein Diagramm, das den Umsetzungsvorgang der Festkommadaten und der Gleitkommadaten zeigt. Das Eingangssignal für den Prozessor 44 umfaßt wie oben erwähnt 32-Bit-Festkommadaten pro Abtastperiode. Der Prozessor 44 rechnet dieses Eingangssignal in Gleitkommadaten um und speichert das Berechnungsergebnis in den Mantissensenderegistern 61, 62 mit jeweils 16 Bits und in den Exponentensenderegistern 63, 64 mit jeweils 16 Bits, die jeweils für die rechten und linken Kanäle vorgesehen sind. Die so gespeicherten Daten werden im Prozessor 44 als 20-Bit- Gleitkommadaten pro Kanal, die mit den Bezugszeichen 81, 82 bezeichnet sind, arithmetisch verarbeitet.
Die in den Mantissensenderegistern 61, 62 und in den Exponentensenderegistern 63, 64 gespeicherten Daten werden von den Ausgangsanschlüssen 71, 72, die getrennt für jedes der Register 61, 62; 63, 64 vorgesehen sind, über die Leitungen 65, 66 und die Eingangsanschlüsse 73, 74 des Prozessors 48 zu den Mantissenempfangsregistern 67, 68 und den Exponentenempfangsregistern 69, 70 übertragen. Die über die Leitung 65 übertragenen Mantissendaten sind in Fig. 40 (4) gezeigt, während die über die Leitung 66 übertragenen Exponentendaten in Fig. 40 (5) gezeigt sind. Nach der arithmetischen Verarbeitung der übertragenen Daten als Gleitkommadaten mit 20 Bits je rechtem und linkem Kanal, die mit dem Bezugszeichen 83, 84 bezeichnet sind, setzt der Prozessor 48 die Daten in Festkommadaten um und leitet diese an den Digital/Analog- Umsetzer 62 weiter.
Die so in den Mantissensenderegistern 61, 62 gespeicherten Daten werden über die Leitung 65 zu den Mantissenempfangsregistern 67, 68 übertragen, während die in den Exponentensenderegistern 63, 64 gespeicherten Exponentendaten über die Leitung 66 zu den Exponentenempfangsregistern 69, 70 übertragen werden, so daß die Mantissendaten und Exponentendaten parallel übertragen werden können. Es ist ohne Verwendung spezieller Konvertierungsschaltungen wie z. B. Bitanzahl-Umsetzungsschaltungen 25, 29, wie sie in bezug auf die Hintergrundtechnologie erläutert worden sind, möglich, arithmetische Verarbeitungen oder Übertragungen durchzuführen, indem gemeinsame Taktsignale für den Analog/Digital-Umsetzer 46 und dergleichen verwendet werden, so daß die Struktur vereinfacht werden kann.
Da somit gemäß der Erfindung der Mantissenabschnitt und der Exponentenabschnitt der Gleitkommadaten in getrennten Registern gespeichert werden, ist es möglich, arithmetische Verarbeitungen und Übertragungen vorzunehmen, indem beide Register mit einem gemeinsamen Taktsignal synchron gesteuert werden, wobei gleichzeitig die Struktur vereinfacht werden kann.
Fig. 42 ist ein Blockschaltbild, das einen Aufbau einer Ausführungsform der Erfindung zeigt, bei dem die Daten mit dem Datenübertragungsverfahren der Erfindung zwischen den Prozessoren DSP3, DSF4 übertragen werden.
Die Prozessoren DSP3, DSP4 besitzen eine ähnliche Struktur, wobei die Struktur des Prozessors DSP3 im folgenden erläutert wird.
Wenn das in den Prozessor DSP3 eingegebene Signal Festkommadaten umfaßt, werden diese Festkommadaten von der Leitung 7 als serielles Signal eingegeben. Wenn die in den Prozessor DSP3 eingegebenen Daten Gleitkommadaten sind, wird der Exponentenabschnitt der Gleitkommadaten von der Leitung 7 eingegeben, während der Exponentenabschnitt der Gleitkommadaten als paralleles Signal von der Leitung Pa eingegeben werden. Das serielle Signal der Leitung 7 wird an das Mantissenempfangsregister 11 weitergeleitet, während das parallele Signal der Leitung Pa an das Exponentenempfangsregister 12 weitergeleitet wird. Die Daten im Mantissenempfangsregister 11 werden in das Mantissenregister 13a des Registers 13 eingegeben, während die Daten im Exponentenempfangsregister 12 auf ähnliche Weise in das Exponentenregister 13b des Registers 13 eingegeben werden.
Die Daten im Mantissenregister 13a und im Exponentenregister 13b werden über Gatter 14a bzw. 14b an einen internen Bus 16 angelegt. Diese Daten werden vom internen Bus 16 an die (nicht gezeigte) Speicherschaitung usw. weitergeleitet. Eine Verarbeitungsschaltung 15 verarbeitet diese Daten arithmetisch.
Wenn das Ergebnis der arithmetischen Verarbeitung im Prozessor DSP3 Festkommadaten sind, werden die Festkommadaten als Ergebnis der arithmetischen Verarbeitung vom internen Bus 16 über das Gatter 17a in das Mantissenregister 18a eingegeben. Diese Festkommadaten werden an das Mantissensenderegister 19 des Mantissenregisters 18a weitergeleitet. Die Daten dieses Mantissensenderegisters 19 werden über die Leitung 8 als serielles Signal zum Prozessor DSP4 übertragen.
Wenn das Ergebnis der arithmetischen Verarbeitung im Prozessor DSP3 Gleitkommadaten sind, werden der Mantissenabschnitt und der Exponentenabschnitt der Gleitkommadaten, die das Ergebnis der Berechnung darstellen, vom internen Bus 16 über die Gatter 17a, 17b an das Mantissenregister 18a bzw. das Exponentenregister 18b des Registers 18 weitergeleitet.
Die Daten des Mantissenregisters 18a werden an das Exponentensenderegister 19 weitergeleitet. Die Daten im Exponentenregister 18b werden an das Exponentensenderegister 20 weitergeleitet.
Der Mantissenabschnitt der Gleitkommadaten, der das Ergebnis der arithmetischen Verarbeitung im Prozessor DSP3 darstellt, wird vom Mantissensenderegister 19 über die Leitung 8 als serielles Signal zum Prozessor DSP4 übertragen, während der Exponentenabschnitt der Gleitkommadaten vom Exponentensenderegister 20 über die Leitung Pb als paralleles Signal zum Prozessor DSP4 übertragen wird.
Im Prozessor DSP4 wird das serielle Signal der Leitung 8 in das Mantissenempfangsregister 21 eingegeben, während das parallele Signal der Leitung Pb in das Exponentenempfangsregister 22 eingegeben wird. Nach der arithmetischen Verarbeitung wird wie im Fall des Prozessors DSP3 das Ergebnis der arithmetischen Verarbeitung vom Mantissensenderegister 29 und vom Exponentensenderegister 30 auf die Leitungen 9 und Pc ausgegeben.
An die Prozessoren DSP3, DSP4 werden zum synchronen Übertragen der Daten das synchrone Taktsignal SYNC und das serielle Taktsignal SCK angelegt.
Fig. 43 ist ein Signalformdiagramm zur Erläuterung der Datenübertragungsoperation zwischen den Prozessoren DSP3 und DSP4, wobei sich die folgende Erläuterung auf dieses Diagramm bezieht.
Das in den Prozessor DSP3 eingegebene Synchronsignal SYNC ist in Fig. 43 (1) gezeigt. Bei einer steigenden oder fallenden Flanke des Synchronsignals SYNC wird die Datenübertragung eines der seriellen Signale gestartet, wobei mit einer steigenden Flanke des in Fig. 43 (2) gezeigten seriellen Taktsignals SCK das in Fig. 43 (3) gezeigte serielle Signal der Leitung 7 zwischengespeichert wird.
Mit der nächsten fallenden oder steigenden Flanke des Synchronsignals SYNC ist eine Datenübertragung eines seriellen Signals abgeschlossen, wobei die nächste Datenübertragung gestartet wird. Zu diesem Zeitpunkt enthalten die Daten des seriellen Signals die Festkommadaten, wenn der Prozessor DSP3 Festkommadaten liefert, oder enthalten den Mantissenabschnitt der Gleitkommadaten, wenn er Gleitkommadaten liefert.
Wenn der Prozessor DSP3 Gleitkommadaten liefert, wird der Exponentenabschnitt der Gleitkommadaten als paralleles Signal, das in Fig. 43 (4) gezeigt ist, auf die Leitung Pb ausgegeben, wobei im Prozessor DSP4 dieses parallele Signal mit steigender oder fallender Flanke des Synchronsignals SYNC zwischengespeichert wird.
In dieser Ausführungsform wird bei der Übertragung am seriellen Anschluß für die Dateneingabe die Ausgabe in ähnlicher Weise durch dasselbe serielle Taktsignal bewerkstelligt, ohne Rücksicht darauf, ob die Daten Festkommadaten oder Gleitkommadaten sind. Daher ist es in den Prozessoren DSP3, 4 möglich, die Festkommadaten von den Gleitkommadaten zu unterscheiden, indem von der Software das Vorhandensein oder das Fehlen des Exponentenabschnitts erfaßt wird, so daß die Struktur des Prozessors vereinfacht werden kann. Außerdem kann im Vergleich zur parallelen Übertragung aller dieser Datenübertragungen z. B. die Anzahl der Leiter für die Eingabe und Ausgabe verringert werden, wodurch die Verdrahtung vereinfacht werden kann. Wenn sich ferner die Datenformate zwischen Eingang und Ausgang unterscheiden, ist nur eine Art von Frequenz für das serielle Taktsignal ausreichend, wobei der Aufbau des Taktsignalgenerators vereinfacht werden kann.
Da in dieser Ausführungsform als Parallelanschluß für den Eingang und den Ausgang des Mantissenabschnitts der Gleitkommadaten ein Universal-Parallelanschluß verwendet werden kann, oder wenn ein besonderer Parallelanschluß vorgesehen ist, kann dieser Parallelanschluß als Eingangs/Ausgangs-Anschluß für andere Daten verwendet werden, wenn Festkommadaten eingegeben oder ausgeben werden.
Fig. 44 ist eine weitere praktische Ausführungsform der Erfindung, in der Bauelemente, die denjenigen der vorangegangenen Ausführungsformen entsprechen, mit denselben Bezugszeichen bezeichnet sind.
In dieser Ausführungsform werden die Daten zwischen einem Analog/Digital-Umsetzer AD2 und einem Prozessor DSP2, zwischen den Prozessoren DSP3 und DSP4 sowie zwischen den Prozessor DSP4 und dem Digital/Analog-Umsetzer DA2 übertragen.
Ein Analogsignal, wie z. B. ein Akustiksignal, wird von der Leitung 6 in den Analog/Digital-Umsetzer AD2 eingegeben. Vom Analog/Digital-Umsetzer AD2 wird ein Digitalsignal von Festkommadaten mit einer Datenlänge von z. B. 16 Bits über die Leitung 7 an den Prozessor DSP3 weitergeleitet. Die Datenübertragung vom Analog/Digital-Umsetzer AD2 zum Prozessor DSP3 wird synchron mit dem seriellen Taktsignal SCK und dem Synchronsignal SYNC, die vom Taktsignalgenerator CK2 geliefert werden, bewerkstelligt.
Die in den Prozessor DSP3 eingegebenen Festkommadaten werden arithmetisch verarbeitet, wobei Gleitkommadaten mit z. B. einem 16-Bit-Mantissenabschnitt und einem 3- Bit-Exponentenabschnitt ausgegeben werden. Wie obenerwähnt, wird der Mantissenabschnitt der Gleitkommadaten über die Leitung 8 an den Prozessor DSP4 weitergeleitet, während der Exponentenabschnitt der Gleitkommadaten über die Leitung Pb an den Prozessor DSP4 weitergeleitet wird. Auch bei der Datenübertragung dieses Falls werden wie bei der Datenübertragung vom Analog/Digital-Umsetzer AD2 zum Prozessor DSP3 die Daten synchron mit dem seriellen Taktsignal SCK vom Taktsignalgenerator CK2 und dem Synchronsignal SYNC übertragen.
Die in den Prozessor DSP4 eingegebenen Gleitkommadaten werden arithmetisch verarbeitet und in Festkommadaten umgesetzt. Diese Festkommadaten werden über die Leitung 9 an den Digital/Analog-Umsetzer DA2 weitergeleitet. Auch bei dieser Datenübertragung werden die Daten synchron mit dem seriellen Taktsignal SCK vom Taktsignalgenerator CKS und dem Synchronsignal SYNC übertragen. Im Digital/Analog-Umsetzer DA2 werden die eingegebenen Festkommadaten in ein Analogsignal umgesetzt und auf die Leitung 10 ausgegeben.
Wenn wie in dieser Ausführungsform das Akustiksignal nach einer Analog/Digital-Umsetzung übertragen wird, sind der Ausgang von der Analog/Digital-Umsetzerschaltung und der Eingang in die Digital/Analog-Umsetzerschaltung üblicherweise Festkommadaten, wobei die Datenübertragung zwischen den Prozessoren mittels Gleitkommadaten bewerkstelligt wird. Wenn in einem solchen Fall das Datenübertragungsverfahren der Erfindung verwendet wird, können dann, wenn sich die Datenformate zwischen dem Eingang und dem Ausgang in den Prozessoren DSP3, DSP4 unterscheiden, die Daten mit demselben seriellen Taktsignal übertragen werden, wobei die Struktur des Prozessors vereinfacht werden kann, und es können alle Daten mit nur einer Art von seriellem Taktsignal übertragen werden. Daher kann die Verdrahtung vereinfacht werden, wobei zum Erzeugen des Taktsignals kein komplizierter Schaltungsaufbau wie z. B. eine digitale PLL-Schaltung erforderlich ist.
Wie hier erläutert worden ist, kann beim Datenübertragungsverfahren der Erfindung die Übertragung von Festkommadaten im gleichen Format wie der Mantissenabschnitt der Gleitkommadaten z. B. in ähnlicher Weise mittels eines Synchronsignals bewerkstelligt werden wie bei den Gleitkommadaten, indem die Mantissenregister des Prozessors verwendet werden.
Somit können mit einer einfachen Struktur sowohl Festkommadaten als auch Gleitkommadaten übertragen werden.
Fig. 45 ist ein Blockschaltbild einer Ausführungsform der Erfindung. Die Analogtonsignale der rechten und linken Kanäle werden von der Leitung 11 in den Analog/Digital- Umsetzer AD2 eingegeben, wobei die Festkommadaten für den Abschnitt von zwei Kanälen an den Prozessor DSP4 weitergeleitet werden. Dieser Prozessor DSP4 verarbeitet arithmetisch das Tonsignal, das die 2-Kanal-Festkommadaten darstellt, und erzeugt Gleitkommadaten. Das Signal vom Prozessor DSP4 wird vorn Mantissensenderegister A11 und vorn Exponentensenderegister B11 über die Leitungen 15, 16 übertragen und an das Mantissenempfangsregister A12 und das Exponentenempfangsregister B12 des anderen Prozessors DSP5 weitergeleitet.
Im Prozessor DSF5 werden verschiedene Gleitkommadatenverarbeitungen durchgeführt und die Daten schließlich in das Festkommaformat umgesetzt, wobei die Tonsignaldaten für vier Kanäle für die vier Lautsprecher 2 im Mantissensenderegister A13 gespeichert sind und die Festkommadaten, die das Tonsignal für einen Tiefbaßlautsprecher 3 darstellen, im Exponentenregister B13 gespeichert sind.
Das Signal vom Mantissensenderegister A13 wird über die Leitung 12 im Register A14 des Digital/Analog-Umsetzers DA3 gespeichert, während die Tonsignale für den Abschnitt der vier Kanäle als Festkommadaten in Analogtonsignale umgesetzt werden. Die Analogtonsignale werden an das für jeden Kanal vorgesehene Tiefpaßfilter 4 weitergeleitet, wobei der Ausgang dieses Tiefpaßfilters 4 von der Verstärkerschaltung 5 verstärkt wird und die Lautsprecher 2 antreibt.
Das Tonsignal für den Tiefbaßlautsprecher 3 vom Exponentensenderegister B13 des Prozessors DSP5 wird über die Leitung 13 an den Seriell/Parallel-Umsetzer 14 angelegt, um in parallele Bitsignale umgesetzt zu werden, die für eine Umsetzung in ein Analogsignal an den Digital/Analog- Umsetzer DA4 gesendet werden. Das Analogtonsignal von diesem Digital/Analog-Umsetzer DA4 wird über ein Tiefpaßfilter 6 an die Verstärkerschaltung 7 angelegt und treibt den Tiefbaßlautsprecher 3 an.
Fig. 46 ist ein Blockschaltbild, das einen Aufbau zeigt, der die Prozessoren DSP4, DSP5, den Digital/Analog-Umsetzer DA3 und die Register X1 bis X7, A11 bis A14, B11 bis B13 des Seriell/Parallel-Umsetzers 14 betrifft. Die 2- Kanal-Tonsignaldaten, die die Festkommadaten vom Analog/Digital-Umsetzer AD2 darstellen, werden über die Leitung 41 in das Empfangsregister X1 des Prozessors DSP4 eingegeben.
Die so eingegebenen Daten sind 2-Kanal-Festkommadaten und werden in die Speicherbereiche N1, N2 des Empfangsregisters X1 eingegeben, während die übrigen Speicherbereiche N3, N4 und die Speicherbereiche H1 bis H4 des Empfangsregisters X2 leer bleiben. Wenn die Dateneingabe beendet ist, werden die leeren Speicherbereiche N3, N4; H1 bis H4 als 0 behandelt, wobei die Inhalte der Speicherbereiche N1 bis N4 des Empfangsregisters X1 in den Speicherbereichen R1 bis R4 des Registers X3 gespeichert werden, während die Inhalte in den Speicherbereichen H1 bis H4 des Empfangsregisters X2 in den Speicherbereichen R1 bis R4 des Registers X3 gespeichert werden. Zu diesem Zeitpunkt werden die Festkommadaten im Exponentenabschnitt in Gleitkommadaten umgesetzt.
Eine Verarbeitungsschaltung 29 liest diese Daten über die Gatter 42, 43 und den Datenbus 17 aus, wobei mit dem 2- Kanal-Tonsignal (Gleitkommadaten) verschiedene Gleitkommaarithmetikverarbeitungen wie z. B. eine Klangsteuerung unter Verwendung der Daten des (nicht gezeigten) Speichers durchgeführt werden und 4-Kanal-Gleitkommadaten erzeugt werden, die über die Gatter 44, 45 im Register X4 gespeichert werden.
Das Register X4 kann insgesamt vier Sätze von Gleitkommadaten speichern, wobei der Mantissenabschnitt der Gleitkommadaten mit den Bezugszeichen L1 bis L4 bezeichnet ist und der Exponentenabschnitt mit M1 bis M4 bezeichnet ist. Zum Beispiel bestehen die ersten Gleitkommadaten aus dem Mantissenabschnitt L1 und dem Exponentenabschnitt M1, wobei diese Gleitkommadaten M1, L1; M2, L2; M3, L3; M4, L4 Tonsignale für vier Kanäle sind. Die im Register X4 gespeicherten Mantissenabschnitte L1 bis L4 werden entsprechend in den Speicherbereichen C1 bis C4 des Mantissensenderegisters A11 gespeichert. Die Exponentenabschnitte M1 bis M4 werden entsprechend in den Speicherbereichen D1 bis D4 des Exponentensenderegisters B11 gespeichert. Jeder Mantissenabschnitt L1 bis L4 enthält 16 Bits, während jeder Exponentenabschnitt M1 bis M4 4-Bit- Daten enthält.
Die Inhalte in den Speicherbereichen C1 bis C4 des Mantissensenderegisters A11 werden über die Leitung 15 in die entsprechenden Speicherbereichen E1 bis E4 des Mantissenempfangsregisters A11 des Prozessors DSP5 übertragen. Auf ähnliche Weise werden die Inhalte in den Speicherbereichen D1 bis D5 des Exponentensenderegisters B11 über die Leitung 16 in die entsprechenden Speicherbereiche F1 bis F4 des Exponentenempfangsregisters B12 übertragen. Die Speicherinhalte im Mantissenempfangsregister A12 und im Exponentenempfangsregister B12 werden in das Register X5 eingegeben.
Das Register X5 besitzt Bereiche für den Empfang von vier Sätzen von Gleitkommadaten, wobei die Mantissenabschnitte P1 bis P4 und die Exponentenabschnitte Q1 bis Q4 aller Gleitkommadaten in der Einheit der Gleitkommadaten gespeichert werden. Wenn die Eingabe der Daten beendet ist, liest die Verarbeitungsschaltung 24 des Prozessors DSP5 die Daten aus dem Register X5 über die Gatter 45, 46 ein, wobei erneut Gleitkommaarithmetikverarbeitungen durchgeführt werden und die Ergebnisse zu den 4-Kanal-Tonsignaldaten hinzugefügt werden, und wobei die Tonsignaldaten für den 1-Kanal-Tiefpaßlautsprecher 3 erhalten werden. Eine solche arithmetische Verarbeitung wird unter Verwendung der Daten durchgeführt, die im (nicht gezeigten) Speicher, der im Prozessor DSP5 vorgesehen ist, gespeichert sind, wobei zusätzlich die 1-Kanal-Gleitkommadaten (das Tonsignal für den Tiefbaßlautsprecher 3 in dieser Ausführungsform) erhalten werden.
Diese Daten werden über den Datenbus 23 und die Gatter 47, 48 im Register X6 gespeichert. Das Register X6 besitzt Bereiche zum Empfangen von vier Sätzen von Gleitkommadaten, wobei die Mantissenabschnitte T1 bis T4 und die Exponentenabschnitte U1 bis U4 der Gleitkommadaten in der Einheit der Gleitkommadaten gespeichert werden.
Da die Digital/Analog-Umsetzer DA3, DA4 Festkommadaten handhaben, werden hierbei schließlich fünf Sätze von Gleitkommadaten, d. h. vier Sätze von Gleitkommadaten, die die Tonsignale für vier Kanäle darstellen, sowie die Gleitkommadaten, die das Tonsignal für den Tiefbaßlautsprecher 3 darstellen, in Festkommadaten umgesetzt, wobei die Daten für die vier Kanäle im Mantissenregister A13 gespeichert werden und die Daten für den Tiefbaßlautsprecher 3 für einen Kanal im Exponentenregister B13 gespeichert werden, und zum Empfangsregister A14 des Digital/Analog-Umsetzers DA3 sowie zum Empfangsregister X7 des Seriell/Parallel-Umsetzers 14, der die Schnittstellenschaltung für den Digital/Analog-Umsetzer DA4 ist, übertragen.
Fig. 47 ist ein Signalformdiagramm zur Erläuterung der Operation des in Fig. 46 gezeigten Aufbaus. Vom Taktsignalgenerator 25 wird ein in Fig. 47 (1) gezeigtes Steuersignal SYNC auf die Leitung 26 ausgegeben, während ein in Fig. 47 (2) gezeigtes Steuersignal (SCLK) auf die Leitung 27 ausgegeben wird. In einer Periode von der fallenden Flanke des Steuersignals SYNC bis zur folgenden Flanke werden die bitsequentiellen Daten vom Mantissensenderegister A11 sequentiell über die Leitung 15 übertragen, wie in Fig. 47 (3) gezeigt ist. In der Periode, in der das Steuersignal SYNC auf Niedrigpegel liegt, werden die bitsequentiellen Daten vom Exponentensenderegister B11 auf die Leitung 16 ausgegeben, wie in Fig. 47 (4) gezeigt, und übertragen. Auf diese Weise liefern das Mantissensenderegister A11 und das Exponentensenderegister B11 unabhängige Ausgänge, wobei sie synchron mit den Steuersignalen SYNC, SCLK gesteuert werden, die gemeinsame Taktsignale darstellen. Dies gilt auch für das Mantissenempfangsregister A12 und das Exponentenempfangsregister B12 sowie für die Register A13, A14, B13, X7.
Der Exponentenabschnitt besitzt in der obenerwähnten Ausführungsform vier Bits, wobei vom Prozessor DSPS ein 16-Bit-Tonsignal für den Tiefbaßlautsprecher 3 übertragen wird, jedoch kann es in einer anderen Ausführungsform der Erfindung möglich sein, das Tonsignal für den Tiefbaßlautsprecher 3 unter Verwendung des Exponentenabschnitts in acht Bits zu verarbeiten.
Fig. 48 ist ein Blockschaltbild einer anderen Ausführungsform der Erfindung, die dervorangegangenen Ausführungsform ähnlich ist, wobei einander entsprechende Bauteile mit denselben Bezugszeichen bezeichnet sind. Bei dieser Ausführungsform ist zu beachten, daß die Gleitkommadaten bitsequentiell über Einzeldatenleitungen 30, 31 übertragen werden. In dieser Ausführungsform werden die Daten auf den gemeinsamen Leitungen 30, 31 als Mantissenabschnitt und Exponentenabschnitt der Gleitkommadaten übertragen, wobei jedoch dieser Übertragungszeitablauf gesteuert wird, und wobei der Mantissenabschnitt und der Exponentenabschnitt auf den Sende- und Empfangsseiten unterschieden werden und in den Registern getrennt gespeichert werden, so daß die Tonsignale für vier Kanäle und das Tonsignal für den Tiefbaßlautsprecher 3 arithmetisch verarbeitet und verwendet werden können. Durch jeweils doppelte Verwendung des 4-Bit-Tonsignals jedes Kanals vom Exponentensenderegister B13 ist es außerdem möglich, das Tonsignal für den Lautsprecher eines weiteren Kanals, der mit dem Bezugszeichen 3a bezeichnet ist, neben dem obenerwähnten für den Tiefbaßlautsprecher 3 zu verarbeiten. Die Bauelemente, die den Lautsprecher 3a betreffen, sind mit gestrichelten Linien dargestellt, wobei der Aufbau für den Tiefbaßlautsprecher 3 mit dem Index a bezeichnet ist.
Die Erfindung kann nicht nur für die Verarbeitung von Tonsignalen eingesetzt werden, sondern auch in vielen anderen technischen Gebieten.
Gemäß dieser Erfindung, die den Schaltungsaufbau vereinfacht, können die Kosten der Verarbeitungsvorrichtung verringert werden.
Fig. 49 ist ein Blockschaltbild, das die Konfiguration um den Prozessor DSP4 in einer Ausführungsform der Erfindung zeigt. Der Prozessor DSP4 enthält ein Mantissenempfangsregister A10 und ein Mantissensenderegister A11, die Mantissenregister sind, sowie ein Exponentenempfangsregister B10 und ein Exponentensenderegister B11, die Exponentenregister sind und jeweils zum Austauschen von Daten mit einem ähnlich aufgebauten Prozessor DSP5 dienen.
Zum Beispiel wird von der Leitung 11 ein Analogsignal wie z. B. ein Akustiksignal in einen Analog/Digital-Umsetzer AD2 eingegeben, um in ein Digitalsignal umgesetzt zu werden. Dieses Digitalsignal stellt üblicherweise Festkommadaten dar und besitzt eine Datenlänge von z. B. 16 Bits. Diese Festkommadaten werden vom Senderegister A9 des Analog/Digital-Umsetzers AD2 in das Mantissenempfangsregister A10 des Prozessors DSP4 eingegeben.
In das Exponentenempfangsregister B10 des Prozessors DSP4 wird ein Signal von z. B. einem Potentiometer 1 zum Erfassen von Schwankungen der externen Spannung eingegeben, nachdem es im Analog/Digital-Umsetzer AD1 in ein Digitalsignal von wenigen Bits, Z. B. drei Bits, umgesetzt worden ist. Die Daten im Mantissenempfangsregister A10 und im Exponentenempfangsregister B10 werden über das Mantissenregister C1a und das Exponentenregister C1b des internen Registers C1 auf den internen Bus D1 ausgegeben.
Im Prozessor DSP4 werden in Abhängigkeit von den Daten vom Exponentenregister C1b die Daten vom Mantissenregister C1a arithmetisch verarbeitet, wobei als Ergebnis dieser Berechnung die Gleitkommadaten erhalten werden. Der Mantissenabschnitt und der Exponentenabschnitt dieser Gleitkommadaten werden über das Mantissenregister C1a und das Exponentenregister C1b des internen Registers C1 an das Mantissensenderegister A11 und das Exponentensenderegister B11 weitergeleitet.
Die Daten im Mantissensenderegister A11 und im Exponentensenderegister B11 des Prozessors D5P4 werden über die Leitungen 15 bzw. 16 zum Mantissenempfangsregister A12 und zum Exponentenempfangsregister B12 des Prozessors DSP5 übertragen, womit die Gleitkommadaten zwischen den Prozessoren DSP4, DSP5 übertragen werden.
Im Prozessor DSP5 werden die Gleitkommadaten im Mantissenempfangsregister A12 und im Exponentenempfangsdezimalregister B12 über das Mantissenregister C2a und das Exponentenregister C2b des internen Registers C2 auf den internen Bus D2 gesendet, um arithmetisch verarbeitet zu werden. Wenn dieses Ergebnis der Berechnung z. B. Festkommadaten sind, werden die Festkommadaten vom internen Bus D2 über das Mantissenregister C2a des internen Registers C2 an das Mantissensenderegister A13 weitergeleitet. Der Ausgang vom Mantissensenderegister A13 wird über die Leitung 12 an den Digital/Analog-Umsetzer oder dergleichen weitergeleitet. Wenn zu diesem Zeitpunkt das Ergebnis der durch eine andere Verarbeitung aus den Gleitkommadaten des Mantissenempfangsregisters A12 und des Exponentenempfangsregisters B12 erhaltenen Berechnung in das Exponentensenderegister B13 eingegeben wird, kann vorgesehen sein, das Signal von der Leitung 13 über das Exponentensenderegister B13 zu liefern.
Da in dieser Ausführungsform vorgesehen ist, die über den Analog/Digital-Umsetzer AD1 vom Potentiometer 1 in das Exponentenempfangsregister B12 eingegebenen Daten im Prozessor DSP4 zu verarbeiten, kann die in Fig. 49 gezeigte Konfiguration z. B. in der linearen Steuerung wie z. B. der Lautstärkesteuerung und der adaptiven Steuerung eingesetzt werden.
Fig. 50 ist ein Schaubild zur Erläuterung der Operation, wenn zum Prozessor DSP4 eine Funktion einer elektronischen Lautstärkesteuerung hinzugefügt wird. Vom Analog/Digital-Umsetzer AD2 werden auf die Leitung 14 Festkommadaten ausgegeben, die ein Akustiksignal darstellen, während das Signal vom Potentiometer 1 durch den Analog/Digital-Umsetzer AD1 in ein Digitalsignal umgesetzt wird, und auf die Leitung 10 ausgegeben wird.
Wie in Fig. 50 gezeigt, werden im Prozessor DSP4 die Daten von der Leitung 14 in Abhängigkeit von den Daten auf der Leitung 10 um einen Verstärkungsfaktor digital verstärkt und ausgegeben. Auf diese Weise kann das Akustiksignal mit dem Potentiometer 1 auf eine gewünschte Lautstärke eingestellt werden.
Fig. 51 ist ein Blockschaltbild, das eine andere Ausführungsform der Erfindung zeigt, wobei Bauteile, die denjenigen der vorangegangenen Ausführungsform entsprechen, mit denselben Bezugszeichen bezeichnet sind.
In dieser Ausführungsform ist das in das Exponentenempfangsregister B10 des Prozessors DSP4 eingegebene Signal eine Steueranweisung des Prozessors DSP4. Das Signal, das die Steueranweisung des Prozessors DSP4 darstellt, wird in einen Merkergenerator 2 eingegeben, wobei von der Merkergeneratorschaltung 2 über die Leitung 10 ein Merker, der eine Steueranweisung anzeigt, in das Exponentenempfangsregister B10 eingegeben wird.
Der Exponentenabschnitt der Gleitkommadaten besitzt im allgemeinen wenige Bits, jedoch ist dessen Datenlänge für den Merker der Anweisung zum Steuern des Prozessors DSP4 von außerhalb ausreichend und kann verwendet werden, wenn z. B. das Operationsprogramm des Prozessors DSP4 zwangsweise geändert wird.
Wenn die Festkommadaten z. B. vom Analog/Digital-Umsetzer eingegeben werden, gibt auf diese Weise der Prozessor DSP4 die Schwankungen der externen Stromquelle oder die Steueranweisung ein, indem er den Eingangsanschluß des Exponentenabschnitts der Gleitkommadaten oder des Exponentenempfangsregisters B10 ohne irgendeine Verschwendung effektiv nutzt. Somit kann der Prozessor die Daten mit hoher Geschwindigkeit verarbeiten, wobei der Anwendungsbereich des Prozessors erweitert wird.
Als Anschluß für den Eingang und den Ausgang des Prozessors DSP4 können in dieser Ausführungsform der serielle Anschluß und der Universal-Parallelanschluß, die der Prozessor üblicherweise besitzt, für den Mantissenabschnitt der Gleitkommadaten, für die Festkommadaten und für den Exponentenabschnitt der Gleitkommadaten verwendet werden.
Wie aus dieser Beschreibung deutlich wird, werden dann, wenn Festkommadaten im gleichen Format wie der Mantissenabschnitt der Gleitkommadaten z. B. in den Prozessor eingegeben werden, die Festkommadaten im Mantissenregister gespeichert werden, wobei andere Daten in das Exponentenregister eingegeben und gespeichert werden können.
Somit kann eine Verschwendung in der Konstruktion des Prozessors beseitigt werden, wobei eine verbesserte Datenverarbeitung die Funktionen des Prozessors vollständig nutzen kann.
Fig. 52 ist ein Blockschaltbild, das einen elektrischen Aufbau eines Akustiksignalprozessors 21 in einer Ausführungsform der Erfindung zeigt. Zum Beispiel wird ein analoges Akustiksignal von einem Rundfunkempfänger vom Eingangsanschluß 22 in einen Analog/Digital-Umsetzer 23 eingegeben, um in ein Digitalsignal umgesetzt zu werden, das in einen Prozessor 24 eingegeben wird, der mittels eines hochintegrierten Bausteins verwirklicht ist.
Der Prozessor 24 verarbeitet arithmetisch das Eingangssignal mittels Addition, Multiplikation oder dergleichen oder mittels einer Verzögerungsoperation und verarbeitet das Akustiksignal für eine Klangsteuerung oder ein Echo. Der Ausgang des Prozessors 24 wird für eine weitere arithmetische Verarbeitung zu einem Prozessor 25 weitergeleitet und an Digital/Analog-Umsetzer 26, 27 weitergeleitet, um in ein Analogsignal umgesetzt zu werden, das über die Ausgangsanschlüsse 28 und 29 einer Leistungsverstärkerschaltung oder dergleichen zugeführt wird.
Der Ausgang des Analog/Digital-Umsetzers 23 enthält wie in Fig. 53 (1) gezeigt insgesamt 32 Bits an Festkommadaten, davon jeweils 16 Bits für die rechten und linken Kanäle pro Abtastperiode. Die Prozessoren 24, 25, der Analog/Digital-Umsetzer 23 sowie die Digital/Analog- Umsetzer 26, 27 operieren arithmetisch auf der Grundlage des in Fig. 53 (2) gezeigten Taktsignals SCLK von der Taktgeneratorschaltung 30 und des in Fig. 53 (3) gezeigten Synchronsignals SYNC.
Fig. 54 ist ein Blockschaltbild, das einen inneren Aufbau der Prozessoren 24, 25 zeigt. Die Prozessoren 24, 25 besitzen eine identische Struktur, wobei zur Vereinfachung in Fig. 54 für den Prozessor 24 nur das Sendesystem und für den Prozessor 25 nur das Empfangssystem gezeigt ist. Wie oben erwähnt stellt das Eingangssignal für den Prozessor 24 pro Abtastperiode 32-Bit-Festkommadaten dar.
Um hierbei eine Beeinträchtigung des Dynamikbereichs oder des S/N-Verhältnisses aufgrund eines Überlaufs oder Unterlaufs zum Zeitpunkt der arithmetischen Verarbeitung zu verhindern, wenn die Prozessoren 24, 25 für die Übertragung der Gleitkommadaten verwendet werden, setzt der Prozessor 24 dieses Eingangssignal in Gleitkommadaten um und speichert diese. Die so gespeicherten Daten werden im Prozessor 24 als Gleitkommadaten von jeweils 20 Bits für die rechten und linken Kanäle, die mit dem Bezugszeichen 35, 36 bezeichnet sind, arithmetisch verarbeitet. Die Daten in den 16-Bit-Mantissenbereichen B1, B3 werden in 16-Bit-Mantissensenderegistern 31, 32 gespeichert, während die Daten in den 4-Bit-Exponentenbereichen B2, B4 in 4-Bit-Bereiche A1, A2 der 16-Bit-Exponentensenderegister 33, 34 gespeichert werden.
Die in den Mantissensenderegistern 31, 32 und den Exponentensenderegistern 33, 34 gespeicherten Daten werden von den Ausgangsanschlüssen 51, 52, die individuell für die Register 31, 32, 33, 34 vorgesehen sind, über die Leitungen 71, 72 zu den 4-Bit-Bereichen C1, C2 der 16- Bit-Mantissenregister 41, 42 und über die Eingangsanschlüsse 61, 62 des Prozessors 25 zu den 16-Bit-Exponentenempfangsregistern 43, 44 übertragen.
Die über die Leitung 71 zu diesem Zeitpunkt übertragenen Mantissendaten sind in Fig. 53 (4) gezeigt, während die über die Leitung 72 übertragenen Exponentendaten in Fig. 53 (5) gezeigt sind. Im Prozessor 25 werden die übertragenen Daten als 20-Bit-Gleitkommadaten jeweils für die rechten und linken Kanäle bestehend aus dem 16-Bit- Mantissenabschnitt und dem 4-Bit-Exponentenabschnitt, die mit den Bezugszeichen 45, 46 bezeichnet sind, arithmetisch verarbeitet und in Festkommadaten von zwei Kanälen mit jeweils 16 Bits pro Kanal (insgesamt vier Kanäle) umgesetzt und an die Digital/Analog-Umsetzer 26, 27 angelegt.
Um andererseits gleichzeitig mehrfache Daten zwischen den Prozessoren 24 und 25 zu übertragen, wenn die Genauigkeit leicht herabgesetzt wird, während die Prozessoren 24, 25 für die Übertragung der Festkommadaten verwendet werden, setzt der Prozessor 24 das Eingangssignal der Festkommadaten in Gleitkommadaten um und verarbeitet diese arithmetisch, setzt sie in Festkommadaten um und speichert das Ergebnis dieser Operation in den 16-Bit-Mantissensenderegistern 31, 32, die für die rechten und linken Kanäle vorgesehen sind. Inzwischen speichern die Exponentensenderegister 33, 34 die Festkommadaten neben den 16 Bits der rechten und linken Kanäle, die mit dem Bezugszeichen 37, 38 bezeichnet sind. Auch in diesem Fall ist die Operation die gleiche wie im obenerwähnten Fall, in dem die arithmetische Verarbeitung nach dem Umsetzen in Gleitkommadaten mit jeweils 20 Bit für die rechten und linken Kanäle im Prozessor 24 ausgeführt wird.
Die in den Mantissensenderegistern 31, 32 und den Exponentensenderegistern 33, 34 gespeicherten Daten werden über die Leitungen 71, 72 ähnlich wie im obenerwähnten Fall zu den Mantissenempfangsregistern 41, 42 und den Exponentenempfangsregistern 43, 44 übertragen. Die Festkommadaten, die zu diesem Zeitpunkt über die Leitung 71 übertragen werden, sind in Fig. 53 (6) gezeigt, während die anderen Festkommadaten, die über die Leitung 72 übertragen werden, in Fig. 53 (7) gezeigt sind. Es gibt zwei 16-Bit-Festkommadaten pro Kanal (32 Bits pro Abtastperiode)
Der Prozessor 25 verarbeitet arithmetisch die übertragenen Festkommadaten als 20-Bit-Gleitkommadaten für jeden der rechten und linken Kanäle und verarbeitet auf die gleiche Weise wie der Prozessor 24, um die Daten in Festkommadaten der zwei Kanäle jeweils für die linken und rechten 16 Bits pro Kanal (insgesamt vier Kanäle) umzusetzen und sendet pro Abtastperiode alle Daten zu den Digital/Analog-Umsetzern 26, 27.
Da auf diese Weise die Exponentenregister 33, 34 und 43, 44 die gleiche Bitlänge (in dieser Ausführungsform 16 Bits) besitzen wie die Mantissenregister 31, 32 und 41, 43, wenn Festkommadaten zwischen den Prozessoren 24 und 25 übertragen werden, ist es möglich, die anderen 16-Bit- Festkommadaten der rechten und linken Kanäle gleichzeitig zu übertragen, indem die Exponentenregister 33, 34 und 43, 44 verwendet werden, so daß die Übertragungskapazität im Vergleich zum Stand der Technik doppelt so groß ist. Da außerdem zwischen dem Prozessor 25 und den Digital/Analog-Umsetzern 26, 27 Festkommadaten für zwei Kanäle von jeweils 16 Bits pro Kanal gleichzeitig übertragen werden können, ist es sehr vorteilhaft, wenn der Akustiksignalprozessor 21 in einem Prozessor für eine 4- Kanal-Stereomusikanwendung eingesetzt wird.
Da die Exponentenregister in der Erfindung auf die gleiche Bitlänge eingestellt sind wie die Mantissenregister, können sie somit bei der Verarbeitung der Gleitkommadaten und der Festkommadaten wirksam eingesetzt werden, so daß mehrfache Daten übertragen werden können.
Fig. 55 ist ein Blockschaltbild, das einen elektrischen Aufbau eines Akustiksignalprozessors 21 in einer Ausführungsform der Erfindung zeigt. Zum Beispiel wird ein analoges Akustiksignal von einem Rundfunkempfänger über einen Eingangsanschluß 22 in einen Analog/Digital-Umsetzer 23 eingegeben und in ein Digitalsignal umgesetzt, das in einen Prozessor 24 eingegeben wird, der mittels eines hochintegrierten Bausteins oder dergleichen verwirklicht ist.
Der Prozessor 24 verarbeitet dieses Eingangssignal mittels Addition, Multiplikation oder anderen Arithmetikoperationen oder mittels einer Verzögerungsoperation und führt mit dem Akustiksignal z. B. eine Klangsteuerung und eine Surround-Verarbeitung durch. Der Ausgang des Prozessors 24 wird für eine weitere arithmetische Verarbeitung an einen Prozessor 25 angelegt und an einen Digital/Analog-Umsetzer 26 weitergeleitet, um in ein Analogsignal umgesetzt zu werden, das über den Ausgangsanschluß 27 an einen Leistungsverstärker oder dergleichen weitergeleitet wird.
Der Ausgang des Analog/Digital-Umsetzers 23 umfaßt insgesamt 32 Bits an Festkommadaten für jeweils 16 Bit für die linken und rechten Kanäle pro Abtastperiode, wie in Fig. 56 (1) gezeigt ist. Die Prozessoren 24, 25, der Analog/Digital-Umsetzer 23 sowie der Digital/Analog Umsetzer 26 führen arithmetische Verarbeitungen auf der Grundlage des in Fig. 56 (2) gezeigten Taktsignals SCLK vorn Taktgenerator 28 und des in Fig. 56 (3) gezeigten Synchronsignals SYNC durch.
Um eine Beeinträchtigung des Dynamikbereichs oder des S/N-Verhältnisses aufgrund eines Überlaufs oder eines Unterlaufs zum Zeitpunkt der Verarbeitung zu verhindern, werden von den Prozessoren 24, 25 Gleitkommadaten arithmetisch verarbeitet und übertragen. Außerdem ist der Mantissenabschnitt der Gleitkommadaten, die in den Prozessoren 24, 25 gehandhabt werden, auf eine längere Bitlänge (in dieser Ausführungsform 18 Bits) eingestellt als die Bitlänge (16 Bits) der außerhalb gehandhabten Festkommadaten, um Operationsfehler zu verringern und die Genauigkeit zu verbessern.
Fig. 57 ist ein Blockschaltbild, das einen inneren Aufbau der Prozessoren 24, 25 zeigt. Die Prozessoren 24, 25 besitzen eine identische Struktur, wobei zur Vereinfachung in Fig. 57 für den Prozessor 24 nur das Sendesystem und für den Prozessor 25 nur das Empfangssystern gezeigt sind. Das Eingangssignal für den Prozessor 24 wird wie oben erwähnt durch 32-Bit-Festkommadaten pro Abtastperiode dargestellt.
Der Prozessor 24 empfängt dieses Eingangssignal über (nicht gezeigte) 16-Bit-Mantissenempfangsregister für jeweils die rechten und linken Kanäle. Zu diesem Zeitpunkt wird das (nicht gezeigte) Exponentenempfangsregister, das einen 2-Bit-Mantissenbereich und einen 6-Bit- Exponentenbereich enthält, nicht mit Daten versorgt und bleibt leer. Wenn die Eingabe in das Mantissenempfangsregister beendet ist, wird das leere Register wie eine behandelt, wobei die 16-Bit-Festkommadaten für die jeweils rechten und linken Kanäle vom Analog/Digital-Umsetzer 23 in 24-Bit-Gleitkommadaten für die jeweils rechten und linken Kanäle, die einen 18-Bit-Mantissenabschnitt und einen 6-Bit-Exponentenabschnitt enthalten, umgesetzt und arithmetisch verarbeitet werden. Die Konfiguration des Empfangssystems des Prozessors 24 gleicht derjenigen im Prozessor 25, wobei deren Einzelheiten im folgenden beschrieben werden.
Die arithmetisch verarbeiteten Gleitkommadaten werden vom Datenbus 39 über die Gatter 37, 38 in den Pufferregistern 35, 36 zur Übertragung von jeweils 24 Bits für die rechten und linken Kanäle gespeichert. Zu diesem Zeitpunkt werden die 18-Bit-Mantissendaten jedes Kanals in den Bereichen A1, C1, D1 und in den Bereichen A2, C2, D2 gespeichert, während die 6-Bit-Exponentendaten in den Bereichen B1, und B2 gespeichert werden. Von den 18-Bit- Mantissendaten werden die Daten der oberen 16 Bits, die ein 1-Bit-Vorzeichenbit, das die Polarität der in den Bereichen A1, A2 gespeicherten Daten angibt, und 15-Bit- Daten, die in den Bereichen C1, C2 gespeichert sind, enthält, in den Schieberegistern 31, 32 für die Mantissenübertragung von jeweils 16 Bits gespeichert. Außerdem werden die 6-Bit-Exponentendaten, die in den Bereichen B1, B2 gespeichert sind, und die unteren 2-Bit- Restmantissendaten, die in den Bereichen D1, D2 gespeichert sind, entsprechend in den Schieberegistern 33, 34, für die Exponentenübertragung von jeweils acht Bits gespeichert.
Die in den Mantissensenderegistern 31, 32 und den Exponentensenderegistern 33, 34 gespeicherten Daten werden von den Ausgangsanschlüssen 51, 52, die individuell für die Register 31 und 32, 33 und 34 vorgesehen sind, auf der Grundlage des gemeinsamen Taktsignals SCLK und des Syrichronsignals SYNC über die Leitungen 71, 72 und die Eingangsanschlüsse 61, 62 zu den 16-Bit-Exponentenempfangsregistern 41, 42 und den 8-Bit-Exponentenempfangsregistern 43, 44 des Prozessors 25 übertragen. Außerdem werden die Daten zu einem beliebigen Zeitpunkt in den Pufferregistern 35, 36 gespeichert, wobei die Datenübertragung von den Pufferregistern 35, 36 zu den Mantissensenderegistern 31, 32 und den Exponentensenderegistern 33, 34 z. B. nach jeder Beendigung der Datenübertragung von den Mantissensenderegistern 31, 32 bewerkstelligt wird. Die über die Leitung 71 übertragenen Mantissendaten sind in Fig. 56 (4) gezeigt, während die Exponentendaten und die restlichen Mantissendaten, die über die Leitung 72 übertragen werden, in Fig. 56 (5) gezeigt sind. Die Inhalte der Register 41, 42, 43, 44 werden in den Pufferregistern 45, 46 für die Übertragung bei jeder Beendigung der Datenübertragung zu den Mantissenempfangsregistern 41, 42 und den Exponentenempfangsregistern 43, 44 gespeichert. Zu diesem Zeitpunkt ist das Vorzeichenbit von jeweils einem Bit von den zu den Mantissenempfangsregistern 41, 42 übertragenen Daten in den Bereichen A3, A4 der Pufferregister 45, 46 gespeichert, während die Mantissendaten der restlichen 15 Bits jeweils in den Bereichen C3, C4 der Pufferregister 45, 46 gespeichert sind. Von den zu den Exponentenempfangsregistern 43, 44 übertragenen Daten sind die Exponentendaten von jeweils sechs Bits in den Bereichen B3, B4 der Pufferregister 45, 46 gespeichert, während die restlichen Mantissendaten von jeweils zwei Bits in den Bereichen D3, D4 der Pufferregister 45, 46 gespeichert sind. Die Gleitkommadaten von jeweils 24 Bits für die rechten und linken Kanäle, die in den Pufferregistern 45, 46 gespeichert sind, werden zu einem beliebigen Zeitpunkt über die Gatter 47, 48 gelesen und über den Datenbus 49 übertragen und von einer (nicht gezeigten) Arithmetikverarbeitungs schaltung arithmetisch verarbeitet.
Die arithmetisch verarbeiteten Gleitkommadaten von jeweils 24 Bits pro Kanal werden in Daten umgesetzt, die nur durch den Mantissenabschnitt von 18 Bits dargestellt werden, während der Exponentenabschnitt gleich 0 ist, d. h. in Festkommadaten. In den 18-Bit-Mantissendaten sind die oberen 16 Bits wie obenerwähnt im (nicht gezeigten) Mantissensenderegister gespeichert, während die 6- Bit-Exponentendaten, die gleich 0 sind, und die restlichen Mantissendaten der unteren zwei Bits im (nicht gezeigten) Exponentensenderegister gespeichert sind, wobei die im Mantissensenderegister gespeicherten 16-Bit- Mantissendaten in Abhängigkeit vom Taktsignal SCLK und vom Synchronsignal SYNC als 16-Bit-Festkommadaten zum Digital/Analog-Umsetzer 26 in der unteren Stufe übertragen werden. Auf diese Weise wird ein Teil des Mantissenabschnitts (in dieser Ausführungsform die Daten der jeweils oberen 16 Bits) der Gleitkommadaten in den Mantissenregistern 31, 32 und 41, 42 gespeichert, während der Exponentenabschnitt (die Daten von jeweils 6 Bits in dieser Ausführungsform) und der Restabschnitt der Mantisse (die unteren zwei Bits) in den Exponentenregistern 33, 34 und 43, 44 gespeichert werden, wobei Anschlüsse 51, 52 und 61, 42 vorgesehen sind, um die Inhalte in den Mantissenregistern 31, 32 und 41, 42 und die Inhalte in den Exponentenregistern 33, 34 und 43, 44 individuell einzugeben und auszugeben, so daß es nicht erforderlich ist, eine spezielle Umsetzerschaltung zu verwenden, wenn die Bitanzahl des Mantissenabschnitts in den Gleitkommadaten größer ist als die Bitlänge der außerhalb gehand habten Festkommadaten, wodurch es möglich wird, arithmetische Verarbeitungen und Übertragungen auf der Grundlage eines gemeinsamen Taktsignals durchzuführen (in dieser Ausführungsform 32 Impulssignale pro Abtastperiode). Bei der Datenübertragung zwischen den Prozessoren 24 und 25 können ebenfalls die Gleitkommadaten im gleichen Format direkt übertragen werden, wobei dann, wenn der Prozessor in Abhängigkeit vom Inhalt oder von der Menge der arithmetischen Verarbeitung in mehrere Einheiten aufgeteilt ist, die gleiche Verarbeitungsgenauigkeit beibehalten wird wie bei einem Einzelprozessor.
Wie hier genauer erläutert worden ist, wird gemäß der Erfindung keine spezielle Umsetzerschaltung benötigt, wenn die Bitanzahl der Mantisse der Gleitkommadaten für die arithmetische Verarbeitung größer ist als die Bitlänge der außerhalb gehandhabten Festkommadaten, wobei es möglich ist, arithmetische Verarbeitungen und Übertragungen auf der Grundlage eines gemeinsamen Taktsignals durchzuführen, ohne die Genauigkeit zu beeinträchtigen.
Fig. 58 ist ein Blockschaltbild, das einen elektrischen Aufbau eines Tonsignalprozessors 21 in einer Ausführungsform der Erfindung zeigt. Ein Analogtonsignal z. B. von einem Rundfunkempfänger, das über einen Eingangsanschluß 22 eingegeben wird, wird in einem Analog/Digital-Umsetzer 23 in ein Digitalsignal umgesetzt und in einen Prozessor 24 eingegeben, der mittels eines hochintegrierten Bausteins oder dergleichen verwirklicht ist. Im Prozessor 24 wird das eingegebene Digitaltonsignal zum Zweck einer Klangsteuerung oder dergleichen arithmetisch verarbeitet oder verzögert, woraufhin der Ausgang zu einem weiteren Prozessor 25 gesendet wird. In diesem Prozessor 25 wird eine andere arithmetische Verarbeitung durchgeführt, wobei das derart verarbeitete Digitaltonsignal in einen Digital/Analog-Umsetzer 26 in ein Analogsignal umgesetzt wird, das an einen an einen Ausgangsanschluß 27 angeschlossenen Leistungsverstärker oder dergleichen weitergeleitet wird.
Wenn bei dem so aufgebauten Tonsignalprozessor 21 der vom Analog/Digital-Umsetzer 23 an den Prozessor 24 weitergeleitete Ausgang und der vom Prozessor 25 an den Digital/Analog-Umsetzer 26 weitergeleitete Ausgang Stereosiguale sind, unter der Annahme, daß die rechten und linken Kanäle jeweils 16 Bits besitzen, umfassen diese Festkommadaten von insgesamt 32 Bits pro Abtastperiode. Im Gegensatz dazu enthalten die Tonsignale in den Prozessoren 24, 25 einen 16-Bit-Mantissenabschnitt und einen 4- Bit-Exponentenabschnitt für jeweils die linken und rechten Kanäle, um den Dynamikbereich und das S/N-Verhältnis zu verbessern, so daß das Tonsignal bei der arithmetischen Verarbeitung und bei der Datenübertragung als Gleitkommadaten von insgesamt 40 Bits pro Abtastperiode gehandhabt wird.
Um die Eingangsdaten zu speichern, umfaßt der Prozessor 24 ein 32-Bit-Mantissenempfangsregister A11, das aus einer 16-Bit-Linkskanalzelle A11a und einer 16-Bit- Rechtskanalzelle A11b besteht, sowie ein 8-Bit-Exponentenempfangsregister A12, das aus einer 4-Bit-Linkskanalzelle A12a und einer 4-Bit-Rechtskanalzelle A12b besteht, wobei die empfangenen Daten an einen gemeinsamen Kontakt 31 eines Schalters S11 weitergeleitet und wahlweise in das Mantissenempfangsregister A11 oder das Exponentenempfangsregister A12 geschrieben werden, die mit den einzelnen Kontakten 32, 33 verbunden sind. Der Prozessor 24 enthält ferner ein 32-Bit-Mantissensenderegister B11, das aus einer 16-Bit-Linkskanalzelle B11a und einer 16-Bit- Rechtskanalzelle B11b besteht, sowie ein 8-Bit-Exponentensenderegister B12, das aus einer 4-Bit-Linkskanalzelle B12a und einer 4-Bit-Rechtskanalzelle B12b besteht, wobei die Daten vom Mantissensenderegister B11 oder vom Exponentensenderegister B12 an die Einzelkontakte 34, 35 des Schalters S12 angelegt werden und über den gemeinsamen Kontakt 36 wahlweise ausgelesen werden. Die Schaltzustände des Schalters S11 und des Schalters S12 werden von einer Steuerschaltung 38 gesteuert.
Der Prozessor 25 besitzt den gleichen Aufbau wie der Prozessor 24 und enthält ein Mantissenempfangsregister A21 bestehend aus einer 16-Bit-Linkskanalzelle A21a und einer 16-Bit-Rechtskanalzelle A21b, ein Exponentenempfangsregister A22 bestehend aus einer 4-Bit-Linkskanalzelle A22a und einer 4-Bit-Rechtskanalzelle A22b, ein Mantissensenderegister B21 bestehend aus einer 16-Bit- Linkskanalzelle B21a und einer 16-Bit-Rechtskanalzelle S21b, ein Exponentensenderegister B22 bestehend aus einer 4-Bit-Linkskanalzelle 822a und einer 4-Bit-Rechtskanalzelle B22b, die Schaltern S21, S22 und die Steuerschaltung 39. Die Steuerschaltungen 38 und 39 sind über eine Leitung 40 miteinander gekoppelt. Der gemeinsame Kontakt 41 des Schalters S21 ist über die Leitung 37 mit dem gemeinsamen Kontakt 36 des Schalters S12 verbunden, während ein Einzelkontakt 42 mit dem Mantissenempfangsregister A21 verbunden ist und der andere Einzelkontakt 43 mit dem Exponentenempfangsregister A22 verbunden ist. Ein Einzelkontakt 44 des Schalters S22 ist mit dem Mantissensenderegister B12 verbunden, während der andere Einzelkontakt 45 mit dem Exponentensenderegister B22 verbunden ist und der gemeinsame Kontakt 46 mit dem Digital/Analog- Umsetzer 26 verbunden ist. In Fig. 58 bezeichnen die in jedem Register gezeigten Zahlen 16, 4 die Anzahl der Bits in dem Speicherbereich jedes Registers.
In dieser Ausführungsform hält der gemeinsame Kontakt 31 des Schalters S11 im Prozessor 24 in der vorangehenden Stufe Kontakt mit dem Einzelkontakt 32, während im Prozessor 25 in der späteren Stufe der gemeinsame Kontakt 46 des Schalters 322 Kontakt mit dem Einzelkontakt 44 hält.
Somit werden die 32-Bit-Festkommadaten vom Analog/Digital-Umsetzer 23 in den linken und rechten Kanalzellen A11a, A11b des Mantissenempfangsregisters A11 des Prozessors 24 gespeichert und in 4-Bit-Gleitkommadaten umgesetzt, die im 4-Bit-Register C11 bestehend aus der 20-Bit-Linkskanalzelle C11a und der 20-Bit-Rechtskanalzelle C11b gespeichert werden.
Die Daten im Register C11 werden arithmetisch verarbeitet, wobei die Daten in der Linkskanalzelle C11a in der Linkskanalzelle B11a des Mantissensenderegisters B11 und der Linkskanalzelle B12a des Exponentensenderegisters B12 gespeichert werden, während die Daten in der Rechtskanalzelle C11b des Registers C11 in der Rechtskanalzelle Bub des Mantissensenderegisters B11 und in der Rechtskanalzelle B12b des Exponentensenderegisters B12 gespeichert werden. Während der Schalter S12 mit dem Einzelkontakt 34 verbunden ist, ist der Schalter S21 mit dem Einzelkontakt 42 verbunden, und während der Schalter 312 mit dem Einzelkontakt 35 verbunden ist, ist der Schalter 321 mit dem Einzelkontakt 43 verbunden. Da der Schaltzustand der Schalter S12, S21 in Kooperation gesteuert wird, werden auf diese Weise die Inhalte der linken und rechten Kanalzellen B11a, B11b des Mantissensenderegisters B11 entsprechend in die linken und rechten Kanalzellen A21a, A21b des Mantissenempfangsregisters A21 übertragen, während die Inhalte der linken und rechten Kanalzellen B12a, B12b des Exponentensenderegisters B12 entsprechend in die linken und rechten Kanalzellen A22a, A22b des Exponentenempfangsregisters A22 übertragen werden.
Im Prozessor 25 werden die linken Kanaldaten, die von der Linkskanalzelle A21a des Mantissenempfangsregisters A21 und der linken Kanalzelle A22a des Exponentenempfangsregisters A22 empfangen werden, in der 20-Bit-Linkskanalzelle C21a des Registers C21 gespeichert, während die rechten Kanaldaten, die von der Rechtskanalzelle A21b des Mantissenempfangsregisters A21 und von der Rechtskanalzelle A22b des Exponentenempfangsregisters A22 empfangen werden, in der 20-Bit-Rechtskanalzelle C21b des Registers C21 gespeichert werden. Die so gespeicherten Daten werden arithmetisch verarbeitet und in 32-Bit-Festkommadaten umgesetzt, die von den linken und rechten Kanalzellen B21a, B21b des Mantissensenderegisters B21 an den Digital/Analog-Umsetzer 26 weitergeleitet werden.
Durch Steuern des Schaltzustands der Schalter S11, S12, S21 und S22 auf diese Weise können die Prozessoren 24, 25 dieselbe integrierte Schaltung gemeinsam nutzen, wobei außerdem diese integrierte Schaltung in einer relativ einfachen Schaltungskonfiguration verwirklicht werden kann, so daß Kosten für die Bauteile eingespart werden können.
Da somit gemäß der Erfindung das Mantissenregister und das Exponentenregister wahlweise mit den Anschlüssen zum Senden oder mit den Anschlüssen zum Empfangen verbunden werden können, indem der Schaitzustand der Schaltvorrichtung von einer Steuervorrichtung gesteuert wird, wenn sich die Formate der gesendeten Daten unterscheiden, kann die Schaltungskonfiguration gemeinsam zum Senden und Empfangen genutzt werden, weshalb die Erfindung für die Verwirklichung des Prozessors insbesondere mit integrierten Schaltungen sehr vorteilhaft ist.

Claims

1. Datenübertragungsvorrichtung wie beispielsweise ein Akustiksignalprozessor, mit:

einer ersten Datenverarbeitungseinheit, die von einer Eingangsvorrichtung erste Daten im Festkommaformat empfängt und die empfangenen Daten verarbeitet, um zweite Daten im Festkommaformat oder im Gleitkommaformat zu erhalten; und

einer zweiten Datenverarbeitungseinheit, die die zweiten Daten von der ersten Datenverarbeitungseinheit empfängt, die empfangenen zweiten Daten verarbeitet, um dritte Daten zu erhalten, und die dritten Daten im Festkommaformat zu einer Ausgangsvorrichtung sendet, wobei die ersten und zweiten Datenverarbeitungseinheiten jeweils ein Mantissenregister enthalten, das einen Mantissenabschnitt wenigstens einer Gleitkommadateneinheit speichern kann;

die ersten und zweiten Datenverarbeitungseinheiten jeweils ein Exponentenregister enthalten, das einen Exponentenabschnitt der Gleitkommadaten speichern kann;

die erste Datenverarbeitungseinheit ferner wenigstens einen Ausgangsanschluß zum individuellen Ausgeben der im Mantissenregister und im Exponentenregister gespeicherten Daten enthält;

die zweite Datenverarbeitungseinheit ferner wenigstens einen Eingangsanschluß zum Eingeben der Daten, die vom Mantissenregister und vom Exponentenregister der ersten Datenverarbeitungseinheit kommen, und zum anschließenden Speichern dieser Daten im Mantissenregister und im Exponentenregister der zweiten Datenverarbeitungseinheit, wobei die Mantissenregister, die Exponentenregister, die Eingangsvorrichtung und die Ausgangsvorrichtung synchron zueinander gesteuert werden.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Daten des Mantissenregisters (19; Fig. 42) der ersten Datenverarbeitungseinheit (DSP3; Fig. 42) zur zweiten Datenverarbeitungseinheit (DSP4; Fig. 42) seriell übertragen werden und die Daten des Exponentenregisters (20; Fig. 42) der ersten Datenverarbeitungseinheit zur zweiten Datenverarbeitungseinheit parallel übertragen werden.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Mantissenregister (A10; Fig. 49, 51) der ersten Datenverarbeitungseinheit verwendet wird, um erste Daten im Festkommadatenformat von der ersten Datenverarbeitungseinheit zur zweiten Datenverarbeitungseinheit zu übertragen, und das Exponentenregister der ersten Datenverarbeitungseinheit (B10) verwendet wird, um vierte Daten, die in der ersten Datenverarbeitungseinheit verarbeitet werden sollen, einzugeben oder um vierte Daten für die Steuerung der ersten Datenverarbeitungseinheit einzugeben.

4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Datenverarbeitungseinheiten (DSP4, DSP5; Fig. 45, 46, 47, 48 und 49) die gleiche Struktur besitzen und jeweils ein Mantissenregister (X1, A11, A12, A13, A10) und ein Exponentenregister (X2, B11, B12, B13, B10) zum Senden bzw. zum Empfangen besitzen.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß ein erster Teil der dritten Daten vom Mantissenregister (A13) im Festkommadatenformat ausgegeben wird und der restliche Teil der dritten Daten vorn Exponentenregister (B13) im Festkommaformat ausgegeben wird.

6. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Datenverarbeitungseinheiten (DSP4, DSP5; Fig. 45, 46, 47 und 49) die gleiche Struktur besitzen und jeweils ein Mantissenempfangsregister (X1, A12, A10), ein Exponentenempfangsregister (X2, B12, B10), ein Mantissensenderegister (A11, A13) sowie ein Exponentensenderegister (B11, B13) besitzen, wobei wenigstens das Mantissenempfangsregister der ersten Datenverarbeitungseinheit mit der Eingangsvorrichtung verbunden ist, die Senderegister der ersten Datenverarbeitungseinheit mit dem Ausgangsanschluß verbunden sind, die Empfangsregister der zweiten Datenverarbeitungseinheit mit dem Eingangsanschluß verbunden sind und wenigstens das Sendemantissenregister der zweiten Datenverarbeitungseinheit mit der Ausgangsvorrichtung verbunden ist.

7. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Exponentenregister (33, 34, 43, 44; Fig. 52, 53 und 54) so strukturiert sind, daß sie die gleiche Bitlänge besitzen wie die Mantissenregister (31, 32, 41, 42), wobei wahlweise der Exponentenabschnitt der zweiten Daten im Gleitkommaformat in den Exponentenregistern und der Mantissenabschnitt der zweiten Daten im Gleitkommaformat in den Mantissenregistern gespeichert werden können oder ein erster Teil der zweiten Daten im Festkommaformat in den Mantissenregistern und ein restlicher Teil der zweiten Daten im Festkommaformat in den Exponentenregistern gespeichert werden können.

8. Datenübertragungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein erster Teil (A1, C1, A2, C2; Fig. 57) des Mantissenabschnitts der zweiten Daten im Gleitkommaformat in den Mantissenregistern 31, 32, 41, 42) gespeichert wird und der restliche Teil (D1, D2) des Mantissenabschnitts gemeinsam mit dem Exponentenabschnitt (B1, B2) der zweiten Daten in den Exponentenregistern (33, 34, 43, 44) gespeichert wird.

9. Datenübertragungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Verarbeitungseinheiten einen einzelnen Ausgangsanschluß bzw. Eingangsanschluß besitzen, die ersten und zweiten Verarbeitungseinheiten ferner Schaltvorrichtungen mit einer ersten bzw. einer zweiten Stellung sowie eine Steuervorrichtung zum Steuern der Stellungen der Schaltvorrichtungen enthalten, wobei die Schaltvorrichtungen in der ersten Stellung das Mantissenregister der ersten Datenverarbeitungseinheit mit dem Ausgangsanschluß und das Mantissenregister der zweiten Datenverarbeitungseinheit mit dem Eingangsanschluß verbinden und in der zweiten Stellung das Exponentenregister der ersten Datenverarbeitungseinheit mit dem Ausgangsanschluß und das Exponentenregister der zweiten Datenverarbeitungseinheit mit dem Eingangsanschluß verbindet.

10. Vorrichtung nach irgendeinem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Inhalt des Mantissenregisters (A11, 31, 32; Fig. 45, 46, 49, 50, 53, 57) und der Inhalt des Exponentenregisters (B11, 33, 34) der ersten Verarbeitungseinheit simultan zur zweiten Verarbeitungseinheit übertragen werden.