JPH06103458B2 - 処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタルデータ信号を処理するための装置に
関し、さらに詳しくは例えば音響信号を処理するのに好
適に実施することができる処理装置に関する。

〔従来の技術〕

第４図は従来の音響信号処理装置１の電気的構成を示す
ブロック図である。入力端子３から入力され、アナログ
／デジタル変換器４においてデジタル値に変換された音
響再生装置からの音響信号は、例えば大規模集積回路等
によって実現されるデジタル信号処理回路５に与えら
れ、例えばトーンコントロールなどの演算処理が行われ
る。アナログ／デジタル変換器４からの音響信号データ
は、１サンプリング周期当たり左右各チャンネルごとに
16ビットずつ、合計32ビットデータによって構成された
固定小数点データである。デジタル信号処理回路５にお
いて、この16ビットの固定小数点データはダイナミック
レンジやS/N比を向上するために、１サンプリング周期
当たり左右各チャンネルが16ビットの仮数部（式:a×2b
で表わされるａの部分）と、４ビットの指数部（前式の
ｂの部分）とによって構成される合計40ビットの浮動小
数点データに変換される。この浮動小数点データは、ラ
イン６を介してデジタル信号処理回路７に転送されて他
の演算処理が行われる。このデジタル信号処理回路７に
おいて再び１サンプリング周期当たり32ビットの固定小
数点データに変換された音響信号は、デジタル／アナロ
グ変換器９を介して出力端子10から出力される。このよ
うな音響信号処理を行うに当たって、上述のようにアナ
ログ／デジタル変換器４及びデジタル／アナログ変換器
９では、１サンプリング周期当たり32ビットのデータの
処理が行われ、デジタル信号処理回路５、７では40ビッ
トのデータの処理が行われる。このため、アナログ／デ
ジタル変換器４及びデジタル／アナログ変換器９と、デ
ジタル信号処理回路５、７とには、１サンプリング周期
当たりに処理すべきビット数に対応して、それぞれクロ
ック発生回路11、12を設けなければならず、構成が複雑
化する。

このため他の従来例としてビット数変換回路を２つ設
け、前段のデジタル信号処理回路の入力側では32ビット
の固定小数点データを40ビットの浮動小数点データに変
換し、後段のデジタル信号処理回路の出力側では40ビッ
トの浮動小数点データを32ビットの固定小数点データに
変換するように構成することによって、クロック周波数
を１サンプリング周期当たり40個のパルスを発生するよ
うに選び、１つのクロック発生回路からのクロックパル
スに基づいて処理動作を行うようにしたものがあった。

ところが、この従来例でもビット数変換回路が必要とな
り、構成を簡略化することはできない。

そこで、本出願人は先に特願昭62−105536号によりこの
ような従来の問題を解決する処理装置を提案した。特願
昭62−105536号に開示された発明は、浮動小数点データ
の仮数部と指数部とをそれぞれ別個にストアするレジス
タと、これら仮数部レジスタと指数部レジスタとにスト
アされた内容を個別に平行して転送する端子とを設ける
ことによって、ビット数変換回路などの特別な変換回路
を用いることなく、共通のクロック信号を用いて演算処
理や転送動作を行うことができるものである。

〔発明が解決しようとする問題点〕

しかし、この構成では、処理装置を浮動小数点データの
演算処理及び転送に使用する場合は好都合であるが、指
数部を有しない固定小数点データの演算処理及び転送に
使用する場合には、指数部レジスタは常に空状態であ
り、処理装置として有効に使用され得ないという問題が
ある。

このような問題は、固定小数点データの処理用に、指数
部レジスタを持たない処理装置を別途設け使用目的に応
じてこれらを使い分けることによって簡単に解決できる
が、処理装置を２種類設定しなければならない分コスト
高となり、装置の共通化と言う面では逆行するものであ
った。

本発明は、このような問題点を解決するものであって、
指数部レジスタを仮数部レジスタと同一のビット長とす
ることによって、浮動小数点データ及び固定小数点デー
タの処理用に有効に使用できる処理装置を目的とする。

〔問題点を解決するための手段〕

本発明は、浮動小数点データの仮数部または固定小数点
データをストアする仮数部レジタと、該仮数部レジスタ
と同一のビット長を有し前記浮動小数点データの指数部
または他の任意のデータを選択的にストアする指数部レ
ジスタと、前記仮数部レジスタの内容と前記指数部レジ
スタの内容とを個別に外部装置から入力または外部装置
へ出力する端子とを含み、前記仮数部レジスタ及び前記
指数部レジスタにクロック信号発生源からのクロック信
号を共通に与え、前記両レジスタを同期制御して動作さ
せるようにしたことを特徴とする処理装置である。

〔作用〕

本発明によれば、指数部レジスタを仮数部レジスタと同
一のビット長とし、指数部レジスタには浮動小数点デー
タの指数部または他の任意のデータを選択的にストアす
るようにしたので、共通のクロック信号を用いて演算処
理や転送動作が行え、しかも、処理装置を浮動小数点デ
ータの演算処理及び転送に使用する場合には、仮数部レ
ジスタを浮動小数点データの仮数部のストア用として機
能させると共に、指数部レジスタを浮動小数点データの
指数部のストア用として機能させることができ、また処
理装置を固定小数点データの演算処理及び転送に使用す
る場合には、仮数部レジスタを固定小数点データのスト
ア用として機能させると共に、指数部レジスタには他の
任意のデータ、例えば固定小数点データをストアするこ
とができる。

従って、処理装置を固定小数点データの演算処理及び転
送に使用する場合には、従来の２倍のデータの演算処理
及び転送が可能となり、共通の処理装置を浮動小数点デ
ータ及び固定小数点データの処理用に有効に使用でき
る。

〔発明の実施例〕

第１図は、本発明の一実施例の音響信号処理装置21の電
気的構成を示すブロック図である。例えばラジオ受信機
などからアナロウ音響信号は、入力端子22からアナログ
／デジタル変換器23に与えられ、デジタル変換されて、
大規模集積回路等によって実現されるデジタル信号処理
回路24に入力される。

デジタル信号処理回路24は、入力信号に加算、乗算等の
演算や遅延処理を行うことによって、例えばトーンコン
トロールやエコーなどの音響信号の処理を行う。デジタ
ル信号処理回路24の出力は、デジタル信号処理回路25に
与えられ、他の演算処理が行われた後、デジタル／アナ
ログ変換器26及び27に与えられ、アナログ変換されて、
出力端子28及び29から電力増幅回路等に与えられる。

アナログ／デジタル変換器23の出力は、第２図（１）で
示されるように、１サンプリング周期当たり、左右各チ
ャンネルごとに16ビット、合計32ビットの固定小数点デ
ータによって構成されている。デジタル信号処理回路2
4、25とアナログ／デジタル変換器23とデジタル／アナ
ログ変換器26、27とは、第２図（２）で示されるクロッ
ク発生回路30からのクロック信号SCLK、及び第２図
（３）で示される同期信号SYNCに基づいて、演算動作等
を行う。

第３図はデジタル信号処理回路24、25の内部構成を示す
ブロック図である。デジタル信号処理回路24、25は同一
構成を有するが、第３図では簡略化のため、処理回路24
としては送信系のみを、また処理回路25としては受信系
のみをそれぞれ示している。デジタル信号処理回路24へ
の入力信号は、前述のように１サンプリング周期当たり
32ビットの固定小数点データである。

ここで、演算時におけるオーバーフローやアンダーフロ
ーなどによってダイナミックレンジやS/N比が劣化する
ことを抑えるために、デジタル信号処理回路24、25を浮
動小数点データの転送用として使用する場合には、デジ
タル信号処理回路24はこの入力信号を浮動小数点データ
に変換してストアする。こうしてストアされたデータ
は、このデジタル信号処理回路24内では、参照符35、36
で示すように左右各チャンネル当たり20ビットの浮動小
数点データとして演算処理等が行われる。そして、各16
ビットの仮数部領域B1、B3のデータが各16ビットの仮数
部送信レジスタ31、32に、また各４ビットの指数部領域
B2、B4のデータが各16ビットの指数部送信レジスタ33、
34の４ビット領域A1、A2にそれぞれストアされる。

仮数部送信レジスタ31、32と指数部送信レジスタ33、34
とにストアされているデータは、各レジスタ31、32、3
3、34ごとに個別に設けられた出力端子51、52からライ
ン71、72を介してデジタル信号処理回路25の入力端子6
1、62から16ビットの仮数部レジスタ41、42と16ビット
の指数部受信レジスタ43、44の４ビット領域C1、C2とに
それぞれ転送される。

この時、ライン71を介して転送される仮数部データは第
２図（４）で示され、ライン72を介して転送される指数
部データは第２図（５）で示される。デジタル信号処理
回路25は、転送されてきたデータを参照符45、46で示す
ように16ビットの仮数部と４ビットの指数部とからなる
左右各チャンネル当たり20ビットの浮動小数点データと
して演算処理等を行った後、各チャンネル16ビットの左
右各２チャンネル（合計４チャンネル）の固定小数点デ
ータに変換して、デジタル／アナログ変換器26、27に与
える。

一方、多少精度を落としてでも、処理回路24、25間で多
数のデータを同時に転送するために、デジタル信号処理
回路24、25を固定小数点データの転送用として使用する
場合には、デジタル信号処理回路24は、固定小数点デー
タの入力信号を浮動小数点データに変換して演算処理し
た後、固定小数点データに変換して、その演算結果を左
右各チャンネルごとに設けた16ビットの仮数部送信レジ
スタ31、32にストアする。一方、指数部送信レジスタ3
3、34には参照符37、38で示される例えば左右各チャン
ネル16ビットの他の固定小数点データがストアされる。
この場合でもデジタル信号処理回路24内で、左右各チャ
ンネル当たり20ビットの浮動小数点データに変換して演
算処理する点は前述と同じである。

仮数部送信レジスタ31、32と指数部送信レジスタ33、34
とにストアされているデータは、前述と同様にライン7
1、72を介して、仮数部受信レジスタ41、42と指数部受
信レジスタ43、44とにそれぞれ転送される。この時、ラ
イン71を介して転送される固定小数点データは第２図
（６）で示され、ライン２を介して転送される他の固定
小数点データは第２図（７）で示される。これらはいず
れも各チャンネル当たり16ビット（１サンプリング周期
当たり32ビット）の固定小数点データである。

デジタル信号処理回路25は、転送されてきた固定小数点
データをそれぞれ左右各チャンネル当たり20ビットの浮
動小数点データとして演算処理等を行った後、デジタル
信号処理回路24と同様の処理により各チャンネル16ビッ
トの左右各２チャンネル（合計４チャンネル）の固定小
数点データに変換して、１サンプリング周期のデータ毎
にそれぞれデジタル／アナログ変換器26、27に与える。

このように、指数部レジスタ33、34及び43、44が仮数部
レジスタ31、32及び41、42と同一のビット長（本例では
16ビット）であるため、デジタル処理回路24、25間で固
定小数点データを転送する場合には、指数部レジスタ3
3、34及び43、44を使用して左右各チャンネル16ビット
の他の固定小数点データを同時に転送することができ、
従来に比べて２倍の転送能力を有する。また、デジタル
処理回路25とデジタル／アナログ変換器26、27との間で
も各チャンネル16ビットの左右各２チャンネルの固定小
数点データを同時に転送できるため、音響信号処理装置
21を４チャンネルステレオ対応の音響機器の処理装置に
適用する場合には極めて効果的である。

〔発明の効果〕

以上のように本発明によれば、指数部レジスタの仮数部
レジスタと同一のビット長に設定したので、浮動小数点
データ及び固定小数点データの処理用に有効に使用で
き、多数のデータの転送が可能となる。

【図面の簡単な説明】

第１図は本発明に係る音響処理装置のブロック図、第２
図は第１図の動作を説明するための波形図、第３図はデ
ジタル信号処理回路のブロック図、第４図は従来の音響
信号処理装置のブロック図である。 図において、21は音響信号処理装置、23はアナログ／デ
ジタル変換器、24,25はデジタル信号処理器、26,27はデ
ジタル／アナログ変換器、30はクロック発生回路、31,3
2は仮数部送信レジスタ、33,34は指数部送信レジスタ、
41,42は仮数部送信レジスタ、43,44は指数部受信レジス
タ、51,52は出力端子、61,62は入力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安井 克麿 兵庫県神戸市兵庫区御所通１丁目２番28号 富士通テン株式会社内 審査官 斎藤 操 (56)参考文献 特開 昭59−180732（ＪＰ，Ａ) 特開 昭63−282799（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】浮動小数点データの仮数部または固定小数
   点データをストアする仮数部レジスタと、 該仮数部レジスタと同一のビット長を有し、前記浮動小
   数点データの指数部または他の任意のデータを選択的に
   ストアする指数部レジスタと、 前記仮数部レジスタの内容と前記指数部レジスタの内容
   とを個別に外部装置から入力または外部装置へ出力する
   端子とを含み、 前記仮数部レジスタ及び前記指数部レジスタにクロック
   信号発生源からのクロック信号を共通に与え、前記両レ
   ジスタを同期制御して動作させるようにしたことを特徴
   とする処理装置。