JPH0429092B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、外部から入力される固定小数点デー
タを浮動小数点データに変換して演算処理した
り、或いは浮動小数点データとして演算処理した
データを固定小数点データに変換して外部に出力
する装置に関し、更に詳しくは、演算処理する浮
動小数点データにおける仮数部のビツト数が、外
部から入力または外部へ出力する固定小数点デー
タのビツト数より長い場合に好適な処理装置に関
する。

〔従来の技術〕

第４図は従来の音響信号処理装置の電気的構成
を示すブロツク図である。

入力端子から３から入力され、アナログ／デジタ
ル変換器４においてデジタル値に変換された音響
再生装置からの音響信号は、例えば大規模集積回
路等によつて実現されるデジタル信号処理回路５
に与えられ、例えばトーンコントロールなどの演
算処理が行われる。アナログ／デジタル変換器４
からの音響信号データは、１サンプリング周期当
たり左右各チヤンネルごとに16ビツトずつ、合計
32ビツトデータによつて構成された固定小数点デ
ータである。デジタル信号処理回路５において、
この16ビツトの固定小数点データはダイナミツク
レンジやＳ／Ｎ比を向上するために、１サンプリ
ング周期当たり左右各チヤンネルが18ビツトの仮
数部（式：ａ×2^bで表されるａの部分）と、６ビ
ツトの指数部（前式のｂの部分）とによつて構成
される合計48ビツトの浮動小数点データに変換さ
れる。尚、デジタル信号処理回路５では、仮数部
のビツト長を外部からの固定小数点データのビツ
ト長より長くすることによつて、演算誤差を少な
くし、精度を向上させている。この浮動小数点デ
ータは、ライン６を介してデジタル信号処理回路
７に転送されて他の演算処理が行われる。このデ
ジタル信号処理回路７において再び１サンプリン
グ周期当たり32ビツトの固定小数点データに変換
された音響信号は、デジタル／アナログ変換器９
を介して出力端子１０から出力される。このよう
な音響信号処理を行うに当たつて、上述のように
アナログ／デジタル変換器４及びデジタル／アナ
ログ変換器９では、１サンプリング周期当たり32
ビツトのデータの処理が行われ、デジタル信号処
理回路５，７では48ビツトのデータ処理が行われ
る。

〔発明が解決しようとする問題点〕

従つて、上記の構成では、アナログ／デジタル
変換器４及びデジタル／アナログ変換器９と、デ
ジタル信号処理回路５，７とで１サンプリング周
期当たりに処理すべきビツト数が異なるため、こ
の処理すべきビツト数に応じて、１サンプリング
周期当たり32個のパルスを発生するクロツク発生
回路１１と、１サンプリング周期当たり48個のパ
ルスを発生するパルス発生回路１２とを設けなけ
ればならず、構成が複雑化する問題があつた。

このため、他の従来例として、ビツト数変換回
路を２つ設け、前段のデジタル信号処理回路の入
力側では32ビツトの固定小数点データを48ビツト
の浮動小数点データに変換し、後段のデジタル信
号処理回路の出力側では48ビツトの浮動小数点デ
ータを32ビツトの固定小数点データに変換するよ
うに構成することによつて、クロツク周波数を１
サンプリング周期当たり48個のパルスを発生する
ように選び、１つのクロツク発生回路からのクロ
ツクパルスに基づいて処理動作を行うようにした
ものがある。ところが、この従来例でもビツト数
変換回路が必要となり、構成を簡略化することは
できなかつた。

本発明は、上記従来の問題点に鑑みなされたも
のであつて、演算処理する浮動小数点データにお
ける仮数部のビツト数が外部で取り扱われる固定
小数点データのビツト長より長い場合でも、特別
な変換回路を使用することなく共通のクロツク信
号に基ずいて、演算処理および転送することがで
き、且つ、精度を劣化させることのない処理装置
を目的とする。

〔問題を解決するための手段〕

本発明は、上記目的を達成するために、浮動小
数点データの仮数部の一部をストアする仮数部レ
ジスタと、 前記浮動小数点データの指数部および前記仮数
部の残余の部分をストアする指数部レジスタと、 前記仮数部レジスタの内容と前記指数部レジス
タの内容とを個別に入力または出力する端子とを
含み、 前記仮数部レジスタおよび前記指数部レジスタ
にクロツク信号発生源からのクロツク信号を共通
に与え、前記両レジスタを同期制御して動作させ
るようにしたことを特徴とする処理装置である。

〔作用〕

本発明によれば、例えば（ｎ＋Δn）ビツトで
構成される浮動小数点データの仮数部の一部（ｎ
ビツト）をストアする仮数部レジスタと、前記浮
動小数点データの指数部（例えばｍビツト：ｍ＜
ｎ）および前記仮数部の残余の部分（Δnビツト）
をストアする指数部レジスタとを備えているた
め、アナログ／デジタル変換器などの外部回路か
らｎビツトの固定小数点データが入力される場合
には、このｎビツトの固定小数点データは仮数部
レジスタにストアされ、共通のクロツク信号によ
つて同期制御されて入力された指数部レジスタの
データ（この場合には全て０のデータ）と結合さ
れて、（ｎ＋Δn）ビツトの仮数部およびｍビツト
の指数部からなる浮動小数点データに変換され、
演算処理される。

また、（ｎ＋Δn）ビツトの仮数部およびｍビツ
トの指数部からなる浮動小数点データをこの浮動
小数点データの形態で転送（出力）する場合に
は、浮動小数点データの仮数部のうちのｎビツト
のデータは仮数部レジスタにストアされ、残余の
Δnビツトの仮数部データおよびｍビツトの指数
部データは指数部レジスタにストアされる。そし
て、仮数部レジスタおよび指数部レジスタには、
クロツク発生源からのクロツク信号が共通に与え
られ、これによつて両レジスタは同期制御されて
各レジスタ毎に個別に設けられた出力端子から出
力される。

さらに、上記の形態の浮動小数点データを固定
小数点データとして転送する場合には、この浮動
小数点データは指数部が０の（ｎ＋Δn）ビツト
の仮数部にみで表現されるデータ（固定小数点デ
ータ）に変換され、そのうち上位ｎビツトのデー
タが仮数部レジスタに、また残余の下位Δnビツ
トのデータおよび全て０のｍビツトのデータが指
数部レジスタにそれぞれストアされる。そして、
後段の回路、例えば、デジタル／アナログ変換器
では仮数部レジスタのデータのみを受信して、ｎ
ビツトの固定小数点データとして取り扱う。

従つて、演算処理する浮動小数点データにおけ
る仮数部のビツト数が外部で取り扱われる固定小
数点データのビツト長より長い場合でも、特別な
変換回路を使用することなく共通のクロツク信号
（１サンプリング当たりｎ個のパルス信号）に基
づいて、演算処理および転送を行うことができ、
且つ処理装置を複数個接続して使用した場合でも
演算精度を劣化させることがない。

〔発明の実施例〕

第１図は本発明の一実施例の音響信号処理装置
２１の電気的構成を示すブロツク図である。例え
ばラジオ受信機などからのアナログ音響信号は、
入力端子２２からアナログ／デジタル変換器２３
に与えられ、デジタル変換されて、大規模集積回
路等によつて実現されるデジタル信号処理回路２
４に入力される。

デジタル信号処理回路２４は、入力信号に加
算、乗算等の演算や遅延処理を行うことによつ
て、例えばトーンコントロールやサラウンドなど
の音響信号の処理を行う。デジタル信号処理回路
２４の出力は、デジタル信号処理回路２５に与え
られ、他の演算処理が行われた後、デジタル／ア
ナログ変換器２６に与えられ、アナログ変換され
て、出力端子２７から電力増幅回路等に与えられ
る。

アナログ／デジタル変換器２３の出力は、第２
図１で示されるように、１サンプリング周期当た
り、左右各チヤンネルごとに16ビツト、合計32ビ
ツトビツトの固定小数点データによつて構成され
ている。デジタル信号処理回路２４，２５とアナ
ログ／デジタル変換器２３とデジタル／アナログ
変換器２６とは、第２図２で示されるクロツク発
生回路２８からのクロツク信号SCLK、および第
２図３で示される同期信号SYNCに基づいて、演
算処理等を行う。

デジタル信号処理回路２４，２５は演算時にお
けるオーバーフローやアンダーフローなどによつ
てダイナミツクレンジやＳ／Ｎ比が劣化すること
を抑えるために、浮動小数点データとして演算処
理および転送を行う。またデジタル信号処理回路
２４，２５で取り扱われる浮動小数点データの仮
数部は、演算誤差を少なくし、精度を向上させる
ために、外部で取り扱われる固定小数点データの
ビツト長（16ビツト）より長く（本例では18ビツ
ト）設定されている。

第３図はデジタル信号処理回路２４，２５の内
部構成を示すブロツク図である。デジタル信号処
理回路２４，２５は同一構成を有するが、第３図
では簡略化のため、処理回路２４としては送信系
のみを、また処理回路２５としては受信系のみを
それぞれ示している。デジタル信号処理回路２４
への入力信号は、前述のように１サンプリング周
期当たり32ビツトの固定小数点データである。

デジタル信号処理回路２４はこの入力信号を図
示せぬ左右各チヤンネル当たり16ビツトの仮数部
受信レジスタで受信する。この時、２ビツトの仮
数部領域および６ビツトの指数部領域からなる図
示せぬ指数部受信レジスタにはデータが入力され
ず、空状態である。そして、仮数部受信レジスタ
への入力が終了すると空レジスタは０として取り
扱われ、アナログ／デジタル変換器２３からの左
右各チヤンネル当たり16ビツトの固定小数点デー
タは、18ビツトの仮数部と６ビツトの指数部とか
らなる左右各チヤンネル当たり24ビツトの浮動小
数点データに変換されて演算処理等が行われる。
このデジタル信号処理回路２４の受信系の構成は
デジタル信号処理回路２５と同一であり、詳細に
ついては後述する。

演算処理された浮動小数点データは、データバ
ース３９からゲート３７，３８を介して、各チヤ
ンネル当たり24ビツトの転送用バツフアレジスタ
３５，３６にストアされる。この時、各チヤンネ
ル当たり18ビツトの仮数部データは領域Ａ１，Ｃ
１，Ｄ１および領域Ａ２，Ｃ２，Ｄ２にそれぞれ
ストアされ、６ビツトの指数部データは領域Ｂ１
および領域Ｂ２にそれぞれストアされる。そし
て、各18ビツトの仮数部データのうち、領域Ａ
１，Ａ２にストアされた正負を表わす１ビツトの
符号ビツトと領域Ｃ１，Ｃ２にストアされた15ビ
ツトのデータとからなる上位16ビツトのデータ
が、各16ビツトの仮数部送信用シフトレジスタ３
１，３２にそれぞれストアされる。また、領域Ｂ
１，Ｂ２にストアされる６ビツトの指数部データ
と領域Ｄ１，Ｄ２にストアされる下位２ビツトの
残余の仮数部データとが、各８ビツトの指数部送
信用シフトレジスタ３３，３４にそれぞれストア
される。

仮数部送信レジスタ３１，３２と指数部送信レ
ジスタ３３，３４とにストアされているデータ
は、共通のクロツク信号SCLKおよび同期信号
SYNCに基づいて、各レジスタ３１と３２，３３
と３４ごとに個別に設けられた出力端子５１，５
２からライン７１，７２を介してデジタル信号処
理回路２５の入力端子６１，６２から16ビツトの
仮数部受信シフトレジスタ４１，４２と８ビツト
の指数部受信シフトレジスタ４３，４４とにそれ
ぞれ転送される。尚、バツフアレジスタ３５，３
６へのデータのストアは任意のタイミングで行わ
れ、またバツフアレジスタ３５，３６から仮数部
送信レジスタ３１，３２および指数部送信レジス
タ３３，３４へのデータ転送は、例えば仮数部送
信レジスタ３１，３２からのデータ送信が終了す
る毎に行われる。ライン７１を介して転送される
仮数部データは第２図４で示され、ライン７２を
介して転送される指数部データおよび残余の仮数
部データは第２図５で示される。各レジスタ４
１，４２，４３，４４の内容は、仮数部受信レジ
スタ４１，４２および指数部受信レジスタ４３，
４４へのデータ転送が終了する毎に転送用バツフ
アレジスタ４５，４６にストアされる。この時、
仮数部受信レジスタ４１，４２に転送されたデー
タのうち、各１ビツトの符号ビツトはバツフアレ
ジスタ４５，４６の領域Ａ３，Ａ４にそれぞれス
トアされ、残り各15ビツトの仮数部データはバツ
フアレジスタ４５，４６の領域Ｃ３，Ｃ４にそれ
ぞれストアされる。また、指数部受信レジスタ４
３，４４に転送されたデータのうち、各６ビツト
の指数部データはバツフアレジスタ４５，４６の
領域Ｂ３，Ｂ４にそれぞれストアされ、各２ビツ
トの残余の仮数部データはバツフアレジスタ４
５，４６の領域Ｄ３，Ｄ４にストアされる。バツ
フアレジスタ４５，４６にストアされた左右各チ
ヤンネル当たり24ビツトの浮動小数点データは、
任意のタイミングでゲート４７，４８を介して読
み出され、データバス４９を介して転送されて図
示せぬ演算処理回路によつて演算処理される。

演算処理された各チヤンネル当たり24ビツトの
浮動小数点データは指数部がすべて０の18ビツト
の仮数部のみで表現されるデータ、すなわち固定
小数点データに変換される。そして、この18ビツ
トの仮数部データのうち上位16ビツトが前述の通
り図示せぬ仮数部送信レジスタにストアされ、全
て０の６ビツトの指数部データおよび残余の下位
２ビツトの仮数部データは図示せぬ指数部送信レ
ジスタにストアされ、仮数部送信レジスタにスト
アされた16ビツトの仮数部データがクロツク信号
SCLKおよび同期信号SYNCに基づいて、16ビツ
トの固定小数点データとして後段のデジタル／ア
ナログ変換器２６に転送される。このように、仮
数部レジスタ３１，３２および４１，４２に浮動
小数点データにおける仮数部の一部（本例では各
上位16ビツトのデータ）をストアし、指数部レジ
スタ３３，３４および４３，４４に指数部（本例
では各６ビツトのデータ）および仮数部の残余の
部分（本例では各下位２ビツトのデータ）をスト
アし、仮数部レジスタ３１，３２および４１，４
２の内容と指数部レジスタ３３，３４および４
３，４４の内容とを個別に入力または出力する端
子５１，５２および６１，６２を設けたため、浮
動小数点データにおける仮数部のビツト数が外部
で取り扱われる固定小数点データのビツト長より
長い場合でも、特別な変換回路を使用することな
く、共通のクロツク信号（本例では１サンプリン
グ周期当たり32個のパルス信号）に基づいて演算
処理および転送することができる。またデジタル
処理回路２４，２５間のデータ転送においても浮
動小数点データをそのままの形態で転送すること
ができ、デジタル処理回路をその演算処理の内容
または量に応じて複数個に分けた場合でも１個の
処理回路で処理したのと同等の演算精度が得られ
る。

〔発明の効果〕

以上、詳細に説明したように、本発明によれば
演算処理する浮動小数点データにおける仮数部の
ビツト数が外部で取り扱われる固定小数点データ
のビツト長より長い場合でも、特別な変換回路を
使用することなく、共通のクロツク信号に基づい
て演算処理及び転送することができ、且つ精度を
劣化させることがない。

【図面の簡単な説明】

第１図は本発明に係る音響信号処理装置のブロ
ツク図、第２図は第１図の動作を説明するための
波形図、第３図はデジタル信号処理回路のブロツ
ク図、第４図は従来の音響信号処理装置のブロツ
ク図。２１は音響信号処理装置、２３はアナロ
グ／デジタル変換器、２４，２５はデジタル信号
処理回路、２６はデジタル／アナログ変換器、２
８はクロツク発生回路、３１，３２は仮数部送信
シフトレジスタ、３３，３４は指数部送信シフト
レジスタ、３５，３６，４５，４６は転送用バツ
フアレジスタ、４１，４２は仮数部受信シフトレ
ジスタ、４３，４４は指数部受信シフトレジス
タ、５１，５２は出力端子、６１，６２は入力端
子。

Claims (1)

1. 【特許請求の範囲】 １ 浮動小数点データの仮数部の一部をストアす
   る仮数部レジスタと、 前記浮動小数点データの指数部および前記仮数
   部の残余の部分をストアする指数部レジスタと、 前記仮数部レジスタの内容と前記指数部レジス
   タの内容とを個別に入力または出力する端子を含
   み、 前記仮数部レジスタおよび前記指数部レジスタ
   にクロツク信号発生源からのクロツク信号を共通
   に与え、前記両レジスタを同期制御して動作させ
   るようにしたことを特徴とする処理装置。