JPH09161400A - スクランブル解除回路 - Google Patents
スクランブル解除回路Info
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- JPH09161400A JPH09161400A JP7320532A JP32053295A JPH09161400A JP H09161400 A JPH09161400 A JP H09161400A JP 7320532 A JP7320532 A JP 7320532A JP 32053295 A JP32053295 A JP 32053295A JP H09161400 A JPH09161400 A JP H09161400A
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- parallel
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- bit
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 データ処理の高速化を図ることができるとと
もに、処理回路の低消費電力化を図ることができるスク
ランブル解除回路を得る。 【解決手段】 シリアルのスクランブルデータをパラレ
ルのスクランブルデータに変換するシリアルパラレル変
換回路２と、前記パラレルのスクランブルデータをパラ
レルの状態でスクランブル解除するパラレル処理スクラ
ンブル解除回路４とを備えるようにした。
もに、処理回路の低消費電力化を図ることができるスク
ランブル解除回路を得る。 【解決手段】 シリアルのスクランブルデータをパラレ
ルのスクランブルデータに変換するシリアルパラレル変
換回路２と、前記パラレルのスクランブルデータをパラ
レルの状態でスクランブル解除するパラレル処理スクラ
ンブル解除回路４とを備えるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＤ−ＲＯＭデ
コーダに関し、特に、スクランブルデータのスクランブ
ルを解除するスクランブル解除回路に関する。
コーダに関し、特に、スクランブルデータのスクランブ
ルを解除するスクランブル解除回路に関する。
【０００２】
【従来の技術】従来のＣＤ−ＲＯＭデコーダのスクラン
ブル解除回路について、図１１〜１４を用いて説明す
る。図１３は、従来のシリアルビット処理のスクランブ
ル解除回路であり、図１４は図１３の各ポイントの波形
を示す。まず、シリアルビットのスクランブルパターン
生成回路１１について、巡回シフトレジスタｒ’０〜
ｒ’１４の初期設定を行うために、初期設定入力端子７
から初期設定信号を入力し、巡回シフトレジスタｒ’０
〜ｒ１’４を各々00000000000001に設定する。この巡回
シフトレジスタは、多項式Ｘ15＋Ｘ14＋１に従った構成
をとっており、クロック入力端子６からビットシフトク
ロックを入力することで、出力段レジスタｒ’１４の出
力線ｒ’１４ｏから、ＬＳＢファーストのスクランブル
パターンを10000000 00000001 00000000………のよう
に、順次ビットシリアルに出力する。ここで、出力線ｒ
１４’ｏから出力されるスクランブルパターンは、スク
ランブルデータ入力端子３から前記ビットシフトクロッ
クと同期して入力されるシリアルスクランブルデータ
と、排他的論理和ゲート１０により排他的論理和がとら
れ、データ出力端子５よりスクランブル解除データが出
力される。
ブル解除回路について、図１１〜１４を用いて説明す
る。図１３は、従来のシリアルビット処理のスクランブ
ル解除回路であり、図１４は図１３の各ポイントの波形
を示す。まず、シリアルビットのスクランブルパターン
生成回路１１について、巡回シフトレジスタｒ’０〜
ｒ’１４の初期設定を行うために、初期設定入力端子７
から初期設定信号を入力し、巡回シフトレジスタｒ’０
〜ｒ１’４を各々00000000000001に設定する。この巡回
シフトレジスタは、多項式Ｘ15＋Ｘ14＋１に従った構成
をとっており、クロック入力端子６からビットシフトク
ロックを入力することで、出力段レジスタｒ’１４の出
力線ｒ’１４ｏから、ＬＳＢファーストのスクランブル
パターンを10000000 00000001 00000000………のよう
に、順次ビットシリアルに出力する。ここで、出力線ｒ
１４’ｏから出力されるスクランブルパターンは、スク
ランブルデータ入力端子３から前記ビットシフトクロッ
クと同期して入力されるシリアルスクランブルデータ
と、排他的論理和ゲート１０により排他的論理和がとら
れ、データ出力端子５よりスクランブル解除データが出
力される。
【０００３】図１１は、ＣＤデジタル信号処理部（以
下、ＣＤ−ＤＳＰという）からの入力データがＬＳＢフ
ァーストの形態をとる場合のスクランブル解除部のブロ
ック図を示す。入力端子３から入力されたＬＳＢファー
ストのスクランブルデータは、シリアル処理スクランブ
ル解除回路４ｃに入力され、出力接続線５からシリアル
のスクランブル解除データが出力される。このスクラン
ブル解除データは、シリアルパラレル変換回路２によっ
てパラレルデータに変換され、出力端子５から、後処理
にあるバッファＲＡＭや誤り訂正符号の複合回路に出力
される。
下、ＣＤ−ＤＳＰという）からの入力データがＬＳＢフ
ァーストの形態をとる場合のスクランブル解除部のブロ
ック図を示す。入力端子３から入力されたＬＳＢファー
ストのスクランブルデータは、シリアル処理スクランブ
ル解除回路４ｃに入力され、出力接続線５からシリアル
のスクランブル解除データが出力される。このスクラン
ブル解除データは、シリアルパラレル変換回路２によっ
てパラレルデータに変換され、出力端子５から、後処理
にあるバッファＲＡＭや誤り訂正符号の複合回路に出力
される。
【０００４】図１２は、ＣＤ−ＤＳＰからの入力データ
がＭＳＢファーストの形態をとる場合のスクランブル解
除部のブロック図を示す。ここでは、シリアル処理スク
ランブル解除回路４に設けられたスクランブルパターン
生成回路１１の出力がＬＳＢファーストのために、前処
理としてＭＳＢファーストのシリアルデータをＬＳＢフ
ァーストのシリアルデータに変換する必要がある。よっ
て、入力端子１から入力したデータは一度シリアルパラ
レル変換回路２によりパラレルデータに変換し、更に、
パラレルシリアル変換回路１５によりＬＳＢファースト
のシリアルデータを生成する。以下、ＬＳＢファースト
のシリアルデータの処理動作は、図１１の説明と同様で
ある。
がＭＳＢファーストの形態をとる場合のスクランブル解
除部のブロック図を示す。ここでは、シリアル処理スク
ランブル解除回路４に設けられたスクランブルパターン
生成回路１１の出力がＬＳＢファーストのために、前処
理としてＭＳＢファーストのシリアルデータをＬＳＢフ
ァーストのシリアルデータに変換する必要がある。よっ
て、入力端子１から入力したデータは一度シリアルパラ
レル変換回路２によりパラレルデータに変換し、更に、
パラレルシリアル変換回路１５によりＬＳＢファースト
のシリアルデータを生成する。以下、ＬＳＢファースト
のシリアルデータの処理動作は、図１１の説明と同様で
ある。
【０００５】
【発明が解決しようとする課題】しかし、上記のように
スクランブル解除をシリアルで高速処理する場合、クロ
ック周波数をかなり高める必要があり、充分に高速デー
タ処理を行うことができない。また、前段のＣＤ−ＤＳ
ＰからＭＳＢファーストのシリアルスクランブルデータ
が入力される際、一度シリアルパラレル変換回路でパラ
レル変換を行い、さらに、パラレルシリアル変換回路に
よりＬＳＢファーストのシリアルデータを生成する必要
があり、非常に無駄が生じていた。
スクランブル解除をシリアルで高速処理する場合、クロ
ック周波数をかなり高める必要があり、充分に高速デー
タ処理を行うことができない。また、前段のＣＤ−ＤＳ
ＰからＭＳＢファーストのシリアルスクランブルデータ
が入力される際、一度シリアルパラレル変換回路でパラ
レル変換を行い、さらに、パラレルシリアル変換回路に
よりＬＳＢファーストのシリアルデータを生成する必要
があり、非常に無駄が生じていた。
【０００６】この発明は、これらの欠点を除去しようと
するものである。
するものである。
【０００７】第１の発明は、データ処理の高速化を図る
ことができるとともに、処理回路の低消費電力化を図る
ことができるスクランブル解除回路を得ようとするもの
である。
ことができるとともに、処理回路の低消費電力化を図る
ことができるスクランブル解除回路を得ようとするもの
である。
【０００８】第２の発明は、データ処理の高速化を図る
ことができるとともに、処理回路の低消費電力化を図る
ことができる、より高性能のスクランブル解除回路を得
ようとするものである。
ことができるとともに、処理回路の低消費電力化を図る
ことができる、より高性能のスクランブル解除回路を得
ようとするものである。
【０００９】第３の発明は、データ処理の高速化を図る
ことができるとともに、処理回路の低消費電力化を図る
ことができ、かつ、多機能化によって的確・迅速な解除
動作を行なうことができるスクランブル解除回路を得よ
うとするものである。
ことができるとともに、処理回路の低消費電力化を図る
ことができ、かつ、多機能化によって的確・迅速な解除
動作を行なうことができるスクランブル解除回路を得よ
うとするものである。
【００１０】第４の発明は、データ処理の高速化を図る
ことができるとともに、処理回路の低消費電力化を図る
ことができ、かつ、多機能化によってより的確・迅速な
解除動作を行なうことができるスクランブル解除回路を
得ようとするものである。
ことができるとともに、処理回路の低消費電力化を図る
ことができ、かつ、多機能化によってより的確・迅速な
解除動作を行なうことができるスクランブル解除回路を
得ようとするものである。
【００１１】第５の発明は、データ処理の高速化を図る
ことができるとともに、処理回路の低消費電力化を図る
ことができ、かつ、多機能化によって更に的確・迅速な
解除動作を行なうことができるスクランブル解除回路を
得ようとするものである。
ことができるとともに、処理回路の低消費電力化を図る
ことができ、かつ、多機能化によって更に的確・迅速な
解除動作を行なうことができるスクランブル解除回路を
得ようとするものである。
【００１２】第６の発明は、データ処理の高速化を図る
ことができるとともに、処理回路の低消費電力化を図る
ことができ、かつ、多機能化によってより一層的確・迅
速な解除動作を行なうことができるスクランブル解除回
路を得ようとするものである。
ことができるとともに、処理回路の低消費電力化を図る
ことができ、かつ、多機能化によってより一層的確・迅
速な解除動作を行なうことができるスクランブル解除回
路を得ようとするものである。
【００１３】
【課題を解決するための手段】第１の発明においては、
シリアルのスクランブルデータをパラレルのスクランブ
ルデータに変換するシリアルパラレル変換回路と、前記
パラレルのスクランブルデータをパラレルの状態でスク
ランブル解除するパラレル処理スクランブル解除回路と
を備えたものである。
シリアルのスクランブルデータをパラレルのスクランブ
ルデータに変換するシリアルパラレル変換回路と、前記
パラレルのスクランブルデータをパラレルの状態でスク
ランブル解除するパラレル処理スクランブル解除回路と
を備えたものである。
【００１４】第２の発明においては、ビットパラレルス
クランブルパターンを生成するスクランブルパターン生
成回路を有し、パラレルのスクランブルをパラレルの状
態でスクランブル解除するパラレル処理スクランブル解
除回路を備え、一方の入力側をパラレルデータ入力端子
に接続し他方の入力側を前記パラレルスクランブルパタ
ーン生成部の出力側に接続して、スクランブル解除デー
タを出力する排他的論理和回路を設けたものである。
クランブルパターンを生成するスクランブルパターン生
成回路を有し、パラレルのスクランブルをパラレルの状
態でスクランブル解除するパラレル処理スクランブル解
除回路を備え、一方の入力側をパラレルデータ入力端子
に接続し他方の入力側を前記パラレルスクランブルパタ
ーン生成部の出力側に接続して、スクランブル解除デー
タを出力する排他的論理和回路を設けたものである。
【００１５】第３の発明においては、ビットシリアルの
スクランブルデータをスクランブル解除するにあたり、
ＬＳＢファーストのスクランブルデータとＭＳＢファー
ストのスクランブルデータとのモード設定をセレクタで
選択することで、これらのスクランブルデータのいずれ
かを選択的にスクランブル解除できるようにしたもので
ある。
スクランブルデータをスクランブル解除するにあたり、
ＬＳＢファーストのスクランブルデータとＭＳＢファー
ストのスクランブルデータとのモード設定をセレクタで
選択することで、これらのスクランブルデータのいずれ
かを選択的にスクランブル解除できるようにしたもので
ある。
【００１６】第４の発明においては、ビットシリアルの
スクランブルデータをビットパラレルのスクランブルデ
ータに変換するシリアルパラレル変換回路と、前記ビッ
トパラレルのスクランブルデータをパラレルの状態でス
クランブル解除するパラレル処理スクランブル解除回路
と、前記スクランブルデータのビット配列を変換するビ
ットリバース機能回路とを備えたものである。
スクランブルデータをビットパラレルのスクランブルデ
ータに変換するシリアルパラレル変換回路と、前記ビッ
トパラレルのスクランブルデータをパラレルの状態でス
クランブル解除するパラレル処理スクランブル解除回路
と、前記スクランブルデータのビット配列を変換するビ
ットリバース機能回路とを備えたものである。
【００１７】第５の発明においては、シリアルのスクラ
ンブルデータをパラレルのスクランブルデータに変換す
るシリアルパラレル変換回路と、ビットパラレルスクラ
ンブルパターンを生成するスクランブルパターン生成回
路を有し、前記パラレルのスクランブルデータをパラレ
ルの状態でスクランブル解除するパラレル処理スクラン
ブル解除回路とを備え、その入力側をパラレルデータ入
力端子に接続するビットリバース機能回路と、前記ビッ
トリバース機能の出力側を一方の入力側に接続し他方の
入力側を前記パラレルスクランブルパターン生成部の出
力側に接続して、前記スクランブルデータのビット配列
を変換しスクランブル解除データを出力する排他的論理
和回路とを設けたものである。
ンブルデータをパラレルのスクランブルデータに変換す
るシリアルパラレル変換回路と、ビットパラレルスクラ
ンブルパターンを生成するスクランブルパターン生成回
路を有し、前記パラレルのスクランブルデータをパラレ
ルの状態でスクランブル解除するパラレル処理スクラン
ブル解除回路とを備え、その入力側をパラレルデータ入
力端子に接続するビットリバース機能回路と、前記ビッ
トリバース機能の出力側を一方の入力側に接続し他方の
入力側を前記パラレルスクランブルパターン生成部の出
力側に接続して、前記スクランブルデータのビット配列
を変換しスクランブル解除データを出力する排他的論理
和回路とを設けたものである。
【００１８】第６の発明においては、ビットシリアルの
スクランブルデータをビットパラレルのスクランブルデ
ータに変換するシリアルパラレル変換回路と、前記ビッ
トパラレルのスクランブルデータをパラレルの状態でス
クランブル解除するパラレル処理スクランブル解除回路
とを備え、入力側をパラレルデータ入力端子に接続する
第１のビットリバース機能回路と、その一方の入力側を
前記パラレルデータ入力端子に接続し他方の入力側を前
記第１のビットリバース機能回路の出力側に接続して前
記スクランブルデータのビット配列を変換する排他的論
理和回路と、この排他的論理和回路の出力側を入力側に
接続し前記スクランブルデータのビット配列を変換する
第２のビットリバース機能回路とを設けたものである。
スクランブルデータをビットパラレルのスクランブルデ
ータに変換するシリアルパラレル変換回路と、前記ビッ
トパラレルのスクランブルデータをパラレルの状態でス
クランブル解除するパラレル処理スクランブル解除回路
とを備え、入力側をパラレルデータ入力端子に接続する
第１のビットリバース機能回路と、その一方の入力側を
前記パラレルデータ入力端子に接続し他方の入力側を前
記第１のビットリバース機能回路の出力側に接続して前
記スクランブルデータのビット配列を変換する排他的論
理和回路と、この排他的論理和回路の出力側を入力側に
接続し前記スクランブルデータのビット配列を変換する
第２のビットリバース機能回路とを設けたものである。
【００１９】
実施の形態１．次に、この発明の実施の形態について、
図面を参照して説明する。図１〜３は、この発明の実施
の一形態を示す図であり、図１は、この発明の実施の一
形態を示すブロック図である。図１において、１はシリ
アルデータ入力端子、２はシリアルパラレル変換回路、
３はパラレルデータ入力端子、４はパラレル処理スクラ
ンブル解除回路、５は出力端子である。
図面を参照して説明する。図１〜３は、この発明の実施
の一形態を示す図であり、図１は、この発明の実施の一
形態を示すブロック図である。図１において、１はシリ
アルデータ入力端子、２はシリアルパラレル変換回路、
３はパラレルデータ入力端子、４はパラレル処理スクラ
ンブル解除回路、５は出力端子である。
【００２０】シリアルデータ入力端子１から入力された
ビットシリアルのスクランブルデータは、シリアルパラ
レル変換回路２によって、ビットパラレルのスクランブ
ルデータに変換される。
ビットシリアルのスクランブルデータは、シリアルパラ
レル変換回路２によって、ビットパラレルのスクランブ
ルデータに変換される。
【００２１】このパラレルスクランブルデータは、その
ままパラレルの状態でパラレル処理スクランブル解除回
路４によって、スクランブル解除がなされ、パラレルデ
ータの状態で出力端子５から出力される。
ままパラレルの状態でパラレル処理スクランブル解除回
路４によって、スクランブル解除がなされ、パラレルデ
ータの状態で出力端子５から出力される。
【００２２】図２は、図１におけるパラレル処理スクラ
ンブル解除回路の内部構成例を示すものである。ここ
で、３はパラレルのスクランブルデータ入力端子、６・
７はそれぞれスクランブルパターンを生成するためのレ
ジスタｒ０〜ｒ１４に入力するためのクロック入力端子
および初期設定入力端子、８はレジスタｒ０〜ｒ１３に
用いるリセット付きデータ型フリップフロップ、９はレ
ジスタｒ１４に用いるセット付きデータ型フリップフッ
ロップである。内部配線ｒ０ｏ〜ｒ１４ｏはそれぞれレ
ジスタｒ０〜ｒ１４の出力データ線である。１０は２入
力の排他的論理和ゲート、１１はパラレルのスクランブ
ルパターン生成回路部であり、内部配線ｒ７ｏ〜ｒ１４
ｏにｒ７ｏがＭＳＢである８ビットパラレルのスクラン
ブルパターンを出力する。このように、この実施の形態
では、ＬＳＢファーストのスクランブルデータを容易に
スクランブル解除することができる。
ンブル解除回路の内部構成例を示すものである。ここ
で、３はパラレルのスクランブルデータ入力端子、６・
７はそれぞれスクランブルパターンを生成するためのレ
ジスタｒ０〜ｒ１４に入力するためのクロック入力端子
および初期設定入力端子、８はレジスタｒ０〜ｒ１３に
用いるリセット付きデータ型フリップフロップ、９はレ
ジスタｒ１４に用いるセット付きデータ型フリップフッ
ロップである。内部配線ｒ０ｏ〜ｒ１４ｏはそれぞれレ
ジスタｒ０〜ｒ１４の出力データ線である。１０は２入
力の排他的論理和ゲート、１１はパラレルのスクランブ
ルパターン生成回路部であり、内部配線ｒ７ｏ〜ｒ１４
ｏにｒ７ｏがＭＳＢである８ビットパラレルのスクラン
ブルパターンを出力する。このように、この実施の形態
では、ＬＳＢファーストのスクランブルデータを容易に
スクランブル解除することができる。
【００２３】ここで、８ビットパラレルのスクランブル
解除データは、入力端子３から入力される８ビットパラ
レルのスクランブルデータ線ＤＩ７〜ＤＩ０（ただしＤ
Ｉ７がＭＳＢ）と内部配線ｒ７ｏ〜ｒ１４ｏをそれぞれ
のビットに対して排他的論理和ゲート１０の入力側に接
続し出力側の配線ＤＯ７〜ＤＯ０（ただし、ＤＯ７がＭ
ＳＢ）から端子５に出力される。
解除データは、入力端子３から入力される８ビットパラ
レルのスクランブルデータ線ＤＩ７〜ＤＩ０（ただしＤ
Ｉ７がＭＳＢ）と内部配線ｒ７ｏ〜ｒ１４ｏをそれぞれ
のビットに対して排他的論理和ゲート１０の入力側に接
続し出力側の配線ＤＯ７〜ＤＯ０（ただし、ＤＯ７がＭ
ＳＢ）から端子５に出力される。
【００２４】図３は、図２の各配線における、スクラン
ブル解除時のデータ波形の例を示すものである。まず、
初期設定端子に初期設定信号を入力すると、内部接続線
ｒ７ｏ〜ｒ１４ｏに出力されるスクランブルパターンは
０１（ＨＥＸ）となる。ここで、クロック入力端子６に
１個目のバイトクロックが入力されると８０（ＨＥ
Ｘ）、２個目・３個目と順次バイトクロックを入力する
と００（ＨＥＸ）・６０（ＨＥＸ）・００（ＨＥＸ）・
２８（ＨＥＸ）………、と波形が出力される。これは、
スクランブルパターンを８ビットパラレルにＭＳＢファ
ーストでＨＥＸ表現したものと同一である。
ブル解除時のデータ波形の例を示すものである。まず、
初期設定端子に初期設定信号を入力すると、内部接続線
ｒ７ｏ〜ｒ１４ｏに出力されるスクランブルパターンは
０１（ＨＥＸ）となる。ここで、クロック入力端子６に
１個目のバイトクロックが入力されると８０（ＨＥ
Ｘ）、２個目・３個目と順次バイトクロックを入力する
と００（ＨＥＸ）・６０（ＨＥＸ）・００（ＨＥＸ）・
２８（ＨＥＸ）………、と波形が出力される。これは、
スクランブルパターンを８ビットパラレルにＭＳＢファ
ーストでＨＥＸ表現したものと同一である。
【００２５】この８ビットパラレルのスクランブルパタ
ーンにバイトクロックと同期したビットパラレルのスク
ランブルデータを入力端子３から順次入力すると、それ
ぞれのビットごとに排他的論理和ゲート１０によりスク
ランブル解除がなされ、出力端子５からビットパラレル
のスクランブル解除データが出力される。
ーンにバイトクロックと同期したビットパラレルのスク
ランブルデータを入力端子３から順次入力すると、それ
ぞれのビットごとに排他的論理和ゲート１０によりスク
ランブル解除がなされ、出力端子５からビットパラレル
のスクランブル解除データが出力される。
【００２６】ここで、図２のスクランブルパターン生成
部１１の回路の構成手法について説明する。従来例とし
て示した図４のシリアルのスクランブルパターン生成部
１１で、各レジスタの状態は式（１）のようになる。
部１１の回路の構成手法について説明する。従来例とし
て示した図４のシリアルのスクランブルパターン生成部
１１で、各レジスタの状態は式（１）のようになる。
【００２７】
【数１】
【００２８】ここで、添え字Ｎはシリアルクロックによ
る時間を示す。このビットシリアル処理時のレジスタの
状態の関係式に対し、８ビットパラレル処理時のレジス
タの状態の関係式は、式（２）のように、ＮとＮ−８の
時間差８の関係で表わすことができる。
る時間を示す。このビットシリアル処理時のレジスタの
状態の関係式に対し、８ビットパラレル処理時のレジス
タの状態の関係式は、式（２）のように、ＮとＮ−８の
時間差８の関係で表わすことができる。
【００２９】
【数２】
【００３０】式（２）の添え字で表わす状態の時間を８
ビットパラレルのバイトクロックでの時間に置き換える
と式（３）のように表わすことができる。
ビットパラレルのバイトクロックでの時間に置き換える
と式（３）のように表わすことができる。
【００３１】
【数３】
【００３２】よって、式（３）から、パラレル処理スク
ランブル解除回路（図２）のパラレルのスクランブルパ
ターン生成部を得ることができる。
ランブル解除回路（図２）のパラレルのスクランブルパ
ターン生成部を得ることができる。
【００３３】実施の形態２．図４〜６は、この発明の実
施の他の形態を示す図である。図４において、１はシリ
アルデータ入力端子、２はシリアルパラレル変換回路、
３はパラレルデータ入力端子、４はパラレル処理スクラ
ンブル解除回路、５は出力端子である。入力端子１に
は、ＭＳＢファーストでシリアルのスクランブルデータ
が入力され、図１と同じシリアルパラレル変換回路２に
よってパラレルのスクランブルデータに変換される。
施の他の形態を示す図である。図４において、１はシリ
アルデータ入力端子、２はシリアルパラレル変換回路、
３はパラレルデータ入力端子、４はパラレル処理スクラ
ンブル解除回路、５は出力端子である。入力端子１に
は、ＭＳＢファーストでシリアルのスクランブルデータ
が入力され、図１と同じシリアルパラレル変換回路２に
よってパラレルのスクランブルデータに変換される。
【００３４】このパラレルスクランブルデータは、実施
の形態１のパラレルスクランブルデータとは各ビットが
ＭＳＢからＬＳＢに逆向きに対応するビット接続線に割
り当てられる。そして、パラレル処理スクランブル解除
回路４によって出力端子５からパラレルのスクランブル
解除データが出力される。
の形態１のパラレルスクランブルデータとは各ビットが
ＭＳＢからＬＳＢに逆向きに対応するビット接続線に割
り当てられる。そして、パラレル処理スクランブル解除
回路４によって出力端子５からパラレルのスクランブル
解除データが出力される。
【００３５】図５は、図４におけるパラレル処理スクラ
ンブル解除回路の内部構成例を示すである。ここで、３
はパラレルのスクランブルデータ入力端子、６・７はそ
れぞれスクランブルパターンを生成するためのレジスタ
ｒ０〜ｒ１４に入力するためのクロック入力端子および
初期設定入力端子、８はレジスタｒ０〜ｒ１３に用いる
リセット付きデータ型フリップフロップ、９はレジスタ
ｒ１４に用いるセット付きデータ型フリップフッロップ
である。内部配線ｒ０ｏ〜ｒ１４ｏはそれぞれレジスタ
ｒ０〜ｒ１４の出力データ線である。１０は２入力の排
他的論理和ゲート、１１はパラレルのスクランブルパタ
ーン生成回路部であり、内部配線ｒ７ｏ〜ｒ１４ｏにｒ
７ｏがＭＳＢである８ビットパラレルのスクランブルパ
ターンを出力する。
ンブル解除回路の内部構成例を示すである。ここで、３
はパラレルのスクランブルデータ入力端子、６・７はそ
れぞれスクランブルパターンを生成するためのレジスタ
ｒ０〜ｒ１４に入力するためのクロック入力端子および
初期設定入力端子、８はレジスタｒ０〜ｒ１３に用いる
リセット付きデータ型フリップフロップ、９はレジスタ
ｒ１４に用いるセット付きデータ型フリップフッロップ
である。内部配線ｒ０ｏ〜ｒ１４ｏはそれぞれレジスタ
ｒ０〜ｒ１４の出力データ線である。１０は２入力の排
他的論理和ゲート、１１はパラレルのスクランブルパタ
ーン生成回路部であり、内部配線ｒ７ｏ〜ｒ１４ｏにｒ
７ｏがＭＳＢである８ビットパラレルのスクランブルパ
ターンを出力する。
【００３６】ここで、３は、８ビットパラレルのスクラ
ンブルデータ入力端子で、各ビットが、ビット線ＤＩ７
〜ＤＩ０に割り付けられる。そして、ＤＩ０がＭＳＢで
あることが実施の形態１との違いであり、この実施の形
態の特徴である。
ンブルデータ入力端子で、各ビットが、ビット線ＤＩ７
〜ＤＩ０に割り付けられる。そして、ＤＩ０がＭＳＢで
あることが実施の形態１との違いであり、この実施の形
態の特徴である。
【００３７】このスクランブルデータのＭＳＢからＬＳ
Ｂとスクランブルパターン生成回路部１１から出力され
るスクランブルパターンのＭＳＢからＬＳＢとを各ビッ
ト対応させて排他的論理和ゲート１０に入力すれば出力
側の配線ＤＯ７〜ＤＯ０（ただしＤＯ７がＭＳＢ）から
端子５に、８ビットパラレルのスクランブル解除データ
が実施例１と同様に出力される。
Ｂとスクランブルパターン生成回路部１１から出力され
るスクランブルパターンのＭＳＢからＬＳＢとを各ビッ
ト対応させて排他的論理和ゲート１０に入力すれば出力
側の配線ＤＯ７〜ＤＯ０（ただしＤＯ７がＭＳＢ）から
端子５に、８ビットパラレルのスクランブル解除データ
が実施例１と同様に出力される。
【００３８】図６は、図５の各配線における、スクラン
ブル解除時のデータ波形の例を示すものである。入力端
子３からはビット線ＤＩ７からＤＩ０に対してＤＩ７が
ＬＳＢの８ビットパラレルのスクランブルデータが入力
される。データ：−〔ＢＩ０〕・−〔ＢＩ１〕・−〔Ｂ
Ｉ２〕………は、実施の形態１における図３の波形図で
ＤＩ７がＭＳＢの８ビットパラレルデータをＢＩ０、Ｂ
Ｉ１、ＢＩ２………と表記したものと、ＭＳＢとＬＳＢ
が逆転しているという意味で対応させたものである。こ
のとき、出力端子５からは実施例１と同じスクランブル
解除データがＢＯ０、ＢＯ１、ＢＯ２………のとおり出
力することができる。
ブル解除時のデータ波形の例を示すものである。入力端
子３からはビット線ＤＩ７からＤＩ０に対してＤＩ７が
ＬＳＢの８ビットパラレルのスクランブルデータが入力
される。データ：−〔ＢＩ０〕・−〔ＢＩ１〕・−〔Ｂ
Ｉ２〕………は、実施の形態１における図３の波形図で
ＤＩ７がＭＳＢの８ビットパラレルデータをＢＩ０、Ｂ
Ｉ１、ＢＩ２………と表記したものと、ＭＳＢとＬＳＢ
が逆転しているという意味で対応させたものである。こ
のとき、出力端子５からは実施例１と同じスクランブル
解除データがＢＯ０、ＢＯ１、ＢＯ２………のとおり出
力することができる。
【００３９】このように、スクランブルデータがＭＳＢ
ファーストでも、容易にスクランブル解除ができる回路
を得ることができる。
ファーストでも、容易にスクランブル解除ができる回路
を得ることができる。
【００４０】実施の形態３．図７〜１０は、この発明の
実施の更に他の形態を示す図である。ＣＤ−ＤＳＰから
は、その種類により、ＭＳＢファーストのビットシリア
ルデータやＬＳＢファーストのビットシリアルデータが
出力される。これに対し、図７の入力端子１には、前段
のＣＤ−ＤＳＰ等に依存してＬＳＢファーストのビット
シリアルのスクランブルデータかＭＳＢファーストのビ
ットシリアルのスクランブルデータが入力される。この
とき、いずれかの入力データの形態に合わせて選択制御
入力端子１２より選択制御信号をパラレル処理スクラン
ブル解除回路４に入力する。パラレル処理スクランブル
解除回路４では、シリアルパラレル変換回路２から出力
されるビットパラレルの出力データが、入力線３に対し
てＬＳＢ形態かＭＳＢ形態かいずれにしろ端子５にはビ
ットパラレルのスクランブル解除データを出力する。
実施の更に他の形態を示す図である。ＣＤ−ＤＳＰから
は、その種類により、ＭＳＢファーストのビットシリア
ルデータやＬＳＢファーストのビットシリアルデータが
出力される。これに対し、図７の入力端子１には、前段
のＣＤ−ＤＳＰ等に依存してＬＳＢファーストのビット
シリアルのスクランブルデータかＭＳＢファーストのビ
ットシリアルのスクランブルデータが入力される。この
とき、いずれかの入力データの形態に合わせて選択制御
入力端子１２より選択制御信号をパラレル処理スクラン
ブル解除回路４に入力する。パラレル処理スクランブル
解除回路４では、シリアルパラレル変換回路２から出力
されるビットパラレルの出力データが、入力線３に対し
てＬＳＢ形態かＭＳＢ形態かいずれにしろ端子５にはビ
ットパラレルのスクランブル解除データを出力する。
【００４１】図８および図９は、図７におけるパラレル
処理スクランブル解除回路４の内部構成例である。図８
について、図１０の波形図を用いて説明する。ここで、
３はパラレルのスクランブルデータ入力端子、６・７は
クロック入力端子および初期設定入力端子、内部配線ｒ
０７〜ｒ１４ｏは出力データ線である。１０は２入力の
排他的論理和ゲート、１１はパラレルのスクランブルパ
ターン生成回路部であり、内部配線ｒ７ｏ〜ｒ１４ｏに
ｒ７ｏがＭＳＢである８ビットパラレルのスクランブル
パターンを出力する。１２は選択制御端子、１３はセレ
クタ、１４はビットリバース機能回路である。
処理スクランブル解除回路４の内部構成例である。図８
について、図１０の波形図を用いて説明する。ここで、
３はパラレルのスクランブルデータ入力端子、６・７は
クロック入力端子および初期設定入力端子、内部配線ｒ
０７〜ｒ１４ｏは出力データ線である。１０は２入力の
排他的論理和ゲート、１１はパラレルのスクランブルパ
ターン生成回路部であり、内部配線ｒ７ｏ〜ｒ１４ｏに
ｒ７ｏがＭＳＢである８ビットパラレルのスクランブル
パターンを出力する。１２は選択制御端子、１３はセレ
クタ、１４はビットリバース機能回路である。
【００４２】まず、入力端子３からビット線ＤＩ７〜Ｄ
Ｉ０にＤＩ７がＭＳＢのパラレルデータを入力する。こ
のとき、選択制御端子に“０”を入力すると、ビットリ
バース機能回路１４は内部に構成されているセレクタ１
３により、それぞれビット線ＤＩ７〜ＤＩ０と内部ビッ
ト線ＤＭ７〜ＤＭ０を各ビット毎に接続する。
Ｉ０にＤＩ７がＭＳＢのパラレルデータを入力する。こ
のとき、選択制御端子に“０”を入力すると、ビットリ
バース機能回路１４は内部に構成されているセレクタ１
３により、それぞれビット線ＤＩ７〜ＤＩ０と内部ビッ
ト線ＤＭ７〜ＤＭ０を各ビット毎に接続する。
【００４３】例えば、図１０の波形図で説明すると、Ｄ
Ｉ７〜ＤＩ０に第１番目のＤＩ７がＭＳＢの８ビットパ
ラレルのスクランブルデータＢＩ０（ＨＥＸ）が入力さ
れるとＤＭ７〜ＤＭ０には入力と同じＢＩ０（ＨＥＸ）
が出力される。
Ｉ７〜ＤＩ０に第１番目のＤＩ７がＭＳＢの８ビットパ
ラレルのスクランブルデータＢＩ０（ＨＥＸ）が入力さ
れるとＤＭ７〜ＤＭ０には入力と同じＢＩ０（ＨＥＸ）
が出力される。
【００４４】このスクランブルデータＢＩ０と、内部配
線ｒ７ｏ〜ｒ１４ｏ（ただしｒ７ｏがＭＳＢ）から出力
される８ビットパラレルのスクランブルパターン０１
（ＨＥＸ）とで、各々のビット毎に排他的論理和ゲート
１０によって演算を行い、出力データ線ＤＯ７〜ＤＯ０
（ただしＤＯ７がＭＳＢ）にスクランブル解除データＢ
Ｏ０が出力される。第２番目・第３番目………の処理に
ついても実施例１と同様にバイトクロック毎に、ＢＯ１
・ＢＯ２………とスクランブル解除データが出力され
る。つぎに入力端子３にＤＩ７がＬＳＢのパラレルデー
タを入力する。
線ｒ７ｏ〜ｒ１４ｏ（ただしｒ７ｏがＭＳＢ）から出力
される８ビットパラレルのスクランブルパターン０１
（ＨＥＸ）とで、各々のビット毎に排他的論理和ゲート
１０によって演算を行い、出力データ線ＤＯ７〜ＤＯ０
（ただしＤＯ７がＭＳＢ）にスクランブル解除データＢ
Ｏ０が出力される。第２番目・第３番目………の処理に
ついても実施例１と同様にバイトクロック毎に、ＢＯ１
・ＢＯ２………とスクランブル解除データが出力され
る。つぎに入力端子３にＤＩ７がＬＳＢのパラレルデー
タを入力する。
【００４５】このとき、選択制御端子に“１”を入力す
ると、ビットリバース機能回路１４は内部に構成されて
いるセレクタ１３により、それぞれビット線ＤＩ０〜Ｄ
Ｉ７と内部ビット線ＤＭ７〜ＤＭ０を各ビット毎に接続
する。例えば、図１０の波形図で説明すると、ＤＩ７〜
ＤＩ０に第１番目のＤＩ７がＬＳＢの８ビットパラレル
のスクランブルデータＢＩ０（ＨＥＸ）が入力されると
ＤＭ７〜ＤＭ０にはビットリバースしたデータ、つまり
ＤＭ７がＭＳＢのスクランブルデータＢＩ０（ＨＥＸ）
が出力される。よって、以降、前記ＤＩ７にＭＳＢデー
タを入力した場合と同じ動作を行う。
ると、ビットリバース機能回路１４は内部に構成されて
いるセレクタ１３により、それぞれビット線ＤＩ０〜Ｄ
Ｉ７と内部ビット線ＤＭ７〜ＤＭ０を各ビット毎に接続
する。例えば、図１０の波形図で説明すると、ＤＩ７〜
ＤＩ０に第１番目のＤＩ７がＬＳＢの８ビットパラレル
のスクランブルデータＢＩ０（ＨＥＸ）が入力されると
ＤＭ７〜ＤＭ０にはビットリバースしたデータ、つまり
ＤＭ７がＭＳＢのスクランブルデータＢＩ０（ＨＥＸ）
が出力される。よって、以降、前記ＤＩ７にＭＳＢデー
タを入力した場合と同じ動作を行う。
【００４６】このようにして、入力スクランブルデータ
がＭＳＢファーストでもＬＳＢファーストでもどちらか
の選択信号を与えることによって容易にスクランブル解
除ができる回路を得る。
がＭＳＢファーストでもＬＳＢファーストでもどちらか
の選択信号を与えることによって容易にスクランブル解
除ができる回路を得る。
【００４７】図９は、図８と異なる回路構成で同じ機能
を有するスクランブル解除回路の内部構成図である。こ
こで、３はパラレルのスクランブルデータ入力端子、６
・７はクロック入力端子および初期設定入力端子、内部
配線ｒ０７〜ｒ１４ｏは出力データ線である。１０は２
入力の排他的論理和ゲート、１１はパラレルのスクラン
ブルパターン生成回路部であり、内部配線ｒ７ｏ〜ｒ１
４ｏにｒ７ｏがＭＳＢである８ビットパラレルのスクラ
ンブルパターンを出力する。１２は選択制御端子、１３
はセレクタ、１４ａは第１のビットリバース機能回路、
１４ｂは第２のビットリバース機能回路である。
を有するスクランブル解除回路の内部構成図である。こ
こで、３はパラレルのスクランブルデータ入力端子、６
・７はクロック入力端子および初期設定入力端子、内部
配線ｒ０７〜ｒ１４ｏは出力データ線である。１０は２
入力の排他的論理和ゲート、１１はパラレルのスクラン
ブルパターン生成回路部であり、内部配線ｒ７ｏ〜ｒ１
４ｏにｒ７ｏがＭＳＢである８ビットパラレルのスクラ
ンブルパターンを出力する。１２は選択制御端子、１３
はセレクタ、１４ａは第１のビットリバース機能回路、
１４ｂは第２のビットリバース機能回路である。
【００４８】この回路は、二つのビットリバース機能回
路１４ａおよび１４ｂにより、ビットリバースの制御を
行っている。第１のビットリバース機能回路１４ａはス
クランブルパターン生成回路１１の出力線が入力側に接
続され、出力側では排他的論理和ゲート１０の入力部に
接続されている。第２のビットリバース機能回路１４ｂ
は排他的論理和ゲート１０の出力線が入力側に接続さ
れ、出力側は、出力端子５に接続されている。このよう
にして、図８に示されたものと同等のスクランブル解除
機能を得ることができる。
路１４ａおよび１４ｂにより、ビットリバースの制御を
行っている。第１のビットリバース機能回路１４ａはス
クランブルパターン生成回路１１の出力線が入力側に接
続され、出力側では排他的論理和ゲート１０の入力部に
接続されている。第２のビットリバース機能回路１４ｂ
は排他的論理和ゲート１０の出力線が入力側に接続さ
れ、出力側は、出力端子５に接続されている。このよう
にして、図８に示されたものと同等のスクランブル解除
機能を得ることができる。
【図１】 この発明の実施の一形態によるスクランブル
解除部のブロック図である。
解除部のブロック図である。
【図２】 この発明の実施の一形態によるスクランブル
解除回路を示す図である。
解除回路を示す図である。
【図３】 この発明の実施の一形態によるスクランブル
解除回路の各ポイントの波形を示す図である。
解除回路の各ポイントの波形を示す図である。
【図４】 この発明の実施の他の形態によるスクランブ
ル解除部のブロック図である。
ル解除部のブロック図である。
【図５】 この発明の実施の他の形態によるスクランブ
ル解除回路を示す図である。
ル解除回路を示す図である。
【図６】 この発明の実施の他の形態によるスクランブ
ル解除回路の各ポイントの波形を示す図である。
ル解除回路の各ポイントの波形を示す図である。
【図７】 この発明の実施の更に他の形態によるスクラ
ンブル解除部のブロック図である。
ンブル解除部のブロック図である。
【図８】 この発明の実施の更に他の形態によるスクラ
ンブル解除回路を示す図である。
ンブル解除回路を示す図である。
【図９】 この発明の実施の更に他の形態による異なる
具体例のスクランブル解除回路を示す図である。
具体例のスクランブル解除回路を示す図である。
【図１０】 この発明の実施の更に他の形態によるスク
ランブル解除回路の各ポイントの波形を示す図である。
ランブル解除回路の各ポイントの波形を示す図である。
【図１１】 従来のスクランブル解除部のブロック図で
ある。
ある。
【図１２】 従来の他のスクランブル解除部のブッロク
図である。
図である。
【図１３】 従来のスクランブル解除回路を示す図であ
る。
る。
【図１４】 従来のスクランブル解除回路の各ポイント
の波形を示す図である。
の波形を示す図である。
１ シリアルのスクランブルデータ入力端子、２ シリ
アルパラレル変換回路、３ パラレルのスクランブルデ
ータ入力端子、４ パラレル処理スクランブル解除回
路、５ 出力端子、６ クロック入力端子、７ 初期設
定入力端子、８リセット付きデータ型フリップフロッ
プ、９ セット付きデータ型フリップフッロップ、ｒ０
ｏ〜ｒ１４ｏ 出力データ線、１０ ２入力の排他的論
理和ゲート、１１ パラレルのスクランブルパターン生
成回路部、１２ 選択制御端子、１３ セレクタ、１４
ビットリバース機能回路。
アルパラレル変換回路、３ パラレルのスクランブルデ
ータ入力端子、４ パラレル処理スクランブル解除回
路、５ 出力端子、６ クロック入力端子、７ 初期設
定入力端子、８リセット付きデータ型フリップフロッ
プ、９ セット付きデータ型フリップフッロップ、ｒ０
ｏ〜ｒ１４ｏ 出力データ線、１０ ２入力の排他的論
理和ゲート、１１ パラレルのスクランブルパターン生
成回路部、１２ 選択制御端子、１３ セレクタ、１４
ビットリバース機能回路。
Claims (6)
- 【請求項１】 シリアルのスクランブルデータをパラレ
ルのスクランブルデータに変換するシリアルパラレル変
換回路と、前記パラレルのスクランブルデータをパラレ
ルの状態でスクランブル解除するパラレル処理スクラン
ブル解除回路とを備えたスクランブル解除回路。 - 【請求項２】 ビットパラレルスクランブルパターンを
生成するスクランブルパターン生成回路を有し、パラレ
ルのスクランブルをパラレルの状態でスクランブル解除
するパラレル処理スクランブル解除回路を備え、一方の
入力側をパラレルデータ入力端子に接続し他方の入力側
を前記パラレルスクランブルパターン生成部の出力側に
接続して、スクランブル解除データを出力する排他的論
理和回路を設けたことを特徴とする請求項１に記載のス
クランブル解除回路。 - 【請求項３】 ビットシリアルのスクランブルデータを
スクランブル解除するにあたり、ＬＳＢファーストのス
クランブルデータとＭＳＢファーストのスクランブルデ
ータとのモード設定をセレクタで選択することで、これ
らのスクランブルデータのいずれかを選択的にスクラン
ブル解除できるようにしたことを特徴とする請求項１ま
たは請求項２に記載のスクランブル解除回路。 - 【請求項４】 ビットシリアルのスクランブルデータを
ビットパラレルのスクランブルデータに変換するシリア
ルパラレル変換回路と、前記ビットパラレルのスクラン
ブルデータをパラレルの状態でスクランブル解除するパ
ラレル処理スクランブル解除回路と、前記スクランブル
データのビット配列を変換するビットリバース機能回路
とを備えた請求項３に記載のスクランブル解除回路。 - 【請求項５】 シリアルのスクランブルデータをパラレ
ルのスクランブルデータに変換するシリアルパラレル変
換回路と、ビットパラレルスクランブルパターンを生成
するスクランブルパターン生成回路を有し、前記パラレ
ルのスクランブルデータをパラレルの状態でスクランブ
ル解除するパラレル処理スクランブル解除回路とを備
え、その入力側をパラレルデータ入力端子に接続するビ
ットリバース機能回路と、前記ビットリバース機能の出
力側を一方の入力側に接続し他方の入力側を前記パラレ
ルスクランブルパターン生成部の出力側に接続して、前
記スクランブルデータのビット配列を変換しスクランブ
ル解除データを出力する排他的論理和回路とを設けたこ
とを特徴とする請求項３に記載のスクランブル解除回
路。 - 【請求項６】 ビットシリアルのスクランブルデータを
ビットパラレルのスクランブルデータに変換するシリア
ルパラレル変換回路と、前記ビットパラレルのスクラン
ブルデータをパラレルの状態でスクランブル解除するパ
ラレル処理スクランブル解除回路とを備え、入力側をパ
ラレルデータ入力端子に接続する第１のビットリバース
機能回路と、その一方の入力側を前記パラレルデータ入
力端子に接続し他方の入力側を前記第１のビットリバー
ス機能回路の出力側に接続して前記スクランブルデータ
のビット配列を変換する排他的論理和回路と、この排他
的論理和回路の出力側を入力側に接続し前記スクランブ
ルデータのビット配列を変換する第２のビットリバース
機能回路とを設けたことを特徴とする請求項３に記載の
スクランブル解除回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320532A JPH09161400A (ja) | 1995-12-08 | 1995-12-08 | スクランブル解除回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320532A JPH09161400A (ja) | 1995-12-08 | 1995-12-08 | スクランブル解除回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09161400A true JPH09161400A (ja) | 1997-06-20 |
Family
ID=18122492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7320532A Pending JPH09161400A (ja) | 1995-12-08 | 1995-12-08 | スクランブル解除回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09161400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6950889B2 (en) | 2000-10-31 | 2005-09-27 | Seiko Epson Corporation | Data transfer control device and electronic instrument |
| US9473333B2 (en) | 2008-02-11 | 2016-10-18 | International Business Machines Corporation | Communications system via data scrambling and associated methods |
-
1995
- 1995-12-08 JP JP7320532A patent/JPH09161400A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6950889B2 (en) | 2000-10-31 | 2005-09-27 | Seiko Epson Corporation | Data transfer control device and electronic instrument |
| US7047332B2 (en) | 2000-10-31 | 2006-05-16 | Seiko Epson Corporation | Data transfer control device and electronic instrument |
| US9473333B2 (en) | 2008-02-11 | 2016-10-18 | International Business Machines Corporation | Communications system via data scrambling and associated methods |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041104 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041207 |