JP2509563B2 - イメ―ジサイズ変換回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、イメージデータを指定された倍率で縮小
するイメージサイズ変換回路に関する。

（従来の技術） 従来、この種のイメージサイズ変換回路は第５図に示
すように構成されていた。第５図の回路におけるイメー
ジ縮小は、ソース側シフトレジスタ11から１ドット単位
で出力されるイメージデータを、データ生成回路12によ
り一定の率で間引くことにより実現されていた。即ち上
記の回路では、縮小率を間引き率に対応させている。

さて、第５図の回路には、加算器14が設けられてい
る。この加算器14は、イメージ縮小の場合、倍率レジス
タ15に設定された縮小率を、アキュムレータ（アキュム
レータレジスタ）16に繰返し加算していく（即ち縮小率
を累加算していく）ようになっている。加算器14は、そ
の加算結果が１以上となったときにキャリー信号を発生
する。このキャリー信号は、縮小時には間引き指示に用
いられる。なお、アキュムレータ16には、加算器14の加
算結果の小数部が保持される。

上記した加算器14からのキャリー信号による間引き指
示では、１ドット毎の縮小処理となり、例えば光ディス
クを接続したイメージ検索システムなど、高速イメージ
サイズ変換が要求される分野では、高速上の問題があっ
た。

また、第５図の回路におけるイメージ拡大は、ソース
側シフトレジスタ11から出力される１ドットを、データ
生成回路12によりデスティネーション側シフトレジスタ
13に一定の率で複数回コピーすることにより実現されて
いた。上記の回路では、拡大率をコピー回数の割合いに
対応させている。加算器14は、イメージ拡大の場合、倍
率レジスタ15に設定された拡大率の逆数を、アキュムレ
ータ16に繰返し加算していく（即ち拡大率の逆数を累加
算していく）ようになっている。この累加算の過程で加
算器14から出力されるキャリー信号は、コピー指示に用
いられる。このキャリー信号によるコピー指示では、１
ドット毎の拡大処理となり、縮小の場合と同様に高速イ
メージサイズ変換が困難となる問題があった。

（発明が解決しようとする問題点） したがって、この発明の目的は、縮小率を累加算する
１つの加算器からのキャリー信号を用いたイメージ縮小
では、１ドット単位でしか処理できないという上記した
従来の問題点を解決し、イメージサイズ縮小が複数ビッ
ト並列に行なえるイメージサイズ変換回路を提供するこ
とにある。

［発明の構成］ （問題点を解決するための手段と作用） この発明では、イメージサイズの縮小率の１乃至ｎ倍
値を一方の入力とする第１乃至第ｎ加算器と、レジスタ
と、第１乃至第（ｎ−１）不一致検出手段と、サイズ変
換データ発生回路とが設けられる。上記レジスタには、
第ｎ加算器の加算結果の少なくとも小数部が保持され
る。このレジスタの保持内容の小数部は第１加算器の他
方の入力に導かれ、このレジスタの保持内容の少なくと
も小数部は第２乃至第ｎ加算器の他方の入力に導かれ
る。第２乃至第ｎ加算器の加算結果の整数部と第１乃至
第（ｎ−１）加算器の加算結果の整数部との少なくとも
最下位ビットは第１乃至第（ｎ−１）不一致検出手段に
導かれ、第１不一致検出手段により第１および第２加算
器の加算結果の整数部の（少なくとも最下位ビットの）
不一致が、第２不一致検出手段により第２および第３加
算器の加算結果の整数部の（少なくとも最下位ビット
の）不一致が、…第（ｎ−１）不一致検出手段により第
（ｎ−１）および第ｎ加算器の加算結果の整数部の（少
なくとも最下位ビットの）不一致が、それぞれ検出され
る。第１加算器の加算結果の整数部の最下位ビット並び
に第１乃至第（ｎ−１）不一致検出手段の検出結果はサ
イズ変換データ発生回路に導かれ、ｎビット単位で入力
されるイメージサイズ変換対象ドットパターンに対する
間引きを指示することになる。このため、サイズ変換デ
ータ発生回路は、第１加算器の加算結果の整数部の最下
位ビット並びに第１乃至第（ｎ−１）不一致検出手段の
検出結果をもとにｎビット入力ドットパターンと１乃至
ｎビットの出力ドットパターンとの対応付けを決定する
ことができる。

（実施例） 第１実施例 第１図はこの発明のイメージサイズ変換回路の第１実
施例を示すブロック構成図である。第１図の回路はイメ
ージ縮小に適用される。第１図において、21〜24はＡお
よびＢの２つの入力を持ち、これらA,B入力に供給され
るデータ間の加算を行なう加算器である。加算器21〜24
は、１ビットの整数部と16ビットの小数部から成る加算
結果を出力するようになっている。

25は加算器21-4の加算結果（出力データ）の小数部
（ここでは16ビット）を保持するアキュムレータ（アキ
ュムレータレジスタ）、26はアキュムレータ25の出力と
加算器21〜24のＡ入力とを接続する信号線、31は倍率、
例えば縮小率が設定される倍率レジスタである。32は倍
率レジスタ31の内容を２倍する２倍値発生器、33は倍率
レジスタ31の内容を３倍する３倍値発生器、34は倍率レ
ジスタ31の内容を４倍する４倍値発生器である。倍率レ
ジスタ31の出力は加算器21のＢ入力に、２倍値発生器32
の出力は加算器22のＢ入力に、それぞれ接続されてい
る。３倍値発生器33の出力は加算器23のＢ入力に、４倍
値発生器34の出力は加算器24のＢ入力に、それぞれ接続
されている。したがって、アキュムレータ25の内容をＸ
とすると、加算器21〜24のＡ入力にはＸが共通に供給さ
れる。また倍率レジスタ31の内容（倍率）をΔとする
と、加算器21,22,23,24のＢ入力には，Δ,2Δ,3Δ,4Δ
が供給される。35は加算器21,22の加算結果の整数部１
ビット（整数部が複数ビット構成の場合には、その最下
位ビット）の不一致を検出するための排他的論理和ゲー
ト、36は加算器22,23の加算結果の整数部１ビットの不
一致を検出するための排他的論理和ゲート、37は加算器
23,24の加算結果の整数部１ビットの不一致を検出する
ための排他的論理和ゲートである。

40は４ビット単位で入力される入力データ（イメージ
サイズ変換対象ドットパターン）を受け加算器21の加算
結果の整数部１ビット（これをキャリー信号c1と呼ぶ）
並びに排他的論理和ゲート35〜37の出力信号（これをキ
ャリー信号c2〜c4と呼ぶ）をもとに４ビット入力データ
（ドットパターン）と出力データ（ドットパターン）と
の対応付けを決定するサイズ変換データ発生回路であ
る。41は上記キャリー信号c1〜c4をエンコードし、有効
キャリー数（論理“1"のキャリー信号の数）を示す３ビ
ットのキャリー数コードを発生するキャリー数コード化
回路、42は４ビット単位で入力される入力データをキャ
リー信号をもとに縮小し、最大４ビットの出力データを
発生する縮小データ発生回路、43は縮小データ発生回路
42からの出力データを保持する例えば11ビットの出力デ
ータレジスタである。出力データレジスタ43の第７ビッ
ト〜第10ビットは縮小データ発生回路42からの出力デー
タ入力フィールドに用いられ、第０ビット〜第６ビット
は次段への出力フィールドに用いられる。出力データレ
ジスタ43は、最大シフト数４のバレルシフト機能を有し
ており、縮小データ発生回路42からの出力データ入力に
先だって、その保持内容をキャリー数コード化回路41で
発生されるキャリー数コードの示すキャリー数だけバレ
ルシフトするようになっている。また、出力データレジ
スタ43に新たに保持された出力データ（ここでは第３ビ
ットのデータのみ）は、次の出力データパターン発生の
ために縮小データ発生回路42にフィードバックされるよ
うになっている。

44は出力データレジスタ43の保持データのうちから連
続する４ビットを選択して外部出力する選択回路、45は
ゾーン位置発生回路である。ゾーン位置発生回路45は、
選択回路44が選択すべき４ビットデータが属するゾーン
位置を示すゾーン位置情報（２ビット）を、キャリー数
コード化回路41で発生されるキャリー数コードの示すキ
ャリー数をもとに発生するようになっている。ゾーン位
置発生回路45は、例えばキャリー数コードの示すキャリ
ー数を累加算する３ビット加算器を含んでおり、この加
算器の加算結果の下位２ビットがゾーン位置情報および
累加算値として用いられる。

次に第１図の構成の動作を、倍率（縮小率）Δが1/3
の場合（即ち1/3縮小の場合）を例に第２図（ａ）〜
（ｃ）の動作説明図を参照して説明する。

第１図の回路においては、1/3縮小処理は以下に示す
ように３ステップの繰返しで実現され、各ステップを通
じて縮小データ発生回路42からの出力（出力データパタ
ーン）は２ビット幅である。

ステップ１ 加算器21は倍率レジスタ31の内容であるΔ（＝1/3）
とアキュムレータ25の内容であるＸ（初期状態では０）
との加算を行ない、加算器22は２倍値発生器32の出力で
ある２Δ（＝2/3）とアキュムレータ25の内容であるＸ
との加算を行なう。また、加算器23は３倍値発生器33の
出力である３Δ（＝１）とアキュムレータ25の内容であ
るＸとの加算を行ない、加算器24は４倍値発生器34の出
力である４Δ（＝4/3）とアキュムレータ25の内容であ
るＸとの加算を行なう。ステップ１では、Ｘ＝０であ
り、加算器21,22,23,24の加算結果は1/3,2/3,1,4/3とな
り、その整数部１ビットは0,0,1,1となる。また加算器2
4の加算結果の小数部は1/3となる。この加算器24の加算
結果の小数部（1/3）は、図示せぬクロック信号のタイ
ミングでアキュムレータ25に保持される。これにより、
アキュムレータ25の内容Ｘは０から1/3に更新される。

排他的論理和ゲート35は加算器21,22の各加算結果の
整数部１ビットの一致／不一致を検出し、一致時には論
理“0"の、不一致時には論理“1"のキャリー信号c2を出
力する。このキャリー信号c2は、加算器21の加算結果の
小数部にΔを加算した場合に、小数部から整数部へ桁上
り（キャリー）が発生する（c2＝１）か否（c2＝０）か
を示す。また排他的論理和ゲート36は加算器22,23の各
加算結果の整数部１ビットの一致／不一致を検出し、一
致時には論理“0"の、不一致時には論理“1"のキャリー
信号c3を出力する。このキャリー信号c3は、加算器22の
加算結果の小数部にΔを加算した場合に、小数部から整
数部への桁上り（キャリー）が発生する（c3＝１）か否
（c3＝０）かを示す。同様に、排他的論理和ゲート37は
加算器23,24の各加算結果の整数部１ビットの一致／不
一致を検出し、一致時には論理“0"の、不一致時には論
理“1"のキャリー信号c4を出力する。このキャリー信号
c4は、加算器23の加算結果の小数部にΔを加算した場合
に、小数部から整数部への桁上り（キャリー）が発生す
る（c4＝１）か否（c4＝０）かを示す。

以上の説明から明らかなように、加算器21の加算結果
の整数部１ビットであるキャリー信号c1,排他的論理和
ゲート35,36,37の一致／不一致検出結果であるキャリー
信号c2,c3,c4は、第５図に示した従来回路の加算器14に
おける4k（但しｋ＝0,1,2…）回目,4k＋１回目,4k＋２
回目,4k＋３回目の加算時のキャリー信号に相当する。
即ち、この実施例によれば、イメージ縮小のための間引
き指示に必要なキャリー信号を、第５図の従来回路の４
倍の速度で発生できる。

さて、ステップ１では、加算器21,22,23,24の加算結
果の整数部１ビットは0,0,1,1であることから、キャリ
ー信号c1,c2,c3,c4は、第２図（ａ）の動作説明図に示
すように、0,0,1,0となる。キャリー信号c1〜c4は縮小
データ発生回路42に供給される。この縮小データ発生回
路42には、クロック信号に同期して４ビットの入力デー
タ（縮小対象入力ドットパターン）が供給される。ステ
ップ１における入力データ（４ビット）の各ビットを先
頭よりI0,I1,I2,I3とすると、キャリー信号c1,c2,c3,c4
が0,0,1,0のこの例では、縮小データ発生回路42は入力
ビットI2のビット位置での間引き指示を判断する。この
場合、縮小データ発生回路42は、I0〜I2のOR（論理和）
をとる。このOR結果は、先頭の出力ビットO0として、第
２図（ａ）に示すように出力データレジスタ43の第７ビ
ット位置に保持される。またI3は、縮小（間引き）未完
の出力ビットO1（＊）として、第２図（ａ）に示すよう
に出力データレジスタ43の第８ビット位置に保持され
る。

キャリー信号c1〜c4はキャリー数コード化回路41にも
供給される。キャリー数コード化回路41は、キャリー信
号c1〜c4エンコードし、有効キャリー数（論理“1"のキ
ャリー信号の数）を示す３ビットのキャリー数コードを
発生する。キャリー信号c1,c2,c3,c4は0,0,1,0であるス
テップ１では、キャリー数コードは“001"である。この
キャリー数コードは出力データレジスタ43に供給され
る。これにより出力データレジスタ43では、キャリー数
コード化回路41からのキャリー数コードの示すキャリー
数分のバレルシフトが行なわれる。この結果、出力デー
タレジスタ43の第7,第８ビット位置のO0,O1（＊）は、
第２図（ａ）において矢印Ａで示すように、第6,第７ビ
ットにシフトする。

キャリー数コード化回路41からのキャリー数コード
は、ゾーン位置発生回路45にも供給される。ゾーン位置
発生回路45は、キャリー数コードを（２ビットの累加算
値に）累加算する。ゾーン位置発生回路45は、累加算に
より３ビットの加算結果の最上位ビットが“1"となった
場合（ステップ１では“1"とならない）には、出力デー
タレジスタ43の出力フィールドに４ビット以上の出力デ
ータ（出力ドットパターン）が存在するものと判断し、
加算結果の下位２ビットをゾーン位置情報として選択出
力指示と共に選択回路44に通知する。このゾーン位置情
報は、“00"で出力データレジスタ43の第３〜第６ビッ
トのゾーン（フィールド）を、“01"で同じく第２〜第
５ビットのゾーンを、“10"で第１〜第４ビットのゾー
ンを、そして“11"で第０〜第３ビットのゾーンを示
す。

ステップ２ ステップ２では、Ｘ＝1/3であることから、加算器21,
22,23,24の加算結果は2/3,1,4/3,5/3となり、その整数
部１ビットは0,1,1,1となる。また加算器24の加算結果
の小数部は2/3となる。したがって、アキュムレータ25
の内容Ｘは1/3から2/3に更新される。またキャリー信号
c1,c2,c3,c4は、加算器21,22,23,24の加算結果の整数部
１ビットが0,1,1,1であることから、第２図（ｂ）の動
作説明図に示すように、0,1,0,0となる。

ステップ２における入力データ（４ビット）の各ビッ
トを先頭よりI4,I5,I6,I7とすると、キャリー信号c1,c
2,c3,c4が0,1,0,0のこの例では、縮小データ発生回路42
は入力データレジスタ43の第７ビット位置に保持されて
いる縮小未完のO1（＊）とI4,I5のORをとる。このOR結
果は、縮小完了の出力ビットO1として、第２図（ｂ）に
示すように出力データレジスタ43の第７ビット位置に保
持される。また縮小データ発生回路42は、I6,I7のORを
とる。このOR結果は、縮小未完の出力ビットO2（＊）と
して第２図（ｂ）に示すように出力データレジスタ43の
第８ビット位置に保持される。

さて、出力データレジスタ43においては、ステップ１
の場合と同様に、キャリー数コードに応じたバレルシフ
トが行なわれる。キャリー信号c1,c2,c3,c4が0,1,0,0で
あるステップ２では、キャリー数コードは“001"であ
る。したがって、ステップ２では、１ビットのバレルシ
フトが行なわれる。この結果、出力データレジスタ43の
第6,第7,第８ビット位置のO0,O1,O2（＊）は、第２図
（ｂ）において矢印Ｂで示すように、第5,第6,第７ビッ
ト位置にシフトする。なお、ゾーン位置発生回路45での
２ビットのキャリー数コード累加算値（２ビット）は
“10"となる。

ステップ３ ステップ３では、Ｘ＝2/3であることから、加算器21,
22,23,24の加算結果は1,4/3,5/3,6/3となり、その整数
部１ビットは1,1,1,0となる。また加算器24の加算結果
の小数部は０となる。したがって、アキュムレータ25の
内容Ｘは2/3から０（初期値）に更新される。またキャ
リー信号c1,c2,c3,c4は、加算器21,22,23,24の加算結果
の整数部１ビットが1,1,1,0であることから、第２図
（ｃ）の動作説明図に示すように、1,0,0,1となる。

ステップ３における入力データ（４ビット）の各ビッ
トを先頭よりI8,I9,I10,I11とすると、キャリー信号c1,
c2,c3,c4が1,0,0,1のこの例では、縮小データ発生回路4
2は出力データレジスタ43の第７ビット位置に保持され
ている縮小未完のO2（＊）とI8とのORをとる。このOR結
果は、縮小完了の出力ビットO2として、第２図（ｃ）に
示されるように出力データレジスタ43の第７ビット位置
に保持される。また縮小データ発生回路42は、I9〜I11
のORをとる。このOR結果は、縮小完了の出力ビットO3と
して、第２図（ｃ）に示されるように出力データレジス
タ43の第８ビット位置に保持される。

さて、出力データレジスタ43においては、ステップ１
の場合と同様に、キャリー数コードに応じたバレルシフ
トが行なわれる。キャリー信号c1,c2,c3,c4が1,0,0,1で
あるステップ３では、キャリー数コードは“010"であ
る。したがって、ステップ３では、２ビットのバレルシ
フトが行なわれる。この結果、出力データレジスタ43の
第5,第6,第7,第８ビット位置のO0,O1,O2,O3は、第２図
（ｃ）において矢印Ｃで示すように、第3,第4,第5,第６
ビット位置にシフトする。

ステップ３では、ゾーン位置発生回路45はステップ２
までの２ビットのキャリー数コード累加算値“10"に新
たなキャリー数コード“010"を加算する。この結果、ゾ
ーン位置発生回路45の３ビットの加算結果は“100"とな
る。ゾーン位置発生回路45は、ステップ３のように３ビ
ット加算回路の最上位ビットが“1"となると、その加算
結果の下位２ビット、即ちそのステップまでの２ビット
のキャリー数コード累加算値（ここでは“00"）をゾー
ン位置情報として選択出力指示と共に選択回路44に通知
する。これにより選択回路44は、ゾーン位置情報の示す
出力データレジスタ43のゾーン位置から４ビットの出力
ビットを選択的に取出し、出力データ（出力ドットパタ
ーン）として外部出力する。ゾーン位置情報が“00"で
あるこの例では、出力データレジスタ43の第３〜第６ビ
ットの内容、即ちO0〜O3が選択出力される。

ステップ３においては、上記したようにアキュムレー
タ25の内容Ｘは（2/3から）０（初期値）に戻される。
このことは、第１図の回路における1/3縮小処理では、
４ビット単位で入力される入力データに対し、上記のス
テップ１〜ステップ３の処理が繰返し実行されることを
示す。

なお、上記の実施例では、説明を簡単にするために、
縮小データ発生回路42、出力データレジスタ43および選
択回路44の動作が、同一のキャリー信号c1〜c4をもとに
同一のステップ内で行なわれるものとして説明したが、
第１図の回路から明らかなように、パイプライン処理も
可能である。

また、第１図の回路では、加算器21の加算結果の整数
部１ビットのキャリー信号c1としているが、加算器21の
加算結果の小数部から整数部への桁上けを示すキャリー
をキャリー信号c1として用いることも可能である。

また、第１図のアキュムレータ25には、加算器24の加
算結果の小数部が保持されるものとして説明したが、整
数部を含む加算結果が保持されても差支えない。但し、
この場合、アキュムレータ25の保持内容のうち小数部だ
けが加算器21のＡ入力に導かれるように、信号線26を設
定する必要がある。一方、加算器22〜24のＡ入力には、
アキュムレータ25の保持内容が全て導かれても差支えな
い。また、第１図のアキュムレータ25に加算器24の整数
部を含む加算結果を保持する場合には、アキュムレータ
25の保持内容のうちの整数部１ビット（整数部が複数ビ
ット構成であれば最下位ビット）と加算器21の加算結果
の整数部１ビット（整数部が複数ビット構成であれば最
下位ビット）との不一致を検出する排他的論理和ゲート
を設け、このゲートの出力信号をキャリー信号c1として
用いることも可能である。この場合、加算器21のＡ入力
にアキュムレータ25の保持内容を全て導くようにしても
差支えない。

更に、第１図の回路では、例えばキャリー信号c2を得
るのに、排他的論理和ゲート35を用いているが、比較器
を用いることも可能である。また排他的論理和ゲート35
に代えて比較器を用いる場合、加算器22,23の加算結果
の整数部が複数ビット構成であるものとすると、この整
数部全体の不一致を検出するようにしてもよい。

第２実施例 第３図はこの発明の第２実施例を示すブロック構成図
であり、第１図と同一部分には同一符号が付されてあ
る。第３図の回路はイメージ拡大に適用されるもので、
倍率レジスタ31には縮小率に代えて拡大率の逆数が倍率
Δとして設定されることに注意されたい。

第３図において、50は４ビット単位で入力される入力
データを受けキャリー信号c1〜c4をもとに４ビット入力
データのうちの１乃至４ビットと４ビットの出力データ
との対応付けを決定するサイズ変換データ発生回路であ
る。51は４ビット入力データをクロック信号に同期して
保持する入力データレジスタである。入力データレジス
タ51は例えば２個の４ビットレジスタを用いて構成さ
れ、４ビイット単位のシフト機能を有する。入力データ
レジスタ51の例えば最上位ビットを除く７ビットを上位
より第０ビット、第１ビット…第６ビットとすると、第
０〜第２ビットは次段への出力フィールドのみに用いら
れ、第３〜第６ビットは４ビット入力データの入力フィ
ールドおよび次段への出力フィールドに用いられる。52
は入力データレジスタ51の保持データ（第０〜第６ビッ
ト）のうちから連続する４ビットを選択する選択回路、
53はキャリー信号c1〜c4をエンコードして３ビットのキ
ャリー数コードを発生する（第１図のキャリー数コード
化回路41と同様の）キャリー数コード化回路、54は（第
１図のゾーン位置発生回路45と同様の）ゾーン位置発生
回路である。ゾーン位置発生回路54は、選択回路52が選
択すべき４ビットデータが属する入力データレジスタ51
のゾーン位置を示すゾーン位置情報（２ビット）を、キ
ャリー数コード化回路53で発生されるキャリー数コード
の示すキャリー数をもとに発生するようになっている。
このゾーン位置情報は、“01"で入力データレジスタ51
の第０〜第３ビットのゾーン（フィールド）を、“10"
で同じく第１〜第４ビットのゾーンを、“11"で第２〜
第５ビットのゾーンを、そして“00"で第３〜第６ビッ
トのゾーンを示す。55は選択回路52から選択されている
４ビットデータの１乃至４ビットを用い、キャリー信号
c1〜c4（の示すコピー指示）をもとに４ビットの拡大さ
れた出力データ（出力ドットパターン）を発生する拡大
データ発生回路である。

次に第２実施例の動作を、倍率（拡大率の逆数）Δが
1/3の場合（即ち３倍拡大の場合）を例に第４図（ａ）
〜（ｃ）の動作説明図を参照して説明する。

第２実施例においては、拡大率の逆数である倍率が第
１実施例における縮小率と同様に1/3である。したがっ
てキャリー信号c1〜c4は、第１実施例の場合と同様に、
0,0,1,0→0,1,0,0→1,0,0,1の繰返しとなることから、
３倍拡大処理が以下に示すように３ステップの繰返しで
実現される。

ステップ１ ステップ１において、４ビットの入力データ（拡大対
象入力ドットパターン）が入力データレジスタ51に供給
されたものとする。この入力データ（４ビット）の各ビ
ットを先頭よりI0,I1,I2,I3とすると、I0〜I3は第４図
（ａ）に示すように入力データレジスタ51の第３〜第６
ビットに保持される。

ステップ１では、キャリー信号c1,c2,c3,c4は、第１
実施例におけるステップ１と同様に0,0,1,0となる。キ
ャリー信号c1〜c4はキャリー数コード化回路53に供給さ
れる。キャリー数コード化回路53は、キャリー信号c1〜
c4エンコードし、第１図のキャリー数コード化回路41と
同様に、３ビットのキャリー数コードを発生する。キャ
リー信号c1,c2,c3,c4が0,0,1,0であるステップ１では、
キャリー数コードは“001"である。このキャリー数コー
ドは、ゾーン位置発生回路45にも供給される。ゾーン位
置発生回路45は、キャリー数コードを先行ステップまで
の２ビットのキャリー数コード累加算値（ここでは“0
0"）に加算する。ゾーン位置発生回路45における３ビッ
ト加算結果の下位２ビット（ここでは“01"）、即ち２
ビットのキャリー数コード累加算値は、次のステップ
（ここではステップ２）におけるゾーン位置情報として
用いられる。したがって、ステップ１では、先行ステッ
プまでの累加算値“00"がゾーン位置情報として選択回
路52に供給される。

選択回路52は、ゾーン位置発生回路54からのゾーン位
置情報が“00"の場合、入力データレジスタ51の第３〜
第６ビット位置の内容、即ち入力ビットI0〜I3を、同選
択回路52の第０〜第３ビット位置から第４図（ａ）に示
すように拡大データ発生回路55に選択出力する。この拡
大データ発生回路55には、キャリー信号c1〜c4が供給さ
れている。拡大データ発生回路55は、キャリー信号c1〜
c4がこの例のように0,0,1,0の場合、４ビットの出力デ
ータの第２ビット位置（ここでは出力ビットO2の位置）
でのコピー指示を判断する。この場合、拡大データ発生
回路55は、先頭の入力ビットI0を出力ビットO0〜O2とし
てその第０〜第２ビット位置より出力し、次の入力ビッ
トI1を出力ビットO3としてその第３ビット位置より出力
する。

ステップ２ ステップ１において４ビット入力データの（少なくと
も）先頭ビットI0の拡大処理が終了すると、次のステッ
プ２では、残りのI1〜I3が入力データレジスタ51の第０
〜第２ビット位置に４ビットシフトされ、第３〜第６ビ
ット位置には後続する４ビット入力データが保持され
る。この入力データは、I4〜I7から成る。

ステップ２では、キャリー信号c1,c2,c3,c4は、第１
実施例におけるステップ２と同様に0,1,0,0となる。こ
の場合、キャリー数コード化回路53で発生されるキャリ
ー数コードは“001"である。ゾーン位置発生回路45は、
このキャリー数コード“001"をステップ１までの２ビッ
トのキャリー数コード累加算値“01"に加算する。この
３ビット加算結果の下位２ビットであるキャリー数コー
ド累加算値“10"は、次のステップ３におけるゾーン位
置情報として用いられる。またステップ２では、ステッ
プ１までの累加算値“01"がゾーン位置情報として選択
回路52に供給される。

選択回路52は、ゾーン位置発生回路54からのゾーン位
置情報が“01"の場合、入力データレジスタ51の第０〜
第３ビット位置の内容、即ち入力ビットI1〜I4を、同選
択回路52の第０〜第３ビット位置から第４図（ｂ）に示
すように拡大データ発生回路55に選択出力する。この拡
大データ発生回路55は、キャリー信号c1〜c4がこの例の
ように0,1,0,0の場合、４ビットの出力データの第１ビ
ット位置（ここでは出力ビットO5の位置）でのコピー指
示を判断する。この場合、拡大データ発生回路55は、先
頭の入力ビットI1を出力ビットO4,O5としてその第0,第
１ビット位置より出力し、次の入力ビットI2を出力ビッ
トO6,O7としてその第2,第３ビット位置より出力する。

ステップ３ ステップ３では、キャリー信号c1,c2,c3,c4は、第１
実施例におけるステップ３と同様に1,0,0,1となる。こ
の場合、キャリー数コード化回路53で発生されるキャリ
ー数コードは“010"である。ゾーン位置発生回路45は、
このキャリー数コード“010"をステップ２までの２ビッ
トのキャリー数コード累加算値“10"に加算する。この
３ビット加算結果の下位２ビットであるキャリー数コー
ド累加算値“00"は、次のステップ４におけるゾーン位
置情報として用いられる。またステップ３では、ステッ
プ２までの累加算値“10"がゾーン位置情報として選択
回路52に供給される。

選択回路52は、ゾーン位置発生回路54からのゾーン位
置情報が“10"の場合、入力データレジスタ51の第１〜
第４ビット位置の内容、即ち入力ビットI2〜I5を、同選
択回路52の第０〜第３ビット位置から第４図（ｃ）に示
すように拡大データ発生回路55に選択出力する。この拡
大データ発生回路55は、キャリー信号c1〜c4がこの例の
ように1,0,0,1の場合、４ビットの出力データの第０ビ
ット位置（ここでは出力ビットO8の位置）および第３ビ
ット位置（ここでは出力ビットO11の位置）でのコピー
指示を判断する。この場合、拡大データの発生回路55
は、先頭の入力ビットI2を出力ビットO8としてその第０
ビット位置より出力し、次の入力ビットI3を出力ビット
O9〜O11としてその第１〜第３ビット位置より出力す
る。

ステップ４ ステップ４では、ステップ１と同様に、キャリー信号
c1,c2,c3,c4は0,0,1,0、キャリー数コードは“001"であ
る。また、ゾーン位置発生回路45でのキャリー数コード
累加算値は“00"から“01"に変化する。この新たな累加
算値“00"は、次のステップ５におけるゾーン位置情報
として用いられる。またステップ４では、ステップ３ま
での累加算値“00"がゾーン位置情報として選択回路52
に供給される。

選択回路52は、ゾーン位置発生回路54からのゾーン位
置情報が“00"の場合、ステップ１で述べたように、入
力データレジスタ51の第３〜第６ビット位置の内容（こ
こでは入力ビットI4〜I7を、同選択回路52の第０〜第３
ビット位置から第４図（ｄ）に示すように拡大データ発
生回路55に選択出力する。この拡大データ発生回路55
は、キャリー信号c1〜c4がこの例のように0,0,1,0の場
合、先頭の入力ビットI4を出力ビットO12〜O14としてそ
の第０〜第２ビット位置より出力し、次の入力ビットI5
を出力ビットO15としてその第３ビット位置より出力す
る。上記のステップ４での拡大処理はステップ１での拡
大処理と同様である。

４ビット入力データの（少なくとも）先頭ビットI4の
拡大処理が終了すると、次のステップ５では、残りのI5
〜I7が入力データレジスタ51の第０〜第２ビット位置に
４ビットシフトされ、第３〜第６ビット位置には後続す
る４ビット入力データが保持され、上記のステップ２と
同様の拡大処理が行なわれる。ステップ６以降の処理に
ついても同様であり、３倍拡大処理が３ステップ単位で
繰返される。

なお、第３図の回路では、加算器21の加算結果の整数
部１ビットをキャリー信号c1としているが、加算器21の
加算結果の小数部から整数部への桁上げを示すキャリー
をキャリー信号c1として用いることも可能である。

また、第３図のアキュムレータ25には、加算器24の加
算結果の小数部が保持されるようになっているが、整数
部を含む加算結果が保持されても差支えない。但し、こ
の場合、アキュムレータ25の保持内容のうち小数部だけ
が加算器21のＡ入力に導かれるように、信号線26を設定
する必要がある。一方、加算器22〜24のＡ入力には、ア
キュムレータ25の保持内容が全て導かれても差支えな
い。また、第３図のアキュムレータ25に加算器24の整数
部を含む加算結果を保持する場合には、アキュムレータ
25の保持内容のうちの整数部１ビット（整数部が複数ビ
ット構成であれば最下位ビット）と加算器21の加算結果
の整数部１ビット（整数部が複数ビット構成であれば最
下位ビット）との不一致を検出する排他的論理和ゲート
を設け、このゲートの出力信号をキャリー信号c1として
用いることも可能である。この場合、加算器21のＡ入力
にアキュムレータ25の保持内容を全て導くようにしても
差支えない。

更に、第３図の回路では、例えばキャリー信号c2を得
るのに、排他的論理和ゲート35を用いているが、比較器
を用いることも可能である。また排他的論理和ゲート35
に代えて比較器を用いる場合、加算器22,23の加算結果
の整数部が複数ビット構成であるものとすると、この整
数部全体の一致を検出するようにしてもよい。

［発明の効果］ 以上詳述したようにこの発明によれば、ｎビット単位
で入力される入力ドットパターンに対する間引き指示用
のｎ個の信号が並列に生成できるので、イメージサイズ
縮小処理が複数ビット並列に実行でき、縮小処理の高速
化が図れる。

【図面の簡単な説明】

第１図はこの発明の第１実施例を示すブロック構成図、
第２図は第１図の構成の動作説明図、第３図はこの発明
の第２実施例を示すブロック構成図、第４図は第３図の
の構成の動作説明図、第５図は従来例を示すブロック構
成図である。 21〜24…加算器、25…アキュムレータレジスタ、26…信
号線、31…倍率レジスタ、32…２倍値発生器、33…３倍
値発生器、34…４倍値発生器、35〜37…排他的論理和ゲ
ート（不一致検出手段）、40,50…サイズ変換データ発
生回路、41,53…キャリー数コード化回路、42…縮小デ
ータ発生回路、43…出力データレジスタ、44,52…選択
回路、45,54…ゾーン位置発生回路、51…入力データレ
ジスタ、55…拡大データ発生回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ｎビット単位で順次入力されるイメージサ
   イズ変換対象のドットパターンデータを、指定された倍
   率に基づいて順次生成されるｎビットのキャリー信号に
   従って縮小し、出力するイメージサイズ変換回路であっ
   て、 ｎビットドットパターンデータ入力にそれぞれ対応し、
   指定された倍率に従って所定の演算をｎビット並列に実
   行し、間引き指示ビットか否かを表すｎビットキャリー
   信号を生成するための縮小指示回路と、 前記ｎビットドットパターンデータ及びｎビットのキャ
   リー信号を順次入力し、前記キャリー信号が間引き指示
   ビットであった場合、前の間引き指示ビットに対応する
   ビットの次の入力パターンデータから本間引き指示ビッ
   トに対応するデータまでを論理和演算し、出力する縮小
   データ発生手段と、 前記間引き指示ビットを入力して間引き指示数をカウン
   トするキャリー数コード化手段と、 前記縮小データ発生手段によって出力されたデータを所
   定位置にストアし、前記キャリー数コード化手段から出
   力されたカウント数分データをシフトするシフトレジス
   タと、 前記キャリー数コード化手段によってカウントされた数
   を累積し、所定数以上に到達したとき、その累積値に基
   づいた位置に対応する前記シフトレジスタのデータを選
   択して出力する手段とを具備したことを特徴とするイメ
   ージサイズ変換回路。