KR910004640B1

KR910004640B1 - 영상 크기 변환기

Info

Publication number: KR910004640B1
Application number: KR1019870002898A
Authority: KR
Inventors: 타카시 나가시마
Original assignee: 가부시기가이샤 도시바; 와다리 스기이찌로오
Priority date: 1986-03-28
Filing date: 1987-03-28
Publication date: 1991-07-08
Also published as: JPS62226379A; JP2509563B2; US4907171A; KR870009581A

Abstract

내용 없음.

Description

영상 크기 변환기

제 1 도는 본 출원인에 의해 사용되었던 영상 크기 변환기의 블록도.

제 2 도는 본 발명의 한 실시예에 따른 영상 크기 변환기로서의 영상 크기 축소 회로의 블록도.

제 3 도는 제 2 도의 축소 데이타 발생기의 상세 논리도.

제 4 도는 캐리 신호의 비트 패턴과 캐리 신호수의 코드 사이의 변환을 보여주는 캐리수 인코딩 회로(41)에 대한 테이블.

제 5 도는 제 2 도의 출력 데이타 레지스터(43)의 상세 논리도.

제 6 도는 존 위치 발생기(45)의 상세 논리도.

제 7 도는 제 2 도의 선택기(44)의 논리도.

제 8a 도 내지 제 8c 도는 영상 크기 축소 회로의 동작을 설명하기 위한 도면.

제 9 도는 본 발명의 다른 실시예에 따른 영상 크기 변환기로서의 영상 크기 확대 회로의 블록도.

제 10 도는 제 9 도의 입력 데이타 레지스터(71)의 상세 논리도.

제 11 도는 제 9 도의 선택기(73)의 상세 논리도.

제 12a 도 내지 제 12d 도는 제 9 도의 영상 크기 확대 회로의 동작을 설명하기 위한 도면.

* 도면의 주요부분에 대한 부호의 설명

31 : 스케일 레지스터 32 : 2X값 발생기

33 : 3X값 발생기 35,36,37 : 배타적 OR 게이트

40 : 영상 크기 축소 데이타 발생기41 : 캐리수 인코딩 회로

43 : 출력 데이타 레지스터 47,61,63 : 프로그램 가능 논리 배열(PAL)

49 : 제1OR 게이트 51 : 제2OR 게이트

70 : 확대 데이타 발생기 71 : 입력 데이타 레지스터

73 : 선택기 75 : 확대 데이타 발생기

77 : 제1레지스터 79 : 제2레지스터

본 발명은 영상 데이타를 지정된 스케일로 확대 또는 축소시키는 영상 크기 변환기(image size converter)에 관한 것이다.

본 출원인에 의해 사용되었던 제 1 도의 영상 크기 변환기는 DDA(디지탈 차동 분해기)를 구비한다. 이런 DDA는 초기값 및 증분값을 수신하여 좌표값을 발생하기 위한 공지의 회로이다. DDA는 가산기(14), 영상크기의 축소 또는 확대비가 세트되는 스케일 레지스터(15) 및 "0"이 초기값으로 세트되고 그 다음 10진부가 세트되는 누산기(16)를 구비한다. 영상 크기 변환기는 또한 축소 모드에서 가산기(14)로부터 캐리 신호를 게이팅하기 위한 AND 게이트(1), 확대 모드에서 가산기(14)로부터 캐리 신호를 게이트하기 위한 AND 게이트(2), 축소 모드에서 시프트 신호를 소스 시프팅 레지스터(11) (추후 설명됨)로 연속 공급하도록 제어하는 OR 게이트(4), 확대모드에서 시프트 신호를 행선 레지스터(13)로 연속 공급하도록 제어하는 OR 게이트(3), 시프트 신호를 각각 OR 게이트(3,4)로부터 게이트시키기 위한 AND 게이트(5,6), 영상 데이타를 기억하기 위한 소스 시프트 레지스터(11), 영상 도트 패턴을 레지스터(11)로부터 수신하여 확대 또는 축소 영상 도트 패턴을 나타내는 영상 데이타 패턴을 발생하기 위한 데이타 발생기(12)(예:OR 게이트) 및 데이타 발생기(12)로부터 출력된 영상 데이타를 기억하기 위한 행선 레지스터(13)를 구비한다.

제 1 도의 회로에서 영상 데이타를 축소시키기 위해서, 도트의 단위로 소스 시프트 레지스터(11)로부터 출력된 영상 데이타가 소정의 비율로 데이타 발생기(12)에 의해 추출된다(혹은 논리합이 된다). 영상 확대는 캐리 신호가 공급될때까지 동일한 영상 데이타를 레지스터(11)에 복사함으로써 수행된다. 통상의 영상 크기 변환기에서의 영상 데이타 확대 및 축소는 이하에서 설명될 것이다. 제 1 도의 회로는 정상 논리, 즉 활성고레벨에 따라 동작된다는 점에 유의하여야 한다.

영상 크기 축소는 다음에서 설명된다. 영상 크기가 1/3로 축소된다고 가정한다. 이 경우에, 값 "1/3"이 스케일 레지스터(15)에 세트되고 "0"이 누산기(16)에 초기 값으로 세트된다. 가산기(14)는 "0" 및 "1/3"을 가산하여 그 합 "1/3"을 다시 누산기(16)로 공급한다. 제1가산은 캐리 신호의 발생을 일으키지 않는다. 제2가산에서 누산기(16)에서의 "1/3"은 스케일 레지스터(15)에 "1/3"이 가산되므로, 그 결과의 합은 "2/3"가 된다. 그 결과의 합에서 명백한 바와 같이, 아무런 캐리 신호도 발생되지 않는다. 제3가산에서, 누산기(16)내의 "2/3"은 스케일 레지스터(15)내의 "1/3"이 가산되어, 그 결과의 합은 "1"이 된다. 이 경우에, 10진부로부터 적분부로의 캐리가 발생하고, 유효 캐리 신호가 출력된다. 가산 결과는 "1"(="3/3")을 나타내기 때문에, 10진부는 "0"이 되고, 그 "0"은 다시 누산기(16)에 세트된다. 이어서 상기 동작이 반복된다. 스케일이 1/3이 되도록 세트될 경우, 가산기(14)는 모든 세번의 가산동안 유효(논리"1")캐리 신호 "1"을 발생한다. 구체적으로 말하여, 가산기(14)는 논리"0", "0" 논리"1", 논리"0", 논리"0", 논리"1",…을 순차적으로 발생한다. 가산기(14)로부터 출력된 제1가산에서, 논리"0"의 캐리 신호는 AND 게이트(1)에 공급되고 동시에 논리"1"의 축소 모드 신호가 AND 게이트(1)에 공급된다. 또한 논리"1"의 축소 모드 신호는 OR 게이트(4)에 공급된다. OR 게이트(4)는 고레벨의 신호를 AND 게이트(6)에 공급하며, 이에 따라 AND 게이트(6)는 클럭 신호에 응답하여 시프트 신호를 소스 시프트 레지스터(11)에 공급한다. 레지스터(11)는 클럭 신호에 응답하여 1비트 영상 도트 패턴을 공급한다.

데이타 발생기(12)는 1비트 영상 도트 패턴을 레지스터(11)의 MSB와 OR 연산하고 그 OR 연산 적(OR product)을 레지스터(13)에 공급한다. 레지스터(13)는 OR 연산적을 기억하여 그것을 다시 발생기(12)로 공급한다. 상기 동작은 클럭 신호에 응답하여 반복된다. 한편, AND 게이트(1)는 논리"0'의 캐리 신호를 수신한다. AND 게이트(5)는 OR 게이트(3)로부터 출력된 신호에 논리"0"으로 세트되기 때문에 시프트 신호를 행선 레지스터(13)로 공급하지 않는다. 제2가산의 경우에도, 10진부로부터 적분부로의 캐리가 발생하지 않으며, 제1가산과 동일한 연산이 수행된다. 제3가산에서는, 유효(논리"1") 캐리 신호가 가산기(14)로부터 출력된다. 논리 "1"의 캐리 신호는 OR 게이트(3)를 통해 AND 게이트(5)에 공급된다. AND 게이트(5)는 클럭 신호에 응답하여 시프트 신호를(즉 논리"1"의 캐리 신호)를 행선 레지스터(13)에 공급하고 레지스터(13)의 내용은 1비트씩 시프트 된다. 이 상태에서, 레지스터(11)로부터의 3비트 영상 도트 패턴은 발생기(12)에 의해 서로 논리 OR 연산되며 그 결과는 레지스터(13)의 MSB로서 유지된다. 이와 같은 방법으로, 상기 연산은 영상 데이타를 축소시키도록 반복된다.

확대 모드에서, 논리"1"의 확대 신호는 AND 게이트(2) 및 OR 게이트(3)에 공급된다. OR 게이트(3)는 AND 게이트(5)가 클럭 신호를 행선 레지스터(13)에 공급하도록 논리"1"의 신호를 출력한다. 레지스터(13)는 클럭 신호에 응답하여 시프팅을 수행한다. 제1가산에서, 캐리 신호는 논리"0"으로 세트되므로, AND 게이트(2)는 이 신호, 즉 논리"0"을 발생한다. 논리"0"의 신호는 OR 게이트(4)를 통해 AND 게이트(6)에 공급되고, AND 게이트(6)는 클럭 신호를 소스 레지스터(11)에 공급하지 않는다. 레지스터(11)는 시프팅을 수행하지 않는다. 레지스터(11)로부터의 영상 도트는 데이타 발생기(12)에 공급되고, 발생기(12)는 그것의 데이타를 레지스터(13)에 공급한다. 제2가산에서는 제1가산에서와 동일한 연산이 반복된다. 제3가산에서는, 논리"1"의 캐리 신호가 출력되므로, 이 신호는 AND 게이트(2), OR 게이트(4) 및 AND 게이트(6)를 통해 레지스터(11)에 공급된다. 그 결과, 레지스터(11)는 1비트씩 시프트되고 다음 영상 도트 패턴이 발생된다. 3X 확대의 경우에, 레지스터(11)가 한 번 시프트될 동안 세 번 시프트 된다. 따라서, 레지스터(11)로부터의 동일한 영상 도트는 레지스터(13)에서 세번 복사된다.

상술한 설명으로부터 명백한 바와 같이, 도트 단위의 축소 또는 확대는 통상의 영상 크기 변환기에서 수행 된다. 이러한 이유로, 고속 영상 크기 변환을 필요로 하는 산업분야, 예컨대 광학 디스크에 접속된 영상 검색 시스템에서는 처리 속도가 매우 느리기 때문에 오퍼레이터를 위해 오랜 대기 시간이 필요하다.

본 발명의 목적은 복수의 병렬 비트의 영상 크기를 축소 또는 확대하기 위한 영상 크기 변환기를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은 스케일 값에 따라서 영상 크기를 확대 또는 축소하기 위한 영상 크기 변환기로서, 스케일값을 영상 크기 변환기에 입력시키기 위한 수단과, 상기 스케일값에 응답하여 복수의 캐리 신호를 병렬로 발생하기 위한 수단과, 복수의 영상 크기 변환 대상의 도트 패턴 데이타를 발생하기 위한 수단과, 상기 복수의 캐리 신호의 병렬 출력 및 영상 크기 변환 대상의 도트 패턴 데이타에 응답하여 스케일값에 따라서 변환되는 출력 도트 패턴을 생성하기 위한 수단을 구비하고 있다.

본 발명의 그 밖의 목적 및 특징은 첨부 도면을 참조로한 다음의 설명으로부터 명백해 질 것이다.

[제1실시예]

제 2 도는 본 발명의 한 실시예에 따른 영상 크기 변환기로서의 영상 크기 축소 회로의 블록도이다. 제 1 도의 종래의 회로 구성을 제 2 도의 회로 구성과 비교하면, 본 발명에 따른 캐리 신호 발생기는 병렬 캐리 신호 발생기를 구비한다. 본 발명의 특징은 종래의 구성에서의 직렬 캐리 신호가 병렬 캐리 신호로서 출력되므로 고속 영상 크기 변환이 가능하다는 점이다. 이 실시예에 있어서, 스케일값과 누산값의 제1 내지 제3가산이 동시에 수행되지만, 가산의 수효는 본 발명의 범위를 제한하지 않는다. 각 가산기(21) 내지 (24)는 입력 A 및 B를 가지며 데이타 신호 입력을 입력 A 및 B에 가산한다. 가산기(21) 내지 (23) 은 적분부의 1비트 출력(즉, 각 적분부의 하위 비트)을 발생하고, 가산기(24)는 적분부의 1비트 출력과 16비트 출력을 10진부로서 발생한다. 누산기(25)는 가산기(24)로부터 16비트 10진부를 홀드한다. 누산기(25)로부터의 누산값은 통상적으로 가산기(21) 내지 (24)의 입력(A)에 공급된다. 스케일 레지스터(31)는 지정된 축소비를 기억하기 위한 16비트 레지스터를 구비한다. 그 축소비는 레지스터(31)로부터 가산기(21)의 입력(B)으로 공급됨과 동시에 2X,3X 및 4X값 발생기(32),(33),(34)에 공급된다. 발생기(32)는 이 실시예에서 레지스터를 구비한다. 레지스터(31)의 값을 죄측으로 1비트씩 시프트 시김으로써 얻어진 값은 발생기(32)에서 세트된다. 발생기(33)는 레지스터 및 가산기를 구비한다. 스케일 레지스터 값을 좌측으로 1비트씩 시프트된 2X값에 가산함으로써 얻어진 값은 발생기(33)에서 세트된다. 상기 레지스터 값을 좌측으로 2비트씩 시프트시킴으로써 얻어진 값은 발생기(34)에서 세트된다.

발생기(32)로부터의 출력(2△)은 가산기(22)의 입력 B에 입력된다. 발생기 (33)로부터의 출력(3△)는 가산기(23)의 입력 B에 공급된다. 발생기(34)로부터의 출력(4△)는 가산기(24)의 입력 B에 공급된다. 배타적 OR 게이트(35)는 가산기(21)로부터의 적분부의 1비트와 가산기(22)로부터의 적분부의 1비트 사이의 불일치를 검출한다. 배타적 OR 게이트(36)는 가산기(22)로부터의 적분부의 1비트와 가산기(23)로부터의 적분부의 1비트 사이의 불일치를 검출한다. 배타적 OR 게이트(37)는 가산기(23)로부터의 적분부의 1비트와 가산기(24)의 적분부의 1비트 사이의 불일치를 검출한다. 영상 크기 축소 데이타 발생기(40)는 축소 데이타 발생기(42), 캐리수 인코딩 회로(41), 출력 데이타 레지스터(43), 존 위치 발생기(45) 및 선택기(44)로 구성된다. 발생기(40)는 4비트 입력 데이타(즉 영상 크기 변환 대상의 도트 패턴)를 수신하여 가산기(21)로부터의 적분부의 1비트와 배타적 OR 게이트(35),(36),(37)로부터의 출력 신호(즉 캐리 신호 C1 내지 C3)를 기초로 하여 4비트 입력 데이타와 출력 데이타 사이의 일치(추후에 상세히 설명됨)를 판단한다. 인코딩 회로(41)는 캐리 신호 C0 내지 C3를 인코드하여 캐리 신호의 수를 나타내는 3비트 캐리 코드를 발생한다. 발생기(42)는 캐리 신호 C0 내지 C3를 기초로 하여 4비트 입력 데이타를 축소하고 최대 4비트를 갖는 축소 데이타를 발생한다. 레지스터(43)는 예컨대, 11비트 레지스터를 포함하며 발생기(42)로부터의 출력 데이타를 홀드시킨다. 레지스터(43)로부터의 데이타의 제7 내지 제10비트는 발생기(42)로부터의 출력 데이타에 대한 입력 비트로서 사용된다. 제0 내지 제6비트는 선택기(44)에 대한 출력 비트로서 사용된다. 레지스터(43)는 4비트의 최대 시프트 수를 갖는 배럴 시프트 기능을 갖는다. 발생기(42)로부터의 출력 데이타가 레지스터(43)에 입력되기 전에, 레지스터(43)는 인코딩 회로(41)에 의해 발생된 코드로 표시되는 캐리 신호의 수에 의해 기억 내용을 배럴 시프트 시킨다.

출력 데이타 레지스터의 제7비트는 축소 데이타 발생기(42)로 다시 공급되어 다음 출력 데이타 패턴과 논리 OR 연산된다.

선택기(44)는 출력 데이타 레지스터(43)에 기억된 데이타 중에서 4개의 연속 비트(예, I0-I3, I1-I4, I2-I5 또는 I3-I6)를 선택하여 선택된 비트를 출력한다. 존 위치 발생기(45)는 인코디 회로(41)에 의해 발생된 캐리 신호 수의 코드를 기초로 선택기(44)에 의해 선택될 4비트 데이타의 존 위치(I0-I3의 존0, I1-I4의 존1, I2-I5의 존2, I3-I6의 존3)를 나타내는 존 위치 정보(2비트)를 발생한다.

제 3 도는 제 2 도의 축소 데이타 발생기의 상세 논리도이다. 본 발명과 직접 관련이 없는 발생기 소자들은 부분적으로 생략되었다. 제 3 도를 참조하면, 발생기(42)는 프로그램 가능 논리 배열(PAL)(47), 제 1 OR 게이트(49) 및 제 2 OR 게이트(51)를 구비한다. 프로그램 가능 논리 배열(이하 PAL로 약칭함)(47)는 축소될 입력 데이타를 입력라인(53)을 통해 수신한다. 캐리 신호 C0-C3이 입력라인(55)를 통해 공급된다. 시프트량은 라인(57)을 통해 PAL(47)로 공급된다. 라임(59)을 통해서는 소망의 모드가 세트된다. 모드를 세팅하는데는 2가지 방식이 있는데, 그 하나는 간단한 추출(예컨대, 캐리 신호가 논리"1"에 대응하는 영상 도트만을 추출하는 경우)이고, 다른 하나는 OR 계산이다. 상기 PAL(47)은 캐리 신호에 따른 입력 데이타를 축소 하도록 프로그램된다. 이러한 프로그램의 일례가 나중에 제공된다. 제1OR 게이트들(49)과 제2OR 게이트(51)는 PAL(47)에 의해서는 프로그램될 수 없는 기능을 보정하기 위한 부가적인 회로이다.

제 2 도에서는 출력 레지스터(43)의 비트 7에서 축소 데이타 발생기(42)로의 피드백은 제 3 도의 PAL(47)내의 프로그램에 의해 실행된다.

캐리수 인코딩 회로(41)는 예를 들어 판독 전용 메모리를 구비한다. 제4도에 도시된 바와같이 인코딩 회로(41)는 4비트 캐리 신호를 수신하며, 논리"1"의 캐시수 신호를 표시하는 코드를 발생시키기 위한 변화 테이블을 갖는다.

제 2 도에서는 출력 데이타 레지스터(43)는 제 5 도에 도시된 것과 같은 2개의 프로그램 가능 배열 논리(PAL들 : 61,63)을 구비한다. 상기 PAL들(61),(63)은 그 내용을 지정된 시프트량에 의해 시프트하도록 프로그램되는데, 그 프로그램이 아래에서 도시되어 있다.

PAL(61)로부터의 각 출력은 제 2 도의 출력 레지스터(43)에 대한 비트3 내지 비트6에 대응한다. 또, PAL(63)으로부터의 각 출력은 제 2 도의 출력 레지스터(43)에 대한 비트0 내지 비트2에 대응한다.

존 위치 발생기(45)는 각각 제 6 도에서 도시된 바와 같은 캐리수의 신호입력을 각각 나타내는 코드를 가산시키기 위한 가산기(65)와, 이 가산기(65)로부터의 출력에 대한 누산값을 유지시키기 위한 시프트 레지스터(67)를 포함한다.

제 2 도에서 도시된 선택기(44)는 제 7 도에서 도시된 프로그램 가능 배열 논리를 구비한다. 이 프로그램 가능 배열 논리가 존 위치 발생기(45)로부터 공급된 존 위치 정보를 기초로 하여 출력 레지스터(43)로부터의 6개의 비트 출력에 대한 4개의 연속 비트를 선택하도록 프로그램된다.

제 1 도에서의 장치의 동작은 제 2 도를 참조하여 기술하되, 측히 축소비가 1/3인 경우에는 제 8a 도 내지 제 8c 도를 참조하여 기술될 것이다.

제 2 도의 회로에서는 3가지 단계가 1/3의 축소 처리를 위해 반복된다.

[단계 1]

가산기(21)가 스케일 레지스터(31)의 내용 △(=1/3)과 누산기(25)의 내용으로서의 X(초기 상태에서는 0)를 가산한다. 가산기(22)는 2X값 발생기(32)로부터의 출력 2△(=2/3)와 누산기(25)의 내용 X를 가산한다. 그리고 가산기(23)가 3X값 발생기(33)로부터의 출력 3△(=1)와 누산기(25)의 내용 X를 가산한다. 가산기(24)는 4X값 발생기(34)로부터의 출력 4△(=4/3)과 누산기(25)의 내용 X를 가산한다. 단계 1에서는 X=0 이므로, 가산기(21,22,23 및 24)의 합이 각각 1/3,2/,3,1 및 4/3이다. 가산기(24)로부터의 10진부에 대한 합은 1/3이다.

상기한 가산기(24)로부터의 10진부(1/3)는 클럭 신호에 응답하여 누산기(25)에 의해 유지된다. 따라서, 누산기(25)의 내용 X가 "0"에서 "1/3"로 갱신된다.

배타적인 OR 게이트(35)는 가산기들(21),(22)로부터의 합 적분부에 대한 1비트 부들간의 일치 혹은 불일치를 검출한다.

일치가 검출된 경우에는 배타적 OR 게이트(35)가 논리"0"의 캐리 신호 C2를 발생시킨다. 그렇지 않은 경우에는 배타적 OR 게이트(35)가 논닐"1"의 신호 C2를 발생시킨다. 마찬가지로, 배타적 OR 게이트(36)는 가산기들(22),(23)로부터의 합 적분부에 대한 1비트 부들간의 일치 혹은 불일치를 검출한다. 만일 일치가 검출되면, 배타적 OR 게이트(36)가 논리"0"의 캐리 신호 C3을 발생시킨다. 그렇지 않은 경우에는 상기 배타적 OR 게이트(36)가 논리"1"의 신호 C3을 발생시킨다. 또, 배타적 OR 게이트(37)는 가산기들(23),(24)로부터의 합에 대한 1비트의 부들간의 일치 또는 불일치를검출한다. 만일 일치가 검출되면, 배타적 OR 게이트(37)가 논리"0"의 캐리 신호 C4를 발생시킨다. 그렇지 않으면, 배타적 OR 게이트(37)가 논리"1"의 신호 C4를 발생시킨다.

가산기들(21) 내지 (24)로부터의 합에 대한 배타적 OR 연산적들은 다음과 같은 경우에 계산된다.

축소비가 1/3인 경우, 영상 크기 변환 제어 신호들로서의 캐리 신호들의 패턴은 논리"1"이 모두 2가지의 비트, 예컨대 "0","0","1","0","0","1",…의 비트로 나타나게 하는 패턴이다. 그러나, 가산기들(21) 내지 (24)로부터의 캐리 신호들이 항상 상기 비트 패턴과 일치하지는 않는다. 예를 들면, 누산기(25)의 내용 X가 "0"이고 스케일 레지시터(31)의 내용 △이 "1/3"인 경우, 가산기들(21) 내지 (24)로부터의 합들은 실질상 "1/3""2/3""3/3" 및 "4/3"이고, 대응하는 캐리 신호들의 논리 레벨들은 "0","0","1" 및 "1"이다. 상기 캐리 신호들의 패턴도 항상 비트 패턴과 일치하지는 않는다. 이를 방지하기 위하여, 논리"0"의 캐리 신호가 나타날때, 즉시 진행하는 캐리 신호가 논리 레벨이 참조된다. 만일 상기 즉시 진행하는 캐리 신호가 논리"1"로 세트되면, 다음 캐리 신호가 논리 "0"으로 세트된다. 예를 들어, 가산기(22)로부터의 캐리 신호가 논리"1"로 세트되고 또한 가산기(21)로부터의 캐리 신호도 논리"1"로 세트되면, 가산기들(21),(22)로부터의 출력들의 배타적 OR 연산적이 가산기 (22)로부터의 캐리 신호를 논리"0"으로 세트시키도록 계산된다. 따라서, 논리"0"의 출력은 캐리 신호 C2로서 출력이다. 마찬가지로, 가산기들(22) 및 (23)으로부터의 캐리 신호들이 논리"1"로 세트되면, 가산기(23)로부터의 캐리 신호가 논리 "0"으로 세트되어 캐리신호 C₂로서 출력된다. 만일 가산기(23),(24)로부터의 캐리 신호들이 논리"1"로 세트되면, 배타적 OR 연산적은 가산기(24)로부터의 캐리 신호가 논리"0"으로 세트되어 캐리 신호 C3로서 출력되게 하도록 계산된다.

상술한 설명으로부터의 명백한 바와같이, 가산기(21)로부터의 적분부에 대한 1비트로서의 캐리 신호 C0 와 그리고 배타적 OR 게이트들(35) 내지 (37)로부터의 출력으로서의 캐리 신호들 C1,C2 및 C3은 제 1 도의 통상의 회로에 대한 가산기(14)내의 제4K(여기서 K=0,1,2,…), 제(4K+1), 제(4K+2) 및 제(4K+3)의 가산 캐리 신호에 대응한다. 이 실시예에 따라서, 영상 크기의 축소를 위해 요구되는 캐리 신호들이 제 1 도에서의 통상의 회로에 대한 4배의 비율로 발생될 수 있다.

단계 1에 있어서, 가산기들(21) 내지 (24) 로부터의 합성 적분부들에 대해 1비트 부들은 각기 "0","0","1" 및 "1"이다. 캐리 신호들 C0-C3의 논리 레벨들은 제 8a 도의 동작도로 도시된 바와 같은 "0","0","1" 및 "0"이다. 상기 신호들 C0-C3이 축소 데이타 발생기(42)로 공급된다. 이 발생기(42)는 또한 클럭 신호(도시생략)에 응답하여 4비트 입력 데이타(축소 대상 입력 도트 패턴)를 수신한다. 단계 1에서의 MSB로부터의 입력 데이타에 대한 4개의 비트가 I0,I1,I2 및 I3로서 한정되었다고 가정한다. 이러한 경우에는 신호들 C0,C1,C2 및 C3의 논리 레벨들이 "0","0","1" 및 "0"이므로 발생기(42)는 논리"1"의 캐리 신호가 예컨대 입력 비트 I2의 위치까지 나타낼때까지는 도트 패턴의 영상 크기를 계속적으로 축소시킨다. 이러한 경우, 영상 크기를 축소시키는데 2가지 유형의 기술을 이용할 수 있다. 그 하나는 논리"1"의 캐리 신호에 대응하는 도트만을 유효화하는 것과 그리고 논리"0"의 캐리 신호들에 대응하는 도트들을 무효화하는 기술이다. 다른 하나는 논리"1"의 캐리 신호가 나타날때까지 도트 패턴들의 OR 연산적을 계산하는 것과 OR 출력을 각각의 화상 축소 사이클에 대한 도트 패턴으로서 사용하는 기술이다. 그러나, 이 실시예에 있어서는 간단성을 위하여 OR 연산적을 계산하기 위한 기술이 설명될 것이다. 축소 데이타 발생기(42)는 비트들I0 내지 I2의 OR 연산적을 계산한다. 상기 OR 연산적은 제 8a 도에서 도시된 것과 같이 출력 데이타 레지스터(43)의 제7비트 위치에서 기억되고 그 개시 출력 비트가 00으로서 주어지도록 제공된다. 비트 I3가 제 8a 도에서 도시된 바와 같이 레지스터(43)의 제8비트위치에서 기억되어 다음에 축소될 출력 비트 01(*)로서 제공한다.

캐리 신호들 C0-C3은 캐리수 인코딩 회로(41)로 공급된다. 이 인코딩 회로(41)가 신호들C0-C3을 인코드해서 캐리 신호(예컨대, 논리"1"의 캐리수 신호들)를 나타내는 3비트 코드를 발생시킨다. 신호들 C0,C1,C2 및 C3가 각기 "0""0""1" 및 "0"인 단계 1에서는 캐리수 신호의 코드가 "1"로서 주어진다. 이러한 코드는 출력 데이타 레지스터(43)로 공급된다. 레지스터(43)가 인코딩 회로(41)로부터의 코드로 표시된 값에 의해 배럴 시프팅을 수행한다. 그 결과, 레지스타(43)의 제7 및 제8비트위치에서의 00및 01(*)이 제 8a 도에서 화살표 A에 의해 지시된 바와같은 제6 및 제7비트위치로 시프트된다.

캐리수 인코딩 회로(41)로부터의 코드는 또한 존 위치 발생기(45)로 공급된다. 이 발생기(45)가 코드들을 누산시킨다. 누산된 결과는 축소 데이타 발생기(42)로부터 출력 데이타 레지스터(43)로 신호를 출력시키기 위한 사이클수를 카운트하는데에 사용된다. 누산된 결과가 4번 또는 4사이클로 나타날때, 예컨대 출력이 발생기(42)로부터 레지스어(43)로 4번 보내질때, 3비트합의 MSB가 논리"1"로 세트된다(그러나, MSB가 단계 1에서는 논리"1"로 세트되지 않는다). 3 비트 합의 MSB가 논리"1"로 세트될때, 그것은 4개 이상의 비트 출력 도트 패턴이 출력 레지스터(43)내에 나타남을 가리킨다. 존 위치 발생기(45)는 누산값의 하위 2비트를 선택기(44)에 존 위치 정보로서 공급한다. 만일 존 위치 정보가 "0"이면, 그것은 출력 데이타 레지스터(43)의 제3 내지 제6비트의 존을 가리키고, "10"이면 제1 내지 제4비트들의 존을 가르키며, 그리고 "11"인 경우에는 제0 내지 제3비트들의 존을 가리킨다.

[단계 2]

단계 2에서 X=1/3 이므로, 가산기들(21) 내지 (24)로부터의 합들이 각기 "2/3""3/3""4/3" 및 "5/3"이다. 상기 합들의 적분부에 대한 1비트부의 논리 레벨들은 각기 "0","1","1" 및 "1"이다. 그리고 캐리 신호들 C0,C1,C2 및 C3의 논리 레벨들은 "0","1","0", 및 "0"이다. 이 경우에는 가산기(24)로부터의 합의 10진수부분이 "2/3"이다. 그러므로, 누산기(25)의 내용 X가 "1/3"에서 "2/3"로 갱신된다.

제 8b 도를 참조하면, 단계 2에서의 입력 데이타 개시 비트(4비트)로부터의 비트들이 I4,I5,I6 및 I7로서 한정되는 경우, 축소 데이타 발생기(42)가 레지스터(43)의 제7비트 위치에서 유지되는 비축소 "01(*)"의 OR 연산적을 계산하는데, 그 이유는 캐리 신호들 C0,C1,C2 및 C3의 논리 레벨이 각기 "0","1","0" 및 "0"이기 때문이다. OR 연산적은 제 8b 도에서 도시된 바와 같이 출력 데이타 레지스터(43)의 제7비트 위치에서 비축소 출력 비트 "1"로서 기억된다. 축소 데이타 발생기(42)는 I6 및 I7의 OR 연산적을 계산한다. 상기 OR 결과가 제 8b 도에서 도시된 바와같이 출력 데이타 레지스터(43)의 제8비트 위치에서 비축소 출력 비트02(*)로서 기억된다.

레지스터(43)는 단계 1에서와 같은 방식의 코드로 표시되는 논리"1"의 캐리수 신호들에 의해 별렬 시프팅을 수행한다. 캐리 신호들 C0,C1,C2 및 C3의 논리 레벨들이 각기 "0","1","0" 및 "0"인 단계 2에서는 코드가 "1"이다. 배럴 시프팅은 단계 2에서 수행된다. 레지스터(43)의 제6,제7 및 제8비트 위치에서의 비트들 00,01 및 02(*)는 각기 제 8b 도에서 화살표 B로 지시된 바와같은 제5,제6 및 제7위치로 시프트된다. 존 위치 발생기(45)내에서 2비트수 캐리 신호들을 나타내는 코드들의 누산값(3비트들)은 "10"으로서 주어진다.

[단계 3]

단계 3에서는 X=2/3 이므로, 가산기들(21),(22),(23) 및 (24)의 합들이 각기 "3/3""4/3""5/3" 및 "6/3"이다. 합의 1비트부의 논리 레벨들은 "1","1","0" 및 "0"이고 캐리 신호들 C0,C1,C2 및 C3의 논리 레벨들은 "1","0","0" 및 "1"이다. 가산기(24)의 합의 10진부는 "0"이다. 따라서, 누산기(25)의 내용 X은 "2/3"에서 "0"으로 갱신된다.

단계 3에서, 입력 데이타의 개시 비트에서부터 몇 비트를(4비트들)이 제 8c도에서처럼 I8,I9,I10 및 I11로서 주어졌다고 가정한다. 이 경우에 있어서, 캐리 신호들 C0 내지 C3의 각 논리 레벨들은 "1","0","0" 및 "1"이므로, 축소 데이타 발생기(42)는 출력 데이타 레지스터(43)의 제7비트 위치에 기억된 축소되지 않은 비트 02(*)와 I8과의 OR적을 계산한다. 상기 OR적은 제 8c 도에 도시된 바와 같은 레지스터(43)의 제7비트 위치에 축소되지 않은 출력 비트 02으로서 기억된다. 발생기(42)는 I9 내지 I11의 OR적을 계산한다. 이런 OR적은 제 8c 도에 도시된 바와 같이 레지스터(43)의 제8비트 위치에 축소되지 않는 출력 비트 03으로서 기억된다.

출력 데이타 레지스터(43)에서, 배럴 시프팅은 단계 1에서 처럼 동일한 방식으로 코드에 의해 표시된 수를 기초로 해서 실행된다. 캐리 신호들 C0 내지 C3의 각 논리 레벨들이 "1","0","0" 및 "1"인 단계 3에서, 논리 "1"의 값을 갖는 캐리 신호수에 대한 코드는"10"이다. 따라서, 2비트 배럴 시프팅이 단계 3에서 실행된다. 출력 데이타 레지스터(43)의 제5,제6,제7 및 제8비트 위치에 기억된 비트들 00,01,02 및 03은 제 8c 도에서 화살표 C로 도시한 바와 같이 제3,네4,제5 및 제6비트 위치로 시프트된다.

단계 3에서, 존 위치 발생기(45)는 단계 2까지 얻어진 2비트 캐리 신호수를 나타내는 누산된 코드값 "10"에 코드 "10"를 가산한다. 발생기(45)에 의해 계산된 3비트합은 "100"이다. 단계 3에서 3비트합의 MSB가 "1"일때, 발생기(45)는 상기 합의 하위 2비트들을 존 위치 정보로서 선택기(44)에 공급한다. 선택기(44)는 상기 존 위치 정보에 따라 데이타 발생기(42)의 존 위치로부터 4출력 비트들을 선택한다. 상기 선택된 비트들은 출력 데이타로 구성된다. 이 경우에 있어서, 상기 존 위치 정보는 "0"이므로, 출력 데이타 레지스터(43)의 제3비트 내지 제6비트의 내용(00 내지03)이 선택되어 진다.

단계 3에서, 누산기(25)의 내용 X는 "2/3"에서 "0"(예, 초기값)으로 갱신된다. 따라서, 제 2 도의 회로에 의한 1/3 축소 처리시에, 단계 1 내지 단계 3에 걸친 동작들은 4비트 입력 데이타에 대해 반복적으로 실행된다.

전술한 실시예에 있어서, 2비트 축소 데이타가 축소 데이타 발생기(42)에서 출력 레지스터(43)로 공급되므로, 축소 데이타 일부분이 4비트 단위로 팩되고 4비트 축소 데이타가 상기 선택기(44)로부터 출력된다. 이러한 목적상, 상기 회로는 캐리수 인코딩 회로(41), 출력 레지스터(43), 존 위치 발생기(45) 및 선택기(44)를 포함한다. 그러나, 본 발명은 이러한 구성 부품을 사용하지 않고도 상기 목적을 실현할 수 있었다.

전술한 실시예에서는 간소화를 도모하기 위해, 축소 데이타 발생기(42), 출력 데이타 레지스터(43) 및 선택기(44)는 동일한 캐리 신호들 C0 내기 C3에 따라 동일한 단계에서 동작되었다. 그러나, 제 1 도의 회로에서 알 수 있듯이 파이프라인 처리도 실행될 수 있다.

[제2실시예]

제9에는 본 발명의 제2 실시예의 블럭도가 도시되어 있다. 제 2 도의 구성 부품과 동일한 부품에 대해서는 동일한 참조 번호를 사용했다. 제 9 도의 회로는 영상 크기 확대 회로로서, 스케일 레지스터(34)는 스케일 갓을 축소비가 아닌 확대비의 역수로서 기억한다.

확대 데이타 발생기(70)는 4비트 입력 데이타를 수신하고, 4비트 입력 데이타의 1비트 내지 4비트와 캐리 신호들 C0 내지 C3에 따른 4비트 출력 데이타와의 일치 여부를 판단한다. 입력 데이타 레지스터(71)는 클럭 신호에 응답하여 4비트 입력 데이타를 기억한다. 상기 레지스터(71)는 4비트 레지스터를 2개 구비하고, 4비트 시프팅 기능도 갖는다. 입력 데이타 레지스터(71)의 MSB를 포함하는 상위 7비트가 제0,제1,…,제6비트들로 주어지면, 제0 내지 제2비트들은 다음 스테이지에 출력되는 출력용으로만 사용되고, 제3 내지 제6비트들은 4비트 입력 데이타의 입력 존용과 다음 스테이지에 출력되는 출력용으로 사용된다.

선택기(73)는 입력데이타 레지스터(71)에서 상기 데이타(예, 제0 내지 제6비트들)중 연속 4비트를 선택한다. 캐리수 인코딩 회로(41)는 제2도에 도시된 회로와 동일한 구성을 갖는다. 제 9 도의 인코딩 회로(41)는 캐리 신호들(C0 내지 C3)을 인코드하고, 논리"1"값을 갖는 캐리 신호수를나타내는 3비트 코드를 발생한다. 존 위치 발생기(45)는 제 2 도에 도시된 발생기와 동일한 구성을 갖는다. 제 9 도의 발생기(45)는 선택기(73)에 의해 선택될 4비트 데이타를 포함하는 레지스터(71)의 존 위치를 지시하는 존 위치 정보(2비트)를 발생한다. 존 위치 정보는 상기 인코딩 회로(41)에 의해 발생된 코드레 따라 생성된다. 만약, 존 위치 정보가 "1"이면 제1 내지 제4비트들의 존을 나타내는 것이고, 만약 "10"이면 제1 내지 제 4비트들의 존을 나타내는 것이고, 만약 "11"이면 제2 내지 제5비트들의 존을 나타내는 것이고, 만약 "0"이면 제3 내지 제6비트들의 존을 나타내는 것이다. 확대데이타 발생기(75)는 선택기(73)에 의해 선택된 4비트 데이타를 이용하고, 캐리 신호들에 따라 확대된 4비트 출력 데이타를 발생한다.

제 9 도에 도시된 입력 데이타 레지스터(71)는 제 10 도에 도시된 바와 같은 프로그램 가능 배열 논리 회로(PAL)들을 구비한다. 상기 PAL(73)은 존 위치 발생기(45)로부터 공급된 존 위치 정보에 따라, 입력 레지스터(71)로부터 6비트 정보르 수신하고 발생기(75)에 지정된 존에 대한 4비트 정보를 발생기(75)로 출력시키기 위해 프로그램화 된다. 확대 데이타 발생기(75)는 캐리 신호들 C0 내지 C3에 따라 선택기(73)로부터 4비트 도트 패턴을 확대하도록 프로그램된다.

제 9 도의 회로 동작에 대해 제 12a 도 내지 제 12d 도를 참조하여 확대비가 3 : 1인 경우에 대해 설명한다.

제2실시예에 있어서, 확대비의 역수인 스케일 값은 제1실시예에서와 마찬가지로 1/3이다. 캐리 신호들 C0 내지 C3은 "0","0","1","0"; "0","0","1","0"; "1","0","0","0"의 순서로 반복된다. 따라서 3X 확대 처리는 이하 후술될 3단계르 반복하는 것에 의해 실현될 수 있다.

[단계 1]

4비트 입력 데이타가 단계 1에서 입력 데이타 레지스터(71)에 입력된다. 상기 입력 데이타의 개시 비트에서부터 몇 비트는 I0,I1,I2 및 I3으로서 정의된다. 비트들 I0 내지 I3은 제 12a 도에 도시된 바와 같이 레지스터(71)의 제3 내지 제6비트 위치에 각기 기억된다.

단계 1에서 캐리 신호들 C0,C1,C2 및 C3의 각 논리 레벨들은 제1실시예에서와 마찬가지로 "0","0","1" 및 "0"의 값을 갖는다. 캐리 신호들 C0 내지 C3은 케리수 인코딩 회로(41)에 공급된다. 상기 캐리수 인코딩 회로(41)는 제 2 도의 인코딩 회로(41)와 마찬가지로, 캐리 신호들을 인코드하고, 논리"1"인 캐리 신호수를 나타내는 3비트 코드를 발생한다. 캐리 신호들 C0,C1,C2 및 C3의 각 논리 레벨들이 "0","0","1" 및 "0"인 단계 1에서, 상기 코드는 "1"이다. 상기 코드도 존 위치 발생기(45)에 공급된다. 상기 발생기(45)는 상기 코드를 코드의 누산값(이 경우는 "0")에 가산한다. 상기 발생기(45)로부터 3비트 합의 하위 2비트들은 존 위치 정보로서 사용된다. 따라서, 단계 1에서, 누산값 "0"은 존 위치 정보로서 선택기(73)로 공급된다.

만약 존 위치 발생기(45)의 존 위치 정보가 "0"이면, 선택기(73)는 입력데이타 레지스터(71)의 제3 내지 제6비트의 내용 즉 선택기(73)의 제0 내지 제3비트들로부터 입력 비트 I0 내지 I3을 선택한다. 상기 선택된 비트들은 제 12a 도에 도시된 바와 같이 확대 데이타 발생기(75)로 전송된다. 캐리 신호들 C0 내지 C3은 상기 발생기(75)에 공급된다. 입력 데이타의 도트들은 논리 "1"인 캐리 신호가 나타날때까지 발생기(75)에 의해 복사된다. 특히, 캐리 신호들 C0 내지 C3의 각 논리 레벨들이 "0","0","1" 및 "0"이므로, 입력 데이타의 각 도트는 3번 복사된다. 이 경우에 있어서, 개시 비트 I0는 발생기(75)의 0번째 내기 2번째 비트로부터 출력 비트들(00 내지 02)로서 출력된다. 다음 입력 비트 I1는 발생기(75)의 제3비트 위치로부터 출력 비트(03)로서 출력된다.

[단계 2]

단계 1에서 4비트 데이타의 개시 비트 I0에 대한 확대처리가 종료될때, 나머지 비트들 I1 내지 I3은 입력 데이타 레지스터(71)의 제0비트 내지 제2비트로 4비트씩 시프트 된다. 따라서 다음의 4비트 입력 데이타는 제3 내지 제6비트 위치들에 기억된다. 이 경우에 있어서, 상기 입력 데이타는 I4 내기 I7로 구성된다.

단계 2에서, 케리 신호들 C0,C1,C2 및 C3는 각 논리 레벨들은 제1실시예의 단계에서와 마찬가지로 "0","1","0" 및 "0"값을 갖는다. 이 경우에 있어서, 인코딩 회로(41)에 의해 발생된 코드는 "1"이다. 존 위치 발생기(45)는 단계 1까지 계산된 논리 "1"의 캐리 신호수를 나타내는 코드의 누산값 "1"에 상기 코드 "1"을 가산한다. 상기 3비트 합의 하위 2비트인 누산값 "10"은 다음 단계 즉, 단계 3에서 존 위치 정보로서 사용된다. 단계 2에서는 단계 1까지 누산된 값 "1"이 존 위치 정보로서 선택기(73)에 공급된다.

만약 존 위치 발생기(45)로부터 출력된 존 위치 정보가 "1"이면, 입력 비트들 I1 내지 I4의 내용이 선택기(73)의 제0 내지 제3비트들로부터 출력된다. 상기 입력 비트들 I1 내지 I4은 제 12b 도에 도시된 바와 같이, 확대 데이타 발생기(75)에 입력된다. 캐리 신호들 C0 내지 C3의 논리 레벨들은 각각 "0","1","0" 및 "0"이므로, 발생기(75)는 4비트 출력 데이타의 제1비트(이 경우에 있어서 출력비트 05 위치)가지 입력 도트 I1을 복사한다. 상기 발생기(75)는 제0 과 제1비트 위치로부터 개시 입력 비트 I1을 출력 비트들 04,05로서 발생하고, 제2와 제3비트 위치로 부터 다음 입력 비트 I2를 출력 비트들 06,07로서 발생한다.

[단계 3]

단계 3에서, 캐리 신호들 C0,C1,C2 및 C3의 각 논리 레벨들은 "1","0","0" 및 "1"이다. 이 경우에 있어서, 캐리수 인코딩회로(41)에 의해 발생된 코드는 "10"이다. 존 위치 발생기(45)는 단계 2까지 계산된 누산값 "10"에 상기 코드 "10"을 가산한다. 그 결과인 합 "100"의 하위 2비트들 "0"은 단계 4에서 존 위치 정보로서 사용된다. 단계 3에서는, 단계 2까지 누산값 "10"이 존 위치 정보로서 선택기(73)에 공급된다.

만약 위치 발생기(45)로부터 존 위치 정보가 "10"이면, 제 12c 도에 도시된 바와 같이, 선택기(73)는 입력 데이타 레지스터(71)의 제1 내지 제4비트들의 내용 즉, 제0 내지 제3 비트위치들로부터 입력 비트들 I2 내지 I5를 선택하고, 상기 선택된 비트들을 확대 데이타 발생기(75)로 출력한다. 만약 캐리 신호들 C0 내지 C3의 논리 레벨들이 각각 "1","0","0" 및 "1"이면 발생기(75)는 4비트 출력 데이타의 제0위치(이 경우에는 출력 비트 08의 위치)까지 입력 도트 I2를 복사한다. 그리고, 상기 발생기(75)는 제3비트 위치(이 경우에는 출력 비트 08의 위치)까지 입력 데이타 I3을 복사한다. 이 경우에 있어서, 발생기(75)는 개시 입력 비트 I2를 상기 발생기(75)의 제0비트 위치에서 출력 비트 08로서 출력하고 입력 비트 I3을 상기 발생기(75)의 제1 내지 제3비트 위치에서 출력 비트(09 내지 011)로서 출력한다.

[단계 4]

캐리 신호들 C0 내지 C3의 논리 레벨이 단계 1에서와 마찬가지로 각각 "0","0","1" 및 "1"이므로, 논리"1"인 캐리 신호수와 일치하는 코드는 "1"이다. 논리 "1"인 캐리 신호수를 나타내는 코드의 누산값 "0"은 존 위치 발생기(45)에서 "1"로 갱신된다. 갱신된 값 "1"은 단계 5에서 존 위치 정보로서 사용된다. 단계 4에서는, 단계 3까지의 누산값 "0"이 존 위치 정보로서 선택기(73)에 공급된다.

만약 존 위치 발생기(45)로부터 출력된 존 위치 정보가 "0"이면, 선택기(73)는 입력 데이타 레지스터(71)의 제3 내지 제6비트 위치들의 내용 즉 선택기(73)의 제0내지 제3비트 위치들로부터 입력 비트들 I4 내지 I7의 내용을 선택한다. 상기 선택된 비트들은 제 12d 도에 도시된 바와 같이 확대 데이타가 발생기(75)로 출력된다. 캐리 신호들 C0 내지 C3의 논리 레벨들이 각각"0","0","1" 및 "0"일때, 발생기(75)는 제0 내지 제2비트들로부터 개시 입력 비트 I4를 출력 비트들 012 내지 014로서 출력한다. 다음 입력 비트 I5는 발생기(75)의 제3비트 위치에 출력 비트 015로서 설정된다. 단계 4에서의 확대 처리는 단계 1에서의 확대 처리와 동일하다.

4비트 입력 데이타의 개시 비트 I4에 대한 확대 처리가 종료될때, 나머지 비트들 I5 내지 I7은 입력 데이타 레지스터(71)의 제0 내지 제2비트 위치들로 4비트씩 시프트된다. 다음 4비트 입력 데이타는 제3내지 제6비트 위치들에 기억되고, 단계 2에서 실행된 동일한 동작들이 이루어진다. 단계 6의 처리와 다음 단계는 상기와 동일하다. 3X 확대는 3개의 단계로 반복된다.

제 2 도와 제 9 도의 실시예에 있어서 가산기(21) 합의 적분부의 1비트부는 캐리 신호 C0로서 주어진다. 그러나, 가산기(21) 합의 10진부에서 상기 적분부로 캐리된 것은 캐리 신호 C0로서 사용될 수도 있다.

상기 가신기(24) 합의 적분부는 제 2 도의 누산기(25)에 기억된다. 그러나, 적분부를 포함하는 합은 누산기(25)에 기억될 수도 있다. 이 경우에 있어서, 신호 라인들은 누산기(25)의 10진부 내용이 가산기(21)의 입력 A에 공급되게끔 접속되어야 한다. 모든 내용들 즉, 누산기(25)의 적분부와 10진부는 가산기들(22 내지 24)의 입력들(A)에 공급될 수도 있다.

또한 가산기(24)의 적분부를 포함하는 합이 제 2 도 및 제 9 도에 도시된 바와 같이 누산기 (25)에 기억될 때, 누산기(25)의 내용들중 적분부의 1비트부(적분부가 다수의 비트들로 구성된 경우, 상기 1비트 부분은 LSB이다)와, 상기 가산기(21)의 합중 적분부의 1비트 부(적분부가 다수의 비트들로 구성된 경우 1비트 부문은 LSB이다)는 배타적 OR 게이트에 의해 계산되고, 상기 게이트의 출력 신호는 캐리 신호 C0로서 사용될 수도 있다. 이 경우에 있어서, 누산기(25)의 내용인 적분부와 10진부는 가산기(21)의 입력 A에 입력될 수도 있다. 전술한 각 실시예에 있어서, 배타적 OR 게이트(35)는 일례로 캐리 신호 C1를 생성하는데 사용된다. 그러나, 배타적 OR 게이트 대신에 비교기가 사용될 수도 있다.

이 경우에 있어서, 가산기(22) 합의 적분부가 다수 비트들로 구성된다면, 적분부의 불일치가 검출될 수도 있다.

Claims

스케일 값에 따라 영상 크기를 확대 또는 축소시키기 위한 영상 크기 변환기에 있어서, 상기 스케일 값을 영상 크기 변환기에 입력시키기 위한 수단(31)과; 상기 스케일 값에 응답하여 복수의 캐리 신호를 병렬로 발생하기 위한 수단(21~24,35~37)과; 복수의 영상 크기 변환 대상의 도트 패턴 데이타를 생성하기 위한 수단[데이타 입력단자(제 2 도, 제 9 도)]과; 상기 복수의 캐리 신호의 병렬 출력 및 영상 크기 변환 대상의 도트 패턴 데이타에 응답하여 상기 스케일 값에 따라 변환되는 출력 도트 패턴을 생성하기 위한 수단(41~44,73~75)을 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 1 항에 있어서, 상기 복수의 캐리 신호를 발생하기 위한 수단이 일측 입력에서 스케일 값을 각각 수신하는 제1 내지 제n가산기(21~24)와; 상기 제n가산기로부터의 출력을 홀드하여 그 출력을 상기 제1 내지 제n가산기(21~24) 각각에 대한 타측 입력에 공급하기 위한 레지스터(25)와; 각각 상기 제2 내지 제n가산기의 합과 상기 제1 내지 제(n-1) 가산기의 합 사이의 불일치를 검출하기 위한 제1 내지 제(n-1) 불일치 검출수단(35~37)을 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 2 항에 있어서, 상기 레지스터(25)가 상기 제 n가산기의 최소한 10진부를 홀드하여 그 10진부를 상기 각각의 제1 내지 제n가신기(21~24)의 타측 입력에 공급하는 것을 특징으로 하는 영상 크기 변환기.
제 2 항에 있어서, 상기 제1 내지 제(n-1)불일치 검출수단(35~37)이 상기 제2 내지 제n가산기로부터의 합의 적분부의 최하위 비트와 상기 제1 내지 제(n-1)가산기의 적분부의 최하위 비트 사이의 불일치를 검출하는 것을 특징으로 하는 영상 크기 변환기.
제 2 항에 있어서, 상기 출력 도트 패턴을 생성하기 위한 수단이 상기 제1가산기 합의 적분부의 최하위 비트와 상기 제1 내지 제(n-1)불일치 검출수단(35~37)의 검출 결과를 기초로 하여 제 n비트 입력 도트 패턴과 제1 내지 제 n비트 입력 도트 패턴 사이의 일치 여부를 판단하는 것을 특징으로 하는 영상 크기 변환기.
제 2 항에 있어서, 상기 출력 도트 패턴을 생성하기 위한 수단이 상기 제1가산기의 가산시 10진부로 부터 적분부로의 캐리의 유무를 나타내는 캐리 신호와 상기 제1 내지 제(n-1) 불일치 검출수단(35~37)의 검출 결과를 기초로 하여 제n비트 입력 도트 패턴과 제1 내지 제n비트 출력 도트 패턴들 사이의 일치 여부를 판단하는 것을 특징으로 하는 영상 크기 변환기.
제 4 항에 있어서, 상기 제1가산기로부터의 합의 적분부의 최하위 비트와 상기 레지스터의 내용 사이의 불일치를 검출하기 위한 제1불일치 검출 수단과, 상기 제2 내지 제n가산기로부터의 합의 적분부의 최하위 비트와 상기 제1 내지 제(n-1) 가산기로부터의 합의 적분부의 최하위 비트 사이의 불일치를 검출하기 위한 제2 내지 제n의 불일치 검출 수단을 아울러 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 1 항에 있어서, 상기 출력 도트 패턴을 생성하기 위한 수단이 프로그램 가능한 논리 배열(PAL)로 이루어진 것을 특징으로 하는 영상 크기 변환기.
제 2 항에 있어서, 상기 제1가산기가 상기 제1가산기의 가산시 10진부로부터 적분부로 캐리가 생성될때 논리 "1"의 캐리 신호를 출력하고, 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)이 불일치를 검출할때 논리 "1"의 캐리 신호를 출력하며, 상기 출력 도트 패턴을 생성하기 위한 수단은 영상 크기 축소 데이타 발생기로서, n비트 단위로 입력된 영상 크기 축소 대상의 도트 패턴을 수신하고, 상기 제1가산기의 가산 결과와 상기 제1내지 제(n-1)의 불일치 검출 수단(35~37)의 검출 결과를 수신하여, 상기 수신된 n비트 영상 크기 축소 대상의 도트 패턴과 상기 제1가산기의 가산 결과와 상기 제1 내지 제(n-1)의 불일치 검출수단(35~37)의 수신된 검출 결과 사이의 일치 여부를 판단하고, 논리 "1"의 캐리 신호가 상기 제1가산기 또는 상기 제1 내지 제(n-1)의 불일치 검출수단(35~37)으로부터 생성될때까지 영상 크기 축소 대상의 도트 데이타를 OR 연산하는 축소 데이타 발생기(42)와; 캐리 신호를 수신하여 캐리 신호수를 나타내는 캐리 코드를 발생하기 위한 캐리수 인코딩 회로(41)와; 상기 축소 데이타 발생기(42) 빛 상기 캐리수 인코딩 회로(41)에 접속되어, 상기 축소 데이타 발생기(42)로부터 출력 데이타를 수신하고 상기 캐리수 인코딩 회로(41)로 부터 캐리 코드로 표시되는 캐리 신호수 만큼 상기 축소 데이타 발생기(42)로부터의 출력 데이타를 시프트시키기 위한 출력 데이타 레지스터(43)와; 상기 출력 데이타 레지스터(43)에 접속되어 연속되는 n비트를 선택하기 위한 선택기(44)와; 상기 캐리수 인코딩 회로(41)에 접속되어 상기 캐리수 인코딩 회로(41)로부터 발생된 캐리 신호수의 코드를 기초로 하여, 상기 선택기(44)에 의해 선택될 n비트 데이타의 존 위치를 나타내는 존 위치 정보를 발생하기 위한 존 위치 발생기(45)를 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 9 항에 있어서, 상기 축소 데이타 발생기 (42)가 상기 출력 데이타 레지스터(43)내의 축소되지 않은 도트 데이타를 세트시키고, n비트 이하의 도트 에이타를 축소시킬 때 축소되지 않은 도트 데이타와 축소 대상의 도트 데이타를 OR 연산하는 것을 특징으로 하는 영상 크기 변환기.
제 10 항에 있어서, 상기 출력 데이타 레지스터(43)에 세트된 축소되지 않은 도트 데이타를 상기 축소 데이타 발생기(42)에 다시 공급하기 위한 수단을 아울러 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 9 항에 있어서, 상기 출력 레지스터가 배럴 시프터로 구성되고, n비트 데이타가 상기 축소 데이타 발생기(42)로 입력될 때 n개의 존으로 나누어지는 것을 특징으로 하는 영상 크기 변환기.
제 2 항에 있어서, 상기 제1가산기는 상기 제1가산기의 가산시 10진부로부터 적분부로 캐리가 생성될때 논리 "1"의 캐리 신호를 출력하고, 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)은 불일치를 검출할때 논리 "1"의 캐리 신호를 출력하며, 상기 출력 도트 패턴을 생성하기 위한 수단은 영상 크기 축소 데이타 발생기(40)로서, n비트 단위로 입력된 상기 영상 크기 축소 대상의 도트 패턴을 수신하고 상기 제1가산기의 가산 결과 및 상기 제1 내지 제(n-1)의 불일치 검출수단(35~37)의 검출 결과를 수신하여, 상기 수신된 n비트 영상 크기 축소 대상의 도트 패턴과 상기 제1가산기의 가산 결과 및 상기 제1 내지 제(n-1) 불일치 검출수단 (35~37)의 수신된 검출 결과 사이의 일치 여부를 판단하며, 이어서 논리 "1" 의 캐리 신호가 상기 제1가산기 또는 상기 제1 내기 제(n-1)의 불일치 검출수단(35~37)으로부터 생성될때까지 영상 크기 축소 대상의 도트 데이타를 제거하는 축소 데이타 발생기(42)와; 캐리 신호를 수신하여 캐리 신호의 수를 나타내는 캐리 코드를 발생하기 위한 캐리수 인코딩 회로(41)와; 상기 축소 데이타 발생기(42)와 상기 캐리수 인코딩 회로(41)에 접속되어 상기 축소 데이타 발생기(42)로부터 출력 데이타를 수신하고 상기 캐리수 인코딩 회로(41)로 부터의 캐리 코드로 표시되는 캐리 신호의 수만큼 상기 축소 데이타 발생기(42)로부터의 출력 데이타를 시프트 시키기 위한 출력 데이타 레지스터(43)와; 상기 출력 데이타 레지스터에 접속되어 연속되는 n비트를 선택하기 위한 선택기(44)와; 상기 캐리수 인코딩 회로(41)에 접속되어 상기 캐리수 인코딩 회로(41)로부터 발생된 캐리 신호수의 코드를 기초로 하여 상기 선택기(44)에 의해 선택될 n비트 데이타의 존 위치를 나타내는 존 위치 정보를 발생하기 위한 존 위치 발생기(45)를 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 13 항에 있어서, 상기 축소 데이타 발생기(42)는 상기 출력 데이타 레지스터에 축소되지 않은 도트 데이타를 세트시키고 n비트 이하의 도트 데이타를 축소시킬 때 축소되지 않은 도트 데이타와 연속되지 않은 축소 대상의 도트 데이타를 제거하는 것을 특징으로 하는 영상 크기 변환기.
제 14 항에 있어서, 상기 출력 데이타 레지스터(43)에서 세트된 축소되지 않은 도트 데이타를 상기 축소 데이타 발생기(42)에 다시 공급하기 위한 수단을 아울러 구비하는 것을 특징으로 하는 영상 크기 변환기
제 13 항에 있어서, 상기 출력 레지스터는 배럴 시프터로 구성되며, n데이타가 상기 축소 데이타 발생기에 입력될 때 n개의 존으로 나누어지는 것을 특징으로 하는 영상 크기 변환기.
제 2 항에 있어서, 상기 제1가산기는 상기 제1가산기의 가산시 10진부로부터 적분부로 캐리가 생성될 때는 논리 "1"의 캐리 신호를 출력하고, 상기 제 1 내지 제(n-1)의 불일치 검출 수단(35~37)은 불일치를 검출 할 때 논리 "1"의 캐리 신호를 출력하며, 상기 출력 도트 패턴을 생성하기 위한 상기 수단은 영상 크기 확대 데이타 발생기(75)로서, n비트 영상 확대 대상의 도트 데이타를 수신하기 위한 입력 레지스터(71)와; 상기 입력 레지스터(71)에 접속되어 상기 입력 레지스터(71)로부터 연속되는 n비트 데이타를 선택하기 위한 선택기(73)와; 캐리 신호를 수신하여 캐리 신호의 수를 나타내는 캐리코드를 발생하기 위한 캐리수 인코딩 회로(41)와; 상기 선택기(73)에 접속되어 상기 캐리수 인코딩 회로(41)로부터 발생된 캐리 신호수의 코드를 기초로 하여 상기 선택기(73)에 의해 선택될 n비트 데이타의 존 위치를 나타내는 존 위치 정보를 발생하기 위한 존 위치 발생기(45)와; 상기 선택기(73), 상기 제1가산기(21), 상기 제1 내지 제(n-1)의 불일치 검출수단(35~37)에 접속되어 논리 "1"의 캐리 신호가 상기 제1가산기(21) 또는 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)으로부터 생성될 때까지 상기 선택기(73)로부터 출력된 데이타의 각 도트를 복사하기 위한 확대 데이타 발생기(75)를 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 17 항에 있어서, 상기 입력 레지스터(71)는 n비트 확대 대상의 도트 데이타가 입력될 때 n비트 시프트 기능을 갖는 것을 특징으로 하는 영상 크기 변환기.
스케일 값에 따라서 영상 크기를 확대 또는 축소시키기 위한 영상 크기 변환기에 있어서, 상기 스케일 값을 영상 크기 변환기에 입력시키기 위한 수단(31)과; 상기 스케일 값에 응답하여 복수의 캐리 신호를 병렬로 발생하기 위한 수단(21~24,35~37)과; 복수의 영상크기 변환 대상의 도트 패턴 데이타를 생성하기 위한 수단 [데이타입력단자(제 2 도, 제 9 도)]과; 출력 패턴 데이타를 발생하도록 영상 크기 변환 대상의 도트 패턴 데이타를 수신 및 처리함과 아울러 상기 스케일 값에 따라 출력 패턴 데이타를 수정하도록 상기 캐리 신호의 병렬 입력에 응답하여 영상 패턴 데이타의 처리를 제어하기 위한 수단(40,70)을 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 19 항에 있어서, 상기 복수의 캐리 신호를 발생하기 위한 수단이 일측 입력에서 스케일 값을 각각 수신하는 제1 내지 제n의 가산시(21~24)와; 상기 제 n의 가산기로부터의 출력을 홀드시켜 그 출력을 상기 제1 내지 제 n의 가산기의 타측 입력에 공급하기 위한 레지스터(25)와; 상기 제2 내지 제 n의 가산기로부터의 합과 상기 제1 내지 제(n-1)의 가산기의 합 사이의 불일치를 검출하기 위한 제1 내지 제 (n-1)의 불일치 검출 수단(35~37)을 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 20 항에 있어서, 상기 레지스터(25)가 상기 제 n의 가산기의 10진부를 홀드시키고 그 10진부를 상기 제 1내지 제 n의 각 가산기의 타측입력에 공급하는 것을 특징으로 하는 영상 크기 변환기.
제 20 항에 있어서, 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)이 상기 제2 내지 제 n의 가산기(22~24)로부터의 합의 적분부의 최하위 비트와 상기 제1 내지 제(n-1)의 가산기(21~23)로부터의 합의 적분부의 최하위 비트 사이의 불일치를 검출하는 것을 특징으로 하는 영상 크기 변환기.
제 20 항에 있어서, 상기 출력 도트 패턴을 생성하기 위한 수단이 상기 제1내 가산기의 합의 적분부의 최하위 비트와 상기 제1 내지 제(n-1)의 불일치 검출수단(35~37)의 검출 결과를 기초로 하여 n비트 입력 도트 패턴과 1내지 n비트 출력 도트 패턴들 사이의 일치 여부를 판단하는 것을 특징으로 하는 영상 크기 변환기.
제 20 항에 있어서, 상기 출력 도트 패턴을 생성하기 위한 수단이 상기 제1가산기(21)의 가산시 10진부로부터 적분부로의 캐리의 유무를 나타내는 캐리 신호와 상기 제1 내지 제(n-1)의 불일치 검출수단 (35~37)을 기초로하여 n비트 입력 도트 패턴과 1내지 n비트 출력 도트 패턴 사이의 일치 여부를 판단하는 것을 특징으로 하는 영상 크기 변환기.
제 22 항에 있어서, 상기 제1가산기(21)로부터의 합의 적분부의 최하위 비트와 상기 레지스터(25)의 내용 사이의 불일치를 검출하기 위한 제1 불일치 검출 수단, 상기 제2 내지 제 n의 가신기(22~24)로부터의 합의 적분부의 최하위 비트와 상기 제1내지 제(n-1)의 가산기(21~23)의 적분부의 최하위 비트사이의 불일치를 검출하기 위한 제2 내지 제n의 불일치 검출 수단을 아울러 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 19 항에 있어서, 상기 출력 도트 패턴을 생성하기 위한 수단이 프로그램 가능한 논리 배열(PLA)로 구성되는 것을 특징으로 하는 영상 크기 변환기.
제 26 항에 있어서, 상기 제1가산기(21)는 사이 제1가산기(21)의 가산시 10진부로부터 적분부로 캐리가 생성될 때 논리 "1"의 캐리 신호를 출력하고, 상기 제1 내지 제(n-1) 의 불일치 검출 수단(35~37)은 불일치의 검출시 논리"1"의 캐리 신호를 출력하며, 상기 영상 크기 변환 대상의 도트 패턴 데이타를 수신 및 처리하기 위한 수단은 영상 크기 축소 데이타 발생기로서, n비트 단위로 입력된 상기 축소 대상의 도트 패턴을 수신하고 상기 제1가산기(21)의 가산 결과 및 상기 제 1 내지 제(n-1)의 불일치 검출 수단(35~37)의 검출 결과를 수신하여, 상기 수신된 n비트 영상 크기 축소 대상의 도트 패턴과 상기 제 1 가산기(21)의 가산 결과 및 상기 제 1 내지 제 (n-1)의 불일치 검출수단(35~37)의 수신된 검출 결과 사이의 일치 여부를 판단하고, 상기 제1 가산기 (21) 또는 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)으로부터 논리 "1"의 캐리 신호가 생성될 때까지 영상 크기 축소 대상의 도트 데이타를 OR연산하는 축소 데이타 발생기(42)를 구비하며, 상기 영상 패턴 데이타의 처리를 제어하기 위한 수단이 캐리 신호를 수신하여 캐리 신호수를 나타내는 캐리코드를 발생하기 위한 캐리수 인코딩 회로(41)와; 상기 축소 데이타 발생기(42) 및 상기 캐리수 인코딩 회로(41)에 접속되어 상기 축소 데이타 발생기(42)로부터 출력 데이타를 수신 하고 상기 캐리수 인코딩 회로(41)로부터의 캐리코드로 표시된 캐리 신호수 만큼 상기 축소 데이타발생기로 부터의 출력 데이타를 시프트 시키기 위한 출력 데이타 레지스터(43)와; 상기 출력 데이타 레지스터(43)에 접속되어 연속되는 n비트를 선택하기 위한 선택기(44)와; 상기 캐리수 인코딩 회로(41)에 접속되어 상기 캐리수 인코딩 회로(41)로 부터 발생된 캐리 신호수의 코드를 기초로하여 상기 선택기(44)에 의해 선택될 n비트 데이타의 존 위치를 나다내는 존 위치 정보를 발생하기 위한 존 위치 발생기(45)를 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 27 항에 있어서, 상기 축소 데이타 발생기(42)는 상기 출력 데이타 레지스터(43)에 축소되지 않은 도트 데이타를 세트시키고 n비트 이하의 도트 데이타를 축소시킬 때 축소되지 않은 도트 데이타와 연속되는 축소 대상의 도트 데이타를 OR 연산 시키는 것을 특징으로 하는 영상 크기 변환기.
제 28 항에 있어서, 상기 출력 데이타 레지스터(43)에 세트된 축소되지 않은 도트 데이타를 상기 축소 데이타 발생기(42)에 다시 공급하기 위한 수단을 아울러 구비하는 것을 특징으로하는 영상 크기 변환기.
제 27 항에 있어서, 상기 출력 레지스터 배럴 시프터로 구성되며, n 비트 데이타가 상기 축소 데이타 발생기에 입력될 때 n개의 존으로 나누어지는 것을 특징으로 하는 영상 크기 변환기.
제 20 항에 있어서, 상기 제1가산기(21)는 상기 제1가산기(21)의 가산기 10진부로부터 적분부로 캐리가 생성될 때 논리 "1"의 캐리 신호를 출력하고, 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)은 불일치 검출시 논리 "1"의 캐리 신호를 출력하며, 상기 영상 크기 변환 대상의 도트 패턴 데이타를 수신 및 처리하기 위한 수단은 영상 크기 축소 데이타 발생기(40)로서, n비트 단위로 입력된 영상 크기 축소 대상의 도트 패턴을 수신하고 상기 제1가산기의 가산 결과 및 상기 제1 및 제(n-1)의 불일치 검출 수단(35~37)의 검출 결과를 수신하여, 상기 수신된 n비트 영상 크기 축소 대상의 도트 패턴과 상기 제1가산기(21)의 가산 결과 및 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)의 수신된 검축 결과 사이의 일치 여부를 판단하며, 논리 "1"의 캐리 신호가 상기 제1가산기(21) 또는 상기 제1 내지 제(n-1)의 불일치 검출수단(35~37)으로부터 생성될 때까지 영상 크기 축소 대상의 도트 데이타를 제거하는 축소 데이타 발생기(42)를 구비하며, 상기 영상 패턴 데이타의 처리를 제어하기 위한 수단이 캐리 신호를 수신하여 캐리 신호의 수를 나타내는 캐리코드를 발생하기 위한 캐리수 인코딩 회로(41)와; 상기 축소 테이타 발생기(42) 및 상기 캐리수 인코딩 회로(41)에 접속되어 상기 축소 데이타 발생기(42)로부터 출력 데이타를 수신하여 상기 축소 데이타 발생기(42)로부터의 출력 데이타를 상기 캐리수 인코딩 회로(41)로부터의 캐리코드로 표시되는 캐리 신호의 수만큼 시프트시키기 위한 출력 데이타 레지스터(43)와; 상기 출력 데이타 레지스터(43)에 접속되어 연속되는 n비트를 선택하기 위한 선댁기(44)와; 상기 캐리수 인코딩 회로(41)에 접속되어 상기 캐리수 인코딩 회로(41)로부터 발생된 캐리 신호 수의 코드를 기초로하여 상기 선택기(44)에 의해 선택될 n비트 데이타의 존 위치를 나타내는 존 위치 정보를 발생하기 위한 존 위치 발생기(45)를 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 31 항에 있어서, 상기 축소 데이타 발생기(42)는 상기 출력 데이타 레지스터(43)에 축소되지 않은 도트 데이타를 세트시키고 n비트 이하의 도트 데이타를 축소시킬 때 축소되지 않은 도트 데이타와 연속되는 축소 대상의 도트 데이타를 제거하는 것을 특징으로 하는 영상 크기 변환기.
제 32 항에 있어서, 상기 출력 데이타 레지스터(43)에 세트된 축소되지 않은 도트 데이타를 상기 축소 데이타 발생기(42)에 다시 공급하기 위한 수단을 아울러 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 31 항에 있어서, 상기 출력 레지스터(43)는 배럴 시프터로 구성되며, n비트 데이타가 상기 축소 데이타 발생기(42)에 입력될 때 n개의 존으로 나누어 지는 것을 특징으로 하는 영상 크기 변환기.
제 20 항에 있어서, 상기 제 1가산기(21)는 상기 제1가산기(21)의 가산시 10진부로부터 적분부로 케리가 생성될 때는 논리"1"의 캐리 신호를 출력하고, 상기 제1내지 제(n-1)의 불일치 검출수단(35~37)은 불일치의 검출시 논리 "1"의 캐리 신호를 출력하며, 상기 영상 크기 변환 대상의 도트 패턴 데이타를 수신 및 처리하기 위한 수단과 영상 패턴 데이타의 처리를 제어하기 위한 수단의 결합부는 n비트 영상 확대 대상의 도트 데이타를 수신하기 위한 입력 레지스터(71)와; 상기 입력 레지스어(71)에 접속되어 상기 입력 레지스터(71)로부터 연속되는 n비트 데이타를 선택하기 위한 선택기(73)와; 캐리 신호를 수신하여 캐리 신호의 수를 나타내는 캐리코드를 발생하기 위한 캐리수 인코딩 회로(41)와; 상기 상기 선택기(73)에 접속되어상기 캐리수 인코딩 회로(41)로부터 발생된 캐리 신호;수으 코드를 기초로 하여 상기 선택기(73)에 의해 선택 될 n 비트 데이타의 존 위치를 나타내는 존 위치 정보를 발생하기 위한 존 위치 발생기(45)와; 상기 선택게(73), 상기 제1가산기(21), 상기 제 1 내지 제(n-1)의 불일치 검출수단(35~37)에 접속되어 논리"1"의 캐리 신호가 상기 제1가산기(21) 또는 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)으로부터 생성될 때까지 상기 선택기(73)로부터 출력된 데이타의 각 도트를 복사하기 위한 확대 데이타 발생기(75)를 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 35 항에 있어서, 상기 입력 레지스터는 n비트 확대 대상의 도트 데이타가 입력될 때 n비트 시프트기능을 갖는 것을 특징으로 하는 영상 크기 변환기.
스케일 값에 따라서 영상 크기를 확대 또는 축소시키기 위한 영상 크기 변환기에 있어서, 스케일 값의 1내기 n배 만큼 각각 확산된 출력을 발생하기 위한 스케일 발생기(31~34)와; 제1입력에서 제1 내지 제n의 스케일 발생기로부터의 대응 출력을 각각 수신하는 제1 내지 제n의 가산기(21~24)와; 상기 제n의 가산기로부터의 출력을 홀드시켜 그 출력을 상기 제1 재지 제n의 가산기(21~24)의 각각의 제2입력에 공급하기 위한 레지스터(25)와; 각각의 제2 내지 제(n-1)의 가산기(21~24)로부터의 합과 각각의 제1 내지 제 (n-1)의 가산기(21~23)의 합 사이의 불일치를 검출하여 검출 결과를 생성하는 제1 내지 제(n-1)의 검출수단(35~37)과; 비트의 단위로 입력된 영상크기 변환 대상의 도트 패턴을 수신하여 상기 제1가산기(21)의 출력 및 상기 제1내지 제(n-1)의 검출 수단(35~37)의 검출 결과에 응답하여 입력 도트 패턴과 n비트 출력 도트 패턴사이의 일치 여부를 판단하기 위한 크기 변환 데이타 발생기(40,70)를 구비하는 것을 특징으로 하는 영상 크기 반환기.
제 37 항에 있어서, 상기 레지스터는 상기 제 n의 가산기의 10진부를 홀드시켜 상기 제1 내지 제(n-1)의 가산기(21~24) 각각의 타측 입력에 그 10진부를 공급하는 것을 특징으로 하는 영상 크기 변환기.
제 37 항에 있어서, 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)은 상기 제2 내지 제n의 가산기(22~24)로부터의 합의 적분부의 최하위 비트와 상기 제1 재치 제(n-1)의 가산기(21~23)의 적분부의 최하위 비트 사이의 불일치르 검출하는 것을 특징으로 하는 영상 크기 변환기.
제 37 항에 있어서, 상기 크기 변환데이타 발생기는 상기 제1가산기(21)의 합의 적분부의 최하위 비트 및 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)의 검출 결과를 기초로 하여 n비트 입력도트 패턴과 1내지 n비트 출력 도트 패턴 사이의 일치 여부를 판단하는 것을 특징으로 하는 영상 크기 변환기.
제 37 항에 있어서, 상기 크기 변환데이타 발생기는 상기 제1 가산기(21)의 가산시 10진부로부터 적분부로의캐리의 유무를 나타내는 캐리 신호와 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)의 검출 결과를 기초로 하여 n비트 입력 도트 패턴과 1내지 n비트 출력 도트 패턴들 사이의 일치 여부를 판단하는 것을 특징으로 하는 영상 크기 변환기.
제 39 항에 있어서, 상기 제1가산기(21)로부터의 합의 적분부의 최하위 비트와 상기 레지스터의 내용사이의 불일치를 검출하기 위한 제1불일치 검출 수단과, 상기 제2 내지 제 n의 가산기(22~24)로부터의 합의 적분부의 최하위 비트와 상기 제1내지 제(n-1)의 가산기의 적분부의 최하위 비트 사이의 불일치를 검출하기 위한 상기 제2내지 제n의 불일치 검출수단을 아울러 구비하는 것을 특징으로 하는 영상크기 변환기.
제 37 항에 있어서, 상기 크기 변환 데이타 발생기가 프로그램 가능한 논리 배열 (PLA)로 이루어지는 것을 특징으로 하는 영상 크기 변환기.
제 37 항에 있어서, 상기 제1가산기(21)는 상기 제1가산기(21)의 가산시 10진부로부터 적분부로 캐리가 생성될 때 논리 "1"의 캐리 신호를 출력하고, 상기 제1 내지 제(n-1)의 불일치 검출수단(35~37)은 불일치의 검출시 논리 "1"의 캐리 신호를 출력하며, 상기 크기 변환데이타 발생기는 영상 크기 축소 데이타 발생기로서, n비트의 단위로 입력된 영상 크기 축소 대상의 도트 패턴을 수신하고, 상기 제1 가산기(21)의 가산 결과 및 상기 제1 내지 재(n-1)의 불일치 검출 수단(35~37)의 검출수단을 수신하여, 상기 수신된 n비트 영상 크기 축소 대상의 도트 패턴과 상기 제 1 가산기(21)의 가산결과 및 상기 제 1 내지 제 (n-1)의 불일치 검출 수단(35~37)의 수신된 검출 결과 사이의 일치 여부를 판단하고, 논리"1"의 캐리 신호가 상기 제1 가산기(21) 또는 상기 제1 내지 제(n-1)의 불일치 검출수단(35~37)으로부터 생성될 때까지 영상 크기 축소 대상의 도트 데이타를 OR 연산하는 축소 데이타 발생기(42)와; 캐리 신호를 발생하여 캐리 신호의 수를 나타내는 캐리코드를 발생하기 위한 캐리수 인코딩 회로(41)와; 상기 축소 데이타 발생기(42) 및 상기 캐리수 인코딩 회로(41)에 접속되어 상기 축소 데이타 발생기(42)로부터 출력 데이타를 수신하여 상기 축소 데이타 발생기(42)로부터의 출력 데이타를 상기 캐리수 인코딩 회로(41)로부터의 캐리코드로 표시되는 캐리 신호의 수만큼 시프트시키기 위한 출력 데이타 레지스터(43)와; 상기 출력 데이타 레지스터(43)에 접속되어 연속되는 n비트를 선택하기 위한 선택기(44)와 ; 상기 캐리수 인코딩 회로(41)에 접속되어 상기 캐리수 인코딩 회로(41)로부터 발생된 캐리 신호수의 코드를 기초로 하여, 상기 선택기(44)에 의해 선택될 n비트 데이타의 존 위치를 나타내는 존 위치 정보를 발생하기 위한 존 위치 발생기(45)를 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 44 항에 있어서, 상기 축소 데이타 발생기(42)는 상기 출력 데이타 레지스터(43)에 축소되지 않은 도트 데이타를 세트하여, n비트 이하의 도트 데이타의 축소시 축소되지 않은 도트 데이타 및 연속되는 축소 대상의 도트 데이타를 OR 연산하는 것을 특징으로 하는 영상 크기 변환기.
제 45 항에 있어서, 상기 출력 데이타 레지스터(43)에 세트된 축소되지 않은 도트 데이타를 상기 축소 데이타 발생기(42)로 다시 공급하기 위한 수단을 아울러 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 44 항에 있어서, 상기 출력 레지스터는 배럴 시프터로 이루어지고 n비트 데이타가 상기 축소 데이타 발생기(42)에 입력될 때, n개의 존으로 나누어지는 것을 특징으로 하는 영상 크기 변환기.
제 37 항에 있어서, 상기 제1 가산기(21)의 가산시 10진부로부터 적분부로 캐리가 생성될 때 논리 "1"의 캐리 신호를 출력하고, 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)이 불일치의 검출시 논리 "1"의 캐리 신호를 출력하며, 상기 크기변환 데이타 발생기는 영상 크기 축소 데이다 발생기(40)로서, n비트 단위로 입력된 영상 크기 축소 대상의 도트 패턴을 수신하고, 상기 제1가산기(21)의 가산 결과 및 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)의 검출 결과를 수신하여, 상기 수신된 n비트의 영상크기 축소 대상의 도트 패턴과 상기 제1가산기(21)의 가산 결과 및 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)의 수신된 검출 결과 사이의 일치 여부를 판단하여 상기 제1가산기(21) 또는 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)으로부터 논리 "1"의 캐리 신호가 생성될 때까지 영상 크기 축소 대상의 도트 데이타를 제거하는 축소 데이타 발생기(42)와; 캐리 신호를 수신하여 캐리 신호의 수를 나타내는 캐리코트를 발생하기 위한 캐리수 인코딩 회로(41)와; 상기 축소 데이타 발생기(42)및 상기 캐리수 인코딩 회로(41)에 접속되어 상기 축소 데이타 발생기(42)로부터 출력 데이타를 수신하여 상기 축소 데이타 발생기(42)로부터의 출력 데이타를 상기 캐리수 인코딩 회로(41)로부터의 캐리코드로 표시된 캐리 신호의 수만큼 시프트시키기 위한 출력 데이타 레지스터(43)와; 상기 출력 데이타 레지스터(43)에 접속되어 연속되는 n비트를 선택하기 위한 선택기(44)와; 상기 캐리수 인코딩 회로(41)에 접속되어 상기 캐리수 인코딩 회로(41)로 부터 발생된 캐리 신호수의 코드를 기초로 하여 상기 선택기(44)에 의해 선택될 n비트 데이타의 존 위치를 나타내는 존 위치 정보를 발생하기 위한 존 위치 발생기(45)를 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 48 항에 있어서, 상기 축소 데이타 발생기(42)는 상기 출력 데이타 레지스터(43)에 축소되지 않는 도트 데이타를 세트시켜 n비트 이하의 도트 데이타의 축소시 축소되지 않은 도트 데이타와 연속되는 축소 대상의 도트 데이타를 제거하는 것을 특징으로 하는 영상 크기 변환기.
제 49 항에 있어서, 상기 출력 데이타 레지스터(43)에 세트된 축소되지 않은 도트 데이타를 상기 축소 데이타 발생기(42)에 다시 공급하기 위한 수단을 아울러 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 48 항에 있어서, 상기 출력 레지스터는 배럴 시프터로 구성되며, n비트 데이타가 상기 축소 데이타 발생기(42)에 입력될 때 n개의 존으로 나누어지는 것을 특징으로 하는 영상 크기 변환기.
제 37 항에 있어서, 상기 제1가산기(21)는 상기 제1 가산기(21)의 가산시 10진부로부터 적분부로 캐리가 생성될 때 논리 "1"의 캐리 신호를 출력하고, 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)은 불일치의 검출시 논리 "1"의 캐리 신호를 출력하며, 상기 크기변환 데이타 발생기는 영상 크기 확대 데이타 발생기(70)로서, 제n비트 영상 확대 대상의 도트 데이타를 수신하기 위한 입력 레지스터(71)와; 상기 입력 레지스터(71)에 접속되어 상기 입력 레지스터(71)로부터 연속되는 n비트 데이타를 수신하기 위한 선택기(73)와; 캐리 신호를 수신하여 캐리 신호의 수를 나타내는 캐리코드를 발생하기 위한 캐리수 인코딩 회로(41)와; 상기 선택기(73)에 접속되어 상기 캐리수 인코딩 회로(41)로부터 발생된 캐리 신호수의 코드를 기초로 하여 상기 선택기(73)에 의해 선택될 제 n비트 데이타의 존 위치를 나타내는 존 위치 정보를 발생하기 위한 존 위치 발생기(45)와; 상기 선택기(73), 상기 제1 가산기(21) 및 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)에 접속되어 논리 "1"의 캐리 신호가 상기 제1가산기(21) 또는 상기 제1 내지 제(n-1)의 불일치 검출 수단(35~37)으로부터 생성될 때까지 상기 선택기(73)로부터 출력된 데이타의 각 도트를 복사하기 위한 확대 데이타 발생기(75)를 구비하는 것을 특징으로 하는 영상 크기 변환기.
제 52 항에 있어서, 상기 입력 레지스터는 n비트 확대 대상의 도트 데이타가 입력될 때 n 비트 시프트 기능을 갖는 것을 특징으로 하는 영상 크기 변환기.